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JP4424887B2 - 半導体素子の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、より詳細には、ゲート電極の側壁面に絶縁膜スペーサを形成する工程、イオン注入工程により絶縁膜スペーサを合わせたゲート電極の両側における半導体基板の表層部にLDD(lightly doped drain)領域とソース/ドレイン領域とを形成する工程、及びセルフアラインドシリサイド(サリサイド)を形成する工程を含む半導体素子の製造方法に関する。
【0002】
【従来の技術】
一般に、半導体回路を構成するトランジスタにおいて、最も重要な特性は電流駆動能力であり、代表的なトランジスタである、MOS FETでは、その電流駆動能力は、チャネル幅の設計により調整される。一般的なMOS FETにおいて、そのゲート電極には不純物がドーピングされたポリシリコン層が用いられ、そのソース/ドレインには不純物がドーピングされた半導体基板表層部の拡散領域が用いられる。
【0003】
従来のCMOS FET構造において、PMOS FETに埋込みチャネルを形成する場合があり、このとき、n+にドーピングされたポリシリコンゲート電極が用いられる。しかし、表面にチャネルを有するNMOS FETと、PMOS FETとの間には、しきい値電圧の差が発生するため、素子の設計や製作において多くの制限を受けていた。
【0004】
例えば、従来の技術に係るデュアルゲート電極を用いるCMOS FETの製造方法においては、デュアルゲート電極を形成するために、n型用の不純物のイオン注入工程と、p型用の不純物のイオン注入工程とを含ませる必要があり、2回のリソグラフィ工程を要する。そのため、製造工程が複雑となること、湿式処理に伴う汚染の可能性が高くなること、歩留まりが低下すること、素子動作の信頼性が低下することなどの問題点があった。
【0005】
また、素子の微細化が進むとともに、拡散層の接合深さもさらに浅くなってきている。そのため、素子の高速動作のためにソース/ドレイン領域とゲート電極にシリサイド層を形成すると、シリサイド形成工程の弊害により、接合リーク電流が増大してしまうという課題があった。
【0006】
図1A〜図1Cは、従来の技術に係る半導体素子の製造過程における素子の断面構造を工程順に示した図である。
【0007】
図1Aは、従来の技術に係る半導体素子の製造過程において、半導体基板10の上面又は表層部に、素子分離絶縁膜11、ゲート絶縁膜12、ゲート電極13、LDD領域14及び絶縁膜スペーサ15を形成した状態を示す断面図である。
【0008】
まず、半導体基板10の表層部に、活性領域を画定する素子分離絶縁膜11を形成する。次に、半導体基板10の上面にゲート絶縁層(図示せず)とポリシリコン層(図示せず)とを成長させ、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングし、ゲート絶縁膜12及びゲート電極13を形成する。
【0009】
そして、ゲート電極13をマスクとして低濃度のイオン注入を行い、ゲート電極13の両側(図面左右方向)における半導体基板10の表層部にLDD領域14を形成する。
【0010】
さらに、ゲート電極13の側壁部を含む表面に、酸化処理又はCVDなどにより絶縁膜を成長させた後、活性領域の表面などに成長した絶縁膜をドライエッチングにより除去し、ゲート電極13の側壁面に絶縁膜を残すようにして、ゲート電極13の側壁面に絶縁膜スペーサ15を形成する。
【0011】
図1Bは、従来の技術に係る半導体素子の製造過程において、半導体基板10の表層部に第1ソース/ドレイン領域16及び第2ソース/ドレイン領域17を形成した状態を示す断面図である。
【0012】
まず、絶縁膜スペーサ15をマスクとして高濃度のイオン注入を行い、ゲート電極13の両側(図面左右方向)における半導体基板10の表層部に、第1ソース/ドレイン領域16を形成する。このとき、通常、NMOSの場合はAsのイオン注入、PMOSの場合はB11のイオン注入が行われる。
【0013】
そして、低い注入量で、深いプロファイルを有するように拡散度の大きいドーパントをイオン注入して、第2ソース/ドレイン領域17を形成する。このとき、NMOSの場合には、ドーパントとしてAsの代りにPが用いられ、PMOSの場合にはBF2の代りにB11が用いられる。
【0014】
図1Cは、従来の技術に係る半導体素子の製造過程において、ゲート電極13及び第1ソース/ドレイン領域16の表層部にシリサイド層18を形成した状態を示す断面図である。
【0015】
この段階では、スパッタリング法などでゲート電極13及び第1ソース/ドレイン領域16の表面に金属膜を付着させ、イオン注入法により金属膜に不純物を注入した後、熱処理を施して金属膜をシリサイド化させる。そして、絶縁膜スペーサ15の表面に付着した金属膜等を除去して、ゲート電極13及び第1ソース/ドレイン領域16の上面にシリサイド層18を形成する。
【0016】
しかしながら、上述したような従来の技術に係る半導体素子の製造方法の場合には、素子の微細化が進み、それにより拡散領域の接合深さがさらに浅くなると対応できない。その理由は、シリサイド層18を形成するためのイオン注入におけるイオン注入深さが深いために、接合深さが相対的に深くなるからである。
【0017】
特に、シリサイド層18が素子分離絶縁膜11側の活性領域の深い部分に形成された場合には、素子分離絶縁膜11における接合領域でリーク電流が著しく増加する。さらに、製造過程の進行に伴って、素子分離絶縁膜11の高さが低くなると、ボーダーレスコンタクトの場合にはコンタクトが素子分離絶縁膜11側の活性領域の深い部分に形成され、周辺回路領域の接合領域でリーク電流が著しく増加してしまうという問題点がある。
【0018】
【発明が解決しようとする課題】
本発明は、上述したような従来の技術の問題点を解決するためになされたものであり、CMOS素子の製造において、シリサイド層を形成するためのイオン注入の際に、CMOS素子のチャネル領域への弊害を防ぐことができるとともに、素子分離絶縁膜における接合リーク電流を抑えることができ、それにより、製造歩留まり及び素子動作の信頼性を向上させることができる半導体素子の製造方法を提供することを目的としている。
【0019】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、半導体基板の表層部に、活性領域を画定する素子分離絶縁膜を形成する工程と、前記半導体基板の上面にゲート絶縁膜及びゲート電極を形成する工程と、該ゲート電極の両側における前記半導体基板の表層部に低濃度のイオン注入を行って、LDD領域を形成する工程と、前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、前記素子分離絶縁膜及び該素子分離絶縁膜側の前記活性領域の上面の一部を覆う保護膜を形成する工程と、前記活性領域のうち、表面が露出した部分にSEG膜を形成する工程と、前記保護膜を除去する工程と、前記ゲート電極、前記絶縁膜スペーサ及び前記SEG膜をマスクとして、高濃度のイオン注入を行い、前記SEG膜下部における前記活性領域の表層部に浅いソース/ドレイン領域を形成し、素子分離絶縁膜と前記SEG膜下部との間の活性領域に深いソース/ドレイン領域を形成する工程と、前記ゲート電極及び前記SEG膜の表面と前記深いソース/ドレイン領域における前記活性領域の表層部及び上面とに、シリサイド膜を形成する工程とを含む。
【0020】
ここで、前記保護膜には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びこれらを組合せた膜のうち、いずれかの膜を用いることが望ましい。
【0021】
また、前記活性領域のうち、表面が露出した部分の幅を、0.01〜1μmの範囲内のいずれかとすることが望ましい。
【0022】
一方、前記SEG膜の厚さを、0.01〜0.5μmの範囲内のいずれかとすることが望ましい。
【0023】
また、前記SEG膜を、単結晶シリコン膜、アモルファスシリコン膜及びリンドープトシリコン膜のいずれかにより形成することが望ましい。
【0024】
なお、パターニングをするためのリソグラフィ工程や、それにより形成されたレジストなどのマスクを用いてエッチングする工程、さらにレジストなどを洗浄またはアッシングする工程などは、半導体プロセスにおいて自明であるので必要最小限度の記載に留める。
【0025】
【発明の実施の形態】
以下、本発明に係る半導体素子の製造方法に関し、図面を参照しながら詳細に説明する。
【0026】
図2A〜図2Dは、本発明の実施の形態に係る半導体素子の製造過程における素子の断面構造を工程順に示した図であり、CMOSのNMOS領域又はPMOS領域を示す。
【0027】
図2Aは、本発明の実施の形態に係る半導体素子の製造過程において、半導体基板20の上面又は表層部に、素子分離絶縁膜21、ゲート絶縁膜22、ゲート電極23及びLDD領域24を形成した状態を示す断面図である。
【0028】
まず、半導体基板20の表層部に、活性領域を画定する素子分離絶縁膜21を形成する。次に、半導体基板20の上面にゲート絶縁層(図示せず)と、ゲート絶縁層の上面にポリシリコン層を成長させ、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングし、半導体基板20の上面にゲート絶縁膜22及びゲート電極23を形成する。このことは、NMOS領域においても、PMOS領域においても同様に行う。
【0029】
そして、ゲート電極23の両側における半導体基板20の表層部に低濃度のイオン注入を行って、LDD領域24を形成する。このとき、イオン注入条件は、イオン注入量:1×10 13 〜5×10 14 ions/cm2、注入エネルギー:10〜50keVとすることが望ましい。また、PMOSの場合にはBF2又はBを、NMOSの場合にはAs又はPをドーパントとして用いることが望ましい。
【0030】
次に、半導体基板20及びゲート電極23の露出した表面に絶縁膜を所定の厚さだけ成長させた後、絶縁膜の一部が残るように全面をドライエッチングして、ゲート電極23の側壁面に絶縁膜スペーサ25を形成する。
【0031】
図2Bは、本発明の実施の形態に係る半導体素子の製造過程において、半導体基板20の上面に、保護膜26及びSEG(selective epitaxial growth)膜を形成した状態を示す断面図である。
【0032】
絶縁膜スペーサ25を形成した後、ゲート電極23、絶縁膜スペーサ25及び半導体基板20の露出した表面に保護層(図示せず)を所定の厚さだけ成長させる。
【0033】
そして、リソグラフィ工程によって上記保護層(図示せず)のうち、ゲート電極23と絶縁膜スペーサ25とを覆う領域の保護層、及び絶縁膜スペーサ25の側壁面から素子分離絶縁膜21の方向へ所定距離だけ離れた地点までの保護層の上面を露出させるマスクを形成し、このマスクを基に保護層をエッチングする。これにより、素子分離絶縁膜21及び素子分離絶縁膜21側の活性領域の上面の一部を覆い、LDD領域24の上面が所定間隔だけ露出するようにした保護膜26を形成する。
【0034】
ここで、上記の所定間隔、すなわち絶縁膜スペーサ25の側壁面と保護膜26との間の露出部の幅は、0.01〜1μmの範囲内のいずれかとすることが望ましい。また、保護膜26には、シリコン膜、シリコン窒化膜、シリコン酸窒化膜及びこれらを組合せた膜のうち、いずれかの膜を用いることが望ましい。
【0035】
次に、活性領域のうち、保護膜26に覆われていない表面が露出した部分に、SEG膜27を選択的に成長させる。このSEG膜27を、単結晶シリコン膜、アモルファスシリコン膜、及びリンドープトシリコン膜(phosphorus doped silicon layer)のいずれかの膜を用いて形成することが望ましい。また、前記SEG膜の厚さを、0.01〜0.5μmの範囲内のいずれかとすることが望ましい。
【0036】
一方、SEG膜27の代りに単結晶シリコン膜、アモルファスシリコン膜、又はリンドープトシリコン膜を、LPCVD法で成長させた後に、リソグラフィ工程で形成したマスクを基にパターニングして形成することもできる。
【0037】
図2Cは、本発明の実施の形態に係る半導体素子の製造過程において、半導体基板20の表層部に、浅いソース/ドレイン領域28及び深いソース/ドレイン領域29を形成した状態を示す断面図である。
【0038】
SEG膜27を形成した後、図2Bに示した保護膜26を除去する。そして、ゲート電極23、絶縁膜スペーサ25及びSEG膜27をマスクとして、高濃度のイオン注入を行う。このとき、マスクのうちSEG膜27では注入されたイオンのエネルギーが減衰するので、SEG膜27下部における活性領域の表層部には浅いソース/ドレイン領域28が形成され、SEG膜27が形成されていない素子分離絶縁膜21とSEG膜27下部との間の活性領域には深いソース/ドレイン領域29が形成される。
【0039】
このとき、イオン注入条件は、イオン注入量:1×10 13 〜1×10 16 ions/cm2、注入エネルギー:5〜60keVとすることが望ましい。
【0040】
図2Dは、本発明の実施の形態に係る半導体素子の製造過程において、ゲート電極23及びSEG膜27の上面及び表層部と、深いソース/ドレイン領域29の上面及び表層部に、シリサイド膜30を形成した状態を示す断面図である。
【0041】
上記のイオン注入に続き、ゲート電極23及びSEG膜27の上面及び表層部と、深いソース/ドレイン領域29の上面及び表層部とに、シリサイド膜30を形成する。上記の構成によれば、素子分離絶縁膜21側の活性領域に、シリサイド膜30が深い部分に形成されても、接合リーク電流はほとんど増加しない。
【0042】
【発明の効果】
上述のように、本発明に係る半導体素子の製造方法によれば、素子分離絶縁膜との境界部の活性領域におけるソース/ドレイン領域を深くすることができるので、活性領域にシリサイド膜が厚く形成されても、接合リーク電流の増加を防ぐことができる。また、ソース/ドレイン領域を形成するためのイオン注入時に、ドーパントがチャネル領域に及ぼす弊害を抑えてショートチャネル効果を減少させることができる。さらに、SEG膜の利用により、活性領域におけるシリサイド膜の電気抵抗を減少させることができるので、素子の微細化及び動作特性の高速化を図ることができるという優れた利点がある。
【図面の簡単な説明】
【図1A】 従来の技術に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極、LDD領域及び絶縁膜スペーサを形成した状態を示す断面図である。
【図1B】 従来の技術に係る半導体素子の製造過程において、半導体基板の表層部に第1ソース/ドレイン領域及び第2ソース/ドレイン領域を形成した状態を示す断面図である。
【図1C】 従来の技術に係る半導体素子の製造過程において、ゲート電極及び第1ソース/ドレイン領域の表層部にシリサイド層を形成した状態を示す断面図である。
【図2A】 本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極及びLDD領域を形成した状態を示す断面図である。
【図2B】 本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面に、保護膜及びSEG(selective epitaxial growth)膜を形成した状態を示す断面図である。
【図2C】 本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の表層部に、浅いソース/ドレイン領域及び深いソース/ドレイン領域を形成した状態を示す断面図である。
【図2D】 本発明の実施の形態に係る半導体素子の製造過程において、ゲート電極及びSEG膜の上面及び表層部と、深いソース/ドレイン領域の上面及び表層部に、シリサイド膜を形成した状態を示す断面図である。
【符号の説明】
10、20 半導体基板
11、21 素子分離絶縁膜
12、22 ゲート絶縁膜
13、23 ゲート電極
14、24 LDD領域
15、25 絶縁膜スペーサ
16、28 浅いソース/ドレイン領域
17、29 深いソース/ドレイン領域
18、30 シリサイド膜
26 保護膜
27 SEG膜

Claims (5)

  1. 半導体基板の表層部に、活性領域を画定する素子分離絶縁膜を形成する工程と、
    前記半導体基板の上面にゲート絶縁膜及びゲート電極を形成する工程と、
    該ゲート電極の両側における前記半導体基板の表層部に低濃度のイオン注入を行って、LDD領域を形成する工程と、
    前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、
    前記素子分離絶縁膜及び該素子分離絶縁膜側の前記活性領域の上面の一部を覆う保護膜を形成する工程と、
    前記活性領域のうち、表面が露出した部分にSEG膜を形成する工程と、
    前記保護膜を除去する工程と、
    前記ゲート電極、前記絶縁膜スペーサ及び前記SEG膜をマスクとして、高濃度のイオン注入を行い、前記SEG膜下部における前記活性領域の表層部に浅いソース/ドレイン領域を形成し、素子分離絶縁膜と前記SEG膜下部との間の活性領域に深いソース/ドレイン領域を形成する工程と、
    前記ゲート電極及び前記SEG膜の上面及び表層部と前記深いソース/ドレイン領域の上面及び表層部とに、シリサイド膜を形成する工程とを含む半導体素子の製造方法。
  2. 前記保護膜には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びこれらを組合せた膜のうち、いずれかの膜を用いることを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記活性領域のうち、表面が露出した部分の幅を、0.01〜1μmの範囲内のいずれかとすることを特徴とする請求項1に記載の半導体素子の製造方法。
  4. 前記SEG膜の厚さを、0.01〜0.5μmの範囲内のいずれかとすることを特徴とする請求項1記載の半導体素子の製造方法。
  5. 前記SEG膜を、単結晶シリコン膜、アモルファスシリコン膜及びリンドープトシリコン膜のいずれかにより形成することを特徴とする請求項1記載の半導体素子の製造方法。
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