KR100645060B1

KR100645060B1 - 반도체 장치 및 그 형성 방법

Info

Publication number: KR100645060B1
Application number: KR1020050100409A
Authority: KR
Inventors: 전희석; 한정욱; 권혁기
Original assignee: 삼성전자주식회사
Priority date: 2005-10-24
Filing date: 2005-10-24
Publication date: 2006-11-10
Also published as: DE102006051290B4; US20070091676A1; US7602004B2; DE102006051290A1

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관련된 것으로서, 본 발명에 따르면 마스크롬(Mask ROM) 어레이 (array) 에서 오프 (off) 트랜지스터(transistor)의 문턱전압을 높이기 위해 트랜지스터의 게이트 하부에 트랜지스터의 소오스/드레인 (source/drain)과 반대 도전형의 도펀트를 이온주입한다. 상기의 오프 트랜지스터의 내압 (breakdown voltage)을 향상 시키기 위해 추가적으로 소오스/드레인과 같은 도전성의 도펀트(dopant)를 이온주입하여 내압을 향상시킨 반도체 소자 및 제조방법을 제공한다.

마스크롬, 오프 트랜지스터, 내압, 문턱전압, 이온 주입

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS FOR FORMING THE SAME}

도 1은 디자인 룰(design rule)의 변화에 따른 기판 내의 웰(well)의 농도와 트랜지스터의 내압(breakdown voltage, BVdss)의 변화를 온 트랜지스터와 오프 트랜지스터에 대해 나타낸 그래프;

도 2는 본 발명의 예시적인 NOR 어레이(array)의 마스크 롬(Mask ROM)에 대한 회로도;

도 3은 본 발명의 예시적인 NAND 어레이(array)의 마스크 롬(Mask ROM)에 대한 회로도;

도 4는 본 발명의 일 실시예에 따른 오프 트랜지스터를 개략적으로 도시하는 단면도;

도 5a내지 도 5d는 본 발명의 실시예에 따른 마스크 롬 장치의 트랜지스터의 제조 방법을 설명하기 위한 각 단면도; 그리고

도 6은 예시적인 온 트랜지스터의 내압(breakdown voltage, BV)과 문턱전압(threshold voltage, Vth)뿐만 아니라 오프 트랜지스터의 내압과 문턱전압을 이온주입의 유무에 따라 실험적인 결과로 제시하는 그래프이다.

본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 내압이 높은 반도체 장치 및 그 반도체 장치의 형성 방법에 관한 것이다.

반도체 메모리 소자 중 특히 마스크 롬(mask ROM) 중의 셀(cell) 어레이(array)는 온(on) 트랜지스터와 오프(off) 트랜지스터 구성된다. 셀 어레이에서 오프(off) 트랜지스터의 제조과정을 보면, 전체 어레이 영역을 낮은 (low) 문턱전압 (threshold voltage, Vth)을 갖는 트랜지스터를 형성한 후 마스킹(masking) 공정을 이용하여 선택적으로 상기의 온 트랜지스터의 소오스/드레인과 반대 도전형의 도펀트(dopant) (예, p-형 불순물, 보론)를 트랜지스터의 채널(channel)영역에 이온주입한다. 즉, 소오스/드레인의 반대 도전형의 도펀트가 주입된 트랜지스터는 높은 문턱전압을 갖는 오프(off) 트랜지스터(transistor)로 된다. 전술한 내용은 반도체 제조 공정 중에 미리 설정된 원하는 데이터가 온 트랜지스터와 오프 트랜지스터를 이용하여 형성된다 것을 의미한다.

도 1은 디자인 룰(design rule)의 변화에 따른 기판 내의 웰(well)의 농도와 트랜지스터의 내압(threshold voltage, BVdss)의 변화를 온 트랜지스터와 오프 트랜지스터에 대해 나타낸 그래프를 나타낸다. 반도체 소자의 크기가 점점 작아짐에 따라 오프 트랜지스터의 경우, 적정한 문턱전압을 확보하기 위해 반도체 소자의 채널영역의 불순물 농도를 높게 가져 가야 하고, 반도체 소자가 형성되는 반도체 기판 또는 웰(well)의 농도가 점점 높아짐에 따라 정션(junction) 내압(breakdown voltage)이 감소된다. 또한, 더 높은 문턱전압을 갖는 오프 트랜지스터를 형성하기 위해 추가적인 이온 주입에 의하여 내압이 더욱 감소될 뿐만 아니라 누설전류(leakage current)가 커지는 문제가 있다.

본 발명은 높은 내압 (breakdown voltage)을 갖는 반도체 장치 및 그 형성 방법을 제공한다.

본 발명은 높은 내압(breakdown voltage)을 갖는 N형 또는 P형 오프 트랜지스터를 갖는 노아(NOR) 또는 낸드(NAND) 마스크 롬 (mask ROM) 및 그 형성 방법을 제공한다.

본 발명의 실시예는 기판 상에 형성된 제1 도전형의 제1 소오스와 제1 드레인 그리고 게이트를 각각 가지는 제1 트랜지스터와 제2 트랜지스터들; 그리고, 상기 제1 소오스와 제1 드레인을 일부 감싸는 제1 소오스 및 제1 드레인과 같은 도전형의 제2 소오스와 제2 드레인을 갖는 오프 트랜지스터를 포함하는 반도체 장치를 제시한다.

상기 제2 소오스와 제2 드레인은 상기 게이트의 하부에 위치한 제1 소오스와 제2 드레인을 감싸는 부분을 가질 수 있다.

상기 제1 소오스와 제1 드레인은 N형 도전형일 수 있다.

상기 제1 소오스와 제2 드레인은 P형 도전형일 수 있다.

상기 제2 트랜지스터는 온 트랜지스터이고, 상기 제1 트랜지스터는 그 게이 트 아래에 상기 제1 소오스와 제1 드레인과 반대 도전형의 도펀트가 이온 주입된 불순물 확산 영역을 포함하는 오프 트랜지스터일 수 있다.

상기 제1 트랜지스터 및 제2 트랜지스터는 모스트랜지스터일 수 있으며, 상기 반도체 장치는 노아(NOR) 형 마스크 롬 반도체 장치를 포함할 수 있다.

상기 제1 오프 모스트랜지스터와 상기 제2 온 모스트랜지스터는 N형 채널을 가질 수 있다.

본 발명의 실시예는 기판에 형성된 제1 도전형의 제1 소오스와 제1 드레인 그리고 게이트로 각각 이루어진 제1 및 제2 트랜지스터를 준비되는 단계, 상기 제1 트랜지스터의 제1 소오스와 제1 드레인 사이에 위치한 채널영역에 제1 도전형과 반대 도전형인 제2 도전형의 도펀트를 이온주입하는 단계, 상기 제1 트랜지스터의 제1 소오스와 제1 드레인을 적어도 일부분 감싸는 제2 소오스와 제2 드레인을 형성하기 위해 제1 도전형의 도펀트를 이온 주입하는 단계를 포함하는 반도체 장치의 제조 방법을 제시한다.

상기 채널영역에 이온주입단계와 상기 제2 소오스와 제2 드레인을 형성하기 위한 이온주입단계가 동일한 포토레지스트막을 이용할 수 있다.

상기 제1 소오스와 제1 드레인은 N형 도전형일 수 있다.

상기 제1 소오스와 제1 드레인은 P형 도전형일 수 있다.

상기 제1 도전형과 반대 전도형의 도펀트는 보론일 수 있다.

상기 채널영역에 이온주입된 트랜지스터는 오프 트랜지스터일 수 있다.

상기 제2 소오스와 제2 드레인을 형성하기 위한 이온주입은 P형 도펀트일 수 있다.

상기 제2 소오스와 드레인은 약 20 내지 40 keV로 인을 이온주입하는 것에 의해 형성될 수 있다.

본 발명의 실시예는, 기판에 형성된 제1도전형의 제1소오스와 제1 드레인 그리고 게이트를 각각 포함하는 제1 및 제2 트랜지스터, 오프 특성을 갖는 상기 제1 트랜지스터의 제1 소오스와 제2 드레인을 적어도 일부분 감싸는 제1 도전형의 제2 소오스 및 제2 드레인, 온 특성을 갖는 상기 제2 트랜지스터 그리고 상기의 온/오프 트랜지스터들이 셀 어레이로 포함된 NOR 마스크 롬 반도체 장치를 제시한다.

상기의 제1 트랜지스터의 드레인은 비트라인에 전기적으로 연결되어 있고, 상기 게이트는 워드라인에 연결된 것을 더 포함하는 NOR 마스크 롬 반도체 장치를 포함할 수 있다.

본 발명의 실시예는 적어도 하나의 제1 트랜지스터, 상기 제1 트랜지스터와 다른 문턱전압을 갖는 동일한 도전형의 적어도 하나의 제2 트랜지스터 그리고 상기 제1 트랜지스터는 그 소오스/드레인을 감싸면서 동일한 도전형의 완충 불순물 영역을 포함하는 반도체 장치를 제시한다.

상기 완충 불순물 영역은 상기 소오스/드레인 보다 상대적으로 낮은 농도인 반도체 장치를 포함할 수 있다.

상기 완충 불순물 영역은 상기 제1 트랜지스터의 게이트 하부에 위치하는 소오스/드레인을 감싸는 반도체 장치를 포함할 수 있다.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다.

이하 도면을 통하여 구체적으로 본 발명의 내용을 설명하기로 한다.

도 2는 예시적인 NOR 어레이(array)의 마스크 롬(Mask ROM)에 대한 회로도이다.

반도체 장치 중에 롬(ROM)은 데이터를 전원이 나간 상태에서도 메모리 내에 데이터를 보존하는 특성을 갖는 반도체인데, 이와 같은 특성을 갖는 메모리장치는 여러 가지가 있다. 마스크 롬은 반도체 제조 공정 중 제조 공정에 의하여 데이터를 입력하는 마스크 롬의 셀 어레이(array)을 포함하고 있다. 노아 마스크 롬은 하나의 트랜지스터가 하나의 비트(bit)를 구성한다. 구체적으로 보면, 각각의 워드라인(word line) (10,12,14,16)과 각각의 비트 라인(bit line) (20,22,24,26)에 사이에 복수개의 N형 모스트랜지스터(18, 19)로 구성된다. 도 2에서는 N형 트랜지스터를 예로 제시하고 있지만, 필요에 따라서는 P형 트랜지스터로 구성할 수도 있다.

도 3은 예시적인 NAND 어레이(array)의 마스크 롬(Mask ROM)에 대한 회로도를 제시하고 있다. 각각의 워드라인(word line) (30, 32, 34, 36)에 복수개의 P형 트랜지스터(38, 39)의 게이트(gate)가 연결된다. 복수개의 트랜지스터가 소오스 또는 드레인을 공유하며 직렬로 연결되어 하나의 스트링(string)을 형성한다. 각 스트링의 한쪽 끝에는 대응하는 선택트랜지스터(40,42,44)가 전기적으로 연결되어 있다. 또한, 상기의 스트링의 다른 끝은 접지에 연결되어 있다.

비록, 도 3에서는 P형 트랜지스터로 구성된 회로도를 제시하고 있지만, N형 트랜지스터로 구성할 수도 있다.

온/오프(on/off) 트랜지스터를 갖는 데이터가 저장된 마스크 롬의 트랜지스터는 디자인 룰이 감소함에 따라 트랜지스터를 형성하는 웰(well) 농도의 증가 및 트랜지스터의 소오스와 드레인의 농도 증가로 트랜지스터의 내압이 감소한다. 도 2의 N형 트랜지스터로 구성되어 있는 노아(NOR) 마스크 롬을 가지고 설명하면, 워드라인과 비트라인에 연결되어 있는 트랜지스터들(18,19) 중에는 온(on) 트랜지스터와 오프(off) 트랜지스터를 포함하는데, 특히 오프(off) 트랜지스터가 문제가 된다. 트랜지스터가 형성되는 기판 또는 기판에 형성된 웰(well)의 농도가 상승함에 따라, 이와 반대의 전도성을 갖는 소오스와 드레인의 농도도 같이 올라간다. 즉, 소오스 및 드레인의 농도와 기판 또는 웰의 농도 차이가 커져서 그 사이에 걸리는 포텐셜(potential) 차이도 커진다. 그 결과로 트랜지스터의 내압이 떨어진다.

도 4는 본 발명의 일 실시예에 따른 오프 트랜지스터를 개략적으로 도시하는 단면도이다. 기판(100) 상에 형성된 N형 제1 소오스/드레인 영역(120), 트랜지스터 의 전극역할을 하는 게이트(140), 사이드월 스페이서(sidewall spacer) (180), 게이트 절연막(160), 문턱전압 조절을 위한 불순물 층(240) 및 제2 소오스/드레인(260)으로 형성된 오프(off) 트랜지스터(200)를 제시한다. 상기의 문턱전압 조절을 위한 불순물 층 (또는 "영역"이라 한다) (240)은 N형 모스트랜지스터인 경우에 P형 불순물 영역이 되고, P형 모스트랜지스터인 경우에는 N형 불순물 층(또는 "영역"이라 한다)이 될 수 있다. 상기 제2 소오스/드레인(260)은 N 채널을 갖는 N형 모스트랜지스터인 경우에 N형 불순물 영역이다. 만일 P 채널을 갖는 P형 모스트랜지스터인 경우에는 P형 불순물 영역이 될 수 있다. 상기의 오프(off) 트랜지스터(200)를 형성하기 위한 트랜지스터의 채널(channel)영역에 이온 주입되는 P형 불순물 (impurity) (또는 "도펀트(dopant)"라 한다)은 일회의 이온주입 또는 복수의 이온 주입으로 할 수 있다. 또한, 일층의 불순물 층을 가질 수 있을 뿐만 아니라 필요에 따라서는 복수 층의 불순물 층을 가질 수 있다.

이하, 본 발명에 따른 일 실시예의 반도체 제조방법에 대해서는 P형 모스트랜지스터도 가능하지만, 소자의 특성을 고려하여 동작속도가 빠른 N형 모스 트랜지스터를 예로 제시한다. 즉, N형 모스트랜지스터로 구현된 노아(NOR) 마스크 롬(mask ROM)에 적용되는 온/오프 모스트랜지스터의 제조방법에 대해 설명한다. 물론, 본 발명을 N형 모스트랜지스터의 낸드(NAND) 마스크 롬에도 적용될 수 있다.

도 5a내지 도 5d는 본 발명의 실시예에 따른 마스크 롬 장치의 트랜지스터의 제조 방법을 설명하기 위한 각 단면도이다. 도 5a에서 참조번호 300은 오프 트랜지스터가 형성되는 영역을 참조번호 350은 온 트랜지스터가 형성되는 영역을 가리킨 다. 도 5a를 가지고 구체적으로 설명하면, 기판(100)의 상부에 게이트 절연막(160)을 형성하고 그 상부에 게이트 형성을 위한 전도성 물질 층, 예를 들면, 폴리실리콘 또는 메탈(metal)을 형성하고 패턴닝(patterning)하여 게이트(140)를 형성한다. 그리고, 그 결과물 위에 사이드월 스페이서(sidewall spacer) (180)를 형성한다. 사이드월 스페이서(180)는 실리콘옥사이드 막을 상기 기판의 전면에 도포하고, 이방성 드라이 에칭 (dry etching) 방법으로 형성할 수 있다. 게이트(140)과 기판(100) 사이에는 게이트 절연막(160)이 형성되어 있다. 상기의 게이트 절연막(160)은 실리콘 옥사이트, 실리콘 나이트라이드 또는 이보다 유전상수가 높은 여러 가지 종류의 고유전막 또는 이들의 복합막을 사용할 수 있다. 상기 게이트(140) 및 사이드월 스페이서(180)를 마스크(mask)로 하여 N형 불순물을 이온주입하여 온(on) 트랜지스터의 제1 소오스/드레인(120)을 형성한다. 상기의 제1 소오스/드레인은 N형 불순물, 예를 들면, 인(P) 또는 비소(As)와 같은 이온을 이온주입하여 영역을 형성한다. 예를 들면, 확산계수가 적은 비소를 사용하여 소오스/드레인을 형성할 수 있다. 상기의 기판(100), 예를 들면 P형 또는 N형 실리콘 반도체 기판을 사용하는데, N형 반도체 기판의 경우에는 N형 모스트랜지스터 (NMOS transistor)를 형성하기 위해서는 P형 웰(well)을 기판(100)에 형성한 후 트랜지스터를 형성한다. 유기(organic) 기판(substrate)을 사용할 수 있음은 물론이다.

도 5b는 N형의 오프(off) 트랜지스터를 형성하기 위한 문턱전압(threshold voltage)을 조절하는 P형 도펀트(dopant) 이온주입 단계를 제시하고 있다. 구체적으로 보면, 포토레지스트(photoresist) 막을 포토레지스트 도포 공정을 이용하여 트랜지스터가 형성되어 있는 기판의 전면에 도포한다. 반도체의 사진공정과 식각공정을 이용하여 패턴된 포토레지스트(220)로 온(on) 트랜지스터 영역(350)을 블락킹(blocking)하고, 오프(off) 트랜지스터를 형성할 오프(off) 트랜지스터 영역(300)을 개방(open)시킨다. 오프 트랜지스터 영역(300)에 형성된 트랜지스터에 P형 도펀트(dopant), 예를 들면, 붕소(B), BF_X를 트랜지스터의 게이트(140) 하부에 위치한 채널영역에 이온주입하여 문턱전압을 조절하여 오프(off) 트랜지스터(200)를 형성한다. 실시예를 구현하는 방법에 대한 일실시예로, 보론을 50~150 keV의 에너지로 약1E15 ions/cm² 도오즈(dose)로 이온 주입하여 기판 또는 웰(well) 내의 트랜지스터의 채널영역의 농도가 더 높아지도록 P형 불순물 영역 (240)을 형성한다. 즉, N형 오프 트랜지스터(200)의 채널 하부에는 P형 불순물의 농도가 더 올라가서 제1 소오스와 제1 드레인 사이에 위치한 채널의 포텐셜 차이로 커진다. 따라서, 온 트랜지스터의 문턱전압은 낮은 반면 오프 트랜지스터(200)의 문턱전압은 높아진다.

도 5c는 오프(off)의 N형 모스트랜지스터(NMOS transistor)에 내압향상을 위해 이온주입을 진행하는 단계를 설명하는 단면도이다. 오프 트랜지스터의 영역(300)에 존재하는 N형(N-type) 트랜지스터(200)의 제1 소오스/드레인(120)에 추가적인 N형 도펀트(dopant)를 제1 소오스/드레인(120)을 감싸도록 이온주입하여 제2 소오스/드레인(260)을 형성한다. N형 도펀트(dopant)가 게이트(140)의 하부에 위치한 채널영역에는 들어가지 않을 정도로 이온주입을 한다. 이를 위해서는 N형 도펀트(dopant) 중에서 인(P)을 주입하는 것이 적당하다. 그리고 후속의 공정에서 열처 리에 의하여 인이 활성화된다. 상기의 N형 도펀트(dopant)의 주입은 제1 소오스/드레인(120)의 깊이를 고려하여 조건을 달리할 수 있는데, 일 실시예로 인을 약 20 내지 40 keV로 약20 E15 ions/cm²으로 이온 주입하여 제1 소오스/드레인(120)의 이온농도보다 적은 이온농도의 제2 N형 소오스/드레인(260)이 형성된다. 이는 상대적으로 고농도의 제1 소오스와 드레인(120)에 완충(buffer)역할을 하는 완충정션(buffer junction)을 형성하여 기판 또는 웰의 고농도와 고농도의 제1 소오스/드레인(120)이 직접적으로 접하는 것을 막는 역할을 하여 오프 트랜지스터의 내압을 향상 시킨다. 비록, 도 5c는 제1 소오스/드레인(120)을 상당부분 감싸는 것으로 도식되어 있으나, 도 4와 같이 트랜지스터(200)의 게이트 절연막(160) 하부의 영역에서 완충역할을 하도록 하는 것도 포함된다.

실시예의 변형으로 먼저 인(P)과 같은 N형 도펀트(dopant)을 이용하여 저농도의 N형 제2 소오스/드레인(260)을 형성하고, 그 후에 제2 N형 소오스/드레인(260)의 도펀트(dopant)보다 확산계수(coefficient of diffusivity)가 적은 비소와 같은 도펀트(dopant)을 이용하여 제1 소오스/드레인(120)영역을 형성할 수 있다.

상기의 일 실시예에서는 N형 반도체 장치를 가지고 설명했지만, P형 반도체 장치를 가지고 마스크 롬을 제작하는 경우에는 붕소(B), 갈륨(Ga), 인듐(In) 또는 이들의 조합으로 제1 소오스/드레인(120)을 형성하고, 내압을 상승시키기 위한 저농도의 붕소(B)를 이용하여 제2 소오스/드레인(260)을 형성할 수 있다.

도 5d는 반도체 장치에 전극을 형성하는 공정을 기술하기 위한 도면이다. 즉 , 제1및 제2 소오스/드레인(120,260)이 형성된 이후에 층간 절연막(280)으로 실리콘옥사이드(silicon dioxide) (280)를 트랜지스터가 형성된 기판(100)의 전면에 형성한다. 그 후 포토레지스트(미 도시)를 도포한 후 사진 및 식각 공정을 이용하여 콘택 홀 (contact hole)을 형성하고, 전도성 물질(290), 예를 들면, 폴리실시콘, 알루미늄 또는 구리를 이용하여 상기의 소오스(120) 또는 드레인(120)과 전기적으로 연결한다.

도 6은 예시적인 온 트랜지스터의 내압(breakdown voltage, BV)과 문턱전압(threshold voltage, Vth)뿐만 아니라 오프 트랜지스터의 내압과 문턱전압을 이온주입의 유무에 따라 실험적인 결과로 제시하는 그래프이다. 실험1, 실험2 그리고 실험3은 오프 트랜지스터의 문턱전압과 내압의 변화를 제시하고 있다. 즉, N형 NOR 마스크 롬의 셀 어레이(array)에서 온(on) 모오스트랜지스터 (MOS transistor)와 오프(off) 모오스트랜지스터(MOS transistor)에 있어서 문제가 되는 오프 모오스트랜지스터의 내압(threshold)을 측정한 그래프이다. 오프 트랜지스터의 문턱전압을 약 3볼트(Volt)로 형성하고, 소오스와 드레인에 추가적인 N형의 도펀트(dopant) 를 이온주입하지 않은 경우와 제2 소오스/드레인(260) 형성을 위한 추가적으로 N형의 도펀트(dopant)를 이온주입한 경우의 내압을 제시하고 있다. 제2 소오스/드레인 형성을 위한 추가적인 N형 도펀트(dopant)로 이온 주입한 경우 약 1 볼트(Volt)의 내압이 향상된 것을 제시하고 있다.

N형 오프 트랜지스터의 문턱전압과 내압의 관계를 추가 N형 도펀트 공정에 의한 제2 소오스/드레인의 유무 및 조건에 따른 값을 [표 1]에서 실험조건으로 설 명하고 있다. 그 결과는 문턱전압이 약 0.1~0.2볼트(volt) 변화하지만, 내압의 향상은 약 0.9~1 볼트(volt)정도의 변화를 얻을 수 있음을 실험적인 결과로 제시하고 있다.

[표 1]

구 분	실험 1	실험 2	실험 3
완충영역형성위한N형 이온주입	없는 경우	P+/30KeV/2E15	P+/30KeV/1E15
문턱전압[V]	3.9	4.0	4.1
내압[V]	1.8	2.8	2.7

본 발명에 따르면, 높은 내압 (breakdown voltage)을 갖는 N형 또는 P형 반도체 장치 및 그 형성 방법을 제공한다.

본 발명에 따르면, 높은 내압(breakdown voltage)을 갖는 오프 (off) 트랜지스터를 갖는 N형 마스크 롬 (mask ROM) 및 그 형성 방법을 제공한다.

본 발명에 따르면, 높은 내압(breakdown voltage)을 갖는 반도체 장치 및 그 형성 방법으로 소오스/드레인과 같은 전도형의 도펀트(dopant)을 이온주입하여 버퍼정션(buffer junction)영역을 갖는 마스크 롬 및 그 형성 방법을 제공한다.

Claims

기판 상에 형성된 제1 도전형의 제1 소오스와 제1 드레인 그리고 게이트를 각각 가지는 제1 트랜지스터와 제2 트랜지스터; 그리고,

상기 제1 소오스와 제1 드레인을 일부 감싸는 제1 소오스와 제1 드레인과 같은 도전형의 제2 소오스와 제2 드레인을 갖는 오프 트랜지스터를 포함하는 반도체 장치.
청구항 1에 있어서,

상기 제2 소오스와 제2 드레인은 상기 게이트의 하부에 위치한 제1 소오스와 제2 드레인을 감싸는 부분을 갖는 것을 특징으로 하는 반도체 장치.
청구항 1 또는 청구항 2에 있어서,

상기 제1 소오스와 제1 드레인은 N형 도전형인 것을 특징으로 하는 반도체 장치.
청구항 1 또는 청구항 2에 있어서,

상기 제1 소오스와 제2 드레인은 P형 도전형인 것을 특징으로 하는 반도체 장치.
청구항 1에 있어서,

상기 제2 트랜지스터는 온 트랜지스터이고,

상기 제1 트랜지스터는 상기 제1 소오스와 제1 드레인과 반대 도전형의 도펀트가 이온 주입된 불순물 확산 영역을 갖는 오프 트랜지스터인 반도체 장치.
청구항 5에 있어서,

상기 제1 소오스와 제1 드레인은 N형 도전형인 것을 특징으로 하는 반도체 장치.
청구항 5에 있어서,

상기 제1 소오스와 제1 드레인은 P형 도전형인 것을 특징으로 하는 반도체 장치.
청구항 5에 있어서,

상기 제1 트랜지스터 및 제2 트랜지스터가 모스트랜지스터인 것을 특징으로 하는 반도체 장치.
청구항 8에 있어서,

상기의 제1 오프 모스트랜지스터와 상기 제2 온 모스트랜지스터는 N형 채널을 갖는 것을 특징으로 하는 반도체 장치.
기판에 형성된 제1 도전형의 제1 소오스와 제1 드레인 그리고 게이트로 각각 이루어진 제1 및 제2 트랜지스터를 준비하는 단계;

상기 제1 트랜지스터의 제1 소오스와 제1 드레인 사이에 위치한 채널영역에 제1 도전형과 반대 도전형인 제2 도전형의 도펀트를 이온주입하는 단계; 그리고,

상기 제1 트랜지스터의 제1 소오스와 제1 드레인을 적어도 일부분 감싸는 제2 소오스와 제2 드레인을 형성하기 위해 제1 도전형의 도펀트를 이온 주입하는 단계를 포함하는 반도체 장치의 제조 방법.
청구항 10에 있어서,

상기 채널영역에 이온주입단계와 상기 제2 소오스와 제2 드레인을 형성하기 위한 이온주입단계가 동일한 포토레지스트막을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 10에 있어서,

상기 제1 소오스와 제1 드레인은 N형 도전형인 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 10에 있어서,

상기 제1 소오스와 제1 드레인은 P형 도전형인 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 11에 있어서,

상기 제1 도전형과 반대 전도형의 도펀트는 보론인 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 10에 있어서,

상기 채널영역에 이온주입된 트랜지스터는 오프 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 15에 있어서,

상기 제1소오스와 드레인은 P형 도전형인 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 10에 있어서,

상기 제2소오스와 드레인을 형성하기 위한 이온주입은 P형 도펀트인 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 17에 있어서,

상기 제2소오스와 드레인을 형성하기 위해 20 내지 40 keV로 인을 이온주입 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
기판에 형성된 제1도전형의 제1소오스와 제1 드레인 그리고 게이트를 각각 포함하는 제1 및 제2 트랜지스터가 배열된 마스크 롬 반도체 장치에 있어서:

상기 제1 트랜지스터는 오프 특성을 가지며 상기 제1 트랜지스터의 제1 소오스와 제2 드레인을 적어도 일부분 감싸는 제1 도전형의 제2 소오스 및 제2 드레인을 포함하고,

상기 제2 트랜지스터는 온 특성을 가지는 마스크 롬 반도체 장치.
청구항 19에 있어서,

상기의 제1 트랜지스터의 드레인은 비트라인에 전기적으로 연결되어 있고, 상기 게이트는 워드라인에 연결된 마스크 롬 반도체 장치.
적어도 하나의 제1 트랜지스터;

상기 제1 트랜지스터와 다른 문턱전압을 갖는 동일한 도전형의 적어도 하나의 제2 트랜지스터; 그리고,

상기 제1 트랜지스터는 그 소오스/드레인을 감싸면서 동일한 도전형의 완충 불순물 영역을 포함하는 반도체 장치.
청구항 21에 있어서,

상기 완충 불순물 영역은 상기 소오스/드레인 보다 상대적으로 낮은 농도인 반도체 장치.
청구항 21 또는 청구항 22에 있어서,

상기 완충 불순물 영역은 상기 제1 트랜지스터의 게이트 하부에 위치하는 소오스/드레인을 감싸는 반도체 장치.