JP4309967B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関する。特に、本発明は、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに関する。

パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化硅素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている（例えば、特許文献１〜６など参照）。

炭化硅素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても逆耐圧を維持することができるという特徴を持っている。そこで、ＳｉＣを用いると、デバイスの厚さを薄くすることができ、また、ドーピング濃度を高めることができる。このため、ＳｉＣは、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。

特許文献１には、チャネル移動度を向上させてオン抵抗を向上することができる炭化硅素半導体装置が開示されている。この特許文献１に開示された炭化硅素半導体装置を図１７に示す。

図１７に示される炭化硅素半導体装置１０００は、ｎチャネル型のプレーナゲートタイプＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）であり、ｎ^＋型ＳｉＣ基板１０１を備えている。ｎ^＋型ＳｉＣ基板１０１の主面上には、ｎ⁻型ＳｉＣエピタキシャル層（以下、簡単に「エピ層」と称する場合がある）１０２が形成されている。ｎ⁻型ＳｉＣエピ層１０２の表層部の所定領域には、所定深さを有するｐ型ＳｉＣベース層（ウェル領域）１０３ａ，１０３ｂが形成されている。ベース層１０３ａ，１０３ｂの中にはｎ^＋型ソース領域１０４ａ、１０４ｂが形成されている。ｎ^＋型ソース領域１０４ａ、１０４ｂと接触するように薄いエピ層がｎ⁻型ＳｉＣエピ層１０２の上に設けられている。この薄いエピ層の一部（ｎ^＋領域１０６ａ、１０６ｂ）は、その下方に位置するソース領域１０４ａ，１０４ｂと一体化されている。また、この薄いエピ層のうち、ソース領域１０４ａ，１０４ｂの間に挟まれている領域はｎ⁻型である。チャネルエピ層１０５に含まれるｎ⁻型領域のうち、ｐ型ベース領域１０３ａ、１０３ｂと接する部分が、それぞれ、チャネル領域１４０として機能することになる。

チャネルエピ層１０５の上には、ゲート酸化膜１０７を介してゲート電極１０８が形成されている。ゲート電極１０８は絶縁層１０９に覆われており、その上には、ベース領域１０３ａ，１０３ｂおよびソース領域１０４ａ，１０４ｂに接触するようにソース電極１１０が形成されている。ＳｉＣ基板１０１の裏面にはドレイン電極１１１が形成されている。

図１７に示した半導体装置１０００では、ゲート電極１０８に電圧を印加すると、チャネルエピ層１０５に蓄積型チャネルが誘起され、ソース電極１１０とドレイン電極１１１との間をキャリア（電荷）が流れる。

このように、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードでＭＯＳＦＥＴを動作させることで、導電型を反転させてチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくしてオン抵抗を低減させることができる。
特開平１０−３０８５１０号公報 特許第３７７３４８９号公報 特許第３７８４３９３号公報 特許第３５２７４９６号公報 特開平１１−２６６０１７号公報 特開２００８−０９８５３６号公報

上述した半導体装置１０００によれば、チャネルエピ層１０５を形成した構造にすることによって、チャネル移動度を向上させてオン抵抗を低減することができる。しかしながら、本願発明者が検討したところ、チャネルエピ層１０５の一部に電流が集中する可能性があり、その電流集中によって、オン抵抗の低減が阻害され得ることが見い出された。

本発明はかかる点に鑑みてなされたものであり、その主な目的は、電流集中によるオン抵抗の上昇を緩和できる半導体装置を提供することにある。

本発明の半導体装置は、主面および前記主面の反対面である裏面を有し、炭化硅素からなる第１導電型の半導体基板と、前記半導体基板の主面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層と、前記炭化硅素エピタキシャル層の一部に形成された第２導電型のウェル領域と、前記ウェル領域の一部に形成された第１導電型のソース領域と、前記炭化硅素エピタキシャル層上に形成され、炭化硅素からなる第１導電型のチャネルエピタキシャル層とを備え、前記チャネルエピタキシャル層は、前記ソース領域上に位置する第１部分と、前記炭化硅素エピタキシャル層において前記ウェル領域が形成されていない領域上に位置する第２部分と、前記ウェル領域上に位置し、前記第１部分と前記第２部分との間に挟まれたチャネル領域とを含み、前記第１部分および前記第２部分のドーパント濃度は、前記ソース領域のドーパント濃度よりも低く、かつ、前記チャネル領域のドーパント濃度よりも高い。

好ましい実施形態において、前記チャネルエピタキシャル層における前記第１部分のドーパント濃度は、前記第２部分のドーパント濃度に等しい。

好ましい実施形態において、前記第１部分のチャネル領域側エッジは、前記ソース領域と前記ウェル領域の境界よりも前記第２部分から遠い位置にオフセットしており、前記第２部分のエッジは、前記第１導電型の炭化珪素エピタキシャル層と前記ウェル領域との境界よりも前記第１部分から遠い位置にオフセットしている。

好ましい実施形態において、前記チャネルエピタキシャル層上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを有する。

好ましい実施形態において、前記チャネルエピタキシャル層における前記第１部分および前記第２部分の上方に位置する前記ゲート酸化膜が、前記チャネル領域の上方に位置する前記ゲート酸化膜よりも厚い。

好ましい実施形態において、前記炭化硅素エピタキシャル層のうち、隣接する前記ウェル領域の間に挟まれた領域は、ＪＦＥＴ領域として機能する。

好ましい実施形態において、前記ＪＦＥＴ領域には、第１導電型のドーパントが注入されている。

好ましい実施形態において、前記ＪＦＥＴ領域に注入された第１導電型のドーパントの濃度は、前記ウェル領域に含まれる第２導電型のドーパントの濃度よりも低い。

本発明による半導体装置の製造方法は、炭化硅素からなる第１導電型の半導体基板の主面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層を形成する工程（ａ）と、前記炭化硅素エピタキシャル層の一部に、第２導電型の複数のウェル領域を形成する工程（ｂ）と、前記複数のウェル領域の各々の一部に第１導電型のソース領域を形成する工程（ｃ）と、前記炭化硅素エピタキシャル層上に、炭化硅素からなるチャネルエピタキシャル層を形成する工程（ｄ）と、前記チャネルエピタキシャル層のうち前記ソース領域上に位置する第１部分に第１導電型のドーパントを注入するとともに、前記炭化硅素エピタキシャル層において前記ウェル領域が形成されていない領域の第１導電型の炭化珪素エピタキシャル層の表面上に位置する第２部分に第１導電型のドーパントを注入する工程（ｅ）とを含む。

好ましい実施形態において、前記工程（ｅ）は、前記炭化硅素エピタキシャル層の前記第１導電型表面と前記ソース領域の表面との間に位置する第２導電型表面の全体を覆うマスクを前記チャネルエピタキシャル層上に形成する工程（ｅ１）と、前記チャネルエピタキシャル層のうち前記マスクで覆われていない部分に前記第１導電型のドーパントを注入する工程（ｅ２）とを含む。

好ましい実施形態において、前記工程（ｂ）は、前記ウェル領域を規定するウェルマスクを形成する工程（ｂ１）と、前記炭化珪素エピタキシャル層のうち前記ウェルマスクで覆われていない領域に第２導電型のドーパントを注入する工程（ｂ２）とを含み、前記工程（ｃ）は、前記ソース領域を規定するソースマスクを形成する工程（ｃ１）と、前記炭化珪素エピタキシャル層のうち前記ソースマスクで覆われていない領域に第１導電型のドーパントを注入する工程（ｃ２）とを含み、前記工程（ｃ１）は、前記ウェルマスクの側面にサイドウォールを形成する工程を含む。

好ましい実施形態において、前記工程（ｅ）の後に、前記ソース領域の少なくとも一部が露出するように、前記チャネルエピタキシャル層の一部をエッチングによって除去する工程（ｆ）をさらに含む。

好ましい実施形態において、前記チャネルエピタキシャル層の上に、ゲート酸化膜を形成する工程（ｇ）と、前記ゲート酸化膜上にゲート電極を形成する工程（ｈ）と、前記ソース領域上にソース電極を形成する工程（ｉ）と、前記半導体基板の裏面にドレイン電極を形成する工程（ｊ）とを含む。

好ましい実施形態において、前記工程（ｅ）における前記第１導電型のドーパントは、リンを含み、前記工程（ｅ）の後、前記チャネルエピタキシャル層の表面を酸化することによって前記ゲート酸化膜を形成する工程を実行する。

好ましい実施形態において、前記工程（ｅ）の後、または、前記工程（ｅ）と同一工程において、前記炭化硅素エピタキシャル層の表面のうち、隣接する前記ウェル領域の間に挟まれた領域に、第１導電型のドーパントを注入する工程を実行する。

好ましい実施形態において、前記炭化硅素エピタキシャル層のうち、隣接する前記ウェル領域の間に挟まれた領域に注入される前記第１導電型のドーパントの濃度は、前記ウェル領域に含まれる第２導電型のドーパントの濃度よりも小さい。

本発明によると、チャネルエピタキシャル層のうちチャネル領域を除く部分に、第１導電型のドーパントが注入されているので、ソース領域におけるウェル領域との境界近傍、及び／又は、炭化硅素エピタキシャル層におけるウェル領域との境界近傍での電流集中を緩和することができる。その結果、電流集中によるオン抵抗の上昇を緩和できる。

また、本発明の好ましい実施形態によれば、ウェル領域に対して自己整合的にソース領域を形成した後に、チャネルエピタキシャル層を形成するため、第１導電型ドーパントを注入すべき領域を、ソース領域の位置とは独立して設定できる。

以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１００の断面構成を模式的に示している。図１に示した本実施形態の半導体装置１００は、炭化硅素（ＳｉＣ）からなる第１導電型の半導体基板（ＳｉＣ基板）１０と、半導体基板１０よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層２０と、炭化硅素エピタキシャル層２０の一部に形成された第２導電型のウェル領域２２と、ウェル領域２２の一部に形成された第１導電型のソース領域２４とを備えている。半導体基板（ＳｉＣ基板）１０は、主面１０ａおよびその主面１０ａの反対面である裏面１０ｂを有しており、炭化硅素エピタキシャル層２０は、半導体基板１０の主面１０ａ上に形成されている。

炭化硅素エピタキシャル層２０の上には、炭化硅素からなるチャネルエピタキシャル層３０が形成されている。なお、「エピタキシャル層」は、簡略的に「エピ層」と称する場合がある。このため、炭化硅素エピタキシャル層２０は「ドリフトエピ層２０」と称し、一方、チャネルエピタキシャル層３０は「チャネルエピ層３０」と称する場合もある。

チャネルエピ層３０のうち、ソース領域２４上に位置する第１部分３３には、ｎ型ドーパントが注入されている。また、炭化硅素エピタキシャル層２０において、ウェル領域２２が形成されていない領域の表面（ｎ型表面）上に位置するチャネルエピ層３０の第２部分３５にも、ｎ型ドーパントが注入されている。第１部分３３と第２部分３５のドーパント濃度は、ソース領域２２のドーパント濃度よりも低く設定されている。

一方、チャネルエピ層３０のうち、ウェル領域２２上に位置し、かつ、第１部分３３と第２部分３５との間に挟まれた領域のｎ型ドーパント濃度は、第１部分３３および第２部分３５のドーパント濃度よりも低く、この領域は、チャネル領域４０を含んでいる。

なお、チャネル領域４０は、チャネルエピ層３０のうち、ｐ⁻型のウェル領域２２のｐ型表面の真上に位置する部分である。図１に示す例では、後述する理由により、チャネル領域４０の水平方向サイズ（矢印の長さ）が第１部分３３と第２部分３５との間の距離よりも短く設定されている。

ドリフトエピ層２０のうち、隣接するウェル領域２２の間に挟まれた領域は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域６０として機能することになる。

本実施形態における第１導電型はｎ型であり、第２導電型はｐ型である。半導体基板１０はｎ型ＳｉＣ半導体基板（ｎ^＋ＳｉＣ基板）であり、ドリフトエピ層２０はｎ⁻ＳｉＣ層である。ウェル領域２２はｐ⁻層であり、ソース領域２４はｎ^＋＋層である。

なお、「＋」、「＋＋」、「−」などは、ｎ型またはｐ型の相対的なドーパントの濃度を表記した符号であり、「ｎ」、「ｎ^＋」、「ｎ^＋＋」の順にｎ型ドーパントの濃度が高くなる。また、「ｎ⁻」は「ｎ」よりｎ型ドーパントの濃度が低い。従って、ｎ^＋ＳｉＣ基板１０よりも、ｎ⁻ドリフトエピ層２０の方がｎ型ドーパントの濃度が低い。そして、ｎ^＋ＳｉＣ基板１０よりも、ｎ^＋＋ソース領域２４の方がｎ型ドーパントの濃度が高い。

本実施形態の構成においては、チャネルエピ層３０のうち、ソース領域２４上に位置する第１部分３３と、ＪＦＥＴ領域６０上に位置する第２部分３５との両方に、ｎ型のドーパントが注入され、チャネルエピ層３０中にｎ^＋層（第１部分３３、第２部分３５）が形成されている。前述のように、これらのｎ^＋層（第１部分３３、第２部分３５）におけるｎ型ドーパント濃度は、ソース領域２４におけるｎ型ドーパント濃度よりも低い。第１部分３３および第２部分３５は、後に説明するように、チャネルエピ層３０のチャネル領域４０をマスクして行う選択的なイオン注入によって形成されるため、典型的には、第１部分３３および第２部分３５のｎ型ドーパント濃度は相互に等しい値に設定される。

チャネルエピ層３０の第１部分３３、第２部分３５におけるｎ型ドーパント濃度が、ソース領域２４におけるｎ型ドーパント濃度よりも低い値に調整されている理由は、第１部分３３、第２部分３５におけるｎ型ドーパント濃度が高すぎると、ゲート絶縁膜に印加される電圧が大きくなり、ゲート絶縁膜の信頼性が低下するからである。第１部分３３、第２部分３５におけるｎ型ドーパント濃度のより好ましい範囲は、５×１０^１５〜５×１０¹⁹ｃｍ^−３であり、更に好ましい範囲は、５×１０^１５〜５×１０¹⁸ｃｍ^−３である。

ドリフトエピ層２０のｎ型表面（ＪＦＥＴ領域６０の表面）と、ソース領域２４の表面との間には、ｐ⁻型のウェル領域２２の表面（ｐ型表面）が位置している。前述のように、チャネルエピ層３０に含まれるチャネル領域４０は、このｐ型表面の真上に位置する。

このように、本実施形態では、チャネルエピ層３０の内部において、第１部分３３はチャネル領域４０から離間しており、第１部分３３とチャネル領域４０との間には、チャネル領域４０のドーパント濃度と同程度のドーパント濃度を有する部分が存在している。同様に、第２部分３５もチャネル領域４０から離間しており、第２部分３５とチャネル領域４０との間にも、チャネル領域４０のドーパント濃度と同程度のドーパント濃度を有する部分が存在している。

この離間は、製造工程におけるバラツキを考慮したマージンに起因したものであり、詳細は後述する。また、本実施形態の構成においては、ドリフトエピ層２０の上面とウェル領域２２の上面とソース領域２４の上面は、いずれも、同一平面上に位置している。

本実施形態のチャネルエピ層３０のうち、ｎ型ドーパントが導入されていない部分は真性半導体（intrinsic）領域であるため、その部分を、「ｉ層」または「チャネルエピｉ層」と称する場合もある。ただし、チャネルエピ層３０は、低濃度の第１導電型（ｎ⁻）の層であってもよい。さらには、チャネルエピ層３０は、深さ方向に濃度の変化を有していてもよい。

チャネルエピ層３０の上には、ゲート酸化膜４２が形成されており、ゲート酸化膜４２の上には、ゲート電極４４が形成されている。また、ソース領域２４の上には、ソース電極２８が形成されている。本実施形態の構成においては、ソース電極２８は、ｐ^＋層２６を介して、ウェル領域（ｐ⁻層）２２に接続されている。さらに、ＳｉＣ基板１０の裏面１０ｂには、ドレイン電極５０が形成されている。

本実施形態の半導体装置１００は、ＳｉＣからなるパワー半導体デバイスであり、高耐圧、大電流用に好適に使用される。本実施形態の構成の条件を例示的に説明すると次の通りである。

ｎ^＋ＳｉＣ基板１０は、六方晶系炭化硅素からなる。ｎ^＋ＳｉＣ基板１０の厚さは、例えば、２５０〜３５０μｍであり、ｎ^＋ＳｉＣ基板１０の濃度は、例えば、８×１０^１８ｃｍ^−３であ。なお、ｎ⁻ＳｉＣ基板１０の場合、立方晶系炭化硅素からなる基板を用いることもできる。

ドリフトエピ層２０は、ＳｉＣ基板１０の主面１０ａ上にエピタキシャル形成されたＳｉＣ層である。ドリフトエピ層２０の厚さは、例えば、４〜１５μｍであり、ドリフトエピ層２０の濃度は、例えば、５×１０^１５ｃｍ^−３である。なお、ｎ^＋ＳｉＣ基板１０とドリフトエピ層２０の間に、更なるＳｉＣエピ層（例えば、６×１０^１６ｃｍ^−３の濃度を有するＳｉＣエピ層）を設けてもよい。

ウェル領域２２の厚さ（即ち、ドリフトエピ層２０の上面からのｐｎ接合深さ）は、例えば、０．５〜１．０μｍであり、ウェル領域２２のｐ型ドーパント濃度は、例えば、１．５×１０^１８ｃｍ^−３である。また、ソース領域２４の厚さ（即ち、ドリフトエピ層２０の上面からのｐｎ接合深さ）は、例えば、０．２５μｍであり、ソース領域２４のｎ型ドーパント濃度は、例えば、５×１０^１９ｃｍ^−３である。そして、ｐ^＋層２６の厚さは、例えば、０．３μｍであり、ｐ^＋層２６のｐ型ドーパント濃度は、例えば、２×１０^２０ｃｍ^−３である。隣接するウェル領域２２の間の領域によって規定されるＪＦＥＴ領域６０の横方向サイズ（幅）は、例えば、３μｍである。

チャネルエピ層３０は、ドリフトエピ層２０上にエピタキシャル成長されたＳｉＣ層であり、チャネルエピ層３０の厚さは、例えば、３０ｎｍ〜１５０ｎｍである。チャネル領域４０のチャネル長方向サイズ（図１における参照符号４０の矢印方向のサイズ）は、例えば、０．５μｍである。チャネル領域４０の位置およびサイズは、ウェル領域２２とソース領域２４との間の配置関係によって規定される。

ゲート酸化膜４２は、ＳｉＯ_２（酸化シリコン）からなり、その厚さは、例えば、７０ｎｍである。ゲート電極４４は、ｐｏｌｙ−Ｓｉ（ポリシリコン）からなり、その厚さは、例えば、５００ｎｍである。さらに、ソース電極２８はＴｉ（チタン）とＳｉ（シリコン）との合金からなり、その厚さは、例えば、５０ｎｍである。また、ドレイン電極５０もＴｉ（チタン）とＳｉ（シリコン）との合金からなり、その厚さは、例えば、１００ｎｍである。なお、ＳｉＣチップをパッケージに実装する際のはんだ付けを容易にするために、ドレイン電極５０は、ＮｉとＡｇやＮｉとＡｕを堆積することによって形成されることが好ましい。

本実施形態の半導体装置１００の構成によれば、ドリフトエピ層２０の上にチャネルエピ層３０が形成され、チャネルエピ層３０のうちチャネル領域４０を除く部分にｎ型のドーパントが注入されている。これにより、ソース領域２４におけるウェル領域２２との境界近傍、及び／又は、ドリフトエピ層２０におけるウェル領域２２との境界近傍での電流集中を緩和することができ、その結果、電流集中によるオン抵抗の上昇と特性劣化を緩和することが可能となる。

以下、本実施形態の構成による作用効果を、比較例との対比を用いて、より詳細に説明する。

図２は、本実施形態の構成１００に対する比較例２００の断面図である。図２に示した比較例２００では、チャネルエピ層３０は全体的に低濃度のｎ型の層（ｎ⁻層）からなり、この点、チャネルエピ層３０にｎ^＋の部分（３３、３５）が形成されている本実施形態の構成１００と異なる。

本願発明者の検討によると、比較例２００の構成において次のような現象が起こり得ることが見い出された。

まず、縦型ＭＯＳＦＥＴの動作について説明すると、ソース電極２８には０Ｖ、ドレイン電極５０には外部抵抗（図示せず）を介して数百Ｖから数ｋＶの電圧が印加されている。ゲート電極４４に閾値（Ｖｔｈ）以下の電圧（例えば、０Ｖ）を印加するオフ状態では、ウェル領域２２とドリフトエピ層２０との間のｐｎ接合から空乏層が広がっている。ドリフトエピ層２０のドーパント濃度が低いため、ｐｎ接合に逆バイアス電圧が印加された状態では空乏層が厚く形成される。このため、ＪＦＥＴ領域６０では、左右のウェル領域２２から延びる空乏層が繋がっている。

次に、ゲート電極４４に閾値（Ｖｔｈ）より高い電圧（例えば２０Ｖ）を印加した場合は、ゲート絶縁膜４２を介してチャネルエピ層３０のチャネル領域４０に電界が印加されるため、チャネルエピ層３０内に電荷チャネルが形成され、電荷チャネルに電子が流れ込む。このとき、ウェル領域２２とドリフトエピ層２０（ＪＦＥＴ領域）との間で形成される空乏層に蓄積されている電子も利用されるために、ウェル領域２２の電位がソース電位に近づき、空乏層が縮小する。その結果、ＪＦＥＴ領域６０にドレイン電極５０への電流経路が形成され、オン状態となる。外部抵抗の大きさは、ドレイン電圧が外部抵抗の電圧降下によって１Ｖから２Ｖ程度となるように決定される。

比較例２００において、チャネルエピ層３０のチャネル領域４０を流れる電流は、ゲート電極４４の影響により、矢印９６のようにチャネルエピ層３０とゲート酸化膜４２との界面を流れる傾向がある。すると、チャネルエピ層３０を垂直に流れる電流９５が生じ、この垂直方向の抵抗が加算されることになり、結果として、オン抵抗の上昇につながる。なお、ＭＯＳ部分の閾値（Ｖｔｈ）を０Ｖよりも高くし、ノーマリーオフ状態を実現するためにはチャネルエピ層３０の濃度を薄くすることが必要であり、電流９５の経路における抵抗が高くなる。

加えて、このようなチャネルエピ層３０の電流は、ソース領域２４におけるウェル領域２２との境界近傍（９８）での電流集中をもたらし、そして、ドリフトエピ層２０におけるウェル領域２２との境界近傍（９９）での電流集中ももたらし得る。この電流集中によって抵抗が高くなり、結果として、オン抵抗の上昇と、特性劣化につながる。

さらに詳細に説明すると、電流は、できるだけ抵抗の低い領域を通ろうとするので、なるべくソース領域（ｎ^＋＋層）２４を流れ、次いで、垂直方向へ向かうため、領域９８にて電流集中が生じる。同様に、ＪＦＥＴ領域６０へ向かう電流においても、領域９９にて電流集中が発生する傾向が強くなる。このような現象により、オン抵抗の上昇と特性劣化が生じ得る。

一方、本実施形態の構成１００の場合、図３に示すように、チャネルエピ層３０におけるソース領域２４の上方はｎ^＋の部分（３３）となっているため、図２中の領域９８での電流集中を回避することができ、電流をソース領域２４からｎ^＋部分３３へスムーズに導くことができる。

さらに、電流は、チャネルエピ層３０においてｎ^＋部分３３から水平方向に流れてｎ^＋部分３５へ向かう傾向が強くなり、次いで、ｎ^＋部分３５からスムーズにＪＦＥＴ領域６０へ向かいやすくなる（図３に示す矢印方向に電流が流れる）。したがって、図２中の領域９９での電流集中を回避することができる。

このように、本実施形態の構成１００によれば、チャネルエピ層３０のうちチャネル領域４０を除く部分にｎ^＋領域（３３、３５）を形成していることにより、電流集中によるオン抵抗の上昇を緩和することができる。このチャネルエピ層３０におけるｎ^＋領域は、ソース領域２４上方の部分（３３）に形成するだけでも効果（電流集中を緩和する効果）はあるが、ソース領域２４上方の部分（３３）とＪＦＥＴ領域６０上方の部分（３５）との両方に形成することが好ましい。

次に、図４（ａ）から図１１（ｂ）を参照しながら、本実施形態の半導体装置１００の製造方法について説明する。図４（ａ）から図１１（ｂ）は、本実施形態の製造方法を説明するための工程断面図である。

まず、ｎ^＋ＳｉＣ基板１０として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。この基板は、例えば、＜１１−２０＞方向に８°または４°オフカットされ、ｎ型ドーピング濃度が１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３の基板である。

次いで、図４（ａ）に示すように、ｎ^＋ＳｉＣ基板１０の主面１０ａ上に、エピタキシャル成長によってｎ⁻ドリフトエピ層２０を形成する。成長条件は原料ガスとして、例えば、シラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）を、キャリアガスとして水素（Ｈ_２）を、ドーパントガスとして窒素（Ｎ_２）ガスを用いて熱ＣＶＤを行うことにより、１×１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３の濃度で、厚さとして１０μｍ以上を堆積する。

次に、図４（ｂ）に示すように、ｎ⁻ドリフトエピ層２０の上に、注入マスク材料層７０を堆積し、その注入マスク材料層７０の上にフォトレジスト７２を形成する。注入マスク材料層７０は、例えば、ＳｉＯ_２（酸化シリコン）である。酸化シリコンからなる注入マスク材料層７０は、例えば、シラン（ＳｉＨ_４）とＮ_２Ｏを用いて、２００ＷのパワーにてプラズマＣＶＤを実行することによって形成される。注入マスク材料層７０の厚さは、例えば、０．５〜１．０μｍである。フォトレジスト７２は、ウェル領域（ｐ⁻層２２）およびＪＦＥＴ領域６０を規定する位置および寸法を有している。フォトレジスト７２は、例えば、感光性有機膜であり、典型的なフォトリソグラフィー法を用いて形成される。フォトレジスト７２の厚さは、例えば、１．５〜２．０μｍである。

次に、フォトレジスト７２をマスクとして、注入マスク材料層７０の不要部分をエッチングして、注入マスクパターン（ウェルマスク）７０Ａを形成する。その後、フォトレジスト７２を除去する。注入マスク材料層７０のエッチングは、例えば、ＣＦ_４ガスとＣＨＦ_３ガスを用いた異方性ドライエッチング法によって実行し、フォトレジスト７２の除去は、例えば、酸素プラズマによるアッシングを用いて行えばよい。

次いで、図５（ａ）に示すように、注入マスクパターン７０Ａをマスクとして、Ａｌ^＋を注入（矢印８０）することによって、ｎ⁻ドリフトエピ層２０の表面に、所定の深さを有するウェル領域（ｐ⁻）２２を形成する。イオン注入は、例えば、エネルギーを３０ｋｅＶから３５０ｋｅＶの間で複数に分けて行い、その際の基板の温度は、例えば５００℃である。ウェル領域２２の深さは、例えば、０．５〜１．０μｍである。ウェル領域２２間によって規定される、ｎ⁻ドリフトエピ層２０の表面部がＪＦＥＴ領域６０となる。本実施形態のＪＦＥＴ領域６０の幅は、例えば、３μｍである。

次に、図５（ｂ）に示すように、注入マスクパターン７０Ａを覆うように、基板１０の表面上に（より詳細には、ウェル領域２２上に）注入マスク材料層７１を堆積し、その後、注入マスク材料層７１の上に、フォトレジスト７２Ａを形成する。注入マスク材料層７１は、例えば、ｐｏｌｙ−Ｓｉ（ポリシリコン）であり、熱ＣＶＤにより、原料ガスとしてＳｉＨ_４を用いて堆積することによって形成される。注入マスク材料層７１の厚さは、例えば、０．５〜１．０μｍである。フォトレジスト７２Ａは、ソース領域２４を規定するために設けられる。

次に、フォトレジスト７２Ａをマスクとして、注入マスク材料層７１の露出部分を異方的にエッチングすることによって、図６（ａ）に示すように、注入マスクパターン（ソースマスク）７１Ａを形成する。図示した注入マスクパターン７１Ａの一部は、フォトレジスト７２Ａの下方にあるパターンであり、他の部分は、注入マスクパターン７０Ａに隣接するサイドウォールである。このエッチングは、例えば、Ｃｌ_２、Ｏ_２、ＨＢｒの混合ガスを用いた異方性エッチングよって好適に実行される。

注入マスクパターン７１Ａにおけるサイドウォール部分の幅（チャネル長方向のサイズ）は、注入マスク材料層７１の厚さに依存する。この厚さは、注入マスク材料層７１を堆積する工程において、堆積レートおよび堆積時間を調整することにより、高い精度で制御することができる。

次に、図６（ｂ）に示すように、注入マスクパターン７０Ａ及び７１Ａをマスクとして、ウェル領域（ｐ⁻）２２の表面の一部に、Ｎ^＋（窒素イオン）またはＰ^＋（リンイオン）を注入（矢印８２）することによって、ソース領域（ｎ^＋＋）２４を形成する。イオン注入は、例えば、エネルギーを３０ｋｅＶから９０ｋｅＶの間で複数に分けて行い、その際の基板の温度は例えば５００℃である。ソース領域２４の深さは、例えば、０．２５μｍである。

本実施形態の方法によれば、ソース領域２４のチャネル領域側エッジ（ソース領域２４とウェル領域２２との境界）ＳＥは、注入マスクパターン７１Ａのサイドウォール部分のエッジに対して自己整合的に定まる。これに対し、ソース領域２４を規定する開口部を有する「他のマスクパターン」をフォトリソグライフィおよびエッチング工程で形成する方法を採用したとすれば、ソース領域を規定する「他のマスクパターン」をウェル領域２２に対して位置決め（マスクアライメント）することが必要になる。このようなマスクアライメントには、何らかの「ずれ」が発生するため、ウェル領域２２とソース領域２４との間の配置関係は、工程ごとに、ばらつくことになる。ウェル領域２２とソース領域２４との間の配置関係は、チャネル領域４０のサイズ（チャネル長方向サイズ）を規定するため、トランジスタ特性に影響する重要なパラメータである。本実施形態では、上記のマスクアライメントが不要であるため、ウェル領域２２とソース領域２４との間の配置関係が高い精度で決定される。したがって、本実施形態によれば、チャネル長さのばらつきが小さく、設計どおりのトランジスタ特性を実現しやすくなる。

次に、図７（ａ）に示すように、注入マスクパターン７０Ａ及び７１Ａを除去した後、注入マスク材料層７２を形成し、次いで、その注入マスク材料層７２の上にフォトレジスト７３Ａを形成する。注入マスクパターン７０Ａ及び７１Ａの除去は、例えば、酸化膜はＨＦ水溶液で、ポリシリコンはＨＦとＨＮＯ_３およびＨ_２Ｏ混合液でウエットエッチングすることによって実行する。注入マスク材料層７２は、例えば、ＳｉＯ_２（酸化シリコン）である。フォトレジスト７３Ａは、ｐ^＋層２６を規定するために設けられる。

次に、図７（ｂ）に示すように、フォトレジスト７３Ａをマスクとして、注入マスク材料層７２の不要部分をエッチングすることによって、注入マスクパターン７２Ａを形成する。次いで、フォトレジスト７３Ａを除去した後、注入マスクパターン７２Ａをマスクとして、ウェル領域（ｐ⁻）２２の表面に、Ａｌ^＋（アルミニウムイオン）またはＢ^＋（ボロンイオン）を注入（矢印８４）することによって、ｐ^＋層２６を形成する。イオン注入は、例えば、エネルギーを３０ｋｅＶから１５０ｋｅＶの間で複数に分けて行い、その際の基板の温度は例えば５００℃である。ｐ^＋層２６のｐｎ接合深さは、ソース領域（ｎ^＋＋）２４のｐｎ接合深さよりも深く、例えば、０．３μｍである。

次に、図８（ａ）に示すように、注入マスクパターン７２Ａを除去した後、ドリフトエピ層２０が形成された基板の両面にカーボンキャップ膜（以下、Ｃキャップ膜と略記）９０を形成する。より詳細には、ドリフトエピ層２０とウェル領域２２とソース領域２４とｐ^＋領域２６を含む上面、および、ＳｉＣ基板１０の裏面１０ｂにＣキャップ膜９０を形成する。Ｃキャップ膜９０は、例えば、炭素から構成されており、スパッタ法により、上記上面側と裏面側に別々に堆積する。Ｃキャップ膜９０を形成した後は、基板１０（より正確には、各層（２０、２２、２４、２６）が形成された基板１０）を１０００℃以上、ここでは１８００℃の温度で活性化アニールする。なお、Ｃキャップ膜９０なしで、ＳｉＨ_４雰囲気下でのアニールを行うことも可能である。

次に、図８（ｂ）に示すように、両面Ｃキャップ膜９０を除去した後、チャネルエピ層３０をエピタキシャル成長によって形成する。次いで、チャネルエピ層３０の上に注入マスク材料層７４を堆積し、その後、注入マスク材料層７４の上にフォトレジスト７４Ａを形成する。両面Ｃキャップ膜９０の除去は、例えば、酸素プラズマによるアッシング法を用いて行う。本実施形態におけるチャネルエピ層３０は、ＳｉＣからなるエピｉ層であり、そのエピタキシャル成長の条件は、例えば、原料ガスとして例えば、シラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）を、キャリアガスとして水素（Ｈ_２）を、ドーパントガスとして窒素（Ｎ_２）ガスを用いて熱ＣＶＤを行うことにより、１×１０^１５ｃｍ^−３〜５×１０^１５ｃｍ^−３の濃度で、厚さとして３０〜１５０ｎｍを堆積する。なお、エピタキシャル成長の途中で窒素（Ｎ_２）ガスを導入して、チャネルエピ層の一部を高濃度にしても構わない。

注入マスク材料層７４は、例えば、ＳｉＯ_２（酸化シリコン）である。フォトレジスト７４Ａは、チャネルエピ層３０においてｎ型ドーパントが追加的に導入される領域を規定する開口部を有している。フォトレジスト７４Ａは、ウェル領域（ｐ⁻）２２の表層部を完全に覆うように設けられる。重ね合わせズレと寸法バラツキとを考慮して、ソース領域（ｎ^＋＋）２４およびＪＦＥＴ領域６０の各々とオーバーラップする部分（幅０．１〜１．０μｍ）４５を持たせてマージンを確保している。すなわち、フォトレジスト７４Ａは、チャネルエピタキシャル層３０の表面上でかつウェル領域２２の上方を少なくとも含み、さらに、ソース領域２４のウェル領域２２との界面の近傍の上方および炭化硅素エピタキシャル層２０のウェル領域２２との界面の近傍の上方を覆うように形成される。

次に、図９（ａ）に示すように、フォトレジスト７４Ａをマスクとして注入マスク材料層７４の不要部分をエッチングすることによって、注入マスクパターン７４Ｂを形成する。すなわち、注入マスクパターン７４Ｂは、チャネルエピタキシャル層３０の表面上でかつウェル領域２２の表面が暴露している領域の上方の位置に形成される。

次いで、フォトレジスト７４Ａを除去した後、注入マスクパターン７４Ｂをマスクとして、チャネルエピ層３０に、Ｎ^＋（窒素イオン）またはＰ^＋（リンイオン）を注入（矢印８６）することによって、チャネルエピ層３０中にｎ^＋部分（３３、３５）を形成する。なお、チャネルエピ層３０中におけるｎ^＋のドーパント濃度は、均一でなくてもよい。ここでイオン注入の条件は、例えば、３０ｋｅＶで５×１０^１５〜５×１０¹⁹ｃｍ^−３である。こうして形成されるｎ型ドーパントが注入される第１部分３３のチャネル領域側エッジＣＥ１は、ソース領域２４とウェル領域２２との境界よりも、第２部分３５から遠い位置にオフセットする。また、第２部分３５のエッジＣＥ２は、ＪＦＥＴ領域６０の境界よりも、第１部分３３から遠い位置にオフセットする。このようなオフセットにより、チャネルエピ層３０の内部において、ｎ型ドーパントが注入される部分からチャネル領域４０が離間させることになる。

次に、図９（ｂ）に示すように、注入マスクパターン７４Ｂを除去した後、基板の両面に、より正確には、チャネルエピ層３０の表面とＳｉＣ基板１０の裏面１０ｂに、Ｃキャップ膜９２を形成する。Ｃキャップ膜９２は、例えば、炭素から構成されている。Ｃキャップ膜９２は、例えばスパッタ法により、チャネルエピ層３０の表面側とＳｉＣ基板１０の裏面１０ｂ側を別々に堆積される。Ｃキャップ膜９２を形成した後は、１０００℃以上（ここでは１８００℃）の温度で基板を活性化アニールする。なお、Ｃキャップ膜９２なしで、ＳｉＨ_４雰囲気下でのアニールを行うことも可能である。

次に、図１０（ａ）に示すように、両面Ｃキャップ膜９２を除去した後、チャネルエピ層３０の表面をＣＭＰ（化学的機械的研磨）する。ＣＭＰを行うことで、チャネルエピ層３０の表面を平坦化し、これによりチャネル領域４０（図１参照）のキャリア移動度を向上できる効果があるが、ＣＭＰの実施は任意であり、ＣＭＰを行わなくてもよい。

次に、図１０（ｂ）に示すように、チャネルエピ層３０の上に、フォトレジスト７５Ａを形成した後、フォトレジスト７５Ａをマスクとして、チャネルエピ層３０の不要部分をエッチングする。このとき、ソース領域２４の少なくとも一部が露出するように、チャネルエピタキシャル層３０の一部をエッチングによって除去する。

次に、図１１（ａ）に示すように、フォトレジスト７５Ａを除去した後、チャネルエピ層３０の上にゲート酸化膜（ＳｉＯ_２）４２を形成する。次いで、ゲート酸化膜４２の上にゲート電極の材料となるｐｏｌｙ−Ｓｉ膜を形成する。その後、そのｐｏｌｙ−Ｓｉ膜の上に、ゲート電極４４の形状および位置を規定するフォトレジスト（不図示）を形成する。ｐｏｌｙ−Ｓｉ膜をパターニングすることにより、ｐｏｌｙ−Ｓｉからなるゲート電極４４を形成した後、前記フォトレジストを除去する。

その後は、典型的な配線形成工程を実行する。具体的には、図１１（ｂ）に示すように、ソース電極（例えば、ＴｉとＳｉとの合金層）２８およびドレイン電極（例えば、ＴｉとＳｉとの合金層）５０を形成し、本実施形態の半導体装置１００を得る。ソース電極２８は、ソース領域２４およびＰ^＋層２６に接触し、例えばＴｉを堆積した後に９５０℃で熱処理を行うことによって形成される。また、ドレイン電極５０は、ＳｉＣ基板１０の裏面１０ｂに例えばＴｉを堆積した後に９５０℃で熱処理を行うことによって形成される。

本実施形態の半導体装置１００は、上述したように、縦型ＭＯＳＦＥＴのオン状態での動作において、電流集中を抑制できるため、低オン抵抗、高信頼性の特性を示すことができる。

（第２の実施形態）
図１２は、本実施形態の半導体装置１００の第２の実施形態を模式的に示す断面図である。図１２に示した半導体装置１００は、チャネルエピ層３０層の上に位置するゲート酸化膜４２の厚さが部分によって異なっている点において図１に示した第１の実施形態の半導体装置１００と異なる。その他の構成や製造方法は第１の実施形態と同様であるので説明を省略し、本実施形態に特有の構成、効果について以下に説明する。

チャネルエピ層３０中に形成されたｎ^＋層（３３、３５）の上方に位置するゲート酸化膜４２の厚さは、チャネル領域４０の上方に位置するゲート酸化膜４２の厚さよりも厚くなっている。具体的には、ゲート酸化膜４２のうち、第１部分３３の上方に位置する部分４２ｃ、第２部分３５の上方に位置する部分４２ｂは、チャネル領域４０の上方に位置する部分４２ａの厚さよりも厚い。

図２に示した半導体装置２００においてＪＦＥＴ領域６０の上方に位置する部分のゲート容量は比較的大きく、それによって、半導体装置２００の高速動作を行うのが困難となっていた。一方、図１２に示した半導体装置１００では、ゲート酸化膜４２のうちＪＦＥＴ領域６０の上方に位置する部分４２ｂを厚くしているので、ゲート容量を低減することができ、その結果、高速動作を実現することが可能となる。ゲート酸化膜４２の厚い部分４２ｂの厚さは、ゲート酸化膜４２のチャネル領域４０の厚さより、例えば、１．２〜２倍となっている。

図１２に示した構造１００は、ゲート酸化膜の増速酸化を利用して実現することができる。ゲート酸化膜の増速酸化とは、シリコンにおいて不純物（例えば、Ａｓ）が注入された領域は、同じ酸化条件下でも、酸化レートが早いという現象である。本願発明者は、ＳｉＣ基板を１０００〜１２００℃で酸化した際に、窒素注入領域は注入していない領域と同じ酸化レートであるのに対し、リンを注入した領域は注入していない領域と比べて約１．２〜２倍の酸化レートであることを実験的に見い出した。この本願発明者が見い出した増速酸化の現象を利用すると、チャネルエピ層３０中に形成されたｎ^＋層（３３、３５）のドーパントをリンとし、そのリンによる増速酸化で、ゲート酸化膜４２の厚さを部分によって変化させることができる。

（第３の実施形態）
図１３は、本実施形態の半導体装置１００の第３の実施形態を模式的に示す断面図である。図１３に示した半導体装置１００は、ＪＦＥＴ領域６０に第１導電型（ここでは、ｎ型）のドーパントが注入された領域６２を有している点において図１に示した半導体装置１００と異なる。その他の構成や製造方法は第１の実施形態と同様であるので説明を省略し、本実施形態に特有の構成、効果について以下に説明する。

図１３に示した例において、ＪＦＥＴ領域６０に注入されたｎ型ドーパントの濃度（領域６２のドーパント濃度）は、ウェル領域２２に含まれる第２導電型（ここでは、ｐ型）のドーパントの濃度よりも小さくされており、好ましくは、ウェル領域２２のドーパント濃度よりも十分小さくされている。また、チャネルエピ層３０中に形成されたｎ^＋層３５の下方に、領域６２（ｎ⁻型ドープ層６２）は位置している。本実施形態における領域６２は、３０ｋｅＶから７００ｋｅＶのエネルギーにて、１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３の濃度でＪＦＥＴ領域６０に注入することによって形成される。

図１３に示した半導体装置１００では、ＪＦＥＴ領域６０中のドーパント濃度（より具体的には、領域６２のドーパント濃度）を、ドリフトエピ層２０のｎ型ドーパントの濃度よりも高くしていることにより、図１に示した半導体装置１００よりもオン抵抗を低下させることが可能となる。また、同じＪＦＥＴ抵抗にした場合、図１３に示した半導体装置１００では、ＪＦＥＴ間隔を狭めることができるため、チップ面積を小さくすることができる。なお、図１３に示した半導体装置１００に、図１２に示した構造の特徴を含めることも可能である。

図１３に示した半導体装置１００は、例えば、図１４から図１６に示すようにして作製することができる。

まず、上述した図９（ａ）に示したように、チャネルエピ層３０中にｎ^＋部分（３３、３５）を形成する。次いで、図１４（ａ）に示すように、注入マスクパターン７４Ｂをマスクとして、ＪＦＥＴ領域６０に、Ｎ^＋（窒素イオン）またはＰ^＋（リンイオン）を注入（矢印８８）することによって、領域６２（ｎ⁻型ドープ層６２）を形成する。ここで、領域６２のドーパント濃度（ｎ型不純物の濃度）は、ウェル領域２２のドーパント濃度（ｐ型不純物の濃度）よりも小さくなるようにする。このようにすれば、注入マスクパターン７４Ｂの重ね合わせズレが起こって、ウエル領域２２の端部へｎ型のドーパントが注入されたとしても、ウェル領域２２の導電型は反転せず、ｐ型を維持できる。

その後は、上述の図９（ｂ）から図１１（ｂ）と同様の工程が実行される。具体的には、図１４（ｂ）に示すように、チャネルエピ層３０の表面とＳｉＣ基板１０の裏面１０ｂに、Ｃキャップ膜９２を形成する。Ｃキャップ膜９２は、例えば、炭素から構成されており、スパッタ法により、チャネルエピ層３０の表面側とＳｉＣ基板１０の裏面１０ｂ側を別々に堆積する。Ｃキャップ膜９２を形成した後は、１０００℃以上（ここでは１８００℃）の温度で基板を活性化アニールする。なお、Ｃキャップ膜９２なしで、ＳｉＨ_４雰囲気下でのアニールを行うことも可能である。

次に、図１５（ａ）に示すように、両面Ｃキャップ膜９２を除去する。次いで、図１５（ｂ）に示すように、チャネルエピ層３０の上に、フォトレジスト７５Ａを形成した後、フォトレジスト７５Ａをマスクとして、チャネルエピ層３０をエッチングする。

さらに、図１６（ａ）に示すように、フォトレジスト７５Ａを除去した後、チャネルエピ層３０の上にゲート酸化膜（ＳｉＯ_２）４２を形成し、次いで、ゲート酸化膜４２の上にゲート電極（ｐｏｌｙ−Ｓｉ）４４を形成する。その後、そのゲート電極４４の上に、フォトレジスト（図示せず）を形成し、ゲート電極４４をエッチングして、前記フォトレジストを除去する。その後は、典型的な配線形成工程を実行して、図１６（ｂ）に示すように、図１３に示した構造を有する半導体装置１００を得る。

以上、本発明を好適な実施形態により説明したが、上述した実施形態は一例であって、本発明の趣旨を逸脱しない範囲で、種々の変形が可能であり、変形した形態も本発明の範囲に属する。例えば、上記実施形態で述べた導電型と反対の導電型にて本発明を実現することも可能である。

本発明による半導体装置は、電流集中によるオン抵抗の特性劣化を緩和することができるという効果を有し、高耐圧、大電流に使用される炭化珪素パワー半導体デバイスに用いると好適である。

本発明の第１の実施形態に係る半導体装置の構成を模式的に示す断面図 比較例の構成を示す断面図 本発明の第１の実施形態に係る半導体装置の動作を説明するための断面図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 （ａ）および（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程図 本発明の第２の実施形態に係る半導体装置の構成を模式的に示す断面図 本発明の第３の実施形態に係る半導体装置の構成を模式的に示す断面図 （ａ）および（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図 （ａ）および（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図 （ａ）および（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図 従来の炭化硅素半導体装置の構成を示す断面図

１０ 半導体基板
２０ ドリフトエピ層（炭化硅素エピタキシャル層）
２２ ウェル領域
２４ ソース領域
２８ ソース電極
３０ チャネルエピ層（チャネルエピタキシャル層）
４０ チャネル領域
４２ ゲート酸化膜
４４ ゲート電極
５０ ドレイン電極
６０ ＪＦＥＴ領域
９０ Ｃキャップ膜
１００ 半導体装置
２００ 従来の炭化珪素半導体装置
１０００ 半導体装置（炭化硅素半導体装置）

Claims (16)

1. 主面および前記主面の反対面である裏面を有し、炭化硅素からなる第１導電型の半導体基板と、
   前記半導体基板の主面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層と、
   前記炭化硅素エピタキシャル層の一部に形成された第２導電型のウェル領域と、
   前記ウェル領域の一部に形成された第１導電型のソース領域と、
   前記炭化硅素エピタキシャル層上に形成され、炭化硅素からなる第１導電型のチャネルエピタキシャル層と
   を備え、
   前記チャネルエピタキシャル層は、
   前記ソース領域上に位置する第１部分と、
   前記炭化硅素エピタキシャル層において前記ウェル領域が形成されていない領域上に位置する第２部分と、
   前記ウェル領域上に位置し、前記第１部分と前記第２部分との間に挟まれたチャネル領域と、
   を含み、
   前記第１部分および前記第２部分のドーパント濃度は、前記ソース領域のドーパント濃度よりも低く、かつ、前記チャネル領域のドーパント濃度よりも高い、半導体装置。
2. 前記チャネルエピタキシャル層における前記第１部分のドーパント濃度は、前記第２部分のドーパント濃度に等しい、請求項１に記載の半導体装置。
3. 前記第１部分のチャネル領域側エッジは、前記ソース領域と前記ウェル領域の境界よりも前記第２部分から遠い位置にオフセットしており、前記第２部分のエッジは、前記第１導電型の炭化珪素エピタキシャル層と前記ウェル領域との境界よりも前記第１部分から遠い位置にオフセットしている、請求項１に記載の半導体装置。
4. 前記チャネルエピタキシャル層上に形成されたゲート酸化膜と、
   前記ゲート酸化膜上に形成されたゲート電極と、
   前記ソース領域上に形成されたソース電極と、
   前記半導体基板の裏面に形成されたドレイン電極とを有する、請求項１に記載の半導体装置。
5. 前記チャネルエピタキシャル層における前記第１部分および前記第２部分の上方に位置する前記ゲート酸化膜が、前記チャネル領域の上方に位置する前記ゲート酸化膜よりも厚い、請求項３に記載の半導体装置。
6. 前記炭化硅素エピタキシャル層のうち、隣接する前記ウェル領域の間に挟まれた領域は、ＪＦＥＴ領域として機能する、請求項１に記載の半導体装置。
7. 前記ＪＦＥＴ領域には、第１導電型のドーパントが注入されている、請求項６に記載の半導体装置。
8. 前記ＪＦＥＴ領域に注入された第１導電型のドーパントの濃度は、前記ウェル領域に含まれる第２導電型のドーパントの濃度よりも低い、請求項７に記載の半導体装置。
9. 炭化硅素からなる第１導電型の半導体基板の主面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層を形成する工程（ａ）と、
   前記炭化硅素エピタキシャル層の一部に、第２導電型の複数のウェル領域を形成する工程（ｂ）と、
   前記複数のウェル領域の各々の一部に第１導電型のソース領域を形成する工程（ｃ）と、
   前記炭化硅素エピタキシャル層上に、炭化硅素からなるチャネルエピタキシャル層を形成する工程（ｄ）と、
   前記チャネルエピタキシャル層のうち前記ソース領域上に位置する第１部分に第１導電型のドーパントを注入するとともに、前記炭化硅素エピタキシャル層において前記ウェル領域が形成されていない領域の第１導電型の炭化珪素エピタキシャル層の表面上に位置する第２部分に第１導電型のドーパントを注入する工程（ｅ）と
   を含む、半導体装置の製造方法。
10. 前記工程（ｅ）は、
    前記炭化硅素エピタキシャル層の前記第１導電型表面と前記ソース領域の表面との間に位置する第２導電型表面の全体を覆うマスクを前記チャネルエピタキシャル層上に形成する工程（ｅ１）と、
    前記チャネルエピタキシャル層のうち前記マスクで覆われていない部分に前記第１導電型のドーパントを注入する工程（ｅ２）と
    を含む、請求項９に記載の半導体装置の製造方法。
11. 前記工程（ｂ）は、
    前記ウェル領域を規定するウェルマスクを形成する工程（ｂ１）と、
    前記炭化珪素エピタキシャル層のうち前記ウェルマスクで覆われていない領域に第２導電型のドーパントを注入する工程（ｂ２）と
    を含み、
    前記工程（ｃ）は、
    前記ソース領域を規定するソースマスクを形成する工程（ｃ１）と、
    前記炭化珪素エピタキシャル層のうち前記ソースマスクで覆われていない領域に第１導電型のドーパントを注入する工程（ｃ２）と
    を含み、
    前記工程（ｃ１）は、前記ウェルマスクの側面にサイドウォールを形成する工程を含む、請求項１０に記載の半導体装置の製造方法。
12. 前記工程（ｅ）の後に、
    前記ソース領域の少なくとも一部が露出するように、前記チャネルエピタキシャル層の一部をエッチングによって除去する工程（ｆ）
    をさらに含む、請求項１０に記載の半導体装置の製造方法。
13. 前記チャネルエピタキシャル層の上に、ゲート酸化膜を形成する工程（ｇ）と、
    前記ゲート酸化膜上にゲート電極を形成する工程（ｈ）と、
    前記ソース領域上にソース電極を形成する工程（ｉ）と、
    前記半導体基板の裏面にドレイン電極を形成する工程（ｊ）と
    を含む、請求項９に記載の半導体装置の製造方法。
14. 前記工程（ｅ）における前記第１導電型のドーパントは、リンを含み、
    前記工程（ｅ）の後、前記チャネルエピタキシャル層の表面を酸化することによって前記ゲート酸化膜を形成する工程を実行する、請求項１３に記載の半導体装置の製造方法。
15. 前記工程（ｅ）の後、または、前記工程（ｅ）と同一工程において、
    前記炭化硅素エピタキシャル層の表面のうち、隣接する前記ウェル領域の間に挟まれた領域に、第１導電型のドーパントを注入する工程を実行する、請求項９に記載の半導体装置の製造方法。
16. 前記炭化硅素エピタキシャル層のうち、隣接する前記ウェル領域の間に挟まれた領域に注入される前記第１導電型のドーパントの濃度は、前記ウェル領域に含まれる第２導電型のドーパントの濃度よりも小さい、請求項１５に記載の半導体装置の製造方法。

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