JP2006066439A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供する。
【解決手段】半導体層４２に導電性チャネルを形成するゲート電極５３と、導電性チャネルを介して電気的に接続されるソース電極５１およびドレイン電極５５と、半導体層４２とゲート電極５３との間に設けられたゲート絶縁膜４９と、第１導電型のウェル領域４５の内部に形成され、ソース電極５１に電気的に接触する第２導電型のソース領域４７と、第２導電型ドリフト領域４３とを備え、半導体層４２は、ソース領域４７と接する第２導電型の補助ソース領域４８をさらに有し、ソース領域４７はゲート電極５３によってオーバーラップされておらず、補助ソース領域４８の一部はゲート電極５３によってオーバーラップされており、補助ソース領域４８の総ドーズ量は、ソース領域４７の総ドーズ量よりも少ない。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

ワイドバンドギャップ半導体は、耐圧が高く、大電流を流すことができる半導体装置（パワーデバイス）の半導体材料として注目されている。ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、特に高い絶縁破壊電界を有するため、次世代の低損失パワーデバイス等への適用が期待されている。ＳｉＣ上には熱酸化により良質の二酸化珪素（ＳｉＯ₂）膜を形成できるので、そのようなＳｉＯ₂膜をゲート絶縁膜として用いた絶縁ゲート型のＳｉＣパワーデバイスの開発が進められている。

ＳｉＣ上に熱酸化によって形成されたＳｉＯ₂膜をゲート絶縁膜として用いる場合、ＳｉＣの絶縁破壊電界は極めて大きい（２〜３ＭＶ／ｃｍ）が、その絶縁破壊電界強度から期待されるような高耐圧のデバイスを実現するためには、ＳｉＯ₂膜の絶縁特性（絶縁耐圧）を向上させる必要がある。

これに対し、従来から、ＳｉＣに対する熱酸化処理を１２００℃以上の高温で行い、続いてアルゴン雰囲気下でさらに熱処理を加えることにより、高い絶縁耐圧を有するＳｉＯ₂膜をＳｉＣ上に形成できることが知られている。この方法によって形成されたＳｉＯ₂膜は、例えば１１ＭＶ／ｃｍ以上の絶縁破壊電界を有するので、Ｓｉ基板上に熱酸化によって形成されたＳｉＯ₂膜と同等の信頼性を実現できる。

しかしながら、ＳｉＣ上に熱酸化によって形成されたＳｉＯ₂膜の絶縁耐圧は、ＳｉＣの表面状態や結晶状態に極めて大きく依存するため、ＳｉＣの表面状態や結晶状態によっては、上述したような高い絶縁破壊電界を有するＳｉＯ₂膜を形成できないという問題がある。一般的な絶縁ゲート型のＭＯＳＦＥＴでは、ゲート絶縁膜の一部は、不純物が高濃度にドープされたＳｉＣ領域（ソース領域）上に形成される。ソース領域の表面は比較的大きい凹凸を有しており、またソース領域内には多くの結晶欠陥が存在することから、その表面に高耐圧なＳｉＯ₂膜を形成することは極めて難しい。

以下、図面を参照しながら、上記問題をより詳しく説明する。

まず、一般的なゲート型ＭＯＳＦＥＴの構成を、縦型ＭＯＳＦＥＴを例に説明する。

図７に示すＭＯＳＦＥＴは、ＳｉＣ基板３１の主面上に形成された炭化珪素エピタキシャル層３２と、炭化珪素エピタキシャル層３２の上に設けられたゲート電極３８およびソース電極３６と、ＳｉＣ基板３１の裏面上に設けられたドレイン電極３４とを備えている。炭化珪素エピタキシャル層３２は、ｎ^-型のドリフト領域３３、ｐ型のウェル領域３５、ｎ⁺⁺型のソース領域３７およびｐ⁺⁺型のコンタクト領域４０を有している。ソース領域３７はソース電極３６と接続されている。また、ウェル領域３５は、ｐ⁺⁺型のコンタクト領域４０を介してソース電極３６と電気的に接続されている。炭化珪素エピタキシャル層３２の表面のうちソース電極３６が形成されている領域以外の領域上にゲート絶縁膜３９が形成されている。炭化珪素エピタキシャル層３２の上には、ゲート酸化膜３９を介してゲート電極３８が設けられている。

図７に示すような構成を有するＭＯＳＦＥＴでは、ゲート電極３８に電圧を印加すると、ゲート電極３８の下にあるウェル領域３５の表面に反転チャネルが形成されるため、ドレイン電極３４から反転チャネルを介してソース電極３６へ電流を流すことができる。

反転チャネルを形成するためには、ソース領域３７とドリフト領域３３との間に位置するウェル領域３５の表面（反転チャネルが形成される部分）がゲート電極３８によって覆われている必要がある。ゲート電極３８はウェル領域３５の表面のみでなく、ソース領域３７の一部をオーバーラップするように配置されている。

図７に示すようなＭＯＳＦＥＴでは、ゲート絶縁膜３９のうちソース領域３７とゲート電極３８との間に位置する部分で絶縁破壊が生じやすく、ＭＯＳＦＥＴの信頼性を低下させる要因となっている。

前述したように、ドーズ量が１０¹⁵ｃｍ^-2以上の不純物がドープされた高濃度ソース領域３７の表面には凹凸が存在するため、表面の結晶面方位が一定でない。熱酸化速度は面方位依存性を有するので、ソース領域３７の表面を熱酸化することによってゲート絶縁膜３９を形成すると、ゲート絶縁膜（熱酸化膜）３９の厚さが結晶面分布に起因してばらついてしまい、ゲート絶縁膜３９のうち薄い部分では絶縁耐圧が低くなる。また、高濃度で不純物がドープされたソース領域３７には、不純物による欠陥（ディスロケーション）が多く存在しているため、ソース領域３７の上に絶縁特性に優れた熱酸化膜を形成することが困難である。このような問題は、ＳｉＣの物性上の問題であり、これを克服してゲート絶縁膜の信頼性を向上させることは難しい。

一方、ソース領域３７の表面とウェル領域３５の表面とのレベル差（段差）によって、その上に形成されるゲート絶縁膜３９の絶縁耐圧が低下するという問題もある。

エピタキシャル成長させた炭化珪素エピタキシャル層３２に不純物をドープするためには、炭化珪素エピタキシャル層３２に不純物イオンを注入することが必要不可欠である。また、イオン注入後にアニール処理を行い、不純物を活性化させる必要がある。このとき、例えばｎ型の不純物イオンを１×１０¹⁵ｃｍ^-2以上のドーズ量で注入した領域に対してアニール処理を行うと、結晶中に大きな歪が生じ、その結果、図７（ｂ）に示すように、不純物イオンが高濃度で注入されたソース領域３７の表面とウェル領域３５の表面との境界部分３９ｂに１ｎｍ以上の段差が形成されてしまう。

このような段差を有する炭化珪素エピタキシャル層３２の表面を熱酸化することによってゲート絶縁膜３９を形成すると、酸化速度は面方位依存性があるため、炭化珪素エピタキシャル層３２の表面のうち境界部分３９ｂにおける熱酸化速度は他の表面に比べて低くなり、結果として、ゲート絶縁膜３９は境界部分３９ｂの段差上で薄くなる。

従って、図示するように、境界部分３９ｂの上に、ゲート絶縁膜３９が特に薄くなる部分（くびれ）が形成される。図７（ｂ）では、理解しやすくするために「くびれ」を強調して示しているが、実際のくびれはこの図よりも緩やかである。なお、図７（ｂ）に示すように、不純物濃度の高いソース領域３７の熱酸化速度は、不純物濃度が相対的に低いウェル領域３５に比べて高くなるため（増速酸化）、ゲート絶縁膜３９はソース領域３７の上で厚く、ウェル領域３５の上で薄くなる。この増速酸化も上記くびれが形成される要因の１つとなり得る。

不純物濃度が高い領域では、ウェル領域と比べて酸化膜が厚くなり絶縁破壊し難くなるので有利になる一面はあるが、実際には、結晶欠陥等の影響により著しく絶縁耐圧の劣化が起こる。

また、ゲート電極３８に電圧が印加されると、ゲート絶縁膜３９のうち上記くびれの部分に電界が集中してしまい、絶縁破壊が生じやすくなる。さらに、ゲート絶縁膜３９のくびれ部分とウェル領域３５との界面では反転チャネルが形成されにくいという問題もある。

ソース領域３７の表面状態やや上記くびれによる絶縁耐圧の低下を抑制するために、例えば特許文献１および２は、ゲート絶縁膜とソース領域との間にエピタキシャル層（ｎ^--型エピ層やチャネル層）を配置する構成を開示している。この構成によると、ｎ^--型エピ層やチャネル層上にゲート絶縁膜を形成するので、ソース領域の表面状態がゲート絶縁膜の絶縁耐圧に与える影響を低減できるが、ソース領域の結晶欠陥に起因する絶縁耐圧の低下を十分に抑制できない。
特開２００２−２７０８３８号公報 特開２００２−２７０８３７号公報

上述したように、従来の半導体装置では、高濃度で不純物を含むソース領域における表面状態や結晶状態に起因して、優れた絶縁特性を有するゲート絶縁膜を形成することが困難である。

本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供することにある。

本発明の半導体装置は、基板と、前記基板の主面上に設けられた半導体層と、前記半導体層から電気的に絶縁され、前記半導体層に導電性チャネルを形成することができるゲート電極と、前記導電性チャネルを介して電気的に接続されるソース電極およびドレイン電極と前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜とを備えた半導体装置であって、前記半導体層に形成された第１導電型のウェル領域と、前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第２導電型のソース領域と、前記半導体層のうち前記ウェル領域が形成されていない部分から構成される第２導電型ドリフト領域とをさらに備え、前記半導体層は、前記ウェル領域の内部に形成され、かつ、前記ソース領域と接する第２導電型の補助ソース領域をさらに有し、前記ソース領域は前記ゲート電極によってオーバーラップされておらず、前記補助ソース領域の一部は前記ゲート電極によってオーバーラップされており、前記補助ソース領域の総ドーズ量は、前記ソース領域の総ドーズ量よりも少ない。

ある好ましい実施形態において、前記半導体層は炭化珪素から形成されている。

ある好ましい実施形態において、前記補助ソース領域のうち前記ゲート電極によってオーバーラップされている部分のゲート長方向のサイズはゲート長よりも小さい。

前記半導体層の表面のうち前記補助ソース領域上に位置する領域と前記ウェル領域上に位置する領域との境界部における段差は１ｎｍ以下であることが好ましい。

前記補助ソース領域は前記ソース領域よりも薄くてもよい。

前記補助ソース領域は前記ソース領域よりも厚くてもよい。

前記ソース領域は不純物として窒素を含んでもよい。

前記補助ソース領域は不純物として燐を含んでもよい。

ある好ましい実施形態において、前記基板は第２導電型の半導体基板であり、前記半導体層は前記半導体基板の主面に形成され、前記ドレイン電極は前記半導体基板の裏面に形成されている。

本発明の半導体装置の製造方法は、（Ａ）基板上に第２導電型の半導体層を形成する工程と、（Ｂ）前記半導体層の選択された領域に第１導電型の不純物をイオン注入して第１導電型イオン注入領域を形成する工程と、（Ｃ）前記第１導電型イオン注入領域の選択された領域に第２導電型不純物をイオン注入して、第２導電型イオン注入領域、および前記第１導電型イオン注入領域よりも高い濃度で第２導電型不純物がイオン注入された高濃度イオン注入領域をそれぞれ形成する工程と、（Ｄ）前記半導体層に対して活性化アニール処理を行って、前記第２導電型イオン注入領域および前記高濃度イオン注入領域から補助ソース領域およびソース領域をそれぞれ形成し、かつ、前記第１導電型イオン注入領域のうち前記補助ソース領域および前記ソース領域が形成されなかった領域からウェル領域を形成する工程と、（Ｅ）前記半導体層上にゲート絶縁膜を形成する工程と、（Ｆ）前記半導体層のうち導電性チャネルが形成される領域と、前記補助ソース領域の一部とを覆うように、前記ゲート絶縁膜上にゲート電極を形成する工程とを包含する。

ある好ましい実施形態において。前記工程（Ｂ）は、前記半導体層上にウェル領域形成用マスクを形成する工程を含み、前記工程（Ｃ）は、前記ウェル領域形成用マスク上に、ゲート長を規定する厚さを有する膜を形成する工程と、前記膜を介して前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程と、前記半導体層上に前記ソース領域を規定する開口部を有するソース領域形成用マスクを形成する工程と、前記ソース領域形成用マスクを用いて、前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程とを包含する。

本発明の半導体装置によると、表面凹凸が低減され、かつ結晶性の高い半導体層上にゲート絶縁膜が形成されるので、ゲート絶縁膜の絶縁特性を向上できる。通電時の損失（オン抵抗）を低く抑えつつ、ゲート絶縁膜の絶縁破壊電界を改善できるので、従来よりも信頼性の高い半導体装置を提供できる。

また、本発明の半導体装置の製造方法によると、製造プロセスを複雑にすることなく、信頼性の高い半導体装置を製造できる。さらに、セルフアライメントを利用して、ソース領域よりも層ドーズ量の少ない補助ソース領域を形成すると、従来よりもゲート長を小さく抑えることができ、高信頼かつ高性能な半導体装置を製造できるので、特に有利である。

本発明による半導体装置は、ソース領域と電気的に接続され、かつソース領域よりも不純物の総ドーズ量が少ない補助ソース領域を有しており、この補助ソース領域の一部がゲート電極によってオーバーラップされていることを特徴とする。

以下、図１（ａ）および（ｂ）を参照しながら、本発明による半導体装置の好ましい実施形態である縦型ＭＯＳＦＥＴを説明する。図１（ａ）および（ｂ）は、縦型ＭＩＳＦＥＴの一部を示す断面模式図である。なお、本発明の半導体装置はＤＩＭＯＳＦＥＴ（Double Implanted Metal-Oxide-Semiconductor Field-Effect Transistor）であれば良く、縦型ＭＯＳＦＥＴに限定されない。

図１（ａ）に示す半導体装置１００は、半導体基板４１の主面上に形成された半導体層４２と、半導体層４２の上に設けられたソース電極５１およびゲート電極５３と、半導体基板４１の裏面に設けられたドレイン電極５５とを有している。半導体基板４１は、例えば低抵抗のｎ⁺型炭化珪素基板であり、半導体層４２は、例えば炭化珪素エピタキシャル層である。

半導体層４２は、半導体基板４１の導電型とは異なる導電型（ここではｐ型）を有するウェル領域４５と、半導体層４２のうちウェル領域４５が形成されていない部分から構成されるドリフト領域４３とを有している。なお、図１では単一のウェル領域４５が示されているが、半導体装置１００は、典型的には複数のウェル領域４５を有している。ドリフト領域４３は、例えば、半導体基板４１のｎ型不純物濃度よりも低い濃度でｎ型不純物を含むｎ^-型炭化珪素層である。

ウェル領域４５の内部には、ソース領域４７、補助ソース領域４８およびコンタクト領域５０が形成されている。ソース領域４７は、ソース電極５１と接続されている。ソース領域４７は、ソース電極５１と良好なオーミックコンタクトを形成するため、例えば１×１０¹⁸ｃｍ^-3以上の高濃度で、半導体基板４１の導電型と同じ導電型（例えばｎ型）の不純物を含む。一方、補助ソース領域４８は、ソース領域４７と接するように配置されており、ソース領域４７よりも少ないドーズ量で、ソース領域４７の導電型と同じ導電型（例えばｎ型）の不純物を含んでいる。従って、補助ソース領域４８はソース領域４７よりも平坦な表面を有しており、また、補助ソース領域４８における結晶欠陥はソース領域４７における結晶欠陥より少ない。コンタクト領域５０はウェル領域４５と同じ導電型（ここではｐ⁺⁺型）を有し、ソース電極５１とウェル領域４５とを電気的に接続するために設けられている。

ゲート電極５３は、半導体層４２の上にゲート絶縁膜４９を介して設けられており、ドリフト領域４３と補助ソース領域４８との間に位置するウェル領域４５を覆っている。また、ゲート電極５３は、補助ソース領域４８の一部と重なるが、ソース領域５１とは重ならないように配置されている。

半導体装置１００は、図７に示すような従来の半導体装置と比べて、以下に説明するような利点を有する。

上述したように、従来の半導体装置では、ゲート絶縁膜は、高濃度で不純物を含むソース領域上に形成されるので、ソース領域表面とウェル領域表面とのレベル差に起因して、ゲート絶縁膜に図７（ｂ）に示すようなくびれが生じて絶縁破壊を引き起こしやすい。また、ソース領域における表面凹凸や結晶欠陥の影響により、優れた絶縁特性を有するゲート絶縁膜が得られ難い。さらに、ゲート絶縁膜が熱酸化膜の場合、図７（ｂ）に示す境界部分３９ｂにおいて、増速酸化によって熱酸化膜の厚さが変化しやすくなり、これがくびれ形成の一因となり得る。

これに対し、半導体装置１００では、ゲート絶縁膜４９は、ソース領域４７よりもドーズ量の少ない補助ソース領域４８の上に形成される。補助ソース領域４８とウェル領域４５との不純物濃度の差が低減されるので、ゲート絶縁膜４９に図７（ｂ）に示すようなくびれが生じにくい。また、補助ソース領域４８を形成することによって、上述したような増速酸化による熱酸化膜の厚さの変化が従来よりも緩やかになるので、くびれの形成が抑制できる。さらに、補助ソース領域４８の表面凹凸や不純物による結晶歪は、ソース領域４７よりも低減されているので、下地となる半導体層の表面状態や結晶状態に起因するゲート絶縁膜４９の絶縁特性の低下を抑制できる。従って、ソース電極５１とのコンタクト抵抗を小さく保ちつつ、ゲート絶縁膜４９の絶縁耐圧を向上でき、半導体装置１００の長期信頼性を向上できる。

本発明では、補助ソース領域４８は、ゲート絶縁膜４９の絶縁耐圧を確保できるように十分に低い濃度で不純物を含む一方で、半導体装置１００の寄生抵抗とならないように十分に低いシート抵抗を有することが望ましい。従って、補助ソース領域４８の総ドーズ量は、ソース領域４７の総ドーズ量よりも少なく、例えば１×１０¹⁵ｃｍ^-2以下であることが好ましい。より好ましくは１×１０¹⁴ｃｍ^-2以下である。また、ドーピング濃度が１×１０¹⁷ｃｍ^-3以下であれば、ゲート絶縁膜４９の絶縁特性の低下をより効果的に抑制できる。一方、補助ソース領域４８の抵抗を低く抑えるために、例えば補助ソース領域４８の不純物として燐を用いる場合、補助ソース領域４８における燐のドーズ量は１×１０¹²ｃｍ^-2以上であることが好ましい。

半導体装置１００は、製造プロセスを複雑にすることなく製造され得る。後述するように、セルフアライメントを利用して補助ソース領域４８を形成すると、従来よりもゲート長を小さくできるので有利である。補助ソース領域４８のドーズ量や厚さにもよるが、ゲート長を、例えば１μｍ以下、より好ましくは０．５μｍ以下まで小さくすることが可能になる。

ゲート絶縁膜４９に生じるくびれをより確実に防止するためには、補助ソース領域４８の表面（補助ソース領域４８とゲート絶縁膜４９との界面）と、ウェル領域４５の表面（ウェル領域４５とゲート絶縁膜４９との界面）との段差が１ｎｍ以下であることが好ましい。このような段差は、ウェル領域４５および補助ソース領域４８のドーズ量や、補助ソース領域４８の形成方法（不純物イオン注入方法など）や形成条件などを制御することによって実現できる。

補助ソース領域４８にドープされる不純物（本実施形態ではｎ型不純物）の種類は特に限定されないが、半導体層４２が炭化珪素層である場合には、上記不純物として燐を用いることが好ましい。燐の炭化珪素に対する拡散係数は比較的高いので、燐の濃度が低い場合でも補助ソース領域４８のシート抵抗をより低くできるからである。これに対し、ソース領域４７にドープされる不純物（ｎ型不純物）は、ソース電極５１とのコンタクトを形成する際の熱処理によって蒸発しないように炭化珪素に対して低い拡散係数を有することが好ましく、そのような不純物として例えば窒素を用いることができる。これによって、低いコンタクト抵抗を有するソース領域４７が得られる。

補助ソース領域４８の厚さは特に限定されないが、図１（ａ）に示すように補助ソース領域４８がソース領域４７よりも薄いと、後述するようにセルフアライメントによって補助ソース領域４８を容易に形成できるという利点がある。補助ソース領域４８の厚さは、好ましくは１μｍ以下、より好ましくは５００ｎｍ以下である。例えば、ソース領域４７に接触抵抗の低い電極を形成するためにソース領域４７の厚さを３００ｎｍ以上とし、補助ソース領域４８の厚さを例えば２００ｎｍ程度としてもよい。

あるいは、補助ソース領域４８はソース領域４７よりも厚くても良い。この場合の半導体装置１００の構成を図１（ｂ）に示す。この構成によると、補助ソース領域４８におけるシート抵抗を低減できるという利点がある。

補助ソース領域４８におけるドーズ量を抑えた場合でも、補助ソース領域４８にはウェル領域４５よりも多量の不純物（ｎ型およびｐ型不純物）が含まれているので、ゲート絶縁膜４９のうち補助ソース領域４８の上に形成された部分４９ｓの絶縁特性は、ウェル領域５の上に形成された部分４９ｗの絶縁特性よりも若干低くなる。従って、補助ソース領域８のうちゲート電極１３によってオーバーラップされる部分の面積を小さく抑えることが好ましい。これにより、上記部分４９ｓのうち電位差が生じる領域、すなわち補助ソース領域４８とゲート電極５３とで挟まれた領域の面積を低減できるので、ゲート絶縁膜４９の信頼性をより高くできる。

具体的には、補助ソース領域４８のうちゲート電極５３によってオーバーラップされる部分におけるゲート長方向のサイズｂは小さい方が良く、例えばゲート長ａよりも小さいことが好ましい。ただし、ゲート長ａが１μｍ以下の短ゲート構造を有する炭化珪素ＭＯＳＦＥＴの開発が進んでいることを考慮すると、上記サイズｂは、加工が可能な程度に小さく抑えられていればよく、ゲート長ａ以上であってもよい。

ゲート絶縁膜４９は、炭化珪素層などの半導体層４２の熱酸化によって形成された熱酸化膜（ＳｉＯ₂膜）であってもよいし、半導体層４２の上にＣＶＤ法などによって堆積された堆積膜であってもよい。いずれの場合でも、下地となる半導体層４２の表面状態や結晶状態に起因するゲート絶縁膜４９の特性劣化を防止できる。

（実施形態１）
以下、図面を参照しながら、本発明による実施形態１の半導体装置を説明する。本実施形態は炭化珪素を用いた縦型ＭＯＳＦＥＴである。

本実施形態のＭＯＳＦＥＴは複数のユニットセルを備えており、図２（ａ）は、そのうちの４個のユニットセルの構成を示す平面図である。また、図２（ｂ）は、図２（ａ）に示すＭＯＳＦＥＴにおける半導体層（炭化珪素エピタキシャル層）の上面図である。図２（ｃ）は、図２（ａ）および（ｂ）におけるＩ−Ｉ’断面図である。

本実施形態のＭＯＳＦＥＴは、低抵抗の炭化珪素基板１の主面上に形成された炭化珪素エピタキシャル層（厚さ：例えば１０μｍ）２と、炭化珪素エピタキシャル層２の上に設けられたソース電極１１およびゲート電極１３と、炭化珪素基板１の裏面に設けられたドレイン電極１５とを有している。

炭化珪素基板１は、例えば４Ｈ−ＳｉＣからなり、（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有するオフアングル基板である。また、炭化珪素基板１の導電型はｎ型であり、ｎ型不純物のドーピング濃度は１×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度である。

炭化珪素エピタキシャル層２は、複数のｐ型ウェル領域（厚さ：例えば８００ｎｍ）５と、ドリフト領域３とを有している。ドリフト領域３は、ｎ型のＳｉＣをエピタキシャル成長させることによって形成されている。ドリフト領域３におけるｎ型不純物のドーピング濃度は、炭化珪素基板１のドーピング濃度よりも低く、例えば６００Ｖ耐圧のＭＯＳＦＥＴの場合、１×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3程度に設定される。複数のウェル領域５は、炭化珪素エピタキシャル層２の表面近傍の選択された領域に設けられており、そのｐ型不純物ドーピング濃度は、例えば１×１０¹⁷ｃｍ^-3程度に設定される。

ウェル領域５の内部には、ｎ型不純物として窒素を含むｎ型のソース領域（厚さ７ｄ：例えば２００ｎｍ）７と、ウェル領域５とソース電極１１とを接続するためのｐ⁺⁺型コンタクト領域１０が形成されている。ソース領域７の窒素濃度は例えば１×１０¹⁸ｃｍ^-3以上である。ソース領域７の周囲には、ｎ型不純物として燐を含むｎ型の補助ソース領域（厚さ８ｄ：例えば１５０ｎｍ）８が形成されている。補助ソース領域８の燐濃度は例えば１×１０¹⁷ｃｍ^-3である。補助ソース領域８のゲート長方向におけるサイズ８ｓは、例えば５μｍ以下である。また、補助ソース領域８の外縁とウェル領域５の端部との距離（ゲート長）ａは、例えば１μｍである。

ソース電極１１は、ソース領域７の少なくとも一部およびｐ⁺⁺型コンタクト領域１０の少なくとも一部と接するように設けられ、ソース電極１１とこれらの領域７、１０との間にはオーミック接触が形成されている。

ゲート絶縁膜９は、炭化珪素エピタキシャル層２の上に形成されている。本実施形態におけるゲート絶縁膜９は、炭化珪素エピタキシャル層２を熱酸化することによって形成された熱酸化膜（ＳｉＯ₂膜）である。ゲート絶縁膜９の厚さは、ＭＯＳＦＥＴデバイスを駆動するときのゲート電圧などによっても変わるが、例えば数８０ｎｍである。ゲート絶縁膜９は、炭化珪素エピタキシャル層２の表面のうちソース電極１１が形成されている領域以外の領域に亘って形成される。ただし、ゲート絶縁膜９はソース電極１１と接していないことが好ましい。ソース電極１１と接すると、ソース電極（例えばＮｉ電極）１１からＮｉなどがゲート絶縁膜９に拡散し、ゲート絶縁膜９の絶縁耐圧を低下させるおそれがある。

ゲート電極１３は、ゲート絶縁膜９の上に、補助ソース領域８の一部、および補助ソース領域８とドリフト領域３との間のウェル領域５をオーバーラップするように設けられている。補助ソース領域８のうちゲート電極１３によってオーバーラップされている部分のゲート方向のサイズｂは、例えば０．５μｍである。

本実施形態のＭＯＳＦＥＴは、以下のように動作する。

ゲート電極１３にゲート電圧が印加されると、補助ソース領域８とドリフト領域３との間のウェル領域５の表面に反転層（反転型チャネル層）が形成される。反転層が形成されると、ドレイン電極１５から、ドリフト領域３、反転層および補助ソース領域８を経てソース領域７へ電流（ドレイン電流）が流れる。

以下、図３〜図５を参照しながら、本実施形態のＭＯＳＦＥＴの製造方法を説明する。図３〜図５は、本実施形態のＭＯＳＦＥＴの製造方法を説明するための断面模式図である。これらの図における各構成要素のサイズは、実際のサイズと対応していない。例えば図３では、注入マスク２１はイオン注入領域２３よりも薄く示されているが、実際にはイオン注入領域２３よりも厚く形成される。

まず、図３（ａ）に示すように、炭化珪素基板１の主面上にＣＶＤ法で形成された炭化珪素エピタキシャル層２の表面に、第１の注入マスク２１を形成する。第１の注入マスク２１は、炭化珪素エピタキシャル層２のうち第１導電型（ここではｐ型）の不純物を注入する領域を規定する開口部を有している。第１の注入マスク２１は、炭化珪素エピタキシャル層２の上に、例えばＴＥＯＳ（tetra-ethoxysilane）膜を堆積した後、フォトリソグラフィおよびエッチング工程によってＴＥＯＳ膜をパターニングすることにより形成できる。ＴＥＯＳ膜をパターニングする際、ドライエッチングのみで行うと、炭化珪素エピタキシャル層２の表面に１ｎｍより大きい段差が生じるおそれがあるため、ドライエッチングにウェットエッチングを組み合わせたエッチング手法を適用することが望ましい。具体的には、ＴＥＯＳ膜のうち不図示のレジストマスクによって覆われていない領域の大部分をドライエッチングで除去した後、炭化珪素エピタキシャル層２の上に薄く残った部分をウェットエッチングで除去する。このような手法を用いると、第１の注入マスク２１の形成によって、炭化珪素エピタキシャル層２の表面に与えるダメージを抑えることができる。第１の注入マスク２１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましく、例えば２μｍである。

次いで、図３（ｂ）に示すように、第１の注入マスク２１の上方から炭化珪素エピタキシャル層２に、ｐ型の不純物イオン（例えばＡｌイオン）２２を注入する。不純物イオンの注入は多段階で行ってもよい。これにより、炭化珪素エピタキシャル層２に、ｐ型の不純物イオンが注入された第１導電型イオン注入領域２３が形成される。また、炭化珪素エピタキシャル層２のうち不純物イオンが注入されずに残った領域は、ｎ型のドリフト領域３となる。

続いて、図３（ｃ）に示すように、第１の注入マスク２１および炭化珪素エピタキシャル層２の上に、例えばＴＥＯＳ膜からなる第２の注入マスク２４を形成する。第２の注入マスク２４の厚さは例えば１μｍであり、この厚さによってＭＯＳＦＥＴのゲート長が規定される。例えば、第２の注入マスク２４の厚さを１μｍより小さく（例えば０．５μｍ）でき、これにより１μｍより小さいゲート長を有するＭＯＳＦＥＴを容易に製造できる。

なお、第２の注入マスク２４は、炭化珪素エピタキシャル層２および第１の注入マスク２１の表面に亘ってＴＥＯＳ膜を形成した後、エッチバックにより、ＴＥＯＳ膜のうち第１の注入マスク２１の側壁を覆う部分以外の部分を除去することによって形成してもよい。

この後、図３（ｄ）に示すように、第２の注入マスク２４の上方から炭化珪素エピタキシャル２に第２導電型（ここではｎ型）の不純物イオン２５を注入する。不純物イオン２５としては、燐などの炭化珪素に拡散しやすい不純物を用いることが好ましい。このとき、炭化珪素エピタキシャル層２のうち、第１の注入マスク２１およびその側壁を覆う第２の注入マスク２４の下には不純物イオンが注入されないように、イオン注入における加速電圧を調整する必要がある。そのような加速電圧は、不純物イオン２５の種類にもよるが、例えば２００ｋｅＶ程度に設定され得る。不純物イオン２５は比較的浅く（例えば、炭化珪素エピタキシャル層２の表面からの深さ２００ｎｍ以下）注入されればよいので、上記のような低い加速電圧でも構わない。また、ドーズ量は、後述するソース領域を形成する際のイオン注入におけるドーズ量よりも少なくなるように選択され、例えば１０¹³ｃｍ^-2以上１０¹⁵ｃｍ^-2以下である。これにより、第１導電型イオン注入領域２３の一部が第２導電型イオン注入領域２６となる。

不純物イオン２５の注入後、第１および第２の注入マスク２１、２４を取り除く。続いて、図３（ｅ）に示すように、炭化珪素エピタキシャル層２の上に、例えばＴＥＯＳ膜からなる第３の注入マスク（厚さ：例えば１．５μｍ）２７を形成する。第３の注入マスクは、炭化珪素エピタキシャル層２のうちソース領域となる領域を規定する開口部を有している。第３の注入マスク２７は、例えば第１の注入マスク２１と同様の方法で形成される。

次いで、図４（ａ）に示すように、炭化珪素エピタキシャル層２のうち第３の注入マスク２７によって露出された領域に不純物イオン２８を注入し、ソース領域となる高濃度イオン注入領域７’を形成する。本実施形態では、不純物イオン２８として窒素を用いる。このとき、高濃度イオン注入領域７’が第１導電型イオン注入領域２３の内部に形成され、かつ、ソース電極と良好なコンタクトを形成できるように十分な厚さ（例えば２００ｎｍ以上）を有するように、加速電圧などの注入条件を設定する。ドーズ量は、前述した第２導電型イオン注入領域２６を形成する際のイオン注入におけるドーズ量よりも多くなるように選択され、例えば１０¹⁴ｃｍ^-2以上１０¹⁶ｃｍ^-2以下である。イオン注入後、第３の注入マスク２７を取り除く。

この後、図４（ｂ）に示すように、炭化珪素エピタキシャル層２の上に、ｐ⁺⁺型コンタクト領域を規定する開口部を有する第４の注入マスク３０を形成し、第４の注入マスク３０の上方から第１導電型（ここではｐ型）の不純物（例えばＡｌ）をイオン注入する。ドーズ量は、例えば１０¹⁵ｃｍ^-2とする。これにより、ｐ⁺⁺型コンタクト領域となる高濃度イオン注入領域１０’を形成する。イオン注入後、第４の注入マスク３０を取り除く。

次に、図４（ｃ）に示すように、炭化珪素エピタキシャル層２の表面にキャップ層２９を形成する。キャップ層２９は、後述する活性化アニール工程における炭化珪素エピタキシャル層２の表面荒れを防止するために形成され、好ましくは炭素膜である。炭素膜は、スパッタ法等を用いて堆積することができる。

続いて、図４（ｄ）に示すように、不純物イオンが注入された炭化珪素エピタキシャル層２に対して結晶を回復させるための活性化アニールを行った後、キャップ層２９を除去する。

活性化アニールは、キャップ層２９を形成した後、加熱炉のチャンバー内に設置したまま行うことができる。例えば、チャンバーにアルゴンガスを０．５リットル／分の流量で供給しながら、１７５０℃の温度で約３０分間の炭化珪素エピタキシャル層２を加熱する。このとき、チャンバー内の圧力を９１ｋＰａで一定とする。これにより、高濃度イオン注入領域７’、１０’からそれぞれソース領域７およびｐ⁺⁺型コンタクト領域１０が形成される。また、第２導電型イオン注入領域２６のうち不純物イオン２８が注入されずに残った領域から補助ソース領域８が形成され、第１導電型イオン注入領域２３のうちソース領域７および補助ソース領域８が形成されなかった領域はウェル領域５となる。

キャップ層２９の除去方法は特に限定されないが、キャップ層２９が炭素膜であれば、加熱炉のチャンバー内に設置したままキャップ層２９の熱酸化を行うと、炭化珪素エピタキシャル層２の表面に与えるダメージを抑えつつ、容易にキャップ層２９を除去できる。具体的には、加熱炉のチャンバー内の温度を８００℃で一定とし、流量５リットル／分の酸素を供給しながら、３０分間の加熱処理を行う。なお、キャップ層２９を、プラズマ処理、オゾン処理などの熱酸化以外の方法を用いて除去してもよい。

図６は、図４（ｄ）に示す炭化珪素エピタキシャル層２の表面状態を拡大した図である。本実施形態では、上述したような工程でイオン注入、およびキャップを利用した活性化アニールを行うため、ソース領域７の表面と補助ソース領域８の表面との境界部分における段差Ｌは１ｎｍ以下に抑えられている。また、ソース領域７の表面には若干の凹凸が生じているが、補助ソース領域８およびウェル領域５の表面は略平坦である。

続いて、図５（ａ）に示すように、炭化珪素エピタキシャル層２のうち所定の領域上にゲート絶縁膜９を形成する。本実施形態では、キャップ層２９が除去された後の炭化珪素エピタキシャル層２を、ドライ酸素雰囲気中、１２００℃の温度で熱酸化して熱酸化膜を形成し、アルゴン雰囲気中で同じ温度（１２００℃）で３０分間の熱処理を行う。この熱処理により厚さが例えば８０ｎｍのゲート絶縁膜９を形成できる。熱酸化後、ゲート絶縁膜９に対して、その一部をエッチングすることによって、ソース電極を形成する開口部を形成する。

この後、図５（ｂ）に示すように、ゲート電極１３、ソース電極１１およびドレイン電極１５を形成する。ソース電極１１およびドレイン電極１５は次のようにして形成できる。まず、電子ビーム（ＥＢ）蒸着装置を用いてソース領域７およびコンタクト領域１０と接するようにＮｉ膜を堆積させる。また、炭化珪素基板１の裏面にもＮｉ膜を堆積させる。続いて、加熱炉を用いて、これらのＮｉ膜を１０００℃の温度で加熱すると、ソース領域７およびコンタクト領域１０とオーミック接合されたソース電極１１および、炭化珪素基板１の裏面にオーミック接合されたドレイン電極１５が得られる。一方、ゲート電極１３は、ゲート絶縁膜９の上にアルミニウム、ポリシリコンなどを用いて形成できる。ゲート電極１３は、ウェル領域５のうち導電性チャネルが形成される領域を覆うように配置される。ゲート電極１３は、また、補助ソース領域８の一部を覆っており、ゲート電極１３と補助ソース領域８とが重なっている部分のゲート長方向のサイズｂは、例えば０．５μｍである。このようにして、炭化珪素ＭＯＳＦＥＴが得られる。

上記方法によって形成された耐圧が６００Ｖの炭化珪素ＭＯＳＦＥＴは、ソース領域７および補助ソース領域８の抵抗が小さく抑えられているので、例えば５ｍΩｃｍ²以下の低いオン抵抗を有しており、かつ、ゲート絶縁膜９の特性低下が抑制されているので、１０年間の連続使用に耐え得る信頼性を有する。

上記の方法では、補助ソース領域８をセルフアライメントで形成するが、第１のマスク２１とは別個に、補助ソース領域８となる領域を規定する開口部を有するマスクを用いてイオン注入することにより、補助ソース領域８を形成してもよい。ただし、その場合、マスクの位置合わせが必要となるので、マスクの位置合わせ精度を考慮すると、ゲート長ａを例えば１μｍ未満に抑えることは困難である。これに対し、上記方法のようにセルフアライメントを利用すると、マスクの位置合わせが不要となり、ゲート長ａを従来より短くできるので有利である。

なお、ソース領域をセルフアライメントで形成して短ゲートトランジスタを製造する方法が提案されているが（例えば特開２００２−２９９６２０号公報）、ソース領域を形成する場合、高い加速電圧で不純物イオンを注入するので、第１導電型不純物イオンを注入する際に用いる第１のマスクを厚く（例えば１μｍ以上）する必要がある。そのため、上記マスク上に堆積させるマスク膜をある程度厚く（例えば１μｍ超）しなければ、上記マスクの側壁部に確実にマスク膜を堆積できない。このマスク膜の厚さがゲート長を規定するので、ゲート長を１μｍよりも短縮することが難しい。

これに対し、本実施形態のようにセルフアライメントで補助ソース領域８を形成する場合、第１の注入マスク２１および第２の注入マスク２４を用いて、ソース領域を形成する場合の加速電圧よりも低い加速電圧でイオン注入を行えば良いため、第１の注入マスク２１は上述の従来方法で用いる第１のマスクよりも薄くできる。従って、第１の注入マスク２１の上に設けるマスク膜（第２の注入マスク）２４の厚さをより小さくできるという利点がある。第２のマスク２４の厚さは、上記方法では１μｍであるが、０．８μｍ以下であってもよく、例えば０．５μｍであっても良い。

本発明の半導体装置の製造方法は上記方法に限定されない。

補助ソース領域となる第２導電型イオン注入領域２６を形成する際に、多段階の注入を行い、第２導電型イオン注入領域２６における不純物イオン２５の濃度プロファイルを制御してもよい。例えば、第２導電型イオン注入領域２６における表面からの深さが１０ｎｍ以下の部分の不純物イオン２５の濃度を１×１０¹⁷ｃｍ^-3未満に抑え、第２導電型イオン注入領域２６における深さが１０ｎｍより大きく２０ｎｍ以下の部分の不純物イオン２５の濃度を１×１０¹⁸ｃｍ^-3以上に設定すると、その後の活性化アニールにより、表面の不純物濃度を低く抑えた補助ソース領域８が得られる。このようなプロファイルを有する補助ソース領域８を形成すると、補助ソース領域８のシート抵抗が低いのでオン抵抗を増大させることなく、補助ソース領域８の上に形成されるゲート絶縁膜９の信頼性を確保できる。

また、上記方法では熱酸化によってゲート絶縁膜９を形成したが、熱酸化の代わりに公知の薄膜堆積法によって例えばＳｉＯ₂からなるゲート絶縁膜９を形成してもよい。この場合でも、炭化珪素エピタキシャル層２の表面凹凸や段差が低減されているので、厚さのばらつきが低減された、絶縁特性の高いＳｉＯ₂膜を形成できる。

さらに、上記方法では、炭化珪素エピタキシャル層２に対する全てのイオン注入工程を行った後に活性化アニールを行うが、イオン注入工程の一部を行った後に活性化アニールを行い、続いて残りのイオン注入工程を行った後に再度の活性化アニールを行ってもよい。例えば、４（ｂ）に示すｐ⁺⁺型コンタクト領域となる領域へのイオン注入工程の前に、図４（ｃ）、（ｄ）に示す活性化アニール工程を行うこともできる。この場合、この活性化アニールの後、ｐ⁺⁺型コンタクト領域となる領域に対するイオン注入を行い、続いて再度の活性化アニールを行ってもよい。

本発明の半導体装置は、ＭＯＳＦＥＴに限定されず、種々の絶縁ゲート型トランジスタに適用できる。例えば、プレーナ型あるいはトレンチ型の絶縁ゲート型トランジスタに対しても好適に用いられ得る。

さらに、本発明は、炭化珪素以外の半導体を用いた半導体装置にも適用でき、例えばＧａＮなどの他のワイドギャップ半導体を用いたＭＩＳＦＥＴにも適用可能である。なお、ＧａＮを用いたＭＩＳＦＥＴに適用する場合、半導体層（ＧａＮ層）を形成するための基板としてサファイア基板などの半導体基板以外の基板を用いてもよい。

本発明は、縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴを含む種々の絶縁ゲート型半導体装置に適用できる。特に、ＳｉＣなどのワイドギャップ半導体を用いた半導体装置に用いると有利である。そのような半導体装置は、家電製品や自動車、電力輸送・変換装置、産業用機器などの各種電力・電気機器に使用可能な低損失パワーデバイスに用いられ得る。

（ａ）および（ｂ）は、本発明による半導体装置の好ましい実施形態である縦型ＭＯＳＦＥＴの一部の断面模式図である。 （ａ）は、本発明による実施形態のＭＯＳＦＥＴの平面図であり、（ｂ）は実施形態における炭化珪素エピタキシャル層の平面図であり、（ｃ）は（ａ）のＩ−Ｉ’断面図である。 （ａ）〜（ｅ）は、本発明による実施形態のＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 （ａ）〜（ｄ）は、本発明による実施形態のＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、本発明による実施形態のＭＯＳＦＥＴの製造方法を説明するための工程断面図である。 図４（ｄ）に示す炭化珪素エピタキシャル層の表面状態を説明するための断面図である。 （ａ）は、従来の縦型ＭＯＳＦＥＴの構成を示す断面模式図であり、（ｂ）は従来の縦型ＭＯＳＦＥＴにおけるゲート絶縁膜の拡大断面図である。

符号の説明

１ 半導体基板
２ 炭化珪素エピタキシャル層
４１ 基板
４２ 半導体層
４３、３ ドリフト領域
４５、５ ウェル領域
４７、７ ソース領域
４８、８ 補助ソース領域
４９、９ ゲート絶縁膜
５０、１０ コンタクト領域
５１、１１ ソース電極
５３、１３ ゲート電極
５５、１５ ドレイン電極
１００ 半導体装置

Claims (11)

1. 基板と、
   前記基板の主面上に設けられた半導体層と、
   前記半導体層から電気的に絶縁され、前記半導体層に導電性チャネルを形成することができるゲート電極と、
   前記導電性チャネルを介して電気的に接続されるソース電極およびドレイン電極と
   前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と
   を備えた半導体装置であって、
   前記半導体層に形成された第１導電型のウェル領域と、
   前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第２導電型のソース領域と、
   前記半導体層のうち前記ウェル領域が形成されていない部分から構成される第２導電型ドリフト領域と
   をさらに備え、
   前記半導体層は、前記ウェル領域の内部に形成され、かつ、前記ソース領域と接する第２導電型の補助ソース領域をさらに有し、
   前記ソース領域は前記ゲート電極によってオーバーラップされておらず、前記補助ソース領域の一部は前記ゲート電極によってオーバーラップされており、
   前記補助ソース領域の総ドーズ量は、前記ソース領域の総ドーズ量よりも少ない半導体装置。
2. 前記半導体層は炭化珪素から形成されている請求項１に記載の半導体装置。
3. 前記補助ソース領域のうち前記ゲート電極によってオーバーラップされている部分のゲート長方向のサイズはゲート長よりも小さい請求項１または２に記載の半導体装置。
4. 前記半導体層の表面のうち前記補助ソース領域上に位置する領域と前記ウェル領域上に位置する領域との境界部における段差は１ｎｍ以下である請求項１から３のいずれかに記載の半導体装置。
5. 前記補助ソース領域は前記ソース領域よりも薄い請求項１から４のいずれかに記載の半導体装置。
6. 前記補助ソース領域は前記ソース領域よりも厚い請求項１から４のいずれかに記載の半導体装置。
7. 前記ソース領域は不純物として窒素を含む請求項１から６のいずれかに記載の半導体装置。
8. 前記補助ソース領域は不純物として燐を含む請求項１から７のいずれかに記載の半導体装置。
9. 前記基板は第２導電型の半導体基板であり、前記半導体層は前記半導体基板の主面に形成され、前記ドレイン電極は前記半導体基板の裏面に形成されている請求項１から８のいずれかに記載の半導体装置。
10. （Ａ）基板上に第２導電型の半導体層を形成する工程と、
    （Ｂ）前記半導体層の選択された領域に第１導電型の不純物をイオン注入して第１導電型イオン注入領域を形成する工程と、
    （Ｃ）前記第１導電型イオン注入領域の選択された領域に第２導電型不純物をイオン注入して、第２導電型イオン注入領域、および前記第１導電型イオン注入領域よりも高い濃度で第２導電型不純物がイオン注入された高濃度イオン注入領域をそれぞれ形成する工程と
    （Ｄ）前記半導体層に対して活性化アニール処理を行って、前記第２導電型イオン注入領域および前記高濃度イオン注入領域から前記補助ソース領域および前記ソース領域をそれぞれ形成し、かつ、前記第１導電型イオン注入領域のうち補助ソース領域およびソース領域が形成されなかった領域からウェル領域を形成する工程と、
    （Ｅ）前記半導体層上にゲート絶縁膜を形成する工程と、
    （Ｆ）前記半導体層のうち導電性チャネルが形成される領域と、前記補助ソース領域の一部とを覆うように、前記ゲート絶縁膜上にゲート電極を形成する工程と
    を包含する半導体装置の製造方法。
11. 前記工程（Ｂ）は、前記半導体層上にウェル領域形成用マスクを形成する工程を含み、
    前記工程（Ｃ）は、
    前記ウェル領域形成用マスク上に、ゲート長を規定する厚さを有する膜を形成する工程と、
    前記膜を介して前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程と、
    前記半導体層上に前記ソース領域を規定する開口部を有するソース領域形成用マスクを形成する工程と、
    前記ソース領域形成用マスクを用いて、前記第１導電型イオン注入領域に第２導電型不純物のイオン注入を行う工程と
    を包含する請求項１０に記載の半導体装置の製造方法。