JP4128234B2 - メモリ素子、処理システム、メモリ素子を制御する方法およびダイナミックランダムアクセスメモリを操作する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に電子回路および素子に関する。特に、少ピン数のメモリ素子およびシステム、ならびにこれらを用いる方法に関する。
【０００２】
【従来の技術】
現在、コンピュータのほとんどのメモリシステムはスタティックランダムアクセスメモリ素子（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ素子（ＤＲＡＭ）のいずれかによって構成されている。各タイプのメモリ素子は各々利点および欠点を有し、従って、ＤＲＡＭおよびＳＲＡＭは通常は各々異なるアプリケーションに限定される。ＳＲＡＭは動作が速く、典型的には、キャッシュメモリにおけるような速いアクセスタイムおよび高いバンド幅（bandwidth）が重要であるアプリケーションにおいて用いられる。しかし、ＳＲＡＭは消費電力が高く、製造費用が高くつき、また所定のチップスペース当たりのセル（ビット）数が少ない。一方、ＳＲＡＭより動作は遅いが、ＤＲＡＭは典型的にはコストが低く、消費電力も実質的に低く、同じチップスペース内のビット数も多い（すなわち、セル密度が高い）。ＤＲＡＭは、典型的には、システムメモリおよびディスプレイフレームバッファのような、速度より電力削減やセル密度の方が重要であるメモリサブシステムを構成するために用いられる。ほとんどのコンピュータシステムにおいて、システムアーキテクチャを支配するのはこれらのサブシステムであり、従って、ＤＲＡＭの方が市場では有力なメモリ素子タイプである。
【０００３】
【発明が解決しようとする課題】
上述の従来技術における問題を以下に述べる。現在市販されているＤＲＡＭのほとんどにおいて、利用可能なデータ入出力ピンの最大数は１６であり、ランダムアクセス（またはページ）サイクル当たり最大１６ビットへのアクセスが可能である。このため、データバスが６４または７２ビットもの広さである最先端のコンピュータシステムの構成においては問題が生じる。例えば、６４ビット幅のデータバスをサポートするためには、メモリバンクあたり４つの並列の「１６ビット用の」素子が必要である。チップ数が多くなると、こんどはより広いボードスペースが必要となり、消費電力が増大し、プリント回路板において必要な接続点の数も増大する。さらに、ＤＲＡＭ（モノリシック）は、５１２ｋバイトまたは２Ｍバイトなどの決まったサイズで構成されるため、メモリスペースがむだになることが多い。例えば、５１２ｋバイトの素子が用いられるかまたは２Ｍバイトの素子が用いられるかによって、各システムメモリバンクは、各々、（この場合には）１Ｍバイトまたは４Ｍバイトの対応する容量を有することになる。３Ｍバイトなど、バンクあたりの必要容量が上記容量の中間である場合は、容量の大きい方を選択せねばならず、かなりのメモリスペースがむだになる。
【０００４】
広いデータポートを有するＤＲＡＭを構成することは有利である。例えば、各々３２個のデータピンを有する２つのＤＲＡＭ、または６４個のデータピンを有する１つのＤＲＡＭは、１回のランダムアクセス中に６４ビットのバスをサポートし得る。しかし、ピン数の増大は、ほとんどの場合、素子コストの増大につながる。システムあたり１台のユニットしか必要としないＣＰＵのような素子では、ピン数の増大によるコストの増大は通常は許容範囲内である。これに対して、メモリ素子の場合には、通常はシステムあたり相当数のメモリ素子、典型的には、現在のアーキテクチャでは１０から２０のメモリ素子が必要であるため、このようなコストの増大は通常は許容範囲を超える。６４ビット幅の素子が考慮されるとき、このピン数の問題は特に難しい問題となる。この場合、少なくとも６４個のデータピンおよび約２１個の他のピン（アドレス、電源、および制御信号用）が必要となる。現在利用可能なパッケージには６０ピンと１００ピン数のものがある。従って、この場合には、多数のピンが未使用となるにもかかわらず、より高価な１００ピンのパッケージを選択せねばならない。
【０００５】
従って、バス幅が広いメモリ素子を実現する回路および方法が必要である。特に、このような回路および方法は、必ずしも限定はされないが、ＤＲＡＭメモリ素子に適用可能であるべきである。このようなバス幅が広いメモリ素子を実現する場合、ピン数は最小限とすべきだからである。
【０００６】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、少ないピン数でバス幅が広いメモリ素子を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるメモリ素子は、マルチプレクスされたアドレス／データ入出力と、メモリセルアレイと、少なくとも１つのアドレスビットに応じて該アレイの該セルの少なくとも１つをアドレスする回路と、データを該セルのうちのアドレスされたセルと交換する回路と、第１期間中に、該マルチプレクスされた入出力に与えられたアドレスビットを、該アドレスする回路に渡し、第２期間中に、該交換する回路と該マルチプレクスされた入出力との間のデータの交換を可能にするように作動し得る制御回路と、を備えており、そのことにより上記目的が達成される。
【０００８】
ある実施例では、前記第１期間は、前記メモリ素子によって受け取られるロウアドレスストローブのロジック高レベル期間によって定義され、前記第２期間は、該ロウアドレスストローブのロジック低レベル期間によって定義される。
【０００９】
ある実施例では、前記アドレスする回路は、前記アレイに結合されるロウデコーダと、カラムデコーダとを備え、前記データを交換する回路は、該カラムデコーダを該アレイに結合する複数のセンスアンプと、該カラムデコーダとを備え、また前記制御回路は、前記第１期間中に、前記マルチプレクスされたピンを該ロウデコーダおよび該カラムデコーダのアドレス入力に選択的に結合し、また前記第２期間中に、該マルチプレクスされた入出力を該カラムデコーダのデータポートに結合するように作動し得るマルチプレクスされた回路を備えている。
【００１０】
ある実施例では、前記少なくとも１つのマルチプレクスされた入出力は、前記第１期間中、マルチプレクスされたアドレスバスからロウアドレスビットおよびカラムアドレスをシリアルに受け取る。
【００１１】
ある実施例では、前記データを前記アレイのうちの前記選択されたセルと交換する回路は、前記マルチプレクスされた入出力に結合された入力と前記カラムデコーダの前記データポートに結合された出力とを有するデータラッチを含む書き込みパスと、該カラムデコーダの該データポートに結合された読み出しアンプと、該読み出しアンプに結合された出力ラッチと、該出力ラッチを該マルチプレクスされた入出力に結合する出力バッファとを有する読み出しパスとを備えている。
【００１２】
ある実施例では、前記交換する回路は、書き込み動作中、前記マルチプレクスされた入出力を前記カラムデコーダの前記データポートに結合するための第１パスと、読み出し動作中、該少なくとも１つのマルチプレクスされた入出力を該カラムデコーダの該データポートに結合するための第２パスと、を備えている。
【００１３】
ある実施例では、前記第１期間中はプリチャージの状態にある。
【００１４】
ある実施例では、前記メモリ素子はシンクロナスＤＲＡＭ素子であり、前記少なくとも１つのアドレスビットおよびデータは、クロックと同期して前記少なくとも１つのマルチプレクスされた入出力に与えられる。
【００１５】
本発明によるメモリ素子は、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンと、ロウおよびカラムに配置されたダイナミックランダムアクセスメモリセルアレイであって、該ロウの各々はワードラインに接続し、該カラムの各々はビットラインに接続するアレイと、該アドレス専用ピンおよび該マルチプレクスされたアドレス／データピンで受け取られたアドレスビットに応じて、１つのワードラインおよび少なくとも１つのビットラインを選択し、少なくとも１つの該セルを有する選択された格納位置へのアクセスを可能にするアドレス回路と、該マルチプレクスされたアドレス／データピンおよび該データ専用ピンと該アレイとの間のデータの交換を制御するデータ制御回路と、非アクティブ期間中においては、該マルチプレクスされたアドレス／データピンに与えられる少なくとも１つのアドレスビットを該アドレス回路に渡すために、該マルチプレクスされたアドレス／データピンを該アドレス回路に結合し、またアクティブ期間中においては、該マルチプレクスされたアドレス／データピンと該アレイとの間でデータビットを交換するために、該マルチプレクスされたアドレス／データピンを該データ制御回路に結合するように作動し得るデータ入出力回路と、を備えており、そのことにより上記目的が達成される。
【００１６】
ある実施例では、前記入力制御回路はさらに、前記アクティブ期間中に、前記データ専用ピンと前記アレイとの間でデータビットを交換するために、該データ専用ピンを前記データ制御回路に結合するように作動し得る。
【００１７】
ある実施例では、前記データ制御回路は、前記アレイの前記ビットラインに結合した複数のセンスアンプと、該センスアンプに結合したカラムデコーダと、前記マルチプレクスされたピンと前記データ専用ピンに結合した入力バッファと、データラッチと、前記アクティブ期間中に該マルチプレクスされたピンと該データピンとを該データラッチに結合するためのマルチプレクサとを備え、該データラッチは、受け取られたライトイネーブル信号に応じてデータを該カラムデコーダに結合する、書き込みデータパスと、該カラムデコーダに結合した読み出しアンプと、該読み出しアンプに結合した出力ラッチと、該出力ラッチに結合した出力バッファとを備え、該出力バッファは、出力イネーブル信号に応じて該出力ラッチを該データ専用ピンと該マルチプレクスされたピンに結合する、読み出しデータパスと、を備えている。
【００１８】
ある実施例では、前記マルチプレクサは、前記アクティブ期間を定義する受け取られたロウアドレスストローブのロジック低レベル期間に応じて、前記マルチプレクスされたピンと前記データピンとを前記データラッチに結合する。
【００１９】
ある実施例では、前記非アクティブ期間は、受け取られたロウアドレスストローブのロジック高レベルサイクルに対応し、前記アクティブ期間は、該ロウアドレスストローブのロジック低レベルサイクルに対応する。
【００２０】
ある実施例では、前記少なくとも１つのアドレス専用ピンは高位のアドレスビットを受け取る。
【００２１】
本発明による処理システムは、データを演算する処理回路と、該処理回路に結合したアドレスバスと、該処理回路に結合したデータバスと、メモリ素子であって、マルチプレクスされたアドレス／データ入力と、メモリセルアレイと、少なくとも１つのアドレスビットに応じて、該アレイの該セルの少なくとも１つをアドレスする回路と、データを該セルのうちのアドレスされたセルと交換する回路と、第１期間中に、該マルチプレクスされたピンに与えられたアドレスビットを、該アドレス用回路に渡し、また第２期間中に、該交換用回路と該マルチプレクスされたピンとの間のデータの交換を可能にするように作動し得る制御回路と、を有するメモリ素子と、該アドレスバスおよび該データバスから受け取られたアドレスビットおよびデータビットを、該メモリ素子の該マルチプレクスされたアドレス／データピンに選択的に結合するためのインタフェース回路と、を備えており、そのことにより上記目的が達成される。
【００２２】
ある実施例では、前記処理回路は汎用マイクロプロセッサを有する。
【００２３】
ある実施例では、前記処理回路はディスプレイコントローラを有する。
【００２４】
ある実施例では、前記メモリセルアレイは、ダイナミックランダムアクセスメモリセルアレイを有する。
【００２５】
ある実施例では、前記メモリは、システムメモリの一部を形成する。
【００２６】
ある実施例では、前記メモリは、フレームバッファの一部を形成する。
【００２７】
ある実施例では、前記インタフェース回路は、コアロジックを有する。
【００２８】
本発明によるメモリ素子を制御する方法は、マルチプレクスされたアドレス／データ入出力と、メモリセルアレイと、該アレイ内のセルにアドレスするためのアドレス回路と、データをアドレスされたセルと交換するためのデータ入出力回路と、を備えたメモリ素子を制御する方法であって、第１期間中に、該マルチプレクスされた入出力に与えられた少なくとも１つのアドレスビットを該アドレス回路に渡すステップと、第２期間中に、該データ入出力回路と該マルチプレクスされた入出力との間でデータを交換するステップと、を包含しており、そのことにより上記目的が達成される。
【００２９】
ある実施例では、前記渡すステップは、プリチャージサイクル中に少なくとも１つのアドレスビットを渡すステップを包含する。
【００３０】
ある実施例では、前記プリチャージサイクルは、受け取られたロウアドレスストローブのロジック高レベル期間に対応する。
【００３１】
ある実施例では、前記渡すステップは、マルチプレクスされたアドレスバスから受け取られた少なくとも１つのロウアドレスビットを渡すステップと、これとシリアルに、該マルチプレクスされたアドレスバスからの少なくとも１つのカラムアドレスビットを渡すステップと、を包含する。
【００３２】
本発明によるダイナミックランダムアクセスメモリを操作する方法は、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンと、ダイナミックランダムアクセスメモリセルアレイと、該アドレス専用ピンおよび該マルチプレクスされたアドレス／データピンで受け取られたアドレスビットに応じて、該アレイ内の少なくとも１つのセルの選択された格納位置にアクセスするためのアドレス回路と、該マルチプレクスされたアドレス／データピンおよび該データ専用ピンと選択された位置との間のデータ交換を制御するためのデータ制御回路と、を備えたダイナミックランダムアクセスメモリを操作する方法であって、プリチャージ中に、該マルチプレクスされたアドレス／データピンを該アドレス回路に結合するステップと、該マルチプレクスされたピンに与えられる少なくとも１つのアドレスビットを該アドレス回路に渡すステップと、アクティブ期間中に、該マルチプレクスされたアドレスピンをデータ制御回路に結合するステップと、データビットを該マルチプレクスされたピンと該アレイとの間で交換するステップと、を包含しており、そのことにより上記目的が達成される。
【００３３】
ある実施例では、前記少なくとも１つのアドレスビットを渡すステップは、ロウアドレスビットおよびカラムアドレスビットをシリアルに渡すステップを包含する。
【００３４】
ある実施例では、前記交換するステップは、前記マルチプレクスされたピンに与えられたデータを前記メモリアレイに書き込むステップを包含する。
【００３５】
ある実施例では、前記交換するステップは、前記マルチプレクスされたピンを介して前記メモリアレイからデータを読み出すステップを包含する。
【００３６】
以下、作用について説明する。
【００３７】
本発明の原理は広いデータポートのメモリ素子の設計および製造を提供する。特に、これらの原理はダイナミックランダムアクセスメモリ素子（ＤＲＡＭ）に適用され得るが、広いデータインタフェースが必要な、ＳＲＡＭなどの他のタイプのメモリ素子にも等しく適応される。一般に、本発明によれば、メモリ素子への１つ以上の入力がマルチプレクスされ、これにより、ある動作サイクル中はアドレスビットが受け取られ、別の動作サイクル中はデータビットが受け取られるかまたは転送（交換）され得る。このような方法で少なくともいくつかの入力をマルチプレクスすることによって、従来の素子で可能であるよりも多くのデータビットが同時にメモリ素子により交換され得る。最も重要な利点は、従来のパッケージで、（パッケージの）相互接続ピンの数を増やさずに、より広いアドレスポートを提供し得ることである。
【００３８】
本発明の１つの実施態様によれば、マルチプレクスされたアドレス／データ入出力を有するメモリ素子が提供される。メモリ素子は、メモリセルアレイ、少なくとも１つのアドレスビットに応じてアレイ内のセルの少なくとも１つをアドレスする回路、およびデータをアドレスされたセルと交換する回路を有する。メモリ素子はさらに、第１期間中に、マルチプレクスされた入出力に与えられたアドレスビットをアドレスする回路に渡し、第２期間中に、交換する回路とマルチプレクスされた入出力との間のデータの交換を可能にするように作動し得る制御回路を有する。
【００３９】
本発明の第２実施態様では、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンとを有するメモリ素子が提供される。メモリ素子は、ロウおよびカラムに配置されたダイナミックランダムアクセスメモリセルアレイを有し、各ロウはワードラインに対応し、各カラムはビットラインに対応する。１つのワードラインおよび少なくとも１つのビットラインを選択して、アドレス専用ピンおよびマルチプレクスされたアドレス／データピンで受け取られたアドレスビットに応じて、少なくとも１つのセルを有する選択された格納位置へのアクセスを可能にするアドレス回路が提供される。マルチプレクスされたアドレス／データピンおよびデータ専用ピンとアレイとの間のデータの交換を制御するためのデータ制御回路が提供される。また、非アクティブ期間中に、マルチプレクスされたピンに与えられる少なくとも１つのアドレスビットをアドレス回路に渡すために、マルチプレクスされたピンをアドレス回路に結合するように作動し得るデータ入出力回路もまた提供される。入出力回路は、アクティブ期間中は、マルチプレクスされたピンとアレイとの間でデータビットを交換するために、マルチプレクスされたアドレス／データピンをデータ制御回路に結合するように作動し得る。
【００４０】
本発明の原理はまた、データ処理および他のＰＣ（パーソナルコンピュータ）サブシステムにも適応され得る。このような１つの実施態様によれば、データに演算をおこなうための処理回路と、処理回路に結合したアドレスバスと、処理回路に結合したデータバスと、メモリ素子とを有する処理システムが提供される。メモリ素子は、マルチプレクスされたアドレス／データ入力と、メモリセルアレイと、アレイ内のセルの少なくとも１つをアドレスするための回路と、データをアドレスされたセルと交換するための回路と、制御回路とを有する。制御回路は、第１期間中に、マルチプレクスされたピンに与えられたアドレスビットをアドレスする回路に渡し、第２期間中に、交換する回路とマルチプレクスされたピンとの間のデータの交換を可能にするように作動可能である。処理システムはさらに、アドレスバスおよびデータバスから受け取られるアドレスおよびデータビットをメモリ素子のマルチプレクスされたアドレス／データピンに選択的に結合するためのインタフェース回路を有する。
【００４１】
本発明の原理はさらに、メモリ素子を制御するための方法において具体化される。１つの実施態様によれば、メモリ素子を制御するための方法が提供される。メモリ素子は、マルチプレクスされたアドレス／データ入出力と、メモリセルアレイと、アレイ内のセルをアドレスするためのアドレス回路と、データをアドレスされたセルと交換するためのデータ入出力回路とを有する。この方法は、第１期間中に、マルチプレクスされた入出力に与えられる少なくとも１つのアドレスビットをアドレス回路に渡すステップと、第２期間中に、交換する回路とマルチプレクスされた入出力との間でデータを交換するステップとを包含する。
【００４２】
別の実施態様によれば、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンと、ダイナミックランダムアクセスメモリセルアレイと、アレイ内の格納位置を選択するためのアドレス回路と、マルチプレクスされたアドレス／データピンおよびデータ専用ピンとアドレスされた位置との間のデータ交換を制御するためのデータ制御回路とを有するＤＲＡＭを操作する方法が提供される。プリチャージ中に、マルチプレクスされたアドレス／データピンはアドレス回路に結合される。マルチプレクスされたピンに与えられる少なくとも１つのアドレスビットがアドレス回路に渡される。次に、アクティブ期間中に、マルチプレクスされたアドレスピンはデータ制御回路に切り換えられ、データビットはマルチプレクスされたピンとアレイ内のアドレスされた位置との間で交換される。
【００４３】
本発明の原理は従来のメモリ素子に優る大きな利点を提供する。特に、１台の素子で６４ビットまたは７２ビットデータバスなどの広いデータバスを提供し得る広いデータポートメモリ素子が構成され得る。さらに、広いデータ素子は、従来のパッケージにパッケージ化され得、および／または与えられたパッケージに納められた与えられた素子に広いデータポートが提供され得る。この結果、所定のメモリシステムを構成するために必要な素子は少なくて済み、メモリ使用が最適化され得る。
【００４４】
【発明の実施の形態】
本発明の原理およびこれらの利点は、図１〜図５(a)および(b)に示した実施態様を参照することによって最良に理解され得る。図面において、同じ参照符号は同じ構成要素を示す。本発明の原理を具体化するメモリ素子は多くのアプリケーションにおいて用いられるが、例として、このようなメモリ素子を、パーソナルコンピュータで典型的に用いられる基本的な処理システムアーキテクチャとの関連において述べる。
【００４５】
図１は、処理システム１００の一部を示す高レベル機能ブロック図である。システム１００は、中央処理装置（ＣＰＵ）１０１、ＣＰＵローカルバス１０２、コアロジック１０３、ディスプレイコントローラ１０４、システムメモリ１０５、デジタル／アナログコンバータ（ＤＡＣ）１０６、フレームバッファ１０８、およびディスプレイ装置１０７を有する。
【００４６】
ＣＰＵ１０１は、システム１００の全体的な動作を制御する「マスタ」である。特に、ＣＰＵ１０１は、様々なデータ処理機能を実行し、ユーザの命令および／またはアプリケーションソフトウェアの実行に応じて、ディスプレイユニット１０７上に表示されるグラフィックデータの内容を決定する。ＣＰＵ１０１は、例えば、市販のパーソナルコンピュータで用いられる、インテル社のペンティアム（Intel Pentium）クラスのマイクロプロセッサなどの汎用マイクロプロセッサであり得る。ＣＰＵ１０１は、例えば、特別なバスまたは汎用バス（業界で統一されたバス）であり得るＣＰＵローカルバス１０２を介してシステム１００の残りの構成要素と接続する。
【００４７】
ＣＰＵ１０１の指示により、コアロジック１０３は、ＣＰＵ１０１、ディスプレイコントローラ１０４、およびシステムメモリ１０５の間のデータ、アドレス、制御信号、および命令の交換を制御する。コアロジック１０３は、システムの残りの構成要素と、特にＣＰＵ１０１と適合するように設計された多くの市販のコアロジックチップセットのいずれかであり得る。図示したシステムのチップ１１２のような１つ以上のコアロジックチップは、典型的には、「アドレス集約型（address intensive）」であり、図１のチップ１１４のような１つ以上のコアロジックチップは「データ集約型（data intensive）」である。ＣＰＵ１０１はコアロジック１０３と直接、または外部（Ｌ２）キャッシュ１１５を介して接続し得る。Ｌ２キャッシュ１１５は、例えば、２５６ＫバイトのファーストＳＲＡＭ素子であり得る。ＣＰＵ１０１はまたオンボード（Ｌ１）キャッシュをも有していてよい。
【００４８】
ディスプレイコントローラ１０４は、多くの市販のＶＧＡディスプレイコントローラのいずれかであり得る。ディスプレイコントローラ１０４は、コアロジック１０３を介してＣＰＵ１０１から、またはＣＰＵローカルバス１０２を介してＣＰＵ１０１から直接、データ、命令、および／またはアドレスを受け取り得る。データ、命令、およびアドレスは、コアロジック１０３を介してディスプレイコントローラ１０４とシステムメモリ１０５との間で交換される。さらに、アドレスおよび命令は、例えばＰＣＩローカルバスであり得るローカルバスを介して、コアロジック１０３とディスプレイコントローラ１０４との間で交換され得る。一般に、ディスプレイコントローラ１０４はスクリーンリフレッシュを制御し、ライン引き、多角形塗りつぶし、色空間変換、表示データ補間・ズーミング、およびビデオストリーミングなどの有限のグラフィック機能を実行し、またパワーマネジメントなどの他の重要でない管理をおこなう。最も重要なことは、ディスプレイコントローラ１０４は、スクリーンリフレッシュ中にフレームバッファ１０８からディスプレイ装置１０７への画素データのラスターを制御し、また表示データをアップデートするときにＣＰＵ１０１とフレームバッファ１０８とをインタフェースする。ビデオデータはディスプレイコントローラ１０４に直接、入力される。
【００４９】
デジタル／アナログコンバータ１０６は、コントローラ１０４からデジタルデータを受け取り、アナログデータを出力し、これによりディスプレイ装置１０７を駆動させる。例示した実施態様では、ＤＡＣ１０６はディスプレイコントローラ１０４と共に１つのチップ上に集積化される。システム１００の特定の形態により、オプションとして、ＤＡＣ１０６はまた、例えば、色パレット、ＹＵＶからＲＧＢへのフォーマット変換回路、および／またはＸおよびＹズーミング回路を有し得る。ディスプレイ１０７は、例えば、ＣＲＴユニット、液晶表示装置、エレクトロルミネセンス表示装置、プラズマ表示装置、または複数の画素として画面上に画像を表示する他のタイプのディスプレイ装置であり得る。他の実施態様では、「ディスプレイ装置」１０７は、レーザプリンタまたは類似の文書表示／印刷装置などの別のタイプの出力装置であり得る。
【００５０】
システム１００のデータパスは設計により異なる。例えば、システム１００は「６４ビット」または「７２ビット」のシステムであり得る。６４ビットのシステムが選択されると仮定する。このとき、ＣＰＵバス１０２およびＰＣＩバス１１６のデータパス、コアロジック１０３を介してシステムメモリ１０５およびディスプレイコントローラ１０４に至るデータパス、ならびにディスプレイコントローラ１０４とフレームバッファ１０８との間のデータ相互接続を含むデータ接続の各々はすべて６４ビット幅である。アドレス相互接続は、メモリのサイズならびにデータバイト選択および仮想メモリ動作をサポートする必要性などの要因により変動し得る。ペンティアムプロセッサシステムでは、ＣＰＵバス１０２およびＰＣＩバス１１６のアドレス部は、典型的には、３０ビット幅のオーダーである。
【００５１】
図２は、本発明の原理を具体化しモノリシック集積回路として構成された、少ピン数であってバス幅が広いメモリ素子２００の機能ブロック図である。好適な実施態様では、素子２００はＤＲＡＭセルアレイ２０１の周囲に配置される。セルアレイ２０１は、Ｍ個のロウおよびＮ個のカラムに配列され、複数のセルアレイに分割され得る。各ロウは１本の導電性ロウライン（ワードライン）に接続し、各カラムは少なくとも１本の導電性ビットラインに接続する。ロウの選択はロウデコーダ２０２を介して行われ、ロウデコーダは、受け取ったロウアドレスに応じてアレイ内のワードラインの各々の電圧を制御する。
【００５２】
セルアレイ２０１のビットラインにはセンスアンプ２０３が接続される。好ましくは、各ビットラインに対して１つのセンスアンプが含まれる。しかし、他の実施態様では、センスアンプ２０３はまた多数のビットライン間でマルチプレクスされ得る。センスアンプ２０３にはカラムデコーダ２０４が結合され、アクセス中の与えられた数のカラムライン（ビットライン）の選択を制御する。典型的には、アクセス中はすべてのセンスアンプ２０３がアクティブであり、カラムデコーダは選択された位置のセルに交差するビットラインに対応するセンスアンプのみをゲートする。
【００５３】
例示した実施態様では、メモリ２００は「６４ビット幅の（by 64）」メモリとして構成される。つまり、カラムデコーダ２０４は６４本のビットラインを選択し、これによりランダムアクセス中に選択されたカラム（すなわち、６４ビット位置）に沿った６４ビットに同時にアクセスし得る。他の実施態様では、メモリ２００は、１ビット幅、２ビット幅、４ビット幅、８ビット幅、３２ビット幅、またはもっと大きな位置（location）メモリ（例えば、７２ビット幅のメモリ）として構成され得る。６４ビット幅のアーキテクチャであれば、メモリ２００を６４ビットシステム１００内のバスと完全にインタフェースすることができる。 本発明の原理によれば、メモリ２００は、アドレス受け取り専用の選択された数のＩ／Ｏピン２２０、アドレスを入力し、またはデータを入出力するためのマルチプレクスされた第２の選択された数のピン２３０、およびデータの入出力専用の第３の選択された数のピン２４０を有する。データおよびアドレスを入出力する方法についてさらに以下に述べる。ただし、ここで、アドレスおよびデータは、コア（グルー）ロジック、すなわちシステム１００の従来のコアロジック１０３の制御の下でマルチプレクスされたピン２３０に選択的に与えられる。一般に、従来のコアロジックチップはアドレスおよびデータバスをブリッジし、マルチプレクスされたピン２３０などのシステム内の所定のポートを、ＣＰＵバス１０２またはＰＣＩローカルバス１１６のいずれかのアドレスパスまたはデータパスのいずれかにスイッチし得る。
【００５４】
グラフィックコントローラに埋め込まれたメモリコントローラが適切に設計されている場合には、「フレームバッファ」もアドレス／データをミックスする方法を用い得る。
【００５５】
例示した実施態様では、アドレスピンのいくつかだけがマルチプレクスされ、いくつかは専用であるが、他の実施態様では、アドレスを受け取るすべてのピンがマルチプレクスされてデータを受け取ってもよい。同じことはデータを受け取るピンについても成り立つ。つまり、他の実施態様では、データを交換するすべてのピンがマルチプレクスされてアドレスを受け取ってもよい。この好適な実施態様では、他の機能のために使用可能にするために、いくつかのアドレスピンは専用である。例えば、高位のアドレスビットを受け取るピンはマルチプレクスされず、バンクまたはバイト選択動作のためにも用いられ得る。
【００５６】
Ｉ／Ｏピン２２０、２３０、２４０は入力バッファ／アンプ２０５に接続される。専用のアドレスピン２２０で受け取られたアドレスは、アドレスラッチ２０７に結合される。マルチプレクスされたピン２３０で受け取られたアドレスは、マルチプレクサ２０６を介してアドレスラッチ２０７に選択的に渡される。ピン２２０および２３０で受け取られるロウおよびカラムアドレスは、従来のマルチプレクスされたアドレスバスから連続的に受け取られるワード（すなわち、ワードとして受け取られるロウアドレスビットと、別のワードとして続いて受け取られるカラムアドレスビット）であり得る。この場合には、アドレスラッチは、最初に受け取られたロウアドレスをロウデコーダ２０２に、および連続して受け取られたカラムアドレスをカラムデコーダ２０４に送る従来の３フェーズアドレスラッチシステムであり得る。
【００５７】
データ入力（書き込み動作）中は、マルチプレクスされたピン２３０およびデータ専用ピン２４０に受け取られるデータは、マルチプレクサ２０６によって、後述するタイミングに従ってデータラッチ２０８に切り換えられる。書き込み中は、データラッチ２０８は、ＴＴＬ、ＣＭＯＳ、または他のＩ／Ｏ規格のインタフェース回路２０９によって受け取られるライトイネーブル（ＷＥ）制御信号に応じて、書き込まれているデータをカラムデコーダ２０４に転送する。
【００５８】
データ読み出し中は、センスアンプ２０３およびカラムデコーダ２０４から出力されたデータは、まず読み出しアンプ２１０に、次に出力ラッチ２１１に渡される。出力ラッチ２１１からのデータは、次に出力アンプ／バッファ２１２を介してマルチプレクスされたピン２３０およびデータピン２４０に、好ましくは入力バッファ／アンプ２０５を経由して渡される。出力アンプ／バッファ２１２は、ＴＴＬ、ＣＭＯＳ、または他のＩ／Ｏ規格のインタフェース回路２１３によって受け取られる出力イネーブル信号（ＯＥ）によってイネーブルされる。
【００５９】
図２の図示した実施態様におけるタイミングおよび制御は、アンプ／バッファ２１４を介して受け取られるロウアドレスストローブ（ＲＡＳ）、カラムアドレスストローブ（ＣＡＳ）、および従来のＤＲＡＭ制御クロックに基づく。この好適な非同期の実施態様では、ＲＡＳは、後述するように、マルチプレクサ２０６の制御（切り換え）のために用いられる。もしくは、マルチプレクサ２０６は、ＲＡＳおよびＣＡＳ信号の両方によって制御され得る。クロック発生器２１５は、受け取られたＲＡＳ、ＣＡＳおよびクロック信号から、アドレスラッチ２０７を介してアドレスを送る（pipeline）ために必要なクロックを生成する。
【００６０】
図３は、本発明の原理によるメモリ２００の好適な動作を示すタイミング図である。ＲＡＳが高レベルの期間は、周知のように、メモリ２００はプリチャージの状態にある。一般に、プリチャージ中は、好ましくはメモリ素子２００を構成しているダイナミック回路の様々なノードには、選択された電圧が負荷され、また、最も重要なことは、センスアンプが等化（equalize）される。本発明によれば、ＲＡＳが非アクティブ（高レベル）のこの期間にはまた、アドレスは、アドレス専用ピン２２０およびマルチプレクスされたアドレス／データピン２３０の両方で受け取られる。この結果、ＲＡＳが高レベルの間には、マルチプレクサ２０６が切り換わってマルチプレクスされたピン２３０をアドレスラッチ２０７に接続する。本好適な実施態様では、ロウアドレスビットがまず受け取られ、アドレスラッチ２０７に渡され、ロウデコーダ２０２に送られる。ドントケア（don't care）期間の後、ピン２３０および２４０に与えられるカラムアドレスビットが受け取られ、アドレスラッチ２０７を介してカラムデコーダ２０４に送られる。マルチプレクスされないアドレスシステムでは、ロウおよびカラムビットは同時に受け取られる。
【００６１】
ＲＡＳの立ち下がりエッジで、メモリ２００はアクティブサイクルに入る。特に、センスアンプがデータを転送する状態となり、非アクティブサイクル中は節電のために閉鎖されていたすべてのダイナミック回路が再びアクティブになる。セルアレイ２０１への書き込み中は、マルチプレクサ２０６は切り換えを行い、ライトイネーブル信号による制御に従って、マルチプレクスされた入力ピン２３０およびデータ専用ピン２４０の両方で受け取られたデータがデータラッチ２０８に結合され、カラムデコーダ２０４に送られる。読み出し中は、マルチプレクサ２０６は、ドントケアまたはトライステート（ハイ・インピーダンス）状態にある。データは次に、センスアンプ２０３、カラムデコーダ２０４、読み出しアンプ２１０、出力ラッチ２１１、および出力アンプ／バッファ２１２からなるパスを介して読み出される。ＲＡＳの立ち上がりエッジで、メモリ２００はアクティブ状態でなくなり、次の非アクティブサイクルに入り、新しいロウおよびカラムアドレスセットを待つ状態になる。
【００６２】
この好適な実施態様では、ロウおよびカラムアドレスの入力は、マルチプレクスされたバスからのものであっても、カラムアドレスストローブ（ＣＡＳ）とは無関係に実行される。他の実施態様では、ＣＡＳは、各非アクティブサイクル中に、アドレスピン２２０およびマルチプレクスされたピン２３０に現れるカラムアドレスがアドレスラッチ２０７に送られるタイミングおよびラッチを制御するために用いられ得る。ＣＡＳとＲＡＳ、アドレス、およびデータとのタイミング関係もまた図３に示す。
【００６３】
他の実施態様として、この方法はまた、マスタクロックとの同期モード、または従来のＤＲＡＭタイミング方法、つまりロウアドレスがＲＡＳの立ち下がりエッジでストローブされ、カラムアドレスがＣＡＳの立ち下がりエッジでストローブされる方法においても等しく良好に作用する。
【００６４】
図４(a)は、４２ピンＳＯＪパッケージの従来のＤＲＡＭのピンアウトを示し、図４(b)は、同じく４２ピンＳＯＪパッケージにパッケージ化された本発明を具体化するＤＲＡＭのピンアウトを示す。図４(a)および(b)において、Ａ…とラベルがつけられたピンはアドレス専用ピンであり、ＤＱ…とラベルがつけられたピンはデータ専用ピンである。Ａ…／ＤＱ…とラベルがつけられたピンは上述のようなマルチプレクスされたピンである。ＮＣと印されたピンは「ノー・コネクト」である。ＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、Ｖcc、およびＶssはすべて従来の制御信号およびクロックである。図４(a)および(b)から分かるように、従来のＤＲＡＭでは、４２ピンＳＯＪパッケージに無理なくパッケージ化され得る最も広いデータポートは１６ビット幅である。これに対して、本発明の３２ビット幅のデバイスは、４２ピンＳＯＪパッケージ内にパッケージ化され、またそのパッケージで動作する。両方のパッケージに対するＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、Ｖcc、およびＶssピンは同じ位置にあるため、同じプリント基板のレセプタクルとコンパチビリティを有する。３２ビット幅の実施態様のＣＡＳＬおよびＣＡＳＨは各３２ビットワードから２バイトの選択が可能である。
【００６５】
本発明の原理はまた、ページモードＤＲＡＭおよびシンクロナスＤＲＡＭ（ＳＤＲＡＭ）にも適用され得る。ＳＤＲＡＭの実施態様では、アドレスおよびデータは、システムのチップ外で発生したマスタークロックに応じて、クロックにより入力され、セルアレイに送り込まれ、またこれから送り出される。シンクロナスＤＲＡＭでは、ＲＡＳおよびＣＡＳは、この場合、マスタークロックと同期して用いられ得る。図５(a)は、５０ピンＴＳＯＰ−ＩＩパッケージの現在入手可能なＳＤＲＡＭ（シンクロナスＤＲＡＭ）のピンアウトを示し、図５(b)は、本発明を具体化するＳＤＲＡＭのピンアウトを示す。従来のＳＤＲＡＭは、６５，５３６ワード×１６ビット×２バンクのアーキテクチャで配置され、データ入出力に対して全体で１６ピンしか利用できない２Ｍビットの素子である。本発明によれば、同じパッケージに、３２，７６８ワード×３２ビット×２バンクで、データ入出力に対して３２ピンが利用可能な２Ｍビットが提供され得る。
【００６６】
ページモード動作では、同じロウの複数のカラムアドレスが、単一の受け取られたカラムアドレスから内部で生成される（または外部から与えられる）。これにより、各カラムアドレスに対して、１つの選択されたロウに沿って複数の位置にアクセスすることができる。これに対して、上述のランダムアクセスでは、各ＲＡＳ／ＣＡＳサイクルに対して１つの位置（カラムまたは予め定義されたカラムグループ）のみがアクセスされる。また、マルチプレクサ２０６および入力バッファ／アンプ２０５は１つのトランシーバ回路へと結合され得る。
【００６７】
本発明およびその利点を詳細に示したが、本発明の精神および範囲から離れることなく様々な変更、代用、および改変がなされ得る。
【００６８】
【発明の効果】
本発明によれば、メモリ素子への１つ以上の入力がマルチプレクスされ、これにより、ある動作サイクル中はアドレスビットが受け取られ、別の動作サイクル中はデータビットが受け取られるかまたは転送（交換）され得る。このことにより、従来のパッケージで、パッケージの相互接続ピンの数を増やさずに、より広いバス幅をもつアドレスポートを提供することができる。
【図面の簡単な説明】
【図１】本発明の原理を具体化するメモリ素子が用いられ得る典型的なデータ処理システムの高レベル機能ブロック図である。
【図２】本発明の原理を具体化するメモリ素子の高レベル機能ブロック図である。
【図３】図２のメモリ素子を作動させる新規の方法における１アクセスサイクルを示すタイミング図である。
【図４】 (a)は、従来のパッケージ化ＤＲＡＭを示す図であり、(b)は、同じパッケージの本発明の原理を具体化するＤＲＡＭを示す図である。
【図５】 (a)は、パッケージ化された従来のＳＤＲＡＭ（シンクロナスＤＲＡＭ）を示す図であり、(b)は、同じパッケージの本発明の原理を具体化するＳＤＲＡＭを示す図である。
【符号の説明】
２００ メモリ素子
２０１ ＤＲＡＭセルアレイ
２０２ ロウデコーダ
２０３ センスアンプ
２０４ カラムデコーダ
２０５ 入力バッファ／アンプ
２０６ マルチプレクサ
２０７ アドレスラッチ
２０８ データラッチ
２０９、２１３ インタフェース回路
２１０ 読み出しアンプ
２１１ 出力ラッチ
２１２ 出力アンプ／バッファ
２１４ アンプ／バッファ
２１５ クロック発生器
２２０ アドレス専用ピン
２３０ マルチプレクスされたピン
２４０ データ専用ピン
【発明の属する技術分野】
本発明は一般に電子回路および素子に関する。特に、少ピン数のメモリ素子およびシステム、ならびにこれらを用いる方法に関する。
【０００２】
【従来の技術】
現在、コンピュータのほとんどのメモリシステムはスタティックランダムアクセスメモリ素子（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ素子（ＤＲＡＭ）のいずれかによって構成されている。各タイプのメモリ素子は各々利点および欠点を有し、従って、ＤＲＡＭおよびＳＲＡＭは通常は各々異なるアプリケーションに限定される。ＳＲＡＭは動作が速く、典型的には、キャッシュメモリにおけるような速いアクセスタイムおよび高いバンド幅（bandwidth）が重要であるアプリケーションにおいて用いられる。しかし、ＳＲＡＭは消費電力が高く、製造費用が高くつき、また所定のチップスペース当たりのセル（ビット）数が少ない。一方、ＳＲＡＭより動作は遅いが、ＤＲＡＭは典型的にはコストが低く、消費電力も実質的に低く、同じチップスペース内のビット数も多い（すなわち、セル密度が高い）。ＤＲＡＭは、典型的には、システムメモリおよびディスプレイフレームバッファのような、速度より電力削減やセル密度の方が重要であるメモリサブシステムを構成するために用いられる。ほとんどのコンピュータシステムにおいて、システムアーキテクチャを支配するのはこれらのサブシステムであり、従って、ＤＲＡＭの方が市場では有力なメモリ素子タイプである。
【０００３】
【発明が解決しようとする課題】
上述の従来技術における問題を以下に述べる。現在市販されているＤＲＡＭのほとんどにおいて、利用可能なデータ入出力ピンの最大数は１６であり、ランダムアクセス（またはページ）サイクル当たり最大１６ビットへのアクセスが可能である。このため、データバスが６４または７２ビットもの広さである最先端のコンピュータシステムの構成においては問題が生じる。例えば、６４ビット幅のデータバスをサポートするためには、メモリバンクあたり４つの並列の「１６ビット用の」素子が必要である。チップ数が多くなると、こんどはより広いボードスペースが必要となり、消費電力が増大し、プリント回路板において必要な接続点の数も増大する。さらに、ＤＲＡＭ（モノリシック）は、５１２ｋバイトまたは２Ｍバイトなどの決まったサイズで構成されるため、メモリスペースがむだになることが多い。例えば、５１２ｋバイトの素子が用いられるかまたは２Ｍバイトの素子が用いられるかによって、各システムメモリバンクは、各々、（この場合には）１Ｍバイトまたは４Ｍバイトの対応する容量を有することになる。３Ｍバイトなど、バンクあたりの必要容量が上記容量の中間である場合は、容量の大きい方を選択せねばならず、かなりのメモリスペースがむだになる。
【０００４】
広いデータポートを有するＤＲＡＭを構成することは有利である。例えば、各々３２個のデータピンを有する２つのＤＲＡＭ、または６４個のデータピンを有する１つのＤＲＡＭは、１回のランダムアクセス中に６４ビットのバスをサポートし得る。しかし、ピン数の増大は、ほとんどの場合、素子コストの増大につながる。システムあたり１台のユニットしか必要としないＣＰＵのような素子では、ピン数の増大によるコストの増大は通常は許容範囲内である。これに対して、メモリ素子の場合には、通常はシステムあたり相当数のメモリ素子、典型的には、現在のアーキテクチャでは１０から２０のメモリ素子が必要であるため、このようなコストの増大は通常は許容範囲を超える。６４ビット幅の素子が考慮されるとき、このピン数の問題は特に難しい問題となる。この場合、少なくとも６４個のデータピンおよび約２１個の他のピン（アドレス、電源、および制御信号用）が必要となる。現在利用可能なパッケージには６０ピンと１００ピン数のものがある。従って、この場合には、多数のピンが未使用となるにもかかわらず、より高価な１００ピンのパッケージを選択せねばならない。
【０００５】
従って、バス幅が広いメモリ素子を実現する回路および方法が必要である。特に、このような回路および方法は、必ずしも限定はされないが、ＤＲＡＭメモリ素子に適用可能であるべきである。このようなバス幅が広いメモリ素子を実現する場合、ピン数は最小限とすべきだからである。
【０００６】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、少ないピン数でバス幅が広いメモリ素子を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるメモリ素子は、マルチプレクスされたアドレス／データ入出力と、メモリセルアレイと、少なくとも１つのアドレスビットに応じて該アレイの該セルの少なくとも１つをアドレスする回路と、データを該セルのうちのアドレスされたセルと交換する回路と、第１期間中に、該マルチプレクスされた入出力に与えられたアドレスビットを、該アドレスする回路に渡し、第２期間中に、該交換する回路と該マルチプレクスされた入出力との間のデータの交換を可能にするように作動し得る制御回路と、を備えており、そのことにより上記目的が達成される。
【０００８】
ある実施例では、前記第１期間は、前記メモリ素子によって受け取られるロウアドレスストローブのロジック高レベル期間によって定義され、前記第２期間は、該ロウアドレスストローブのロジック低レベル期間によって定義される。
【０００９】
ある実施例では、前記アドレスする回路は、前記アレイに結合されるロウデコーダと、カラムデコーダとを備え、前記データを交換する回路は、該カラムデコーダを該アレイに結合する複数のセンスアンプと、該カラムデコーダとを備え、また前記制御回路は、前記第１期間中に、前記マルチプレクスされたピンを該ロウデコーダおよび該カラムデコーダのアドレス入力に選択的に結合し、また前記第２期間中に、該マルチプレクスされた入出力を該カラムデコーダのデータポートに結合するように作動し得るマルチプレクスされた回路を備えている。
【００１０】
ある実施例では、前記少なくとも１つのマルチプレクスされた入出力は、前記第１期間中、マルチプレクスされたアドレスバスからロウアドレスビットおよびカラムアドレスをシリアルに受け取る。
【００１１】
ある実施例では、前記データを前記アレイのうちの前記選択されたセルと交換する回路は、前記マルチプレクスされた入出力に結合された入力と前記カラムデコーダの前記データポートに結合された出力とを有するデータラッチを含む書き込みパスと、該カラムデコーダの該データポートに結合された読み出しアンプと、該読み出しアンプに結合された出力ラッチと、該出力ラッチを該マルチプレクスされた入出力に結合する出力バッファとを有する読み出しパスとを備えている。
【００１２】
ある実施例では、前記交換する回路は、書き込み動作中、前記マルチプレクスされた入出力を前記カラムデコーダの前記データポートに結合するための第１パスと、読み出し動作中、該少なくとも１つのマルチプレクスされた入出力を該カラムデコーダの該データポートに結合するための第２パスと、を備えている。
【００１３】
ある実施例では、前記第１期間中はプリチャージの状態にある。
【００１４】
ある実施例では、前記メモリ素子はシンクロナスＤＲＡＭ素子であり、前記少なくとも１つのアドレスビットおよびデータは、クロックと同期して前記少なくとも１つのマルチプレクスされた入出力に与えられる。
【００１５】
本発明によるメモリ素子は、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンと、ロウおよびカラムに配置されたダイナミックランダムアクセスメモリセルアレイであって、該ロウの各々はワードラインに接続し、該カラムの各々はビットラインに接続するアレイと、該アドレス専用ピンおよび該マルチプレクスされたアドレス／データピンで受け取られたアドレスビットに応じて、１つのワードラインおよび少なくとも１つのビットラインを選択し、少なくとも１つの該セルを有する選択された格納位置へのアクセスを可能にするアドレス回路と、該マルチプレクスされたアドレス／データピンおよび該データ専用ピンと該アレイとの間のデータの交換を制御するデータ制御回路と、非アクティブ期間中においては、該マルチプレクスされたアドレス／データピンに与えられる少なくとも１つのアドレスビットを該アドレス回路に渡すために、該マルチプレクスされたアドレス／データピンを該アドレス回路に結合し、またアクティブ期間中においては、該マルチプレクスされたアドレス／データピンと該アレイとの間でデータビットを交換するために、該マルチプレクスされたアドレス／データピンを該データ制御回路に結合するように作動し得るデータ入出力回路と、を備えており、そのことにより上記目的が達成される。
【００１６】
ある実施例では、前記入力制御回路はさらに、前記アクティブ期間中に、前記データ専用ピンと前記アレイとの間でデータビットを交換するために、該データ専用ピンを前記データ制御回路に結合するように作動し得る。
【００１７】
ある実施例では、前記データ制御回路は、前記アレイの前記ビットラインに結合した複数のセンスアンプと、該センスアンプに結合したカラムデコーダと、前記マルチプレクスされたピンと前記データ専用ピンに結合した入力バッファと、データラッチと、前記アクティブ期間中に該マルチプレクスされたピンと該データピンとを該データラッチに結合するためのマルチプレクサとを備え、該データラッチは、受け取られたライトイネーブル信号に応じてデータを該カラムデコーダに結合する、書き込みデータパスと、該カラムデコーダに結合した読み出しアンプと、該読み出しアンプに結合した出力ラッチと、該出力ラッチに結合した出力バッファとを備え、該出力バッファは、出力イネーブル信号に応じて該出力ラッチを該データ専用ピンと該マルチプレクスされたピンに結合する、読み出しデータパスと、を備えている。
【００１８】
ある実施例では、前記マルチプレクサは、前記アクティブ期間を定義する受け取られたロウアドレスストローブのロジック低レベル期間に応じて、前記マルチプレクスされたピンと前記データピンとを前記データラッチに結合する。
【００１９】
ある実施例では、前記非アクティブ期間は、受け取られたロウアドレスストローブのロジック高レベルサイクルに対応し、前記アクティブ期間は、該ロウアドレスストローブのロジック低レベルサイクルに対応する。
【００２０】
ある実施例では、前記少なくとも１つのアドレス専用ピンは高位のアドレスビットを受け取る。
【００２１】
本発明による処理システムは、データを演算する処理回路と、該処理回路に結合したアドレスバスと、該処理回路に結合したデータバスと、メモリ素子であって、マルチプレクスされたアドレス／データ入力と、メモリセルアレイと、少なくとも１つのアドレスビットに応じて、該アレイの該セルの少なくとも１つをアドレスする回路と、データを該セルのうちのアドレスされたセルと交換する回路と、第１期間中に、該マルチプレクスされたピンに与えられたアドレスビットを、該アドレス用回路に渡し、また第２期間中に、該交換用回路と該マルチプレクスされたピンとの間のデータの交換を可能にするように作動し得る制御回路と、を有するメモリ素子と、該アドレスバスおよび該データバスから受け取られたアドレスビットおよびデータビットを、該メモリ素子の該マルチプレクスされたアドレス／データピンに選択的に結合するためのインタフェース回路と、を備えており、そのことにより上記目的が達成される。
【００２２】
ある実施例では、前記処理回路は汎用マイクロプロセッサを有する。
【００２３】
ある実施例では、前記処理回路はディスプレイコントローラを有する。
【００２４】
ある実施例では、前記メモリセルアレイは、ダイナミックランダムアクセスメモリセルアレイを有する。
【００２５】
ある実施例では、前記メモリは、システムメモリの一部を形成する。
【００２６】
ある実施例では、前記メモリは、フレームバッファの一部を形成する。
【００２７】
ある実施例では、前記インタフェース回路は、コアロジックを有する。
【００２８】
本発明によるメモリ素子を制御する方法は、マルチプレクスされたアドレス／データ入出力と、メモリセルアレイと、該アレイ内のセルにアドレスするためのアドレス回路と、データをアドレスされたセルと交換するためのデータ入出力回路と、を備えたメモリ素子を制御する方法であって、第１期間中に、該マルチプレクスされた入出力に与えられた少なくとも１つのアドレスビットを該アドレス回路に渡すステップと、第２期間中に、該データ入出力回路と該マルチプレクスされた入出力との間でデータを交換するステップと、を包含しており、そのことにより上記目的が達成される。
【００２９】
ある実施例では、前記渡すステップは、プリチャージサイクル中に少なくとも１つのアドレスビットを渡すステップを包含する。
【００３０】
ある実施例では、前記プリチャージサイクルは、受け取られたロウアドレスストローブのロジック高レベル期間に対応する。
【００３１】
ある実施例では、前記渡すステップは、マルチプレクスされたアドレスバスから受け取られた少なくとも１つのロウアドレスビットを渡すステップと、これとシリアルに、該マルチプレクスされたアドレスバスからの少なくとも１つのカラムアドレスビットを渡すステップと、を包含する。
【００３２】
本発明によるダイナミックランダムアクセスメモリを操作する方法は、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンと、ダイナミックランダムアクセスメモリセルアレイと、該アドレス専用ピンおよび該マルチプレクスされたアドレス／データピンで受け取られたアドレスビットに応じて、該アレイ内の少なくとも１つのセルの選択された格納位置にアクセスするためのアドレス回路と、該マルチプレクスされたアドレス／データピンおよび該データ専用ピンと選択された位置との間のデータ交換を制御するためのデータ制御回路と、を備えたダイナミックランダムアクセスメモリを操作する方法であって、プリチャージ中に、該マルチプレクスされたアドレス／データピンを該アドレス回路に結合するステップと、該マルチプレクスされたピンに与えられる少なくとも１つのアドレスビットを該アドレス回路に渡すステップと、アクティブ期間中に、該マルチプレクスされたアドレスピンをデータ制御回路に結合するステップと、データビットを該マルチプレクスされたピンと該アレイとの間で交換するステップと、を包含しており、そのことにより上記目的が達成される。
【００３３】
ある実施例では、前記少なくとも１つのアドレスビットを渡すステップは、ロウアドレスビットおよびカラムアドレスビットをシリアルに渡すステップを包含する。
【００３４】
ある実施例では、前記交換するステップは、前記マルチプレクスされたピンに与えられたデータを前記メモリアレイに書き込むステップを包含する。
【００３５】
ある実施例では、前記交換するステップは、前記マルチプレクスされたピンを介して前記メモリアレイからデータを読み出すステップを包含する。
【００３６】
以下、作用について説明する。
【００３７】
本発明の原理は広いデータポートのメモリ素子の設計および製造を提供する。特に、これらの原理はダイナミックランダムアクセスメモリ素子（ＤＲＡＭ）に適用され得るが、広いデータインタフェースが必要な、ＳＲＡＭなどの他のタイプのメモリ素子にも等しく適応される。一般に、本発明によれば、メモリ素子への１つ以上の入力がマルチプレクスされ、これにより、ある動作サイクル中はアドレスビットが受け取られ、別の動作サイクル中はデータビットが受け取られるかまたは転送（交換）され得る。このような方法で少なくともいくつかの入力をマルチプレクスすることによって、従来の素子で可能であるよりも多くのデータビットが同時にメモリ素子により交換され得る。最も重要な利点は、従来のパッケージで、（パッケージの）相互接続ピンの数を増やさずに、より広いアドレスポートを提供し得ることである。
【００３８】
本発明の１つの実施態様によれば、マルチプレクスされたアドレス／データ入出力を有するメモリ素子が提供される。メモリ素子は、メモリセルアレイ、少なくとも１つのアドレスビットに応じてアレイ内のセルの少なくとも１つをアドレスする回路、およびデータをアドレスされたセルと交換する回路を有する。メモリ素子はさらに、第１期間中に、マルチプレクスされた入出力に与えられたアドレスビットをアドレスする回路に渡し、第２期間中に、交換する回路とマルチプレクスされた入出力との間のデータの交換を可能にするように作動し得る制御回路を有する。
【００３９】
本発明の第２実施態様では、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンとを有するメモリ素子が提供される。メモリ素子は、ロウおよびカラムに配置されたダイナミックランダムアクセスメモリセルアレイを有し、各ロウはワードラインに対応し、各カラムはビットラインに対応する。１つのワードラインおよび少なくとも１つのビットラインを選択して、アドレス専用ピンおよびマルチプレクスされたアドレス／データピンで受け取られたアドレスビットに応じて、少なくとも１つのセルを有する選択された格納位置へのアクセスを可能にするアドレス回路が提供される。マルチプレクスされたアドレス／データピンおよびデータ専用ピンとアレイとの間のデータの交換を制御するためのデータ制御回路が提供される。また、非アクティブ期間中に、マルチプレクスされたピンに与えられる少なくとも１つのアドレスビットをアドレス回路に渡すために、マルチプレクスされたピンをアドレス回路に結合するように作動し得るデータ入出力回路もまた提供される。入出力回路は、アクティブ期間中は、マルチプレクスされたピンとアレイとの間でデータビットを交換するために、マルチプレクスされたアドレス／データピンをデータ制御回路に結合するように作動し得る。
【００４０】
本発明の原理はまた、データ処理および他のＰＣ（パーソナルコンピュータ）サブシステムにも適応され得る。このような１つの実施態様によれば、データに演算をおこなうための処理回路と、処理回路に結合したアドレスバスと、処理回路に結合したデータバスと、メモリ素子とを有する処理システムが提供される。メモリ素子は、マルチプレクスされたアドレス／データ入力と、メモリセルアレイと、アレイ内のセルの少なくとも１つをアドレスするための回路と、データをアドレスされたセルと交換するための回路と、制御回路とを有する。制御回路は、第１期間中に、マルチプレクスされたピンに与えられたアドレスビットをアドレスする回路に渡し、第２期間中に、交換する回路とマルチプレクスされたピンとの間のデータの交換を可能にするように作動可能である。処理システムはさらに、アドレスバスおよびデータバスから受け取られるアドレスおよびデータビットをメモリ素子のマルチプレクスされたアドレス／データピンに選択的に結合するためのインタフェース回路を有する。
【００４１】
本発明の原理はさらに、メモリ素子を制御するための方法において具体化される。１つの実施態様によれば、メモリ素子を制御するための方法が提供される。メモリ素子は、マルチプレクスされたアドレス／データ入出力と、メモリセルアレイと、アレイ内のセルをアドレスするためのアドレス回路と、データをアドレスされたセルと交換するためのデータ入出力回路とを有する。この方法は、第１期間中に、マルチプレクスされた入出力に与えられる少なくとも１つのアドレスビットをアドレス回路に渡すステップと、第２期間中に、交換する回路とマルチプレクスされた入出力との間でデータを交換するステップとを包含する。
【００４２】
別の実施態様によれば、少なくとも１つのアドレス専用ピンと、少なくとも１つのデータ専用ピンと、少なくとも１つのマルチプレクスされたアドレス／データピンと、ダイナミックランダムアクセスメモリセルアレイと、アレイ内の格納位置を選択するためのアドレス回路と、マルチプレクスされたアドレス／データピンおよびデータ専用ピンとアドレスされた位置との間のデータ交換を制御するためのデータ制御回路とを有するＤＲＡＭを操作する方法が提供される。プリチャージ中に、マルチプレクスされたアドレス／データピンはアドレス回路に結合される。マルチプレクスされたピンに与えられる少なくとも１つのアドレスビットがアドレス回路に渡される。次に、アクティブ期間中に、マルチプレクスされたアドレスピンはデータ制御回路に切り換えられ、データビットはマルチプレクスされたピンとアレイ内のアドレスされた位置との間で交換される。
【００４３】
本発明の原理は従来のメモリ素子に優る大きな利点を提供する。特に、１台の素子で６４ビットまたは７２ビットデータバスなどの広いデータバスを提供し得る広いデータポートメモリ素子が構成され得る。さらに、広いデータ素子は、従来のパッケージにパッケージ化され得、および／または与えられたパッケージに納められた与えられた素子に広いデータポートが提供され得る。この結果、所定のメモリシステムを構成するために必要な素子は少なくて済み、メモリ使用が最適化され得る。
【００４４】
【発明の実施の形態】
本発明の原理およびこれらの利点は、図１〜図５(a)および(b)に示した実施態様を参照することによって最良に理解され得る。図面において、同じ参照符号は同じ構成要素を示す。本発明の原理を具体化するメモリ素子は多くのアプリケーションにおいて用いられるが、例として、このようなメモリ素子を、パーソナルコンピュータで典型的に用いられる基本的な処理システムアーキテクチャとの関連において述べる。
【００４５】
図１は、処理システム１００の一部を示す高レベル機能ブロック図である。システム１００は、中央処理装置（ＣＰＵ）１０１、ＣＰＵローカルバス１０２、コアロジック１０３、ディスプレイコントローラ１０４、システムメモリ１０５、デジタル／アナログコンバータ（ＤＡＣ）１０６、フレームバッファ１０８、およびディスプレイ装置１０７を有する。
【００４６】
ＣＰＵ１０１は、システム１００の全体的な動作を制御する「マスタ」である。特に、ＣＰＵ１０１は、様々なデータ処理機能を実行し、ユーザの命令および／またはアプリケーションソフトウェアの実行に応じて、ディスプレイユニット１０７上に表示されるグラフィックデータの内容を決定する。ＣＰＵ１０１は、例えば、市販のパーソナルコンピュータで用いられる、インテル社のペンティアム（Intel Pentium）クラスのマイクロプロセッサなどの汎用マイクロプロセッサであり得る。ＣＰＵ１０１は、例えば、特別なバスまたは汎用バス（業界で統一されたバス）であり得るＣＰＵローカルバス１０２を介してシステム１００の残りの構成要素と接続する。
【００４７】
ＣＰＵ１０１の指示により、コアロジック１０３は、ＣＰＵ１０１、ディスプレイコントローラ１０４、およびシステムメモリ１０５の間のデータ、アドレス、制御信号、および命令の交換を制御する。コアロジック１０３は、システムの残りの構成要素と、特にＣＰＵ１０１と適合するように設計された多くの市販のコアロジックチップセットのいずれかであり得る。図示したシステムのチップ１１２のような１つ以上のコアロジックチップは、典型的には、「アドレス集約型（address intensive）」であり、図１のチップ１１４のような１つ以上のコアロジックチップは「データ集約型（data intensive）」である。ＣＰＵ１０１はコアロジック１０３と直接、または外部（Ｌ２）キャッシュ１１５を介して接続し得る。Ｌ２キャッシュ１１５は、例えば、２５６ＫバイトのファーストＳＲＡＭ素子であり得る。ＣＰＵ１０１はまたオンボード（Ｌ１）キャッシュをも有していてよい。
【００４８】
ディスプレイコントローラ１０４は、多くの市販のＶＧＡディスプレイコントローラのいずれかであり得る。ディスプレイコントローラ１０４は、コアロジック１０３を介してＣＰＵ１０１から、またはＣＰＵローカルバス１０２を介してＣＰＵ１０１から直接、データ、命令、および／またはアドレスを受け取り得る。データ、命令、およびアドレスは、コアロジック１０３を介してディスプレイコントローラ１０４とシステムメモリ１０５との間で交換される。さらに、アドレスおよび命令は、例えばＰＣＩローカルバスであり得るローカルバスを介して、コアロジック１０３とディスプレイコントローラ１０４との間で交換され得る。一般に、ディスプレイコントローラ１０４はスクリーンリフレッシュを制御し、ライン引き、多角形塗りつぶし、色空間変換、表示データ補間・ズーミング、およびビデオストリーミングなどの有限のグラフィック機能を実行し、またパワーマネジメントなどの他の重要でない管理をおこなう。最も重要なことは、ディスプレイコントローラ１０４は、スクリーンリフレッシュ中にフレームバッファ１０８からディスプレイ装置１０７への画素データのラスターを制御し、また表示データをアップデートするときにＣＰＵ１０１とフレームバッファ１０８とをインタフェースする。ビデオデータはディスプレイコントローラ１０４に直接、入力される。
【００４９】
デジタル／アナログコンバータ１０６は、コントローラ１０４からデジタルデータを受け取り、アナログデータを出力し、これによりディスプレイ装置１０７を駆動させる。例示した実施態様では、ＤＡＣ１０６はディスプレイコントローラ１０４と共に１つのチップ上に集積化される。システム１００の特定の形態により、オプションとして、ＤＡＣ１０６はまた、例えば、色パレット、ＹＵＶからＲＧＢへのフォーマット変換回路、および／またはＸおよびＹズーミング回路を有し得る。ディスプレイ１０７は、例えば、ＣＲＴユニット、液晶表示装置、エレクトロルミネセンス表示装置、プラズマ表示装置、または複数の画素として画面上に画像を表示する他のタイプのディスプレイ装置であり得る。他の実施態様では、「ディスプレイ装置」１０７は、レーザプリンタまたは類似の文書表示／印刷装置などの別のタイプの出力装置であり得る。
【００５０】
システム１００のデータパスは設計により異なる。例えば、システム１００は「６４ビット」または「７２ビット」のシステムであり得る。６４ビットのシステムが選択されると仮定する。このとき、ＣＰＵバス１０２およびＰＣＩバス１１６のデータパス、コアロジック１０３を介してシステムメモリ１０５およびディスプレイコントローラ１０４に至るデータパス、ならびにディスプレイコントローラ１０４とフレームバッファ１０８との間のデータ相互接続を含むデータ接続の各々はすべて６４ビット幅である。アドレス相互接続は、メモリのサイズならびにデータバイト選択および仮想メモリ動作をサポートする必要性などの要因により変動し得る。ペンティアムプロセッサシステムでは、ＣＰＵバス１０２およびＰＣＩバス１１６のアドレス部は、典型的には、３０ビット幅のオーダーである。
【００５１】
図２は、本発明の原理を具体化しモノリシック集積回路として構成された、少ピン数であってバス幅が広いメモリ素子２００の機能ブロック図である。好適な実施態様では、素子２００はＤＲＡＭセルアレイ２０１の周囲に配置される。セルアレイ２０１は、Ｍ個のロウおよびＮ個のカラムに配列され、複数のセルアレイに分割され得る。各ロウは１本の導電性ロウライン（ワードライン）に接続し、各カラムは少なくとも１本の導電性ビットラインに接続する。ロウの選択はロウデコーダ２０２を介して行われ、ロウデコーダは、受け取ったロウアドレスに応じてアレイ内のワードラインの各々の電圧を制御する。
【００５２】
セルアレイ２０１のビットラインにはセンスアンプ２０３が接続される。好ましくは、各ビットラインに対して１つのセンスアンプが含まれる。しかし、他の実施態様では、センスアンプ２０３はまた多数のビットライン間でマルチプレクスされ得る。センスアンプ２０３にはカラムデコーダ２０４が結合され、アクセス中の与えられた数のカラムライン（ビットライン）の選択を制御する。典型的には、アクセス中はすべてのセンスアンプ２０３がアクティブであり、カラムデコーダは選択された位置のセルに交差するビットラインに対応するセンスアンプのみをゲートする。
【００５３】
例示した実施態様では、メモリ２００は「６４ビット幅の（by 64）」メモリとして構成される。つまり、カラムデコーダ２０４は６４本のビットラインを選択し、これによりランダムアクセス中に選択されたカラム（すなわち、６４ビット位置）に沿った６４ビットに同時にアクセスし得る。他の実施態様では、メモリ２００は、１ビット幅、２ビット幅、４ビット幅、８ビット幅、３２ビット幅、またはもっと大きな位置（location）メモリ（例えば、７２ビット幅のメモリ）として構成され得る。６４ビット幅のアーキテクチャであれば、メモリ２００を６４ビットシステム１００内のバスと完全にインタフェースすることができる。 本発明の原理によれば、メモリ２００は、アドレス受け取り専用の選択された数のＩ／Ｏピン２２０、アドレスを入力し、またはデータを入出力するためのマルチプレクスされた第２の選択された数のピン２３０、およびデータの入出力専用の第３の選択された数のピン２４０を有する。データおよびアドレスを入出力する方法についてさらに以下に述べる。ただし、ここで、アドレスおよびデータは、コア（グルー）ロジック、すなわちシステム１００の従来のコアロジック１０３の制御の下でマルチプレクスされたピン２３０に選択的に与えられる。一般に、従来のコアロジックチップはアドレスおよびデータバスをブリッジし、マルチプレクスされたピン２３０などのシステム内の所定のポートを、ＣＰＵバス１０２またはＰＣＩローカルバス１１６のいずれかのアドレスパスまたはデータパスのいずれかにスイッチし得る。
【００５４】
グラフィックコントローラに埋め込まれたメモリコントローラが適切に設計されている場合には、「フレームバッファ」もアドレス／データをミックスする方法を用い得る。
【００５５】
例示した実施態様では、アドレスピンのいくつかだけがマルチプレクスされ、いくつかは専用であるが、他の実施態様では、アドレスを受け取るすべてのピンがマルチプレクスされてデータを受け取ってもよい。同じことはデータを受け取るピンについても成り立つ。つまり、他の実施態様では、データを交換するすべてのピンがマルチプレクスされてアドレスを受け取ってもよい。この好適な実施態様では、他の機能のために使用可能にするために、いくつかのアドレスピンは専用である。例えば、高位のアドレスビットを受け取るピンはマルチプレクスされず、バンクまたはバイト選択動作のためにも用いられ得る。
【００５６】
Ｉ／Ｏピン２２０、２３０、２４０は入力バッファ／アンプ２０５に接続される。専用のアドレスピン２２０で受け取られたアドレスは、アドレスラッチ２０７に結合される。マルチプレクスされたピン２３０で受け取られたアドレスは、マルチプレクサ２０６を介してアドレスラッチ２０７に選択的に渡される。ピン２２０および２３０で受け取られるロウおよびカラムアドレスは、従来のマルチプレクスされたアドレスバスから連続的に受け取られるワード（すなわち、ワードとして受け取られるロウアドレスビットと、別のワードとして続いて受け取られるカラムアドレスビット）であり得る。この場合には、アドレスラッチは、最初に受け取られたロウアドレスをロウデコーダ２０２に、および連続して受け取られたカラムアドレスをカラムデコーダ２０４に送る従来の３フェーズアドレスラッチシステムであり得る。
【００５７】
データ入力（書き込み動作）中は、マルチプレクスされたピン２３０およびデータ専用ピン２４０に受け取られるデータは、マルチプレクサ２０６によって、後述するタイミングに従ってデータラッチ２０８に切り換えられる。書き込み中は、データラッチ２０８は、ＴＴＬ、ＣＭＯＳ、または他のＩ／Ｏ規格のインタフェース回路２０９によって受け取られるライトイネーブル（ＷＥ）制御信号に応じて、書き込まれているデータをカラムデコーダ２０４に転送する。
【００５８】
データ読み出し中は、センスアンプ２０３およびカラムデコーダ２０４から出力されたデータは、まず読み出しアンプ２１０に、次に出力ラッチ２１１に渡される。出力ラッチ２１１からのデータは、次に出力アンプ／バッファ２１２を介してマルチプレクスされたピン２３０およびデータピン２４０に、好ましくは入力バッファ／アンプ２０５を経由して渡される。出力アンプ／バッファ２１２は、ＴＴＬ、ＣＭＯＳ、または他のＩ／Ｏ規格のインタフェース回路２１３によって受け取られる出力イネーブル信号（ＯＥ）によってイネーブルされる。
【００５９】
図２の図示した実施態様におけるタイミングおよび制御は、アンプ／バッファ２１４を介して受け取られるロウアドレスストローブ（ＲＡＳ）、カラムアドレスストローブ（ＣＡＳ）、および従来のＤＲＡＭ制御クロックに基づく。この好適な非同期の実施態様では、ＲＡＳは、後述するように、マルチプレクサ２０６の制御（切り換え）のために用いられる。もしくは、マルチプレクサ２０６は、ＲＡＳおよびＣＡＳ信号の両方によって制御され得る。クロック発生器２１５は、受け取られたＲＡＳ、ＣＡＳおよびクロック信号から、アドレスラッチ２０７を介してアドレスを送る（pipeline）ために必要なクロックを生成する。
【００６０】
図３は、本発明の原理によるメモリ２００の好適な動作を示すタイミング図である。ＲＡＳが高レベルの期間は、周知のように、メモリ２００はプリチャージの状態にある。一般に、プリチャージ中は、好ましくはメモリ素子２００を構成しているダイナミック回路の様々なノードには、選択された電圧が負荷され、また、最も重要なことは、センスアンプが等化（equalize）される。本発明によれば、ＲＡＳが非アクティブ（高レベル）のこの期間にはまた、アドレスは、アドレス専用ピン２２０およびマルチプレクスされたアドレス／データピン２３０の両方で受け取られる。この結果、ＲＡＳが高レベルの間には、マルチプレクサ２０６が切り換わってマルチプレクスされたピン２３０をアドレスラッチ２０７に接続する。本好適な実施態様では、ロウアドレスビットがまず受け取られ、アドレスラッチ２０７に渡され、ロウデコーダ２０２に送られる。ドントケア（don't care）期間の後、ピン２３０および２４０に与えられるカラムアドレスビットが受け取られ、アドレスラッチ２０７を介してカラムデコーダ２０４に送られる。マルチプレクスされないアドレスシステムでは、ロウおよびカラムビットは同時に受け取られる。
【００６１】
ＲＡＳの立ち下がりエッジで、メモリ２００はアクティブサイクルに入る。特に、センスアンプがデータを転送する状態となり、非アクティブサイクル中は節電のために閉鎖されていたすべてのダイナミック回路が再びアクティブになる。セルアレイ２０１への書き込み中は、マルチプレクサ２０６は切り換えを行い、ライトイネーブル信号による制御に従って、マルチプレクスされた入力ピン２３０およびデータ専用ピン２４０の両方で受け取られたデータがデータラッチ２０８に結合され、カラムデコーダ２０４に送られる。読み出し中は、マルチプレクサ２０６は、ドントケアまたはトライステート（ハイ・インピーダンス）状態にある。データは次に、センスアンプ２０３、カラムデコーダ２０４、読み出しアンプ２１０、出力ラッチ２１１、および出力アンプ／バッファ２１２からなるパスを介して読み出される。ＲＡＳの立ち上がりエッジで、メモリ２００はアクティブ状態でなくなり、次の非アクティブサイクルに入り、新しいロウおよびカラムアドレスセットを待つ状態になる。
【００６２】
この好適な実施態様では、ロウおよびカラムアドレスの入力は、マルチプレクスされたバスからのものであっても、カラムアドレスストローブ（ＣＡＳ）とは無関係に実行される。他の実施態様では、ＣＡＳは、各非アクティブサイクル中に、アドレスピン２２０およびマルチプレクスされたピン２３０に現れるカラムアドレスがアドレスラッチ２０７に送られるタイミングおよびラッチを制御するために用いられ得る。ＣＡＳとＲＡＳ、アドレス、およびデータとのタイミング関係もまた図３に示す。
【００６３】
他の実施態様として、この方法はまた、マスタクロックとの同期モード、または従来のＤＲＡＭタイミング方法、つまりロウアドレスがＲＡＳの立ち下がりエッジでストローブされ、カラムアドレスがＣＡＳの立ち下がりエッジでストローブされる方法においても等しく良好に作用する。
【００６４】
図４(a)は、４２ピンＳＯＪパッケージの従来のＤＲＡＭのピンアウトを示し、図４(b)は、同じく４２ピンＳＯＪパッケージにパッケージ化された本発明を具体化するＤＲＡＭのピンアウトを示す。図４(a)および(b)において、Ａ…とラベルがつけられたピンはアドレス専用ピンであり、ＤＱ…とラベルがつけられたピンはデータ専用ピンである。Ａ…／ＤＱ…とラベルがつけられたピンは上述のようなマルチプレクスされたピンである。ＮＣと印されたピンは「ノー・コネクト」である。ＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、Ｖcc、およびＶssはすべて従来の制御信号およびクロックである。図４(a)および(b)から分かるように、従来のＤＲＡＭでは、４２ピンＳＯＪパッケージに無理なくパッケージ化され得る最も広いデータポートは１６ビット幅である。これに対して、本発明の３２ビット幅のデバイスは、４２ピンＳＯＪパッケージ内にパッケージ化され、またそのパッケージで動作する。両方のパッケージに対するＲＡＳ、ＣＡＳＬ、ＣＡＳＨ、ＯＥ、ＷＥ、Ｖcc、およびＶssピンは同じ位置にあるため、同じプリント基板のレセプタクルとコンパチビリティを有する。３２ビット幅の実施態様のＣＡＳＬおよびＣＡＳＨは各３２ビットワードから２バイトの選択が可能である。
【００６５】
本発明の原理はまた、ページモードＤＲＡＭおよびシンクロナスＤＲＡＭ（ＳＤＲＡＭ）にも適用され得る。ＳＤＲＡＭの実施態様では、アドレスおよびデータは、システムのチップ外で発生したマスタークロックに応じて、クロックにより入力され、セルアレイに送り込まれ、またこれから送り出される。シンクロナスＤＲＡＭでは、ＲＡＳおよびＣＡＳは、この場合、マスタークロックと同期して用いられ得る。図５(a)は、５０ピンＴＳＯＰ−ＩＩパッケージの現在入手可能なＳＤＲＡＭ（シンクロナスＤＲＡＭ）のピンアウトを示し、図５(b)は、本発明を具体化するＳＤＲＡＭのピンアウトを示す。従来のＳＤＲＡＭは、６５，５３６ワード×１６ビット×２バンクのアーキテクチャで配置され、データ入出力に対して全体で１６ピンしか利用できない２Ｍビットの素子である。本発明によれば、同じパッケージに、３２，７６８ワード×３２ビット×２バンクで、データ入出力に対して３２ピンが利用可能な２Ｍビットが提供され得る。
【００６６】
ページモード動作では、同じロウの複数のカラムアドレスが、単一の受け取られたカラムアドレスから内部で生成される（または外部から与えられる）。これにより、各カラムアドレスに対して、１つの選択されたロウに沿って複数の位置にアクセスすることができる。これに対して、上述のランダムアクセスでは、各ＲＡＳ／ＣＡＳサイクルに対して１つの位置（カラムまたは予め定義されたカラムグループ）のみがアクセスされる。また、マルチプレクサ２０６および入力バッファ／アンプ２０５は１つのトランシーバ回路へと結合され得る。
【００６７】
本発明およびその利点を詳細に示したが、本発明の精神および範囲から離れることなく様々な変更、代用、および改変がなされ得る。
【００６８】
【発明の効果】
本発明によれば、メモリ素子への１つ以上の入力がマルチプレクスされ、これにより、ある動作サイクル中はアドレスビットが受け取られ、別の動作サイクル中はデータビットが受け取られるかまたは転送（交換）され得る。このことにより、従来のパッケージで、パッケージの相互接続ピンの数を増やさずに、より広いバス幅をもつアドレスポートを提供することができる。
【図面の簡単な説明】
【図１】本発明の原理を具体化するメモリ素子が用いられ得る典型的なデータ処理システムの高レベル機能ブロック図である。
【図２】本発明の原理を具体化するメモリ素子の高レベル機能ブロック図である。
【図３】図２のメモリ素子を作動させる新規の方法における１アクセスサイクルを示すタイミング図である。
【図４】 (a)は、従来のパッケージ化ＤＲＡＭを示す図であり、(b)は、同じパッケージの本発明の原理を具体化するＤＲＡＭを示す図である。
【図５】 (a)は、パッケージ化された従来のＳＤＲＡＭ（シンクロナスＤＲＡＭ）を示す図であり、(b)は、同じパッケージの本発明の原理を具体化するＳＤＲＡＭを示す図である。
【符号の説明】
２００ メモリ素子
２０１ ＤＲＡＭセルアレイ
２０２ ロウデコーダ
２０３ センスアンプ
２０４ カラムデコーダ
２０５ 入力バッファ／アンプ
２０６ マルチプレクサ
２０７ アドレスラッチ
２０８ データラッチ
２０９、２１３ インタフェース回路
２１０ 読み出しアンプ
２１１ 出力ラッチ
２１２ 出力アンプ／バッファ
２１４ アンプ／バッファ
２１５ クロック発生器
２２０ アドレス専用ピン
２３０ マルチプレクスされたピン
２４０ データ専用ピン
Claims (30)
- マルチプレクスされた態様で通信されるアドレス情報および／またはデータ情報を入力および／または出力する少なくとも１つのピンと、
データを格納する複数のメモリセルのアレイと、
少なくとも１つのアドレスビットに応答して、該アレイの該複数のメモリセルのうちの少なくとも１つをアドレス指定する回路と、
第１の所定の期間中に、該少なくとも１つのピンに与えられたアドレスビットを該アドレス指定する回路に渡す制御回路であって、該アドレスビットは、該アレイの該複数のメモリセルのうちの１つのメモリセルを示す、制御回路と、
該第１の所定の期間の後の第２の所定の期間中に、該複数のメモリセルのアレイに格納されているデータを読み出す回路と
を備えたメモリ装置であって、
該データを読み出す回路は、
該アドレスビットによって示される該メモリセルに格納されている該データを読み出す読み出しアンプと、
該読み出しアンプによって読み出された該データを該少なくとも１つのピンに選択的に転送する回路であって、該データは、読み出し動作中に、該少なくとも１つのピンに転送され、書き込み動作中には、該少なくとも１つのピンに転送されない、回路と
を含み、
該第１の所定の期間および該第２の所定の期間は、ロウアドレスクロック信号またはカラムアドレスクロック信号によって定義され、その他のクロック信号によって定義されない、メモリ装置。 - 前記データを読み出す回路は、出力イネーブル信号を受け取ったことに応答して、前記読み出しアンプによって読み出された前記データを前記少なくとも１つのピンに渡す出力アンプをさらに含む、請求項１に記載のメモリ装置。
- 前記ロウアドレスクロック信号は、前記メモリ装置によって受け取られたロウアドレスストローブであり、
前記第１の所定の期間は、該メモリ装置によって受け取られた該ロウアドレスストローブが論理ハイレベルである期間によって定義されており、前記第２の所定の期間は、該ロウアドレスストローブが論理ローレベルである期間によって定義されている、請求項１に記載のメモリ装置。 - 前記アドレス指定する回路は、前記アレイに結合されたロウデコーダと、データポートを有するカラムデコーダとを含み、
前記データを読み出す回路は、該カラムデコーダを該アレイに結合する複数のセンスアンプをさらに含み、
前記制御回路は、前記第１の所定の期間中に、前記少なくとも１つのピンに与えられた前記アドレスビットを該ロウデコーダおよび該カラムデコーダのアドレス入力に選択的に転送し、前記第２の所定の期間中に、該少なくとも１つのピンに入力されたデータ情報を該カラムデコーダの該データポートに転送するように動作可能なマルチプレクス回路を含む、請求項１に記載のメモリ装置。 - 前記少なくとも１つのピンは、前記第１の所定の期間中に、マルチプレクスされたアドレスバスからロウアドレスビットおよびカラムアドレスビットをシリアルな態様で受け取る、請求項１に記載のメモリ装置。
- 前記メモリ装置は、
前記アレイの前記複数のメモリセルのうちのアドレス指定されたメモリセルにデータを書き込む回路をさらに備え、
該データを書き込む回路は、前記マルチプレクス回路から前記データ情報を受け取る入力と前記カラムデコーダの前記データポートに該受け取られたデータを出力する出力とを有するデータラッチを含む、請求項４に記載のメモリ装置。 - 前記データラッチは、書き込みイネーブル制御信号を受け取ったことに応答して、前記マルチプレクス回路から前記カラムデコーダの前記データポートに前記データ情報を転送する、請求項６に記載のメモリ装置。
- 前記メモリ装置は、シンクロナスＤＲＡＭ装置を備え、前記少なくとも１つのアドレスビットおよびデータは、クロックと同期して前記少なくとも１つのマルチプレクスされた入出力に与えられる、請求項１に記載のメモリ装置。
- アドレス専用ピンと、
データ専用ピンと、
マルチプレクスされたアドレス／データピンと、
複数のロウおよび複数のカラムに配置された、データを格納する複数のダイナミックランダムアクセスメモリセルのアレイであって、各ロウは、ワードラインに関連付けられており、各カラムは、ビットラインに関連付けられている、複数のダイナミックランダムアクセスメモリセルのアレイと、
アドレスビットを受け取ったことに応答して、該アレイの該複数のメモリセルのうちの少なくとも１つのメモリセルを含む選択された格納位置に対するアクセスを可能にするように、１つのワードラインと少なくとも１つのビットラインとを選択するアドレス指定回路と、
非アクティブ期間中に、該マルチプレクスされたアドレス／データピンおよび該アドレス専用ピンのうちの少なくとも１つに与えられたアドレスビットを該アドレス指定回路に渡すように動作可能な制御回路と、
該非アクティブ期間の後のアクティブ期間中に、該複数のメモリセルのアレイに格納されているデータを読み出すデータ読み出し回路と
を備えたメモリ装置であって、
該データ読み出し回路は、
該選択された格納位置に含まれる該少なくとも１つのメモリセルに格納されている該データを読み出す読み出しアンプと、
該読み出しアンプによって読み出された該データを該データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つに選択的に転送する回路であって、該データは、読み出し動作中に、該データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つに転送され、書き込み動作中には、該データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つに転送されない、回路と
を含み、
該アクティブ期間および該非アクティブ期間は、ロウアドレスクロック信号またはカラムアドレスクロック信号によって定義され、その他のクロック信号によって定義されない、メモリ装置。 - 前記データ読み出し回路は、出力イネーブル信号を受け取ったことに応答して、前記読み出しアンプによって読み出された前記データを前記データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つに渡す出力アンプをさらに含む、請求項９に記載のメモリ装置。
- 前記データ読み出し回路は、
前記アレイの前記ビットラインに結合された複数のセンスアンプと、
該複数のセンスアンプに結合されたカラムデコーダと
をさらに含み、
前記メモリ装置は、前記アクティブ期間中に、該アレイの前記複数のメモリセルにデータを書き込むデータ書き込み回路をさらに備え、
該データ書き込み回路は、
前記マルチプレクスされたピンと前記データ専用ピンとに結合された入力バッファと、データラッチと
を含み、
前記制御回路は、該アクティブ期間中に、前記マルチプレクスされたアドレス／データピンと前記データ専用ピンのうちの少なくとも１つに与えられたデータを選択的に該データラッチに転送するマルチプレクサを含み、
該データラッチは、書き込みイネーブル制御信号を受け取ったことに応答して、書き込まれている該データを該カラムデコーダに転送する、請求項９に記載のメモリ装置。 - 前記ロウアドレスクロック信号は、前記メモリ装置によって受け取られたロウアドレスストローブであり、
前記マルチプレクサは、前記アクティブ期間を定義する、該受け取られたロウアドレスストローブが論理ローレベルである期間に応答して、前記データを転送する、請求項１１に記載のメモリ装置。 - 前記ロウアドレスクロック信号は、前記メモリ装置によって受け取られたロウアドレスストローブであり、
前記非アクティブ期間は、該受け取られたロウアドレスストローブが論理ハイレベルであるサイクルに対応しており、前記アクティブ期間は、該ロウアドレスストローブが論理ローレベルであるサイクルに対応している、請求項９に記載のメモリ装置。 - 前記少なくとも１つのアドレス専用ピンは、高位のアドレスビットを受け取る、請求項９に記載のメモリ装置。
- データを演算する処理回路と、
該処理回路に結合されたアドレスバスと、
該処理回路に結合されたデータバスと、
メモリ装置と
を備えた処理システムであって、
該メモリ装置は、
マルチプレクスされた態様で通信されるアドレス情報および／またはデータ情報を入力および／または出力する少なくとも１つのピンと、
データを格納する複数のメモリセルのアレイと、
少なくとも１つのアドレスビットに応答して、該アレイの該複数のメモリセルのうちの少なくとも１つをアドレス指定する回路と、
第１の所定の期間中に、該少なくとも１つのピンに与えられたアドレスビットを該アドレス指定する回路に渡す制御回路であって、該アドレスビットは、該アレイの該複数のメモリセルのうちの１つのメモリセルを示す、制御回路と、
該第１の所定の期間の後の第２の所定の期間中に、該複数のメモリセルのアレイに格納されているデータを読み出す回路と
を備え、
該データを読み出す回路は、
該アドレスビットによって示される該メモリセルに格納されている該データを読み出す読み出しアンプと、
該読み出しアンプによって読み出された該データを該少なくとも１つのピンに選択的に転送する回路であって、該データは、読み出し動作中に、該少なくとも１つのピンに転送され、書き込み動作中には、該少なくとも１つのピンに転送されない、回路と
を含み、
該第１の所定の期間および該第２の所定の期間は、ロウアドレスクロック信号またはカラムアドレスクロック信号によって定義され、その他のクロック信号によって定義されない、処理システム。 - 前記データを読み出す回路は、出力イネーブル信号を受け取ったことに応答して、前記読み出しアンプによって読み出された前記データを前記少なくとも１つのピンに渡す出力アンプをさらに含む、請求項１５に記載の処理システム。
- 前記処理回路は、汎用マイクロプロセッサを含む、請求項１５に記載の処理システム。
- 前記処理回路は、ディスプレイコントローラを含む、請求項１５に記載の処理システム。
- 前記複数のメモリセルのアレイは、複数のダイナミックランダムアクセスメモリセルのアレイを含む、請求項１５に記載の処理システム。
- 前記メモリは、システムメモリの一部を形成する、請求項１５に記載の処理システム。
- 前記メモリは、フレームバッファの一部を形成する、請求項１５に記載の処理システム。
- メモリ装置を制御する方法であって、該メモリ装置は、マルチプレクスされた態様で通信されるアドレス情報および／またはデータ情報を入力および／または出力する少なくとも１つのピンと、データを格納する複数のメモリセルのアレイと、該アレイの該複数のメモリセルのうちの少なくとも１つをアドレス指定するアドレス回路と、該少なくとも１つのピンに与えられたアドレスビットを該アドレス指定する回路に渡す制御回路と、該複数のメモリセルのアレイに格納されているデータを読み出す回路とを備え、該データを読み出す回路は、該アドレスビットによって示される該メモリセルに格納されている該データを読み出す読み出しアンプと、該読み出しアンプによって読み出された該データを該少なくとも１つのピンに選択的に転送する回路とを含み、
該方法は、
第１の所定の期間中に、該少なくとも１つのピンに与えられた少なくとも１つのアドレスビットを該アドレス指定回路に渡すステップと、
該第１の所定の期間の後の第２の所定の期間中に、該アドレスビットによって示される該メモリセルに格納されているデータを読み出すステップと、
読み出し動作中に、該読み出されたデータを該少なくとも１つのピンに転送するステップと、
書き込み動作中には、該読み出されたデータを該少なくとも１つのピンに転送しないステップと
を包含し、
該第１の所定の期間および該第２の所定の期間は、ロウアドレスクロック信号またはカラムアドレスクロック信号によって定義され、その他のクロック信号によって定義されない、方法。 - 前記データを読み出す回路は、出力アンプをさらに含み、
前記方法は、
該出力アンプが出力イネーブル信号を受け取るステップと、
該出力イネーブル信号を受け取ったことに応答して、該出力アンプが前記読み出されたデータを前記少なくとも１つのピンに渡すステップと
をさらに包含する、請求項２２に記載のメモリ装置を制御する方法。 - 前記ロウアドレスクロック信号は、前記メモリ装置によって受け取られたロウアドレスストローブであり、
前記第１の所定の期間は、該受け取られたロウアドレスストローブが論理ハイレベルである期間に対応している、請求項２２に記載のメモリ装置を制御する方法。 - 前記渡すステップは、マルチプレクスされたアドレスバスから受け取られた少なくとも１つのロウアドレスビットを渡すステップと、これとシリアルに、該マルチプレクスされたアドレスバスからの少なくとも１つのカラムアドレスビットを渡すステップとを包含する、請求項２２に記載のメモリ装置を制御する方法。
- ダイナミックランダムアクセスメモリを動作させる方法であって、該ダイナミックランダムアクセスメモリは、アドレス専用ピンと、データ専用ピンと、マルチプレクスされたアドレス／データピンと、データを格納する複数のダイナミックランダムアクセスメモリセルのアレイと、アドレスビットを受け取ったことに応答して、該アレイの該複数のメモリセルのうちの少なくとも１つのメモリセルの選択された格納位置にアクセスするアドレス指定回路と、非アクティブ期間中に、該マルチプレクスされたアドレス／データピンおよび該アドレス専用ピンのうちの少なくとも１つに与えられたアドレスビットを該アドレス指定回路に渡すように動作可能な制御回路と、該非アクティブ期間の後のアクティブ期間中に、該複数のメモリセルのアレイに格納されているデータを読み出すデータ読み出し回路とを備え、該データ読み出し回路は、該選択された格納位置に含まれる該少なくとも１つのメモリセルに格納されている該データを読み出す読み出しアンプと、該読み出しアンプによって読み出された該データを該データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つに選択的に転送する回路とを含み、
該方法は、
非アクティブ期間中に、該マルチプレクスされたアドレス／データピンおよび該アドレス専用ピンのうちに少なくとも１つに与えられたアドレスビットを該アドレス指定回路に渡すステップと、
該非アクティブ期間の後のアクティブ期間中に、該選択された格納位置に含まれる該少なくとも１つのメモリセルに格納されているデータを読み出すステップと、
読み出し動作中に、該データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つに該読み出されたデータを転送するステップと、
書き込み動作中には、該データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つに該読み出されたデータを転送しないステップと
を包含し、
該アクティブ期間および該非アクティブ期間は、ロウアドレスクロック信号またはカラムアドレスクロック信号によって定義され、その他のクロック信号によって定義されない、方法。 - 前記データ読み出し回路は、出力アンプをさらに含み、
該方法は、
該出力アンプが出力イネーブル信号を受け取るステップと、
該出力イネーブル信号を受け取ったことに応答して、該出力アンプが前記読み出しアンプによって読み出された前記データを前記データ専用ピンおよび前記マルチプレクスされたアドレス／データピンのうちの少なくとも１つに渡すステップと
をさらに包含する、請求項２６に記載のダイナミックランダムアクセスメモリを動作させる方法。 - 前記少なくとも１つのアドレスビットを渡すステップは、ロウアドレスビットおよびカラムアドレスビットをシリアルに渡すステップを包含する、請求項２６に記載のダイナミックランダムアクセスメモリを動作させる方法。
- 前記制御回路は、マルチプレクサを含み、
前記方法は、
該マルチプレクサが、前記非アクティブ期間中に、前記マルチプレクスされたアドレス／データピンおよび前記アドレス専用ピンのうちの少なくとも１つに与えられた前記アドレスビットを前記アドレス指定回路に転送するステップと、
前該マルチプレクサが、前記データ専用ピンおよび該マルチプレクスされたアドレス／データピンのうちの少なくとも１つから前記複数のメモリセルのアレイに、該複数のメモリセルのアレイに書き込まれるべきデータを転送するステップと
をさらに包含する、請求項２６に記載のダイナミックランダムアクセスメモリを動作させる方法。 - 前記ダイナミックランダムアクセスメモリは、前記アレイの前記複数のメモリセルのうちのアドレス指定されたメモリセルにデータを書き込む回路さらに含み、該データを書き込む回路は、入力および出力を有するデータラッチを含み、
前記マルチプレクサがデータを転送するステップは、該データラッチが、該マルチプレクサからデータを該データラッチの入力において受け取り、該データラッチの出力から該複数のメモリセルのアレイに該データを出力するステップを包含する、請求項２９に記載のダイナミックランダムアクセスメモリを動作させる方法。
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