JP2006179124A - 半導体記憶装置 - Google Patents

Abstract

【課題】 アドレス信号とデータ信号とがともに同じ端子に入力されるマルチプレクス方式を採用する半導体記憶装置においても、それぞれが別の端子に入力される非マルチプレクス方式の構成に切り替えることが可能な半導体記憶装置を提供する。
【解決手段】 アドレス信号およびデータ信号が入力されるアドレスデータマルチパッドとは独立にアドレス信号のみが入力されるアドレスパッドを設け、マルチプレクス方式／非マルチプレクス方式において生成される切替制御信号によりアドレスバッファ２０に入力されるアドレス信号の経路を切り替える。これによりアドレスバッファ２０およびデータバッファ３５に対してそれぞれパラレルにアドレス信号およびデータ信号を入力することが可能となる。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、特にマルチプレクス方式の有無の切り替えが可能な半導体記憶装置に関する。

近年における半導体集積回路の微細化・高集積化技術の進展は目覚しく、記憶装置の大容量化・大規模化が顕著となってきている。これに伴い、処理すべきビット数も増大するためアドレス端子ならびにデータ入出力端子等における必要な端子数も増大の傾向にある。

従来においては、たとえばマルチプレクス方式を採用することにより端子等を共有して、端子数の増加を防ぐ方式が採用されてきた。

特開平１１−３０６７９６号公報には、アドレスマルチプレクス方式が開示されており、アドレス端子をコラム側およびロウ側で時分割的に共有する半導体記憶装置が開示されている。また、当該公報には、テスタ側で用いるアドレス端子を削減して時分割的にアドレスを入力することによりテスタ側の端子数を増加させることなく、テストを効率的に実行する半導体記憶装置の構成も開示されている。

一方で、特開平９−７３７７２号公報においては、アドレス端子の共有ではなく、アドレス端子とデータ入出力端子とのマルチプレクス方式により端子数の増大を防止する半導体記憶装置が開示されている。
特開平１１−３０６７９６号公報 特開平９−７３７７２号公報

しかしながら、当該公報において記載されるアドレス端子とデータ入出力端子との共有を図るマルチプレクス方式を採用する半導体記憶装置の場合、端子は共有していても取り扱う情報の種類はアドレス信号とデータ信号とで全く異なるため、たとえばウェハテストで当該半導体記憶装置のテストを実行する場合、マルチプレクス方式ではない従来の半導体記憶装置（以下、非マルチプレクス方式とも称する）と比較して外部コマンド系が飛躍的に複雑になり、テスタ側においては非マルチプレクス方式の半導体記憶装置とは全く異なるテストプログラムやテスト治具を設ける必要がある。すなわち、従来の半導体記憶装置である非マルチプレクス方式用のテスタは用いることができず、当該方式を採用する場合のテスタは非常に高価となり、試験コストが大幅に増加するという問題が生じていた。

本発明は、上記のような問題を解決するためになされたものであって、アドレス端子とデータ入出力端子との共有を図るマルチプレクス方式を採用する半導体記憶装置においても、非マルチプレクス方式の構成に切り替えることが可能な半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、行列状に集積配置された複数のメモリセルを有するメモリアレイと、外部との間で信号の授受を実行するためのインターフェイス回路と、第１モード時にインターフェイス回路と外部との間でアドレス信号およびデータ信号の入出力の授受に用いられるマルチパッドと、インターフェイス回路に入力されるアドレス信号に基づいてメモリアレイに対して選択メモリセルをアクセスするアドレス選択回路と、第２モード時にマルチパッドとは独立にアドレス信号が入力されるアドレスパッドとを備え、インターフェイス回路は、第１モード時にマルチパッドとアドレス選択回路との間を接続し、第２モード時にアドレスパッドとアドレス選択回路との間を接続する切替回路を含む。

本発明に係る半導体記憶装置は、第１モード時には、アドレス信号およびデータ信号の入出力の授受に用いられるマルチパッドとは独立に第２モード時にアドレス信号が入力されるアドレスパッドとが設けられ、アドレス選択回路との間の接続を切り替える切替回路を含む。したがって、ユーザの要求に応じて簡易に設計変更することが可能となり、たとえば、テスタを用いてテストする際においても、試験コストの低いテスタを用いたテストが可能となる。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態に従う半導体記憶装置１の概略ブロック図である。

図１を参照して、本発明の実施の形態に従う半導体記憶装置１は、図示しないが行列状に集積配置された複数のメモリセルＭＣを有するメモリアレイ５と、アドレスバッファ２０からの内部アドレス信号に基づいてロウ側のメモリセル行に対応して設けられたワード線ＷＬを活性化するＸデコーダ１０と、コラム側のメモリセル列に対応して設けられたビット線ＢＬとライトドライバ／センスアンプ３０との接続を制御するＹゲート２５と、アドレスバッファ２０からの内部アドレス信号に基づいてＹゲートを制御するＹデコーダ１５と、アドレスパッド（端子）から入力されるアドレス信号に基づいて内部アドレス信号を生成するアドレスバッファ２０と、アドレスデータマルチパッド（端子）から入力されるアドレス／データ信号の入力を受けてバッファ処理して出力する、あるいはライトドライバ／センスアンプ３０から出力された読出データ信号の入力を受けてアドレスデータマルチパッドに出力するデータバッファ３５と、装置１を制御するための制御信号等を出力するコントロール部４０とを備える。なお、本例においてメモリセルはいわゆるフラッシュメモリであるものとする。また、図１においては、メモリセル行に対応して設けられたワード線ＷＬと、メモリセル列に対応して設けられたビット線ＢＬと、それらに対応するメモリセルＭＣとが一例として一つずつ示されている。

本発明の実施の形態に従う半導体記憶装置１は、非マルチプレクス方式とマルチプレクス方式とを切替可能な機能を有する。具体的には、アドレス信号とデータ信号とがアドレスパッドおよびデータパッドに対してそれぞれ独立に入力される非マルチプレクス方式（以下、非Ａ／Ｄ−ＭＵＸモードとも称する）と、アドレスデータマルチパッドを用いてアドレス信号とデータ信号とが同じ共有のマルチパッドに入力されるマルチプレクス方式（以下、Ａ／Ｄ−ＭＵＸモードとも称する）とを切替可能な構成を有する。また、本例においては一例としてアドレス信号Ｅｘｔ＿Ａ＜２３：０＞が入力されてアドレス選択を実行する。本例において＜ｘ：０＞の記号は０〜ｘを指し示すものとする。さらに、処理されるデータ信号は、１６ビットのデータ幅を有するすなわちＥｘｔ＿Ｄ＜１５：０＞である。そして、アドレス信号Ｅｘｔ＿Ａ＜２３：０＞のうち下位のアドレス信号Ｅｘｔ＿Ａ＜１５：０＞と、データ信号Ｅｘｔ＿Ｄ＜１５：０＞とが同じ共有のアドレスデータマルチパッドを用いて入力される。上位のアドレス信号Ｅｘｔ＿Ａ＜２３：１６＞は、専用のアドレスパッドを用いて入力されるものとする。なお、アドレス信号およびデータ信号のビット幅はこれに限定されるものではなく、同じビット幅とすることも可能であるし、データ信号のビット幅がアドレス信号よりも長い場合にも同様に適用可能である。

データバッファ３５は、制御信号＃ＷＥに応答して後述するベリファイ制御回路４１に対してアドレスデータマルチパッドから入力されたデータ信号を出力する。

ライトドライバ／センスアンプ３０は、データ書込時にベリファイ制御回路４１において保持されている書込データ信号に応じた論理レベルでＹゲート２５を介してビット線を駆動してデータ書込を実行する。また、データ読出時にＸデコーダ１０によりアドレス選択された読出データ信号をセンスしてデータバッファ３５に伝達する。

また、データバッファ３５は、制御信号ＯＥに応答してライトドライバ／センスアンプ３０から伝達された読出データ信号をデータ信号としてアドレスデータマルチパッドに出力する。切替制御信号ＭＵＸに応じてアドレスデータマルチパッドに入力されたアドレス信号Ａ＜１５：０＞をバッファ処理して内部アドレス信号ＩＡ＿ＭＵＸ＜１５：０＞としてアドレスバッファ２０に出力する。

コントロール回路４０は、ベリファイ動作およびデータ書込等を制御するベリファイ制御回路４１と、切替制御信号ＭＵＸ（以下、単に制御信号ＭＵＸとも称する）を生成する切替制御信号生成回路４２と、コマンド制御回路４３とを含む。

ベリファイ制御回路４１は、データバッファ３５を介して入力される読出データ信号に基づいてデータ書込あるいはデータ読出もしくはデータ消去時におけるベリファイ動作を実行し、必要に応じてライトドライバ／センスアンプ３０を駆動して再データ書込等を実行する。また、データ書込時にアドレスデータマルチパッドから入力されたデータ信号は、データバッファ３５を介してベリファイ制御回路４１に保持されて、書込データ信号としてライトドライバ／センスアンプ３０に出力される。

コマンド制御回路４３は、外部からの制御信号の入力を受けて各種動作を規定する制御信号を出力する。

なお、アドレスバッファ２０およびデータバッファ３５は外部との間でアドレス信号およびデータ信号の授受を実行するインターフェイス回路を構成する。

図２は、本発明の実施の形態１に従うアドレスバッファ２０の回路構成図である。

図２を参照して、本発明の実施の形態１に従うアドレスバッファ２０は、論理回路５０，５６と、インバータ５７と、トランスファーゲート５８，５９と、ラッチ部７０を含む。論理回路５０，５６は、一例としてＡＮＤ回路とする。

論理回路５０は、アドレス信号Ｅｘｔ＿Ａ＜２３：１６＞および制御信号＃ＣＥの入力を受け、制御信号＃ＣＥ（「Ｌ」レベル）に応答して活性化され、アドレス信号Ｅｘｔ＿Ａ＜２３：１６＞をアドレス信号ＩＡ＜２３：１６＞として出力する。なお、制御信号＃ＣＥ（「Ｈ」レベル）の場合には、アドレス信号ＩＡ＜２３：１６＞は、アドレス信号Ｅｘｔ＿Ａ＜２３：１６＞に関係なく全て「０」（「Ｌ」レベル）に設定される。すなわち無効となる。

論理回路５６は、Ｅｘｔ＿Ａ＜１５：０＞、制御信号ＭＵＸおよび＃ＣＥの入力を受け、制御信号ＭＵＸ（「Ｌ」レベル）および＃ＣＥ（「Ｌ」レベル）に応答して活性化され、アドレス信号Ｅｘｔ＿Ａ＜１５：０＞をアドレス信号ＩＡ＜１５：０＞として出力する。

トランスファーゲート５８，５９は、それぞれアドレス信号ＩＡ＜１５：０＞およびＩＡ＿ＭＵＸ＜１５：０＞の入力を受け、制御信号ＭＵＸおよびインバータ５７を介する制御信号ＭＵＸの反転信号の入力に応答して相補的に活性化される。具体的には、制御信号ＭＵＸが「Ｌ」レベルの場合には、トランスファーゲート５８が活性化され、アドレス信号ＩＡ＜１５：０＞をラッチ部７０に伝達する。一方、制御信号ＭＵＸが「Ｈ」レベルの場合には、トランスファーゲート５９が活性化され、アドレス信号ＩＡ＿ＭＵＸ＜１５：０＞をラッチ部７０に伝達する。このトランスファーゲート５８，５９により制御信号ＭＵＸに応じて信号経路が切り替えられる。

ラッチ部７０は、インバータ５１〜５４，６０〜６３とを含む。なお、インバータ５１，６０は、制御信号＃ＡＤＶ（「Ｌ」レベル）に応答して活性化され、入力した信号を反転して出力する。

インバータ５１の出力信号は、インバータ５２に入力され、インバータ５２により反転した信号は、インバータ５３に入力される。そしてインバータ５３は入力された信号を反転してまた再びインバータ５２に入力する。当該構成によりインバータ５２，５３でラッチが形成される。また、インバータ５１の出力信号は、インバータ５２，５３でラッチされ、ラッチされた信号は、インバータ５４を介して反転されて内部アドレス信号ＡＥ＜２３：１６＞として出力される。

インバータ６０〜６３についてもインバータ５１〜５４と同様の構成であり、インバータ６０は、制御信号＃ＡＤＶ（「Ｌ」レベル）に応答して活性化され、入力した信号を反転して出力する。そして、インバータ６１，６２でラッチが形成されてラッチされた信号がインバータ６３を介して反転して内部アドレス信号ＡＥ＜１５：０＞として出力される。

図３は、本発明の実施の形態１に従う信号生成部４４およびデータバッファ３５の回路の一部を説明する図である。

なお、信号生成部４４は、一例としてコマンド制御回路４３に含まれている場合について説明するがこれに限定されるものではなく、たとえばデータバッファ３５に含まれている構成とすることも可能である。

信号生成部４４は、制御信号＃ＷＥ，＃ＣＥ，ＭＵＸの入力を受けて制御信号＃ＣＥＷＥ＿ＳＥＬを出力する。

データバッファ３５は、Ｅｘｔ＿Ａ／Ｄ＜１５：０＞、および制御信号＃ＣＥＷＥ＿ＳＥＬおよびＭＵＸの入力を受けてバッファ処理して書込データ信号ＤＩＮもしくはアドレス信号ＩＡ＿ＭＵＸ＜１５：０＞を出力する。

信号生成部４４は、トランスファーゲート８１，８２と、インバータ８０とを含む。トランスファーゲート８１，８２は、制御信号＃ＷＥ，＃ＣＥの入力をそれぞれ受け、制御信号ＭＵＸおよびインバータ８０を介するその反転信号に基づいて相補的に活性化される。具体的には、制御信号ＭＵＸが「Ｌ」レベルの場合には、トランスファーゲート８１が活性化され、制御信号＃ＷＥが制御信号＃ＣＥＷＥ＿ＳＥＬとして出力される。一方、制御信号ＭＵＸが「Ｈ」レベルの場合には、トランスファーゲート８２が活性化され、制御信号＃ＣＥが制御信号＃ＣＥＷＥ＿ＳＥＬとして出力される。

データバッファ３５は、論理回路９０，９３と、インバータ９１，９２とを含む。本例においては、論理回路９０，９３は、それぞれＡＮＤ回路であるものとする。

論理回路９０は、アドレス信号Ｅｘｔ＿Ａ／Ｄ＜１５：０＞および制御信号＃ＣＥＷＥ＿ＳＥＬの入力を受け、制御信号＃ＣＥＷＥ＿ＳＥＬ（「Ｌ」レベル）の入力に応答して活性化され、Ｅｘｔ＿Ａ／Ｄ＜１５：０＞をインバータ９１，９２および論理回路９３の入力ノードに出力する。インバータ９１，９２は、論理回路９０からの信号を受けて書込データ信号ＤＩＮ＜１５：０＞を出力する。この書込データ信号ＤＩＮ＜１５：０＞は、ベリファイ制御回路４１を介してライトドライバ／センスアンプ３０に出力される。

一方、論理回路９３は、論理回路９０の出力信号および制御信号ＭＵＸを受けて、制御信号ＭＵＸ（「Ｈ」レベル）に応答して活性化され、アドレス信号ＩＡ＿ＭＵＸ＜１５：０＞を出力する。

図４は、本発明の実施の形態１に従う切替制御信号生成回路４２の回路構成図である。

図４を参照して、本発明の実施の形態１に従う切替制御信号生成回路４２は、トランジスタ１００と、インバータ１０１〜１０３とを含む。

トランジスタ１００は、ソースは電源電圧ＶＣＣ（「Ｈ」レベル）と接続され、ドレインは、モードパッドＭＰと電気的に結合されている。また、ゲートは、インバータ１０１の出力ノードと電気的に結合されている。また、インバータ１０１の出力信号は、インバータ１０２，１０３を介して制御信号ＭＵＸとして出力される。なお、トランジスタ１００は、ＰチャネルＭＯＳトランジスタとする。

ここで、本回路の制御信号ＭＵＸについて考える。モードパッドＭＰが接地電圧ＧＮＤ（「Ｌ」レベル）と接続された場合には、インバータ１０１の出力信号は「Ｈ」レベルに設定される。したがって、トランジスタ１００はオフとなる。そして、制御信号ＭＵＸは「Ｈ」レベルとして出力される。一方、モードパッドＭＰがオープン状態とされた場合には、インバータ１０１の出力信号は「Ｌ」レベルに設定される。したがって、トランジスタ１００はオンとなる。したがって、電源電圧ＶＣＣ（「Ｈ」レベル）とインバータ１０１の入力ノードとが電気的に結合され、インバータの入力ノードは「Ｌ」レベルに固定される。したがって、制御信号ＭＵＸは「Ｌ」レベルとして出力される。

上記構成に基づいてアドレス信号とデータ信号とがアドレスパッドおよびデータパッドに対してそれぞれ独立に入力される非マルチプレクス方式と、アドレスデータマルチパッドを用いてアドレス信号とデータ信号とが同じ共有のマルチパッドに入力されるマルチプレスク方式とを切り替えることができる。

図５は、非Ａ／Ｄ−ＭＵＸモードの動作波形図である。

図５（ａ）は、非Ａ／Ｄ−ＭＵＸモードのデータ読出波形図である。

図５（ａ）を参照して、制御信号＃ＣＥが「Ｌ」レベルとなる。これに伴い、装置全体が活性化される。なお、非Ａ／Ｄ−ＭＵＸモードは、制御信号ＭＵＸが「Ｌ」レベルでありアドレスバッファ２０においてトランスファーゲート５８がオンしておりアドレス信号はアドレスパッドのみから入力される。すなわち、データバッファ３５からのアドレス信号の入力は無く、アドレスデータマルチパッドはデータ信号についてのみ用いられる。

データ読出時において、アドレス信号Ｅｘｔ＿Ａ＜２３：０＞がアドレスパッドに入力される。

これに伴い、入力されたアドレス信号に従って、Ｘデコーダ１０は、メモリセルアレイ５に対してアドレス選択を行ない、選択されたメモリセルから記憶されていた読出データ信号が出力される。

そして、データ読出時において上述したようにライトドライバ／センスアンプ３０において特にセンスアンプが動作し、センス動作を実行する。そして、データバッファ３５は、制御信号＃ＯＥ（「Ｌ」レベル）に応答してライトドライバ／センスアンプ３０からの信号をアドレスデータマルチパッドに対して読出データ信号ｄａｔａ＜１５：０＞として出力する。

図５（ｂ）は、非Ａ／Ｄ−ＭＵＸモードのデータ書込波形図である。

図５（ｂ）を参照して、制御信号＃ＣＥが「Ｌ」レベルとなる。これに伴い、装置全体が活性化される。なお、非Ａ／Ｄ−ＭＵＸモードは、制御信号ＭＵＸが「Ｌ」レベルでありアドレスバッファ２０においてトランスファーゲート５８がオンしておりアドレス信号はアドレスパッドのみから入力される。

すなわちデータバッファ３５からのアドレス信号の入力は無く、アドレスデータマルチパッドはデータ信号についてのみ用いられる。

データ書込時において、アドレス信号Ｅｘｔ＿Ａ＜２３：０＞がアドレスパッドに入力されるとともに、データ信号ｄａｔａ＜１５：０＞がアドレスデータマルチパッドに入力される。

そして、データ書込時において制御信号＃ＷＥは「Ｌ」レベルに設定される。ここで、コマンド制御回路４３においては、制御信号ＭＵＸ（「Ｌ」レベル）に応じて制御信号＃ＷＥが制御信号＃ＣＥＷＥ＿ＳＥＬとしてデータバッファ３５に出力されている。データバッファ３５は、制御信号ＷＥ（「Ｌ」レベル）の入力に基づいてデータ信号ｄａｔａ＜１５：０＞を取り込み、ベリファイ制御回路４１に出力する。ベリファイ制御回路４１は、書込データ信号ＤＩＮ＜１５：０＞としてライトドライバ／センスアンプ３０に出力する。ライトドライバ／センスアンプ３０において特にライトドライバは、書込データ信号ＤＩＮ＜１５：０＞に基づいて所定の論理レベルでビット線を駆動する。

一方、Ｘデコーダ１０は、上述したのと同様に入力されたアドレス信号に従って、メモリセルアレイに対してアドレス選択を行ない、選択されたメモリセルに対してデータ書込を実行する。

したがって、非Ａ／Ｄ−ＭＵＸモードにおけるデータ書込は、アドレス信号およびデータ信号をパラレルに入力して動作させることが可能である。

図６は、Ａ／Ｄ−ＭＵＸモードの動作波形図である。

図６（ａ）は、Ａ／Ｄ−ＭＵＸモードのデータ読出波形図である。

図６（ａ）を参照して、制御信号＃ＣＥが「Ｌ」レベルとなる。これに伴い、装置全体が活性化される。なお、Ａ／Ｄ−ＭＵＸモードは、制御信号ＭＵＸが「Ｈ」レベルでありアドレスバッファ２０においてトランスファーゲート５９がオンしており下位のアドレス信号Ｅｘｔ＿Ａ＜１５：０＞はアドレスデータマルチパッドから入力される。すなわち、データバッファ３５からアドレスバッファ２０に対してアドレス信号が入力され、アドレスデータマルチパッドはデータ信号とともにアドレス信号も入力される。

まず、データ読出時において、ファーストサイクルにおいてはアドレス信号Ｅｘｔ＿Ａ＜２３：０＞がアドレスパッドおよびアドレスデータマルチパッドに入力される。具体的には上位のアドレス信号Ｅｘｔ＿Ａ＜２３：１６＞がアドレスパッドから入力され、下位のアドレス信号Ｅｘｔ＿Ａ＜１５：０＞はアドレスデータマルチパッドから入力される。

そして、制御信号＃ＡＤＶは「Ｌ」レベルであるため入力されたアドレス信号がラッチされ、これに伴い、入力されたアドレス信号に従って、Ｘデコーダ１０は、メモリセルアレイ５に対してアドレス選択を実行する。

そして、データ読出時において、セカンドサイクルにおいては選択されたメモリセルから記憶されていた読出データ信号が出力されて、上述したようにライトドライバ／センスアンプ３０において特にセンスアンプがセンス動作を実行する。そして、データバッファ３５は、制御信号＃ＯＥ（「Ｌ」レベル）に応答してライトドライバ／センスアンプ３０からの信号をアドレスデータマルチパッドに対して読出データ信号ｄａｔａ＜１５：０＞として出力する。

図６（ｂ）は、Ａ／Ｄ−ＭＵＸモードのデータ書込波形図である。

図６（ｂ）を参照して、制御信号＃ＣＥが「Ｌ」レベルとなる。これに伴い、装置全体が活性化される。なお、Ａ／Ｄ−ＭＵＸモードは、制御信号ＭＵＸが「Ｈ」レベルでありアドレスバッファ２０においてトランスファーゲート５９がオンしており下位のアドレス信号Ｅｘｔ＿Ａ＜１５：０＞はアドレスデータマルチパッドから入力される。すなわち、データバッファ３５からアドレスバッファ２０に対してアドレス信号が入力され、アドレスデータマルチパッドはデータ信号とともにアドレス信号も入力される。

データ書込時において、ファーストサイクルにおいてはアドレス信号Ｅｘｔ＿Ａ＜２３：０＞がアドレスパッドおよびアドレスデータマルチパッドに入力される。具体的には上位のアドレス信号Ｅｘｔ＿Ａ＜２３：１６＞がアドレスパッドから入力され、下位のアドレス信号Ｅｘｔ＿Ａ＜１５：０＞はアドレスデータマルチパッドから入力される。

そして、制御信号＃ＡＤＶは「Ｌ」レベルであるため入力されたアドレス信号がラッチされ、これに伴い、入力されたアドレス信号に従って、Ｘデコーダ１０は、メモリセルアレイ５に対してアドレス選択を実行する。

そして、データ書込時において、セカンドサイクルにおいてはデータ信号ｄａｔａ＜１５：０＞がアドレスデータマルチパッドに入力される。ここで、コマンド制御回路４３においては、制御信号＃ＣＥが制御信号＃ＣＥＷＥ＿ＳＥＬとしてデータバッファ３５に出力されている。データバッファ３５は、制御信号＃ＣＥ（「Ｌ」レベル）の入力に基づいてデータ信号ｄａｔａ＜１５：０＞を取り込み、ベリファイ制御回路４１に出力する。ベリファイ制御回路４１は、書込データ信号ＤＩＮ＜１５：０＞としてライトドライバ／センスアンプ３０に出力する。ライトドライバ／センスアンプ３０において特にライトドライバは、書込データ信号ＤＩＮ＜１５：０＞に基づいて所定の論理レベルでビット線を駆動する。

これに伴い、選択されたメモリセルに対してデータ書込が実行される。

このＡ／Ｄ−ＭＵＸモードにおいては、アドレスデータマルチパッドにアドレス信号およびデータ信号がともに入力される方式であるため、ラッチ部以降の動作においては非Ａ／Ｄ−ＭＵＸモードと同様のデータ書込動作、データ読出動作等が実行されるが、ラッチ部にアドレス信号をラッチするまでの入力等、アドレス信号とデータ信号とのパラレルな入力ができないため非Ａ／Ｄ−ＭＵＸモードとは異なりシリアルに入力する必要がある。したがって、外部コマンド体系を変更することが必要となる。

本願実施の形態１に従うＡ／Ｄ−ＭＵＸモードの機能を有する半導体記憶装置は、制御信号ＭＵＸに応じてアドレスデータマルチパッドからのアドレス信号の入力を遮断して、アドレスパッドからのアドレス信号の入力に切り替える。

したがって、アドレス信号およびデータ信号をパラレルに入力することも可能となり非Ａ／Ｄ−ＭＵＸモードに切り替えることが可能である。

従来構成においては、Ａ／Ｄ−ＭＵＸモードの機能を有する半導体記憶装置においては、その機能を有するがために専用のテスタを設ける必要があった。

この点で、テスタを用いたウェハテストとしては、さまざまなテストたとえばチップ内部電源の電圧トリミングや特性から外れた不良メモリセルの救済あるいは不良チップのリジェクト等が実行される。具体的には、テスタは、数百にもおよぶ多種多様なテストパターンに従ってテストを実行する。たとえばメモリセルのデータ書込あるいは消去等を実行する。

Ａ／Ｄ−ＭＵＸモードは、上述したようにアドレス信号およびデータ信号が共通のパッドに入力されるためたとえばデータ書込を実行する場合には、シリアルにそれらの信号を入力する必要があり、アドレス入力およびデータ入力について全てのテストパターンを非Ａ／Ｄ−ＭＵＸモードと異なるパターンに変更する必要がある。また、アドレス信号とデータ信号とをシリアルに入力するためアドレスのインクリメントやデータの物理チェッカー等のパターン発生についても交互に実行する必要があり、そのパターン構成も非常に複雑化する。

したがって、Ａ／Ｄ−ＭＵＸモードに対応したテスタは非Ａ／Ｄ−ＭＵＸモードに対応したテスタと比較してテストパターンが非常に複雑であり、試験コストが増加する。

それゆえ、本実施の形態１に従う半導体記憶装置により従来においては一般的であった非Ａ／Ｄ−ＭＵＸモードいいかえるならばアドレスパッドとデータパッドとがそれぞれ独立の構成において用いられてきたテスタを用いてメモリテストを実行することが可能となる。すなわち、Ａ／Ｄ−ＭＵＸモードの機能を有する半導体記憶装置に対しても非Ａ／Ｄ−ＭＵＸモード時におけるメモリテストが可能であるため新たなテストプログラムやテスト治具を設ける必要が無く、またテスト制約を新たに生じさせることがなく、従来から用いられてきた汎用のテスタを用いて安価なテストを実行し、試験コストを低減することが可能となる。

（実施の形態２）
上記の実施の形態１においては、制御信号ＭＵＸの生成についてパッドを接地電圧ＧＮＤと接続するかあるいは開放状態とするかにより設定する方式について説明した。

本実施の形態２においては別の制御信号ＭＵＸの生成について説明する。

図７は、本発明の実施の形態２に従う切替制御信号生成回路４２＃の回路構成図である。

図７を参照して、本発明の実施の形態２に従う切替制御信号生成回路４２＃は、図４で説明した切替制御信号生成回路４２と比較して、モードパッドＭＰの代わりに接地電圧ＧＮＤと接続されたフューズ１０５とを設け、インバータ１０３を削除した点が異なる。その他の構成については、図４で説明した切替制御信号生成回路４２と同様であるのでその詳細な説明は繰り返さない。

フューズ１０５は、一端側が接地電圧ＧＮＤと接続され、他端側はインバータ１０１の入力ノードと接続される。そして、レーザトリミング等によって切断可能であるものとする。

たとえば、フューズ１０５が非切断状態の場合には、制御信号ＭＵＸは「Ｌ」レベルに設定される。すなわち、非Ａ／Ｄ−ＭＵＸモードに設定される。一方、フューズ１０５を切断状態とした場合には、インバータ１０１の入力ノードは一旦開放状態となり、その後、トランジスタ１００がオンして、制御信号ＭＵＸは「Ｈ」レベルに設定される。すなわち、Ａ／Ｄ−ＭＵＸモードに設定される。

したがって、このフューズ１０５の切断／非切断状態に基づいてＡ／Ｄ−ＭＵＸモード／非Ａ／Ｄ−ＭＵＸモードを切り替えることが可能となる。

さらに別の方式について説明する。

通常、上述したチップ内部電源の電圧トリミングや特性から外れた不良メモリセルの救済を図るためにテスタによるテスト後、半導体記憶装置内部にあるＰＲＯＭ（Programmable Read Only Memory）等の記憶領域にそれら救済を図るため等の情報が格納され、電源投入時に自動的に読み出され半導体記憶装置の動作に用いられる。

図８は、本発明の実施の形態２に従う半導体記憶装置に内蔵されるＰＲＯＭの概略図である。

図８に示されるようにＰＲＯＭに本願実施の形態で説明したＡ／Ｄ−ＭＵＸモード／非Ａ／Ｄ−ＭＵＸモードに関する情報を予め格納しておく。そして、電源投入時において、ＰＲＯＭから自動的に制御信号ＭＵＸ（「Ｈ」レベル／「Ｌ」レベル）が出力されるようにしておくことも可能である。

また、制御信号ＭＵＸの論理レベルに応じてＡ／Ｄ−ＭＵＸモード／非Ａ／Ｄ−ＭＵＸモードの切替が可能であり、ユーザの要求に応じて簡易に設計変更することが可能となる。

また、本実施の形態においては、メモリセルの一例としてフラッシュメモリを例に挙げて説明したが、これに限られず他のメモリセル例えばＤＲＡＭ（Dynamic Random Access Memory）セル、ＳＲＡＭ（Static Random Access Memory）セル等種々のメモリセルに対して同様に適用可能である。

今回、開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従う半導体記憶装置１の概略ブロック図である。 本発明の実施の形態１に従うアドレスバッファ２０の回路構成図である。 本発明の実施の形態１に従う信号生成部４４およびデータバッファ３５の回路の一部を説明する図である。 本発明の実施の形態１に従う切替制御信号生成回路４２の回路構成図である。 非Ａ／Ｄ−ＭＵＸモードの動作波形図である。 Ａ／Ｄ−ＭＵＸモードの動作波形図である。 本発明の実施の形態２に従う切替制御信号生成回路４２＃の回路構成図である。 本発明の実施の形態２に従う半導体記憶装置に内蔵されるＰＲＯＭの概略図である。

符号の説明

１ 半導体記憶装置、５ メモリアレイ、１０ Ｘデコーダ、１５ Ｙデコーダ、２０ アドレスバッファ、２５ Ｙゲート、３０ ライトドライバ／センスアンプ、３５ データバッファ、４０ コントロール部、４１ ベリファイ回路、４２ 切替制御信号生成回路、４３ コマンド制御回路。

Claims (6)

1. 行列状に集積配置された複数のメモリセルを有するメモリアレイと、
   外部との間で信号の授受を実行するためのインターフェイス回路と、
   第１モード時に前記インターフェイス回路と外部との間でアドレス信号およびデータ信号の入出力の授受に用いられるマルチパッドと、
   前記インターフェイス回路に入力されるアドレス信号に基づいて前記メモリアレイに対して前記選択メモリセルをアクセスするアドレス選択回路と、
   第２モード時に前記マルチパッドとは独立に前記アドレス信号が入力されるアドレスパッドとを備え、
   前記インターフェイス回路は、前記第１モード時に前記マルチパッドと前記アドレス選択回路との間を接続し、前記第２モード時に前記アドレスパッドと前記アドレス選択回路との間を接続する切替回路を含む、半導体記憶装置。
2. 所定の電圧との接続／非接続が可能なモードパッドと、
   前記モードパッドと接続され、前記所定の電圧との接続／非接続に基づいて前記第１および第２モードを規定する制御信号を生成する信号生成回路とをさらに備え、
   前記切替回路は、前記制御信号に基づいて接続を切り替える、請求項１記載の半導体記憶装置。
3. 入力された前記データ信号に基づいてアクセスされる選択メモリセルにデータ書込を実行するための書込制御回路をさらに備え、
   前記インターフェイス回路は、前記データ書込を規定する制御信号の入力に応答して、前記マルチパッドから入力される前記データ信号を前記書込制御回路に伝達するバッファ回路をさらに含む、請求項１記載の半導体記憶装置。
4. 前記第１モード時に前記マルチパッドには、前記アドレス信号およびデータ信号が時分割的に入力される、請求項１記載の半導体記憶装置。
5. 所定の指示に応答して予め記憶された情報を出力する記憶部をさらに備え、
   前記切替回路は、前記記憶部から出力された前記情報に基づいて接続を切り替える、請求項１記載の半導体記憶装置。
6. 前記記憶部は、切断／非切断が可能なヒューズ素子を有し、
   前記切替回路は、前記所定の指示に応答して前記ヒューズ素子の切断／非切断に基づく情報に応じて接続を切り替える、請求項５記載の半導体記憶装置。

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