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JP4198469B2 - パワーデバイスとその製造方法 - Google Patents

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Description

本発明は、半導体スイッチングデバイス、特にパワースイッチング及び電力増幅の用途のためのスイッチングデバイスと、その製造方法とに関する。
パワーＭＯＳＦＥＴは、パワースイッチングと電力増幅を要する用途のために一般的に開発されてきた。パワースイッチング用途については、市販のデバイスは、一般的にはＤＭＯＳＦＥＴとＵＭＯＳＦＥＴである。これらのデバイスにおいて、１つの主な目的は電力損失を減らすために低い固有オン抵抗（low specific on-resistance）を得ることにある。パワーＭＯＳＦＥＴにおいては、ゲート電極が適切なゲートバイアスを印加することによりターンオン及びターンオフの制御を実現する。例えば、Ｎ型エンハンスメントＭＯＳＦＥＴにおけるターンオンは、正のゲートバイアスの印加に応答してＰ型ベース領域内に導電性Ｎ型反転層（「チャネル領域（channel region）」とも呼ばれる）が形成されるときに生じる。反転層チャネルは、Ｎ型ソース領域とＮ型ドレイン領域とに電気的に結合して、それらの領域の間の多数キャリア伝導を可能にする。
パワーＭＯＳＦＥＴのゲート電極は、介在する絶縁層、一般的には二酸化シリコンによって、ベース領域から絶縁される。ゲート電極はベース領域から絶縁されているので、ＭＯＳＦＥＴを導通状態に維持したり、または、ＭＯＳＦＥＴをオン状態からオフ状態に若しくはオフ状態からオン状態に切り替えたりするのに、ゲート電流はほとんど必要とされない。ゲートは、ＭＯＳＦＥＴベース領域を備えたコンデンサを形成するので、切替時にゲート電流は小さく保たれる。従って、切り替え時は、充電電流及び放電電流（「変位電流（displacement current）」）のみが必要とされる。絶縁ゲート電極（insulated-gate electrode）に伴う高い入力インピーダンスのために、ゲートには最小限の電流需要が設定され、ゲート駆動回路を容易に実現することができる。さらには、ＭＯＳＦＥＴにおける電流伝導は反転層チャネルを経由する多数キャリア輸送（majority carrier transport）を通じて生じるので、余分な少数キャリアの再結合及び蓄積に伴う遅延は存在しない。この結果、パワーＭＯＳＦＥＴのスイッチング速度の大きさのオーダを、バイポーラトランジスタ（bipolar transistor）よりも速くすることができる。バイポーラトランジスタとは異なり、パワーＭＯＳＦＥＴは「二次降状（second breakdown）」で知られる破壊的故障メカニズムに遭うことなく高い電流密度及び高電圧の印加に比較的に長時間耐えられるように設計することができる。パワーＭＯＳＦＥＴを容易に並列化することもできる。それは、ＭＯＳＦＥＴにわたる順電圧降下が、温度とともに増大して並列接続されたデバイス内に均等な電流分布を促進させるからである。
ＤＭＯＳＦＥＴ及びＵＭＯＳＦＥＴは、ＰＷＳ出版社から１９９５年に出版されたB. J. Baliga著の「Power Semiconductor Devices」（ISBN 0-534-94098-6）により詳細に記載されている。この教科書の開示内容を引用することにより本明細書の一部をなすものとする。この教科書の第７章ｐ．３２５−４２５にはパワーＭＯＳＦＥＴが記載されている。Ｎ＋ドレイン領域内に拡がるトレンチ・ゲート電極を有する蓄積型（accumulation）と反転型（inversion）と拡張トレンチ型（extended trench）のＦＥＴを含むシリコン・パワーＭＯＳＦＥＴの例も、１９９４年５月発行の電子デバイスに関するＩＥＥＥトランザクション（IEEE Transactions on Electron Devices）の第４１巻第５号に掲載されたT. Syau、P. VenkatramanとB. J. Baligaらの論文「Comparison of Ultralow Specific On-Resistance UMOSFET Structures: The ACCUFET, EXTFET, INVFET, and Convention UMOSFETs」に開示されている。Syau等によって記述されたように、１００−２５０μΩｃｍ2の範囲内にある固有オン抵抗（specific on-resistances）は、最大２５ボルトに対応することが可能なデバイスにおいて実験的に実証された。しかしながら、これらのデバイスの性能は、順耐圧（forward blocking voltage）がトレンチ底部にあるゲート酸化膜全体にわたってサポートされなければならないという事実によって制限されている。Lidowらに付与された米国特許第4,680,853号明細書では、オン抵抗を減らすために隣接するＰベース領域間に高くドープされたＮ＋領域１３０を利用する従来型パワーＭＯＳＦＥＴも開示している。例えば、Lidowらの特許明細書の図２２では、横方向密度が一定でゲート酸化膜下にあるチップ表面から始まってチップ体内に下方に拡がる比較的に高い濃度から比較的に低い濃度への勾配を有する高導電率領域１３０が開示されている。
前記Syauらの論文にある図１（ｄ）には、従来型ＵＭＯＳＦＥＴ構造が開示されている。阻止モード動作において、この従来型ＵＭＯＳＦＥＴは、高い最大耐圧能力を得るために比較的に低いレベルでドープされなければならないＮ型ドリフト層のいたる所でほとんどの順耐圧に対応するが、低いドーピングレベルはオン状態直列抵抗を一般に増大させる。これらの高い耐圧と低いオン状態抵抗との競合的な設計要件に基づいて、固有オン抵抗（Ｒon,sp）を最大耐圧（ＢＶ）と関係付けるパワーデバイスの基本的な性能指数（fundamental figure of merit）が得られている。前記したB.J.Bligaの教科書の３７３ページに説明されているように、Ｎ型シリコン・ドリフト領域の理想的な固有オン状態抵抗は、（数１）で与えられる。
Figure 0004198469
 従って、耐圧能力（blocking capability）が６０Ｖのデバイスでは、理想的な固有オン状態抵抗は１７０μΩｃｍ2である。しかしながら、チャネルからの追加的な抵抗のために、ＵＭＯＳＦＥＴの報告された固有オン状態抵抗は一般的にはずっと高い。例えば、固有オン状態抵抗７３０μΩｃｍ2を有するＵＭＯＳＦＥＴは、固体エレクトロニクス（Solid-State Electronics）の第３２巻第３号（１９８９年発行）のｐ．２４７−２５１に掲載されたChangの論文「Numerical and Experimental Comparison of 60V Vertical Double-Diffused MOSFETs and MOSFETs With A Trench-Gate Structure」に開示されている。しかしながら、このデバイスにおいては、高い順電圧を阻止するときにトレンチのボトムコーナ近くの高濃度の電気力線を補正するために、ドリフト領域において理想よりも低い均一なドーピング濃度を必要としている。米国特許第5,637,989号明細書と、米国特許第5,742,076号明細書と、１９９７年８月６日出願の米国特許出願公開第08/906,916号明細書も、縦方向の電流搬送能力を有するよく知られたパワー半導体デバイスを開示している。これらの特許明細書を引用することにより本明細書の一部をなすものとする。
特にBligaに付与された米国特許第5,637,898号明細書は傾斜的にドープされたＧＤ（graded-doped）ＵＭＯＳＦＥＴと一般に呼ばれる好ましいシリコン電界効果型トランジスタを開示している。この米国特許第5,637,898号明細書の図３に示されているように、集積型パワー半導体デバイスの電界効果型トランジスタの単位セル１００は、１μｍの幅「Ｗc」を有し、第１導電型の高くドープされた（例えばＮ＋）ドレイン層１１４と、線形的に傾斜したドーピング濃度をその中に有する第１導電型のドリフト領域１１２と、第２導電型（例えばＰ型）の比較的に薄いベース層１１６と第１導電型の高くドープされた（例えばＮ＋）ソース層１１８とを含む。１００μｍの層厚と（例えば１×１０19ｃｍ-3等の）１×１０16ｃｍ-3よりも大きなドーピング濃度を有するＮ型ドレイン層１１４上に４μｍの層厚を有するＮ型のin-situドープされた単結晶シリコン層をエピタキシャル成長させることによって、ドリフト層１１２を形成することができる。ドリフト層１１２は、ドレイン層１１４とのＮ＋／Ｎ接合部において最大濃度３×１０17ｃｍ-3を有し、そのＮ＋／Ｎ接合部から３μｍのところ（すなわち深さ１μｍ）で最小濃度１×１０16ｃｍ-3に達し、そこから均一濃度で上部面まで続く線形的に傾斜したドーピング濃度もその中に有する。ホウ素等のＰ型ドーパントを注入エネルギー１００ｋｅＶ及び注入量１×１０14ｃｍ-2でドリフト層１１２に注入することによって、ベース層１１６を形成することができる。そして、深さ０．５μｍまでドリフト層１１２内へとＰ型ドーパントを拡散することができる。注入エネルギー５０ｋｅＶ及び注入量１×１０15ｃｍ-2でヒ素等のＮ型ドーパントを注入することもできる。ドレイン層とドリフト層とベース層とソース層を含む複合型半導体基板を形成するために、Ｎ型ドーパント及びＰ型ドーパントを０．５μｍ及び１．０μｍまでそれぞれ同時に拡散することができる。
そして、第３の次元（図示せず）に拡がる一対の向かい合う（opposing）側壁１２０ａと底１２０ｂとを有する縞模様形状（stripe-shaped）のトレンチが、半導体基板内に形成される。１μｍの幅Ｗcを有する単位セル１００について、製造プロセスの最後にトレンチが好ましくは０．５μｍの幅「Ｗt」を有するように形成される。そして、ゲート絶縁領域（gate insulating region）１２４と導電性ゲート１２６（例えばポリシリコン（polysilicon））とから構成される絶縁ゲート電極（insulated gate electrode）が、トレンチ内に形成される。ゲート絶縁領域１２４のトレンチ底部１２０ｂとドリフト層１１２に隣接して拡がる部分は約２０００Åの厚み「Ｔ1」を有することができ、それにより、トレンチ底部において高い電界の発生が抑えられてトレンチ側壁１２０ａに沿って実質的に均一なポテンシャル勾配が実現される。ゲート絶縁領域１２４のベース層１１６とソース層１１８に対向して拡がる部分は約５００Åの厚み「Ｔ2」を有することができ、それにより、デバイスの閾値電圧が２ボルト〜３ボルトに維持される。ゲートバイアスが１５ボルトの単位セル１００のシミュレーションによって、６０ボルトの最大耐圧能力と、６０ＶパワーＵＭＯＳＦＥＴの理想的な固有オン抵抗１７０μΩｃｍ2の１／４よりも小さい４０μΩｃｍ2の固有オン抵抗（Ｒsp，on）とを有する縦形シリコン電界効果型トランジスタを実現できることが確認される。これらの優れた特性にもかかわらず、米国特許第5,637,898号明細書の図３のトランジスタは、全体的なゲート・ドレイン間容量（ＣGD）（gate-to-drain capacitance）が大きすぎる場合には比較的に低い高周波性能指数（ＨＦＯＭ（high-frequency figure-of-merit））に悩まされることがある。ＭＯＳＦＥＴの不適切なエッジ終端処理によって最大耐圧の実現が妨げられることもある。傾斜型ドリフト領域（graded drift regions）とトレンチベースのソース電極（trench-based source electrodes）とを有する追加的なＵＭＯＳＦＥＴも、Baligaの米国特許第5,998,833号明細書も記載されている。この明細書の開示内容を引用することにより本明細書の一部をなすものとする。
電力増幅用途（例えばオーディオまたは無線）にもパワーＭＯＳＦＥＴを使用することができる。これらの用途では、符号歪み（signal distortion）を最小化するために伝達特性（例えばｌd対Ｖg）の線形性が非常に重要になる。これらの電力増幅用途に使用される市販のデバイスは、一般的にＬＤＭＯＳ及びガリウムヒ素ＭＥＳＦＥＴである。しかしながら以下説明されるように、ＬＤＭＯＳトランジスタを含むパワーＭＯＳＦＥＴは、符号歪みをもたらす可能性のある非線形特性を有する場合がある。パワーＭＯＳＦＥＴにおける電流飽和の物理は、M. Szeの教科書「Physics of Semiconductor Devices」（１９８１年発行）の８．２．２項ｐ．４３８−４５１に記述されている。この教科書に記述されているように、ＭＯＳＦＥＴは一般的に２つのモードの中の１つのモードで動作する。（ゲート電圧と比べて）低いドレイン電圧では、ｌdとＶdの関係が実質的に線形的な線形モードでＭＯＳＦＥＴが動作する。ここで、トランスコンダクタンス（transconductance）ｇmは（数２）のようにＶgと独立でもある。
Figure 0004198469
 ここで、ＺとＬはそれぞれチャネル幅とチャネル長で、ｕnsはチャネル移動度である。Ｃoxはゲート酸化膜の固有容量で、Ｖdはドレイン電圧である。しかしながら、ドレイン電圧が増大してゲート電圧（Ｖg）と肩を並べるくらいになると、ＭＯＳＦＥＴはチャネルピンチオフ（channel pinch-off）の結果として飽和モードで動作する。これが起きるときのトランスコンダクタンスの表式は（数３）のようになる。
Figure 0004198469
 Ｖgはゲート電圧を表し、ＶthはＭＯＳＦＥＴの閾値電圧を表す。従って、（数３）からわかるように、飽和動作時では、トランスコンダクタンスはゲートバイアスの増大に伴って増大する。このことがドレイン電流（出力側）とゲート電圧（入力側）との間の関係を非線形にする。それは、ドレイン電流がゲート電圧の自乗で増大するからである。この非線形性は、電力増幅において符号歪みをもたらす可能性がある。加えて、チャネルに沿った電圧降下がゲート電圧以下であり続けながら約１×１０4Ｖ／ｃｍより大きな垂直電界を生み出すのに十分なほど大きくなると、チャネル内の電子はキャリア速度の飽和のために微分移動度（differential mobility）が減少した状態で移動する。
以上の説明から、パワースイッチング及び電力増幅の用途のためのパワーＭＯＳＦＥＴを開発する試みにもかかわらず、高電圧に対応し、高電圧に対応するときに線形性の高い伝達特性を含む改善された電気的特性を有することができるパワーＭＯＳＦＥＴを開発する必要性が継続して存在する。
そこで本発明が提供する縦形パワーデバイス（vertical power devices）は、順オン状態及び逆降伏電圧特性を向上させるために後退的にドープされた遷移領域（retrograded-doped transition regions）を利用する。この遷移領域に隣接して拡がり順オン状態導通（forward on-state conduction）モードと逆阻止（reverse blocking）モードとの両方のモードの動作時にその遷移領域の空乏化に寄与する高くドープされた遮蔽領域（shielding regions）も与えられる場合がある。
本発明の第１の態様に基づく（例えばＭＯＳＦＥＴ等の）縦形パワーデバイスは、第１及び第２のトレンチとこの第１及び第２のトレンチによってそれらの間に画定されるメサ（mesa）内に拡がる（例えばＮ型等の）第１導電型のドリフト領域を含む半導体基板を含む。このドリフト領域は、好ましくは不均一にドープされ、前記第１及び第２のトレンチがその中に形成された半導体基板の上面から後退したドーピング分布（retrograded doping profile）を有することができる。特に、この半導体基板は、第１導電型の高くドープされたドレイン領域と、このドレイン領域と半導体基板上面との間に拡がるドリフト領域とを含む。ドリフト領域内におけるドーピング分布は、ドレイン領域との非整流接合部（nonrectifying junction）から半導体基板上面まで単調減少するものであってもよく、ドリフト領域の上部を、比較的に低い濃度（例えば１×１０16ｃｍ-3）で均一にドープすることができる。第１及び第２のトレンチ内には、第１及び第２の絶縁電極（insulated electrode）が設けられていてもよい。これらの第１及び第２の絶縁電極は、三端子デバイス（three-terminal device）におけるトレンチベースのソース電極を構成する場合がある。
メサ内には、（例えばＰ型等の）第２導電型の第１及び第２の導電型のベース領域も設けられる。これらのベース領域は、それぞれ、好ましくは第１及び第２のトレンチの側壁に隣接して拡がる。第１導電型の高くドープされた第１及び第２のソース領域もそれぞれ第１及び第２のベース領域内に設けられる。メサ上に拡がる絶縁ゲート電極が設けられる。この絶縁ゲート電極は、半導体基板上面が好ましくはこの絶縁ゲート電極と第１及び第２のベース領域との間に境界面を定めるようにパターン形成される。反転層チャネル（inversion-layer channels）は、絶縁ゲート電極に十分な大きさのゲートバイアスを印可することによって順オン状態導通時に第１及び第２のベース領域内に形成される。
メサ内には第１導電型の遷移領域も設けられる。この遷移領域は、好ましくは第１及び第２のベース領域の間に拡がり、絶縁ゲート電極との境界面まで拡がる。この遷移領域は、ドリフト領域と非整流接合を形成し、半導体基板上面から縦方向に後退した第１導電型ドーピング分布を有する。このドーピング分布は、半導体基板上面から第１の深さのところにドーピング濃度のピークを有する。この第１の深さは、半導体基板上面から０．２〜０．５ミクロンまでの範囲内にあってもよい。第１の深さと半導体基板上面との間において、ドーピング分布は、好ましくは半導体基板上面への方向に単調減少する。この単調減少分布の傾斜部分の勾配の大きさは、好ましくは３×１０21ｃｍ-4よりも大きい。第１の深さのところに「埋込（buried）」ピークを確立するために、それぞれの注入量及び注入エネルギーでの単一注入工程、またはそれぞれの注入量と異なる注入エネルギーでの多重注入工程（multiple implant steps）を実行することができる。遷移領域内におけるピークのドーパント濃度は、好ましくは半導体基板上面における遷移領域ドーパント濃度の少なくとも約２倍よりも大きい。さらに好ましくは、遷移領域内におけるピークのドーパント濃度は、半導体基板上面における遷移領域ドーパント濃度の約１０倍より大きい。
この第１の態様におけるパワーデバイスの好ましい特徴によれば、遷移領域内における（第１の深さでの）ピークの第１導電型ドーパント濃度と第１の深さにおける遷移領域の幅との積の値は、約１×１０12ｃｍ-2と約７×１０12ｃｍ-2との間の範囲内にあるが、より好ましくは約３．５×１０12ｃｍ-2と約６．５×１０12ｃｍ-2との間の範囲内にある。集積多重セル型デバイス（integrated multi-celled device）の単位セルの設計に応じて、遷移領域内におけるピークの第１導電型ドーパント濃度と、遷移領域及びドリフト領域の間の非整流接合部の幅との積の値は、約１×１０12ｃｍ-2と約７×１０12ｃｍ-2との間の範囲内にある。遷移領域内におけるピークの第１導電型ドーパント濃度と、第１の深さにおける遷移領域の幅とメサの幅との積の値を、２×１０15ｃｍ-1未満のレベルに設定することもできる。ドリフト領域であるメサにおいて十分な電荷結合を実現するには、ドリフト領域であるメサの幅と、ドリフト領域であるメサの遷移領域下に拡がる部分における第１導電型電荷の量との積の値は、好ましくは２×１０9ｃｍ-1と２×１０10ｃｍ-1との間の範囲内にある。
第１の態様の更なる特徴によれば、メサ内において遷移領域の向かい合う側面上に拡がる第２導電型の高くドープされた遮蔽領域（shielding regions）を設けることによって、向上した順オン状態（forward on-state）及び逆阻止（reverse blocking）特性を実現することができる。特に、第１ベース領域とドリフト領域との間に拡がり、第１ベース領域よりも高くドープされた第２導電型の第１遮蔽領域が設けられる。同様に、第２ベース領域とドリフト領域との間に拡がり、第２ベース領域よりも高くドープされた第２導電型の第２遮蔽領域が設けられる。順オン状態及び逆阻止モードの両モードの動作時に空乏化を実現するために、第１及び第２の遮蔽領域は、遷移領域とそれぞれのＰ−Ｎ整流接合（P-N rectifying junctions）を形成する。遷移領域内におけるピークの第１導電型ドーパント濃度と、第１及び第２の遮蔽領域の間の幅との積の値が、１×１０12ｃｍ-2と７×１０12ｃｍ-2との間の範囲内にあるようにすることによって、高い降伏電圧能力（breakdown voltage capability）を実現することもできる。
本発明の第２の態様に基づく集積型縦形パワーデバイスは、好ましくは、順オン状態電流を与える能動単位セル（active unit cells）と、順オン状態導通時に能動単位セルから熱を逃がして同等の最大逆阻止電圧に対応するダミーのセル（dummy cells）から構成される。この第２の態様によれば、各集積型単位セルは、１つの能動単位セル及び１つ以上のダミーの単位セルから構成される。第１及び第２のトレンチに加えて、半導体基板内に第３トレンチを設けることもできる。第１及び第２のトレンチは能動単位セルがその中に設けられる能動メサ（active mesa）を画定し、第２及び第３のトレンチは、これらのトレンチ間にダミーの単位セルがその中に設けられるダミーのメサを画定する。第２導電型のダミーのベース領域は、ダミーのメサ内に好ましくはダミーの遮蔽領域と一緒に設けられる。ダミーのベース領域及びダミーの遮蔽領域は、好ましくはダミーのメサを縦断して拡がり、能動単位セル内の第１及び第２のソース領域に電気的に接続することができる。１つ以上のダミーの単位セルが設けられる場合には、均一な逆耐圧特性は、能動単位セルがその中に設けられるメサの幅を各々のダミーの単位セルが設けられるそれぞれのダミーのメサの幅に等しくすることによって実現できる。代わりに、第３のダミーのベース領域に代えて、フィールドプレート絶縁層（field plate insulating layer）をダミーのメサの上面に設け、第３絶縁電極を第３トレンチ内に設けることができる。フィールドプレート絶縁層上に拡がり、トレンチ内にある第１、第２及び第３の絶縁電極に、ソース電極を電気的に接続することができる。フィールドプレート絶縁層がダミーのベース領域を使用する代わりにダミーのメサ上に設けられる場合には、第１及び第２のトレンチの間隔は最大逆耐圧に対応するために第２及び第３のトレンチの間隔と必ずしも等しくなっている必要はない。
本発明は、縦形パワーデバイスの製造方法も提供する。これらの製造方法は、好ましくは、その基板の一表面に隣接して拡がる第１導電型のドリフト領域をその中に有する半導体基板のその表面に第１導電型の遷移領域用ドーパントを第１注入量及び第１エネルギー量で注入する工程を含む。そして、絶縁ゲート電極を前記基板表面上に形成することができる。この絶縁ゲート電極は、好ましくは、その電極が注入された遷移領域用ドーパントと対向して拡がるようにパターン形成される。そして、第２導電型の遮蔽領域用ドーパントが第２注入量と第２エネルギー量で前記基板表面に注入される。好ましくは、ゲート電極を注入マスク（implant mask）として使用してゲート電極と自動整合（self-align、自動整列、位置合わせ）するように、この注入工程を実行する。ゲート電極を注入マスクとして使用して、第２導電型のベース領域用ドーパントも、第３注入量及び第３エネルギー量で前記基板表面に注入される。この結果、ベース領域用ドーパントと遮蔽領域用ドーパントとが互いに自動整合的になる。
そして、注入された遷移領域用ドーパントと遮蔽領域用ドーパントとベース領域用ドーパントとを半導体基板内に押し込んで（drive）、遷移領域と、遷移領域の対立する側面上の第１及び第２の遮蔽領域と、遷移領域の対立する側面上の第１及び第２のベース領域とを画定するために熱処理工程（thermal treatment step）が実行される。遷移領域は、ドリフト領域内に拡がり、前記基板表面から縦方向に後退した第１導電型ドーピング分布を有する。この後退した分布は、基板表面から十分下に埋め込まれたピークのドーパント濃度を設定することにより実現される。第１及び第２の遮蔽領域は遷移領域とそれぞれのＰ−Ｎ整流接合を形成し、第１及び第２のベース領域もこの遷移領域とそれぞれのＰ−Ｎ整流接合を形成する。ベース領域及び遮蔽領域に関連する注入量及び注入エネルギーは、遮蔽領域がベース領域と比較してより高くドープされて基板表面内により深く拡がるように選択される。
この態様の好ましい態様によれば、第１注入量と第１エネルギー量と熱処理工程の所要時間とは、遷移領域内におけるピークの第１導電型ドーパント濃度と、第１及び第２の遮蔽領域の間で測定されたときの遷移領域の幅との積の値が１×１０12ｃｍ-2と７×１０12ｃｍ-2との間の範囲内にあるのに十分な大きさである。第１及び第２の注入エネルギー量もそれぞれ、遮蔽領域内におけるピークの第２導電型ドーパント濃度の前記基板表面から測った深さが遷移領域内におけるピークの第１導電型ドーパント濃度の前記基板表面から測った深さの１０％以内に入るように設定される。
好ましくは、遮蔽領域用ドーパントの注入工程に先立って、半導体基板内にトレンチを形成する工程と、このトレンチをトレンチ絶縁層（trench insulating layers）で内張りする（lining）工程とが実行される。トレンチ絶縁層上には導電性領域も形成される。これらのトレンチに関係する工程を、遷移領域用ドーパントの注入工程に先立って実行することができる。この場合には、遷移領域用ドーパントは、好ましくは、トレンチ内の導電性領域内とトレンチによって画定されるメサ内とに注入される。この態様のさらに好ましい態様によれば、ソースコンタクト（source contact）の立体配置（configuration）を改善することによって、パワーデバイス内の最大オン状態電流密度を増大させる工程も実行される。特に、トレンチ絶縁層をエッチバック（etch back）してソース領域とベース領域と遮蔽領域とを露出させて、導電性領域とオーミック接触するとともに各トレンチの側壁のところでソース領域とベース領域と遮蔽領域にも接触するように形成することによって、トレンチの側壁上にソースコンタクトが形成される。
本発明の更なる態様に基づく縦形ＭＯＳＦＥＴは、第１導電型のドリフト領域をその中に有する半導体基板と、その半導体基板の第１表面上に拡がる絶縁ゲート電極とを含む。半導体基板内に拡がる第２導電型の第１ベース遮蔽領域も設けられる。この第１ベース遮蔽領域は、絶縁ゲート電極の第１の端部から第１の横方向の拡がりを有する。第２導電型の第１ベース領域も半導体基板内に設けられる。第１ベース領域は、第１ベース遮蔽領域と第１表面との間に拡がる。第１ベース領域は絶縁ゲート電極の第１端部から第２の横方向の拡がりを有するが、この第２の横方向の拡がりは第１の横方向の拡がり未満である。第１ベース領域内に拡がりこの第１ベース領域とＰ−Ｎ整流接合を形成する第１導電型の第１ソース領域もこのパワーデバイスは含む。半導体基板の第１表面の絶縁ゲート電極に対向して拡がる部分とドリフト領域との間に拡がる第１導電型の遷移領域も設けられる。遷移領域は、第１ベース領域及び第１ベース遮蔽領域と整流接合を形成する。遷移領域の上部は、縦方向に後退した第１導電型ドーピング分布を有する。この縦方向に後退した第１導電型ドーピング分布は、半導体基板の第１表面から第１の深さのところにピークを持つ。
第２ベース領域と第２ベース遮蔽領域とを半導体基板内に設けることができる。特に、第１及び第２のベース領域は、絶縁ゲート電極の第１及び第２の対立する端部と自動整合し、遷移領域の半導体基板の第１表面に隣接して拡がる上部の対立する側面とそれぞれのＰ−Ｎ接合を形成することができる。第１及び第２のベース遮蔽領域は、第１及び第２のベース領域よりも高くドープされ、半導体基板内において互いに向かって横方向に拡がって、それにより半導体基板の第１表面から第２の深さのところで当該遷移領域の上部を最小幅に制限する。この第２の深さは、好ましくは約０．２５ミクロンよりも大きい。遷移領域内におけるピークの第１導電型ドーパント濃度と第１の深さにおける遷移領域の幅との積の値は、約１×１０12ｃｍ-2と約７×１０12ｃｍ-2との間の範囲内にあるが、より好ましくは約３．５×１０12ｃｍ-2と約６．５×１０12ｃｍ-2との間の範囲内にある。
これらのＭＯＳＦＥＴを製造する方法は、その基板内に第１導電型のドリフト領域と、このドリフト領域とその基板の第１表面との間に拡がる第１導電型の遷移領域とを有する半導体基板を形成する工程を含む。そして、ゲート電極が半導体基板の第１表面上に形成される。ゲート電極が形成された後、ゲート電極を注入マスクとして使用して、第２導電型のベース遮蔽領域用ドーパントが比較的に高い注入量及び高い注入エネルギー量で遷移領域の上部に注入される。注入されたベース遮蔽領域用ドーパントのピーク濃度は埋め込まれたベース遮蔽領域がここに記載された特性を有して形成されうるように基板の第１表面から十分に空間的に隔てられる。そして、遷移領域内への縦方向でありゲート電極下の横方向へとベース遮蔽領域用ドーパントを部分的に押し込む（drive）ために、半導体基板がアニールされる。このアニール工程の結果、第１及び第２の中間的な遮蔽領域が画定される。そして、第２導電型のベース領域用ドーパントが比較的に低い注入量及び低い注入エネルギー量でこの中間的な遮蔽領域の上部に注入される。この注入工程の間、ゲート電極が再び注入マスクとして使用され自動整合性（self-aligned feature、自動整列、位置決め）が実現される。そして、更なるアニール工程を実行して、半導体基板内の縦方向であり第１表面に沿ってゲート電極下の横方向へとベース領域用ドーパントを押し込み、それによって第１及び第２のベース領域が画定される。このアニール工程の間、半導体基板内の横方向と縦方向とに実質的にいっぱいの最終的な深さまでベース遮蔽領域用ドーパントが押し込まれる。初期の注入工程と多重的なアニール工程とに基づいて、注入されたベース遮蔽領域用ドーパントのもともとのピーク濃度に達する深さに対応する深さにおいて遷移領域上部を最小幅に制限する第１及び第２のベース遮蔽領域が画定される。そして、第１及び第２のソース領域がそれぞれ第１及び第２のベース領域内に形成される。
以下、本発明の好ましい実施の態様を添付図面を参照しながら詳細に説明する。しかしながら、本発明を異なった態様で実施することができ、以下説明される実施態様に限定されるものとして解釈すべきではない。むしろ、以下説明されるこれらの実施態様は、本開示が詳細で完全なものとなり、本発明の技術的思想及び技術的範囲を当業者に十分に明示することを意図して与えられる。添付図面は、層や領域の厚みは細部がよくわかるように誇張して描かれている。また、層が別の層または基板の「上に」あるというときは、その層はその別の層または基板の直接上に存在することがあり得るが、あるいは介在層が存在する場合もある。さらには、「第１導電型」と「第２導電型」という用語は、Ｎ型またはＰ型等の正反対の導電型を指すものであるが、ここに記述説明される各態様の相補的な態様（つまり、導電型を逆転させた態様）も同様に存在する。なお、添付図面において、同一または類似の要素には同一または類似の符号が付されている。
図１に、半導体基板内に並ぶ複数の能動的な縦形パワーデバイス単位セルを含む本発明の第１の実施態様における集積型縦形パワーデバイスを示す。図示されているように、このパワーデバイス１０は、（Ｎ＋として示された）第１導電型の高くドープされたドレイン領域１００と、このドレイン領域１００と非整流接合を形成する第１導電型のドリフト領域１０２とを含む。ドレイン電極１３６もドレイン領域１００とオーミック接触するよう設けられている。ドレイン領域１００は、約１０ミクロンと約５００ミクロンとの間の範囲内にある層厚を有する場合がある。ドリフト領域は、好ましくは不均一にドープされる。特に、ドリフト領域１０２は、前記非整流接合部からドリフト領域１０２の第１表面１０２ａへの方向において単調減少する傾斜したドーピング分布（graded doping profile）を好ましくは有する。この傾斜ドーピング分布は、約１×１０17ｃｍ-3と約２．５×１０17ｃｍ-3との間の範囲内にある好ましい最大ドリフト領域ドーパント濃度から或る最小ドーパント濃度まで減少する線形的に傾斜したドーピング分布でありうる。従って、ドレイン領域１００が１×１０19ｃｍ-3以上の濃度でドープされる場合には、非整流接合は急峻な（abrupt）非整流接合となる。ドリフト領域１０２の上部に約１×１０16ｃｍ-3の濃度で均一にドープすることができるが、ドリフト領域１０２の均一にドープされた上部は、約０．５μｍと約１．０μｍとの間の範囲内にある層厚を有する場合がある。
複数のトレンチ１０４をドリフト領域１０２上に形成することができる。トレンチが設けられる場合には、トレンチ１０４は、好ましくは平行な縞模様形状トレンチとしてドリフト領域１０２内において並んで形成されるが、（例えば、弓形、蛇行形、リングや六角形を含む多角形等の）別のトレンチ形状を使用することもできる。ここで説明されるように、領域は、横断面で見た場合には別個の領域として画定される。各ペアのトレンチは、図示されているように好ましくはその間にメサ形ドリフト領域１０２ｂを画定する。トレンチ１０４の側壁と底の上には電気絶縁層１０６も設けられる。この「トレンチ」絶縁層１０６は約３０００Åの層厚を有することがあるが、その層厚は特にパワーデバイス１０の定格（rating）に依存することがある。二酸化シリコンまたは他の従来型誘電性素材から電気絶縁層１０６を構成することができる。各々のトレンチ１０４は、好ましくは、それぞれの電気絶縁層１０６によってドリフト領域１０２から電気的に絶縁された導電性領域１１０で満たされる。導電性領域１１０は、ソース電極１３８によって一緒に電気的に結合されたトレンチベースの電極（trench-based electrodes）を構成することができる。このソースコンタクト／電極１３８は、図示されているようにドリフト領域１０２ａの第１表面１０２ａ上に拡がる場合がある。
ドリフト領域メサ１０２ｂの均一にドープされた上部は、好ましくは第１導電型のそれぞれの遷移領域１３０を構成する。遷移領域１３０は、ドリフト領域１０２と非整流接合を形成し、層厚に応じて、ドリフト領域１０２の均一にドープされた上部またはドリフト領域１０２の傾斜的にドープされた部分と非整流接合を形成する。例えば、ドリフト領域１０２の均一にドープされた上部は第１表面から約１．０μｍの厚みを有する場合があるが、遷移領域１３０はその第１表面１０２ａから約０．７μｍの厚みを有する場合がある。さらには、本発明の好ましい特徴によれば、各遷移領域１３０は、第１表面１０２ａから縦方向に後退した第１導電型ドーピング分布をその中に有する。特に、遷移領域内における第１の深さのところでのピークの第１導電型ドーパント濃度は後退した第１導電型ドーピング分布の第１表面１０２ａにおける値より少なくとも２倍大きい。さらに好ましくは、遷移領域内における第１の深さのところでのピークの第１導電型ドーパント濃度は、第１導電型ドーパント濃度の第１表面における値より少なくとも約１０倍大きい。別の好ましい特徴によれば、後退した第１導電型ドーピング分布の少なくとも一部分の勾配は、約３×１０21ｃｍ-4よりも大きい。遷移領域１３０におけるドーピング分布は、そのピークから遷移領域１３０とドリフト領域１０２との間の非整流接合への下向き方向に高濃度から低濃度への傾斜分布も含む。望ましいドーピング分布は、高い注入エネルギー及び注入量での単一の遷移領域注入工程または多重的な注入工程を実行することによって達成できる。例えば、図８Ａに示されているように、約０．１ミクロンの特性拡散長を有するドーパントを使用して３度の注入工程をそれぞれの注入エネルギー（及び同一または類似の注入量）で実行し、約０．１５ミクロンと約０．３ミクロンと約０．４５ミクロンとの第１、第２及び第３の注入深度を実現することによって、遷移領域内における比較的に幅の広いピークのドーピング分布が達成できる。
ゲート電極１１８は、図示されているように第１表面上１０２ａに設けられる。これらのゲート電極１１８は、縞模様形状であってもよく、トレンチベースの電極１１０と並行して拡がっていてもよい。図示されているように、ゲート電極１１８は、好ましくは、（例えばＭＯＳゲート電極等の）絶縁ゲート電極を構成する。このゲート電極１１８は、トレンチベースの電極１１０の縦方向に直交する縦方向に拡がっていてもよい。ここで、ゲート電極の縦方向というのは、図示された領域１３０、１３３、１２６、１２８がトレンチ１０４の側壁に対して９０°回転された状態のときのことをいう。縦形パワーデバイス１０は、ドリフト領域メサ１０２ｂ内において空間的に隔たった位置に形成された第２導電型の高くドープされた（Ｐ＋）遮蔽領域１２８も含みうる。これらの遮蔽領域１２８は、好ましくはゲート電極１１８と自動整合している。各々の遮蔽領域１２８は、好ましくは遷移領域１３０のそれぞれの側面及びそれぞれのドリフト領域メサ１０２ｂ（または遷移領域１３０の下端部）とＰ−Ｎ整流接合を形成する。本発明の好ましい特徴によれば、各遮蔽領域１２８内のピークの第２導電型ドーパント濃度は、それぞれの遷移領域１３０内におけるピークの第１導電型ドーパント濃度と（第１表面１０２ａから）ほぼ同じ深さのところに形成される。（Ｐ型として図示された）第２導電型のベース領域１２６も、それぞれのドリフト領域メサ１０２ｂ内に形成される。各ベース領域１２６は、好ましくはそれぞれのゲート電極１１８と自動整合する。（Ｎ＋型として図示された）第１導電型の高くドープされたソース領域１３３も、図示されているように、それぞれのベース領域１２６内に形成される。ソース領域１３３と遷移領域１３０のそれぞれのエッジとの間の、第１表面１０２ａに沿った間隔は、当該パワーデバイス１０のチャネル長を定める。これらのソース領域１３３は、ソース電極１３８とオーミック接触する。外周にあるドリフト領域拡張部１０２ｃ上にソース電極１３８を拡張して、このソース電極１３８を外周にあるドリフト領域拡張部１０２ｃからフィールドプレート絶縁領域１２５によって電気的に絶縁させることによって、エッジ終端部（edge termination）を設けることもできる。
各ドリフト領域メサ１０２ｂ内部における（ｉ）空間的に隔てられた遮蔽領域１２８と、（ｉｉ）遮蔽領域１２８間に拡がり縦方向に後退したドーピング分布を有する好ましい遷移領域１３０との組み合わせによって、多重セル構造のパワーデバイス内にある各能動単位セルの耐圧特性を向上させることができる。特に、遮蔽領域１２８は、パワーデバイス１０が逆電圧を阻止（block）しているときにＰベース・リーチスルー効果（P-base reach-through effects）を十分に抑えて、ベース領域１２６の代わりに逆電流が遮蔽領域１２８を流れるようにすることによって、それぞれのベース領域１２６を「遮蔽（shield）」する働きをすることができる。Ｐベース・リーチスルーのこの抑制によって、デバイス１０のチャネル長を減少させることができるようになる。さらに、パワーデバイス１０が最大逆電圧を阻止しておりドリフト領域メサ１０２ｂがその逆電圧に対応しているときに、遷移領域１３０における好ましい後退したドーピング分布によって、遷移領域１３０の完全または十分な空乏化ができるようになる。
遷移領域１３０の十分な空乏化は、順オン状態導通時にも起きることがある。特に、順方向動作時の十分な空乏化は、好ましくは、チャネル内における（遷移領域１３０に隣接する端部における）電圧が絶縁ゲート電極１１８上のゲート電圧に等しくなる前に起こる。ここで使用されているように、遷移領域が「十分に空乏化」されるという表現は、遷移領域１３０を通って縦方向に伸びる順オン状態電流路のＪＦＥＴ型ピンチオフをもたらすのに少なくとも十分に遷移領域が空乏化されることを意味していると解釈されるべきである。十分な空乏化を達成するため、（例えばＰ＋等の）第２導電型の比較的に高くドープされた遮蔽領域１２８が遷移領域１３０に極めて接近してその遷移領域１３０の向かい合う側面上に設けられる。チャネル内における電圧が順オン状態導通時に増大するにしたがって、遷移領域１３０はＪＦＥＴ型ピンチオフが遷移領域１３０内で起きるまでより空乏化された状態になる。遷移領域１３０内におけるこのＪＦＥＴ型ピンチオフは、チャネルのドレイン側における電圧（Ｖcd）がゲート電圧に等しくなる前（すなわちＶcd≦Ｖgs）に起きるように設計される。例えば、ＭＯＳＦＥＴが０．１≦Ｖcd≦０．５ボルトでＶgs＝４．０ボルトの場合には、遷移領域１３０が十分に空乏化された状態になるように設計される。この好ましい遷移領域１３０を使用することによってパワーデバイス１０内の電界効果型トランジスタのチャネルは線形動作モードで動作することができるが、それと同時にトランジスタのドレイン領域は速度飽和動作モードで動作する。類似の動作モードを示す他のパワーデバイスは本願の譲受人に譲渡された２０００年６月２３日出願の米国特許出願公開第09/602,414号明細書「MOSFET Devices Having Linear Transfer Characteristics When Operating in Velocity Saturation Mode and Methods of Forming and Operating Same」に記述されている。この明細書の開示内容を引用することにより本明細書の一部をなすものとする。
図１のパワーデバイスのシミュレーションも、トレンチの深さを４．７ミクロン、トレンチの幅を１．１ミクロン、メサの幅を１．９ミクロンとして実行された。側壁酸化膜の厚みとして３０００Åが使用された。ドリフト領域は６ミクロンの層厚を有し、ドリフト領域の均一にドープされた上部は０．５ミクロンの厚みを有している。遷移領域の均一にドープされた上部の第１導電型ドーパント濃度は、１×１０16ｃｍ-3に設定される。またドレイン領域は、リンのドーピング濃度５×１０19ｃｍ-3を有している。ゲート酸化膜の厚みは２５０Åに設定され、全体的なゲート長（メサを横断する）には０．９ミクロンが使用された。遮蔽領域とベース領域とソース領域との幅は０．６５ミクロンと０．６５ミクロンと０．４５ミクロンがそれぞれ用いられ、チャネル長は０．２ミクロンである。（遷移領域内におけるピーク濃度の深さにおける）遷移領域の幅は、０．６ミクロンに設定された。ソース領域と、ベース領域と、遮蔽領域と、遷移領域と、ピークのドーパント濃度との深さを、次の表１と図８Ａ〜図８Ｂとから得ることができる。ピーク濃度Ｎd及びピーク濃度Ｎaは、ピークのドナー濃度及びアクセプタ濃度である。
Figure 0004198469
以上の特性に基づいて、遷移領域内におけるピークのドーパント濃度（ＰｅａｋTR）と遷移領域の幅（ＷTR）を変動させて、以下のシミュレートされた降伏電圧が得られた。アバント！社（Avant!(TM) Corporation）が頒布するＭｅｄｉｃｉTMシミュレーションソフトウェアをこのデバイス・シミュレーションを実行するために使用している。
Figure 0004198469
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本発明者によって次のことが決められ、図２及び図３のシミュレーション結果が示された。遷移領域内における（第１の深さにおける）ピークの第１導電型ドーパント濃度と第１の深さにおける遷移領域の幅との積の値が約１×１０12ｃｍ-2と約７×１０12ｃｍ-2との間、好ましくは約３．５×１０12ｃｍ-2と約６．５×１０12ｃｍ-2との間の範囲内に入るように設定することによって、高い降伏電圧（breakdown voltage）を有するパワーデバイスを提供することができる。このより狭いより好ましい範囲の結果、パワーデバイスは、高い降伏電圧と優れたオン状態抵抗（on-state resistance）の特性とを有することができる。集積多重セル型パワーデバイス内の単位セルのデザインに応じて、遷移領域内におけるピークの第１導電型ドーパント濃度と、遷移領域とドリフト領域との間の非整流接合部の幅との積の値も、約１×１０12ｃｍ-2と約７×１０12ｃｍ-2との間でありうる。また遷移領域内におけるピークの第１導電型ドーパント濃度と第１の深さにおける遷移領域の幅とメサの幅との積の値を約２×１０15ｃｍ-1未満のレベルに設定することもできる。ドリフト領域メサにおける十分な電荷結合を実現するために、ドリフト領域メサの幅とメサの遷移領域下に拡がる部分における第１導電型電荷の量との積の値は、好ましくは約２×１０9ｃｍ-1と約２×１０10ｃｍ-1との間の範囲内にある。
図２〜図７には、本発明のパワーデバイスの追加の実施態様を示すが、その中には図２の多重セル型パワーデバイス２０が含まれる。パワーデバイス２０は、図１のパワーデバイスに類似しているが、ソース電極１３８とドリフト領域拡張部１０２ｃとの間に拡がるショットキー整流コンタクト（Schottky rectifying contacts）によって逆平行ダイオード（antiparallel diodes）が設けられる。図３のパワーデバイス３０も図２のパワーデバイス２０に類似しているが、複数のダミーの単位セルがダミーのドリフト領域メサ１０２ｄ内に設けられている。（Ｐ＋で示された）ダミーの遮蔽領域と（Ｐで示された）ダミーのベース領域も、ダミーのドリフト領域メサ１０２ｄ内に設けられている。図示されているように、ダミーのベース領域は、ソース電極１３８と電気的に接触する。これらのダミーのベース領域及びダミーの遮蔽領域は、能動単位セル内のベース領域及び遮蔽領域と同時に形成される。多重セル型パワーデバイスの熱定格に応じて、各能動単位セルからの放熱を促進するために、１つ以上のダミーの単位セルを設けることができる。
図４の多重セル型パワーデバイス４０は、図３のパワーデバイス３０に類似しているが、（順オン状態伝達に寄与しないが、好ましくは等しい逆降伏電圧に対応する場合がある）ダミーのドリフト領域メサ１０２ｄは、フィールドプレート絶縁層１２５（field plate insulating layer）を介してソース電極１３８と静電結合（capacitively couple）する。図３における能動単位セルのドリフト領域メサ１０２ｂの幅に等しくあるべきダミーのドリフト領域メサ１０２ｄの幅とは対照的に、図４におけるダミーのドリフト領域メサ１０２ｄの幅は等しくなっている必要はない。図５のパワーデバイス５０も図２のパワーデバイス２０に類似しているが、ソース電極１３８と能動単位セル内にあるソース領域及びベース領域及び遮蔽領域との間の直接的な側壁接触（direct sidewall contact）を可能とするために、トレンチの側壁上に電気絶縁層１０６が凹所に設けられている。このような直接的な側壁接触を設けることにより、ソース領域がベース領域との直接接触を実現するために第３の次元（図示せず）において周期的に割り込まれる必要性を少なくする、または好ましくは無くして、パワーデバイス５０の作用面積（active area）を増大させる。
図６のパワーデバイス６０は、ベース領域１２６ａ及び遮蔽領域１２８ａがその中央に位置する比較的に幅広の能動ドリフト領域メサ１０２ｂを有する。遷移領域１３０ａは、図１〜図５のパワーデバイス１０−５０内部の遷移領域の既に述べた特性と同じ特性を有する場合がある。図７のパワーデバイス７０も図６のパワーデバイス６０に類似しているが、図６の中央に位置するベース領域１２６ａ及び遮蔽領域１２８ａは中央に位置するトレンチ１０４によって分離されている。図１０のパワーデバイス１０’は図１のパワーデバイス１０に類似しているが、各能動メサ１０２ｂ上の絶縁ゲート電極１１８は一対のより短い絶縁ゲート電極１１８ａ及び１１８ｂに置き換えられている。２．６ミクロンの幅を有するメサについて、ゲート電極１１８ａ及び１１８ｂは、例えば０．３ミクロンの長さを有する場合がある。遷移領域１３０の幅全体に対向して拡がる単一の連続したゲート電極の代わりに一対のより短いゲート電極を使用することにより、パワーデバイス１０’のゲート・ドレイン間容量Ｃgdを減らして高周波電力利得を増大させることができる。ソース電極１３８も、図１０に示されているように、ゲート電極１１８ａと１１８ｂの間の空間内に拡がる。ソース電極１３８のゲート電極１１８ａと１１８ｂの間の空間内に拡がる部分は、約０．２ミクロンの長さを有する。ソース電極１３８と遷移領域１３０との間を直に拡がる絶縁体は、ゲート酸化膜であってもよく、それは約１００Åと約１０００Åとの間の範囲内の厚みを有する場合がある。またゲート電極１１８ａ及び１１８ｂの側壁とソース電極１３８との間に拡がる側壁絶縁体（sidewall insulator）も約１０００Åと約５０００Åとの間の範囲内の厚みを有する場合があるが、側壁絶縁体の他の厚みを使用することもできる。この実施態様の別の特徴として、ゲート電極１１８ａ及び１１８ｂを形成するために使用される（例えばポリシリコン等の）導電層をパターン形成（patterning）することによって、ソース電極１３８のゲート電極１１８ａ及び１１８ｂの間の空間内に拡がる部分を形成することができる。特に、遷移領域１３０に対向して拡がる第３の「ダミー」のゲート電極１１８ｃをパターン形成することができる。このダミーのゲート電極１１８ｃを利用した縦形パワーデバイス１０’’を図１１に示す。図１１の縦形パワーデバイス１０’’は、ダミーのゲート電極以外が図１０のパワーデバイス１０’に類似していてもよい。この第３ダミーのゲート電極１１８ｃとソース電極１３８との間の電気接触を従来のバックエンド処理技術を使用して設けることができる。
図５に示された６５Ｖプロダクト定格（product rating）の縦形パワーデバイスを製造する好ましい方法を説明する。図９Ａに示されるように、これらの方法は、（例えばＮ＋型等の）高くドープされたシリコン基板２００上に（例えばＮ型等の）第１導電型のドリフト領域をエピタキシャル成長させる工程を含みうる。高くドープされた基板２００は、約１×１０19ｃｍ-3より大きい第１導電型ドーピング濃度をその中に有し、約５００ミクロンの初期的な厚みＴsを有する場合がある。エピタキシャル成長工程は、好ましくはそれと同時に第１導電型ドーパントでドリフト領域２０２を傾斜的にドープしながら実行される。６５Ｖのプロダクト定格を実現するために、７５Ｖの実耐圧（actual blocking voltage）を有する縦形パワーデバイスが必要とされることがある。この耐圧を実現するために、約４．５ミクロン〜約５ミクロンの間の範囲内の深さを有するトレンチが一般的に必要とされる。この深さのトレンチに対応するため、約６ミクロンの厚みＴdを有する傾斜的にドープされたドリフト領域２０２が必要とされることがある。好ましくは、６ミクロンの厚みを有するドリフト領域２０２は、その上面のところで均一にドープされた領域を有する。この均一にドープされた領域は、約０．５ミクロンと約１．０ミクロンとの間の範囲内の厚みを有し、約１×１０16ｃｍ-3の均一な濃度でこの領域をドープすることができる。ドリフト領域２０２の傾斜的にドープされた部分は、５．０〜５．５ミクロンの厚みを有する場合があり、例えば０．５ミクロンまたは１．０ミクロンの深さのところで１×１０16ｃｍ-3のドーピングレベルから６．０ミクロンの深さのところで５×１０16ｃｍ-3のドーピングレベルまで、この傾斜的にドープされた部分を傾斜させてもよい。ドリフト領域２０２は、基板２００と急峻な非整流接合を形成することがある。
そして、第１エッチングマスク（図示せず）を使用してドリフト領域２０２内に複数の平行な縞模様形状のトレンチ２０４を画定するために、従来的な選択的エッチング技術を実行することができる。他の形状を有するトレンチ２０４を使用する場合もある。例えば、各対の隣接するトレンチ２０４が、それぞれのリング形状のトレンチに対立する側部を表す場合がある。これらのトレンチ２０４は、例えば５ミクロンの深さＤtを有する場合がある。隣接するトレンチ２０４は、それらの間に、それらの隣接するトレンチ２０４の間隔によってそれぞれの幅Ｗmが制御されるドリフト領域メサ２０２ｂを画定することができる。そして、図９Ｂに示されるように、トレンチ２０４の側壁上と底面上と各々のメサ２０２ｂの上面２０２ａ上とに、薄い熱酸化膜（thermal oxide layer）２０６を低い温度で成長させることができる。例えば、薄い酸化膜２０６を、ウェットなＯ2環境において温度９００Ｃ°で３０分間成長させることができる。この熱成長工程の結果、約７００Åの厚みを有する酸化膜２０６を形成させることができる。トレンチ２０４の側壁とそのトレンチ２０４内に続いて形成される領域との間の境界面をエッチングに関係した欠陥を取り除くことにより改善するために、この薄い酸化膜２０６を使用することができる。この熱酸化膜成長工程に伴う熱使用量はドリフト領域２０２内の傾斜分布を大きく変えるには不十分であるべきであるが、各メサ２０２ｂの表面２０２ａのところでのドーピング濃度はドーパント偏析（dopant segregation）の結果として増加することがある。そして、トレンチ２０４の側壁及び底の上に電気絶縁スペーサを設けるために、厚い絶縁保護酸化膜（conformal oxide layer）２０８を低い温度で堆積することができる。６５Ｖプロダクト定格に対する酸化膜の全厚（熱酸化膜＋堆積酸化膜）は、３０００Åでありうる。
次に、図９Ｃを参照して説明すると、絶縁保護ポリシリコン層２１０を低温ＣＶＤプロセスを使用して堆積することができる。この絶縁保護ポリシリコン層の厚みはトレンチ２０４を満たすのに十分であるべきである。低いシート抵抗（sheet resistance）が実現されるように、ポリシリコン層２１０を（例えばリンを用いて）in-situドープすることができる。図９Ｄに示されるように、従来のエッチング技術を使用して堆積したポリシリコン層をエッチバックすることができる。このエッチング工程の持続時間は、各トレンチ２０４内のポリシリコン領域２１０aがメサ２０２ｂの上面２０２aと平面的になるように十分に長くしてもよい。このエッチバック工程をエッチングマスク無しで実行してもよい。次に、図９Ｅを参照して説明すると、メサ２０２ｂ上の酸化膜を選択的に取り除くが、リフト領域の外周部に位置することがあるフィールド酸化膜領域（図示せず）内の酸化膜を保持するために、更なるエッチング工程を第２のマスク（図示せず）を使用して実行することができる。この第２マスクは、複数の単位セルとして図示されたパワーデバイスを含む集積型パワーデバイスを取り囲む外側のトレンチ（図示せず）の境界の内側にエッチング窓を画定するようパターン形成されたフォトレジスト層を含む。
図９Ｆに示されているように、メサ２０２ｂの露出した上面上にスクリーニング酸化膜として薄いパッド酸化膜２１２が成長させられる。この薄いパッド酸化膜２１２は約２５０Åの層厚を有する場合がある。この薄いパッド酸化膜２１２をウェットなＯ2環境において９００Ｃ°の温度で１０分間成長させることができる。そして、第１導電型の遷移領域用ドーパント２１４を全面的注入（blanket implant）工程を使用して注入することができる。特に、注入エネルギー２００ｋｅＶ及び好ましい注入量５×１０12ｃｍ-2でリンのドーパントを注入することによって、上面２０２ａから縦方向に後退したドーピング分布をその中に有する遷移領域を形成することができる。このエネルギー量２００ｋｅＶ及び注入量５×１０12ｃｍ-2の結果として、約０．２５〜約０．３ミクロンのピークの注入深度（peak implant depth）（ＮPID）と約１．３×１０17ｃｍ-3のピークのドーパント濃度を有するＮ型遷移領域とがもたらされることがある。
図９Ｇを参照すると、パッド酸化膜２１２を取り除き、その場所に約５００Åの厚みのゲート酸化膜２１６を形成することができる。ウェットなＯ2環境において９００Ｃ°の温度で２０分間熱酸化工程を実行することによって、このゲート酸化膜２１６を設けることができる。そして、一面の（blanket）ポリシリコン層２１８を堆積し、フォトレジストマスク層２２０（第３マスク）を使用して複数のゲート電極２１８を画定するようにパターン形成する。そして、一連の自動整合注入工程が実行される。特に、（例えばホウ素等の）遮蔽領域用ドーパント２２２を１００ｋｅＶの注入エネルギー及び１×１０14ｃｍ-2の注入量で注入することによって、第２導電型の高くドープされた自動整合遮蔽領域（self-aligned shielding regions）を遷移領域内に形成することができる。熱処理後、これらの注入エネルギー及び注入量の結果、約０．１ミクロンの特性拡散長（characteristic diffusion length）を想定すると、深さ約０．３ミクロンのところで約５×１０18ｃｍ-2のピークのホウ素濃度を有する遮蔽領域がもたらされる。好ましくは、ゲート電極２１８とマスク層２２０との両方を注入マスクとして使用して、これらの遮蔽領域用ドーパント２２２が注入される。（例えばホウ素等の）ベース領域用ドーパント２２４を５０ｋｅＶの注入エネルギー及び３×１０13ｃｍ-2の注入量で注入することによって、第２導電型の自動整合ベース領域を遮蔽領域内に形成することもできる。図中において、メサ２０２ｂ内の遮蔽領域用ドーパント２２２及びベース領域用ドーパント２２４のピーク濃度の場所を符号「＋」で示している。遮蔽領域用ドーパントのピーク濃度は、深さ０．２５ミクロン〜約０．３ミクロンのところで３×１０18ｃｍ-3に等しくてもよい。この深さは、好ましくは遷移領域用ドーパントのピークの深さと合致する。
次に図９Ｈを参照して説明すると、マスク層２２０を取り除き、（Ｐで示された）自動整合したベース領域２２６と（Ｐ＋で示された）自動整合した遮蔽領域２２８と（Ｎで示された）遷移領域２３０とを画定するために、ドライブイン（drive-in）工程を約１０００℃の温度で約６０分間実行することができる。このドライブイン工程は、注入されたベース領域用と、遮蔽領域用と、遷移領域用とのドーパントの横向き及び下向きの拡散を引き起こすものであり、ここに記述された方法において最も高い熱サイクル（thermal cycle）を提供する場合がある。均一で傾斜したドーピング分布がこのドライブイン工程で大きく変わる場合には、このドライブイン工程に伴う熱サイクルを考慮して初期のドリフト領域ドーピング分布を調整することができる。図９Ｈに示されているように、このドライブイン工程の注入エネルギーと所要時間と温度とは、Ｐ＋遮蔽領域２２８とドリフト領域２０２との間のＰ−Ｎ接合部の深さが、遷移領域２３０とドリフト領域２０２との間の非整流接合部の深さにほぼ等しくなるように選択することができるが、等しくない深さを使用することもできる。Ｐ−Ｎ接合の深さは０．７ミクロンに等しくてもよい。
次に図９Ｉを参照して説明すると、第１導電型のソース領域用ドーパント２３２がベース領域２２６内にゲート電極２１８を注入マスクとして使用して注入される。４０ｋｅＶの注入エネルギー及び２×１０14ｃｍ-2の注入量でソース領域用ドーパント２３２を注入することができる。図９Ｊに示されているように、Ｎ＋ソース領域２３３を画定するために、（符号「−」で示された）注入されたソース領域用ドーパントを９００℃の温度で約１０分間ドライブイン（drive-in）することができる。注入マスクとしてゲート電極２１８と第４フォトレジスト（図示せず）を使用してこの注入工程を実行することができる。示された断面に対する第３の次元（図示せず）におけるＰベース領域のショート箇所を画定するように、この第４フォトレジストをパターン形成することができる。そして、従来の絶縁体堆積（絶縁体デポジッション）と側壁スペーサ形成とパターン形成工程とを実行して複数の絶縁ゲート電極２３４を画定することができる。ソース領域と、Ｐベース領域と、トレンチ内のポリシリコンとゲート電極に対するコンタクトウィンドウ（contact windows）とを画定するために、これらの工程を実行することもできる。トレンチの上部側壁を内張りしている絶縁領域２０６／２０８を、ソース領域とベース領域と遮蔽領域とを露出させるために選択的にエッチバック（etch back）することができる。このエッチバック工程が存在することによって、Ｐベース領域のショート箇所を第４フォトレジスト・マスクを使用して画定する必要性が無くなる場合があり、従って結果的に或る与えられた横方向の単位セル寸法に対して順オン状態導通面積が増大することがある。図９Ｋを参照して説明すると、ソースコンタクト２３８とゲートコンタクト（図示せず）とを画定するために従来の正面側メタライゼーションの堆積及びパターン形成工程（front side metallization deposition and patterning steps）を実行することもできる。示されているように、ソースコンタクト２３８が、トレンチ２０４の側壁上部に沿って拡がって、ソース領域とベース領域と遮蔽領域との露出部分に接触する。半導体基板２００の背面側も薄くされ、ドレインコンタクト２３６を画定するために従来の背面側メタライゼーション工程を実行することができる。
本発明の更なる実施態様に基づく縦形パワーデバイスは、従来の二重拡散パワーＭＯＳＦＥＴ（double-diffused power MOSFET）を改良するものである。図１２に示されているように、二重拡散ＭＯＳＦＥＴ３００の従来型単位セルは、ドリフト領域３０４をその中に有する半導体基板３０２を含む。ドリフト領域３０４の半導体基板３０２の上面に隣接して拡がる上部３０４ａは、より高くドープされ、図１２の右側に示されるように、下方に傾斜した縦方向ドーピング分布を有する場合がある。当業者には理解されるであろうが、ドリフト領域３０４の上部３０４ａは、ＪＦＥＴネック領域と呼ばれることがある。図示されたドーピング分布は、半導体基板３０２内における１２Ａ−１２Ａ’ラインに沿った第１導電型ドーパントの縦方向濃度を表す。Ｎ型ドーパントを比較的に低い注入エネルギー量で半導体基板３０２の上面に注入して、半導体基板３０２をアニールして注入されたドーパントを基板表面のところのピーク濃度から下方に拡散させることによって、ドリフト領域３０４のこの上部３０４ａを形成することができる。ピーク濃度は、好ましくは表面のところにある。それは、各対のＰ型ベース領域間の横方向の距離が半導体基板３０２の表面のところで最も狭くなり、このことによって一般的に強いＪＦＥＴ作用がもたらされるからである。（例えばＮ＋ウェハ等の）高くドープされたドレイン領域３０６上にin-situドープされた半導体層をエピタキシャル成長させることにより、ドリフト領域３０４を形成することができる。半導体基板３０２の下面上でドレイン領域３０６とオーミック接触するように、ドレイン電極３０８を形成することができる。
ＭＯＳＦＥＴ３００は、ゲート酸化膜３２０によって半導体基板３０２の上面から空間的に隔てられた絶縁ゲート電極３１８も含む。絶縁ゲート電極３１８は、絶縁キャップ層（insulating capping layer ）３２２によって隣接するソース電極３１０からも隔離されている。第３の次元（図示せず）においてゲート電極３１８と平行に延びる縞模様形状領域として、一対のＰ型ベース領域３１４を形成することができる。（Ｐ＋で示された）高くドープされたベースコンタクト領域３１２も設けられる。これらのコンタクト領域３１２は、図示されているように、ベース領域３１４を通ってドリフト領域３０４内に拡がる。ゲート電極３１８を注入マスクとして使用して、ベース領域用ドーパントを半導体基板３０２内に注入することによって、ベース領域３１４を形成することができる。そして、注入されたベース領域用ドーパントを少なくとも部分的にドライブインするためにアニール工程を実行することができる。このアニール工程の後、再びゲート電極３１８を注入マスクとして使用して、ソース領域用ドーパントを半導体基板３０２内に注入することができる。そして、注入されたベース領域用ドーパントとソース領域用ドーパントとを同時にドライブインするために短い所要時間のアニール工程を実行することができる。この第２のアニール工程に続いて、半導体基板３０２上にマスク層（masking layer）を堆積して、そのマスク層の中に開口部を設けるようパターン形成することができる。次に、高い濃度のベースコンタクト領域用ドーパントが、前記開口部を通して比較的に高い注入エネルギー量で各ベース領域３１４の中央部に注入される。そして、ベースコンタクト領域用ドーパントを半導体基板３０２内に横方向と縦方向に押し込むために、第３のアニール工程を実行することができる。このＰ＋ベースコンタクト領域３１２を使用することによって、寄生的なバイポーラトランジスタ作用を抑制して、各ソース領域３１６下の有効なベース抵抗を減らすことによって、安全動作領域（safe-operating-area）及び耐久性を改善させることができる。ゲート電極と自動整合した埋込Ｐ型層を利用する更なるパワーデバイスは、Kimに付与された米国特許第5,879,967号明細書「Methods of Forming Power Semiconductor Devices Having Latch-Up Inhibiting Regions」に開示されている。図１２のパワーデバイスのように、米国特許第5,879,967号明細書に開示されたパワーデバイス内の埋込Ｐ型層は、Ｐベース領域を超えて横方向には拡がらない。
図１３に本発明の更なる実施態様におけるＭＯＳＦＥＴ４００を示す。このＭＯＳＦＥＴ４００は、高くドープされておりＭＯＳＦＥＴ４００が逆電圧を阻止しているときにＰベース・リーチスルー効果を大きく抑えて逆電流がベース領域４１４の代わりにベース遮蔽領域４１２を流れるようにすることによりそれぞれのベース領域４１４を遮蔽または保護する働きをする横方向に拡がるベース遮蔽領域４１２を有する。図１４Ａ〜図１４Ｇを参照してより詳細に説明するが、このようにＰベース・リーチスルーを抑えることにより、デバイス４００のチャネル長の減少が可能になる。特に、図１３のＭＯＳＦＥＴ４００は、（Ｎ＋で示された）下地のドレイン領域４０６上に拡がりそのドレイン領域と非整流接合を形成する第１導電型のドリフト領域４０４をその中に有する半導体基板４０２を含む。図１４Ａに示されるように、均一または不均一にドープされたエピタキシャル層を下地の高くドープされた基板上にエピタキシャル成長させることにより、ドリフト領域４０４を形成することができる。第１導電型の遷移領域４２４も、半導体基板４０２の上面４０２ａに隣接して設けられる。ドリフト領域４０４をエピタキシャル成長させる工程の間に、遷移領域４２４を形成することができる。代わりに、第１導電型ドーパントを比較的に高いエネルギー量で半導体基板４０２の上面４０２ａに注入して、その上面４０２ａから第１の深さのところでピークになる後退したドーピング分布が適切なアニール工程が実行された後にその遷移領域内に実現できるようにすることによって、遷移領域４２４を形成することができる。この後退したドーピング分布は、図８Ａの分布と類似しており、図１３と図１４Ａの右側に示されている。遷移領域用ドーパントの注入工程に先立って、開口部をその中に有しており半導体基板４０２の能動部分（active portion）を画定するマスク層（masking layer）を形成する工程が実行される。代わりに、フィールド酸化膜絶縁領域（field oxide isolation region）（図示せず）を半導体基板４０２の上面の非能動部分（inactive portion）上に形成することができ、そのフィールド酸化膜絶縁領域を注入マスクとして使用して遷移領域用ドーパントを注入することができる。
図１３のＭＯＳＦＥＴは、半導体基板の上面４０２ａ上に絶縁ゲート電極４１８も含む。ゲート電極４１８は、ゲート酸化膜４２０によって上面４０２aから空間的に隔てられる。絶縁ゲート電極４１８は、絶縁キャップ層（insulating capping layer）４２２によって隣接するソース電極からも空間的に隔てられる。縞模様形状または蛇行形状若しくは輪形状（例えばリング形状や六角形状）あるいは他の類似形状に、ゲート電極をパターン形成することができる。（Ｐ型で示された）第２導電型のベース領域４１４が半導体基板４０２内に設けられ、これらのベース領域４１４は、好ましくは絶縁ゲート電極４１８のそれぞれの端部と自動整合する。これらのベース領域４１４は、絶縁ゲート電極と対向して拡がり、順オン状態導通時に反転層チャネルを維持する。第１導電型のソース領域４１６がベース領域４１６内に設けられ、このソース領域は、より高くドープされたベース遮蔽領域４１２内に横方向に拡がって十分に幅広でありうる。ソース領域４１６は、ゲート電極４１８のそれぞれの端部下で横方向に拡がる。各ソース領域の端部と遷移領域４２４の対向するエッジとの間の横方向の距離は、ＭＯＳＦＥＴのチャネル長を定める。
ベース遮蔽領域４１２は、ベース領域４１４の真下に拡がり、ベース領域４１４からより大きな横方向の拡がりを有する。図１３に示されるように、ベース領域４１４は、上面４０２ａとベース遮蔽領域４１２に隣接して拡がる遷移領域４２４上部の対立する側面を備えたＰ−Ｎ接合をそれぞれ形成し、ベース遮蔽領域４１４は、ベース領域４１４より高くドープされており第１表面から第２の深さのところで遷移領域４１２の上部を最小幅に制限する。この第２の深さは、好ましくは、ベース遮蔽領域４１２内におけるドーパント濃度がピークに達する深さに対応する。第２の深さは、好ましくは、第１の深さ（遷移領域４２４内における後退したドーピング分布の深さ）にほぼ等しい。さらには、ベース遮蔽領域４１２内における縦方向のドーピング分布と遷移領域４２４内における好ましい後退したドーピング分布との組み合わせは、パワーデバイス４００が最大逆電圧を阻止しているときに遷移領域４２４の完全または十分な空乏化を促進する。各々の示されたベース領域とソース領域とベース遮蔽領域とは、分離した縞模様形状であるか、または、輪形状、多角形形状、他の形状を有する単一のそれぞれのベース領域、ソース領域、若しくは、ベース遮蔽領域のそれぞれの部分でありうる。これらの領域は、それでもなお横断面でみたときに別個の領域として見えることがある。
ゲート電極４１８を注入マスクとして使用してベース遮蔽用ドーパント４１２ａを上面４０２ａに注入することによって、ベース遮蔽領域４１２を形成することができる。図１４Ｂに示されるように、下地のゲート絶縁酸化膜（gate oxide insulating layer）４２０上の高導電性層としてゲート電極４１８を形成することができる。そして、高導電性層上にマスク層を堆積させて、そのマスク層を形成されるゲート電極の形状にパターン形成することによって、注入マスク４２１が形成される。そして、高導電性層の注入マスク４２１によってカバーされていない部分をエッチスルー（etch through）するために選択的エッチング工程を実行することができる。次に、図１４Ｃを参照して説明すると、ゲート電極４１８を注入マスクとして使用して、ベース遮蔽領域用ドーパント４１２ａが、約２×１０14ｃｍ-2の注入量及び約１００ｋｅＶ〜約１５０ｋｅＶの間の範囲内の注入エネルギー量で半導体基板４０２内に注入される。エネルギー量は、上面４０２ａ下に約０．３〜約０．５ミクロンの範囲内の深さのところでピークのドーパント濃度を生成するのに十分なほど高い。そして、注入されたベース遮蔽領域用ドーパント４１２ａをドライブインしてそれにより中間的な遮蔽領域４１２を画定するためにアニール工程を実行することができる。このアニール工程に続いて、図１４Ｄに示されるように第２導電型のベース領域用ドーパント４１４ａが半導体基板４０２の上面４０２ａに比較的に浅く注入される。次に、注入されたベース領域用ドーパントをゲート電極４１８下へと縦方向及び横方向に押し込んで、更に先に注入されてアニール済みのベース遮蔽領域用ドーパント４１２ａをドライブインするために更なるアニール工程を実行することができる。但し、ゲート電極４１８の対立する端部からのベース領域４１４の横方向の拡がりは、ベース遮蔽領域４１２の横方向の拡がり未満である。このベース遮蔽領域４１２は、ベース遮蔽領域用ドーパント４１２ａが注入される深さに対応するレベルで遷移領域４２４を最小幅まで制限する働きをする。
次に、図１４Ｅを参照して説明すると、ソース注入マスク（図示せず）が半導体基板４０２上に形成される。このソース注入マスクは、ゲート電極４１８の上面とベース領域４１４の隣接部分を露出させる開口部をその中に有する。そして、ソース領域用ドーパント４１６ａが、半導体基板４０２内へと注入されて所要時間の短いアニール工程でドライブインされる。図１４Ｆに示されるように、ゲート電極４１８上に電気絶縁層を堆積し、絶縁キャップ層４２２を画定するようにパターン形成される。次に、図１４Ｇに示されるように、上面４０２ａ上にソース電極を画定し、半導体基板４０２の底面上にドレイン電極４０８を画定するために、従来の電極形成（メタライゼーション）工程を実行する。
２次元数値シミュレーションを図１３の縦形ＭＯＳＦＥＴについて行った。単位セルについては、（断面で見たときに）１．２ミクロンのゲート幅と４０ｎｍ（４００Å）のゲート酸化膜の膜厚を使用した。ドリフト領域のドーピング濃度は、１．７５×１０16ｃｍ-3のレベルに設定され、２ミクロンの厚みを有するとした。ベース遮蔽領域の深さも０．７５ミクロンに設定され、セルのピッチは３ミクロンに設定された。Ｐベースチャネル長も０．１７ミクロンに設定された。これらの特性に基づいて、降伏電圧は４０ボルトとシミュレートされ、０．１７ミリΩｃｍ2という低い固有オン状態抵抗（Ｒsp）が達成された。（Ｖｇ＝４．５ボルトに対する）固有ゲート電荷（specific gate charge）Ｑtは２．５７×１０-7Ｃ／ｃｍ2であることが見出され、固有ミラー・ゲート電荷（specific Miller gate charge）は１．１×１０-7Ｃ／ｃｍ2であることが見出された。これらの結果に対応する性能指数ＦＯＭ（Figure of Merit）は２３×１０9（すなわち、（Ｒsp×Ｑt）-1＝２３×１０9）であった。これとは対照的に、図１２の従来の縦形ＭＯＳＦＥＴは、ゲート幅２ミクロン及びゲート酸化膜厚４０ｎｍ（４００Å）でシミュレートされた。ドリフト領域ドーピング濃度は、１．５×１０16ｃｍ-3のレベルに設定され、２ミクロンの厚みを有するとした。コンタクト領域の深さも１ミクロンに設定され、セルのピッチは４ミクロンに設定された。Ｐベースチャネル長も０．５ミクロンに設定された。これらの特性に基づいて、降伏電圧は４０ボルトとシミュレートされ、０．３０ミリΩｃｍ2の低い固有オン状態抵抗（Ｒsp）が達成された。（Ｖｇ＝４．５ボルトに対する）固有ゲート電荷（specific gate charge）Ｑtは２．８×１０-7Ｃ／ｃｍ2であることが見出され、固有ミラー・ゲート電荷（specific Miller gate charge）は１．５×１０-7Ｃ／ｃｍ2であることが見出された。これらの結果に対応する性能指数ＦＯＭ（Figure of Merit）は、１２×１０9（すなわち、（Ｒsp×Ｑt）-1＝１２×１０9）であった。
本願に係る添付図面及び明細書には、本発明の典型的な好ましい実施の態様が開示されている。特定の用語が採用されてはいるが、それらは限定目的ではなく、一般的で記述的な意味において使用されている。本発明の技術的思想及び技術的範囲は、特許請求の範囲によって定められる。
本発明の第１の実施態様における縦形パワーデバイスの断面図である。 本発明の第２の実施態様における縦形パワーデバイスの断面図である。 本発明の第３の実施態様における縦形パワーデバイスの断面図である。 本発明の第４の実施態様における縦形パワーデバイスの断面図である。 本発明の第５の実施態様における縦形パワーデバイスの断面図である。 本発明の第６の実施態様における縦形パワーデバイスの断面図である。 本発明の第７の実施態様における縦形パワーデバイスの断面図である。 図１の実施態様において遷移領域用ドーパントを多重的にそれぞれの異なる注入エネルギーで注入することによって得られる遷移領域を縦断したときの好ましい縦方向に後退したドーピング分布をグラフで示した図である。 図１の実施態様において、ソース領域、ベース領域、及び遮蔽領域を縦断したときの好ましい縦方向に後退したドーピング分布をグラフで示した図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 図５の縦形パワーデバイスの好ましい製造方法を説明するための中間構造の断面図である。 本発明の別の実施態様における縦形パワーデバイスの断面図である。 本発明の別の実施態様における、ソース電極に電気的に接続されたダミーのゲート電極を含む縦形パワーデバイスの断面図である。 従来的な二重拡散パワーＭＯＳＦＥＴの断面図である。 本発明の別の実施態様における縦形パワーデバイスの単位セルの断面図である。 図１３のパワーデバイスの製造方法を説明するための中間構造の断面図である。 図１３のパワーデバイスの製造方法を説明するための中間構造の断面図である。 図１３のパワーデバイスの製造方法を説明するための中間構造の断面図である。 図１３のパワーデバイスの製造方法を説明するための中間構造の断面図である。 図１３のパワーデバイスの製造方法を説明するための中間構造の断面図である。 図１３のパワーデバイスの製造方法を説明するための中間構造の断面図である。 図１３のパワーデバイスの製造方法を説明するための中間構造の断面図である。

Claims (6)

  1. その基板内に、第１導電型のドリフト領域と、該ドリフト領域とその基板の第１表面との間に拡がっており該第１表面から第１の深さのところでピークに達するように縦方向に沿って傾斜した第１導電型ドーピング分布をその中に有する第１導電型の遷移領域とを有する半導体基板と、
    前記第１表面上に拡がっており第１及び第２の対立する端部を有する絶縁ゲート電極と、
    前記絶縁ゲート電極の前記第１及び第２の端部に位置合わせされており、前記遷移領域の前記第１表面に隣接して拡がる上部の対立する側面とそれぞれのＰ−Ｎ接合を形成する第２導電型の第１及び第２のベース領域と、
    前記第１及び第２のベース領域内にそれぞれある第１導電型の第１及び第２のソース領域と、
    前記半導体基板内において第２導電型の第１及び第２のベース遮蔽領域であって、前記第１表面から第２の深さのところで前記遷移領域上部を最小幅に制限するように構成されており、前記第１及び第２のベース領域よりも高くドープされたものである、第２導電型の第１及び第２のベース遮蔽領域と
    を含んでなる縦形パワーデバイス。
  2. 前記遷移領域内におけるピークの第１導電型ドーパント濃度と前記第１の深さにおける該遷移領域の幅との積の値は、１×１０12ｃｍ-2と７×１０12ｃｍ-2との間の範囲内にある請求項１に記載の縦形パワーデバイス。
  3. 前記遷移領域内におけるピークの第１導電型ドーパント濃度と前記第１の深さにおける該遷移領域の幅との積の値は、３．５×１０12ｃｍ-2と６．５×１０12ｃｍ-2との間の範囲内にある請求項１に記載の縦形パワーデバイス。
  4. 前記第１及び第２のベース遮蔽領域は、前記絶縁ゲート電極の前記第１及び第２の対立する端部と位置合わせされている請求項１に記載の縦形パワーデバイス。
  5. その基板内に、第１導電型のドリフト領域と、該ドリフト領域とその基板の第１表面との間に拡がる第１導電型の遷移領域とを有する、半導体基板と、
    前記第１表面の前記遷移領域の上部のある部分に拡がり、第１および第２の対立する端部を有する絶縁ゲート電極と、
    前記絶縁ゲート電極の第１及び第２の対立する端部に位置合わせされており、前記遷移領域の対立する側面とそれぞれのＰ−Ｎ接合を形成するとともに前記第１表面から０．２〜０．５ミクロンの範囲内にある第１の深さのところで前記遷移領域上部を最小幅に制限する第１及び第２の第２導電型領域と、
    前記第１及び第２の第２導電型領域内にそれぞれある第１導電型の第１及び第２のソース領域と
    を含んでなり、前記遷移領域内の第１の深さにおける第１導電型ドーパント濃度と該第１の深さにおける該遷移領域の幅との積の値が、１×１０12ｃｍ-2と７×１０12ｃｍ-2との間の範囲内にあるものである縦形パワーデバイス。
  6. 前記第１及び第２のソース領域に電気的に結合し、前記半導体基板とショットキー整流コンタクト接合を形成するソース電極をさらに含む請求項５に記載の縦形パワーデバイス。
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