CN104078517B - 沟槽式肖特基半导体器件 - Google Patents
沟槽式肖特基半导体器件 Download PDFInfo
- Publication number
- CN104078517B CN104078517B CN201410349022.9A CN201410349022A CN104078517B CN 104078517 B CN104078517 B CN 104078517B CN 201410349022 A CN201410349022 A CN 201410349022A CN 104078517 B CN104078517 B CN 104078517B
- Authority
- CN
- China
- Prior art keywords
- epitaxial layer
- layer
- conduction type
- groove
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 241000790917 Dioxys <bee> Species 0.000 claims 1
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 description 16
- 230000000903 blocking effect Effects 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开一种沟槽式肖特基半导体器件，其导电多晶硅体嵌入所述栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层；位于所述单晶硅凸台内并在沟槽四周侧表面具有第二导电类型掺杂区，此第二导电类型掺杂区顶部与外延层上表面之间具有重掺杂第二导电类型掺杂区，位于相邻肖特基势垒二极管单胞各自的第二导电类型掺杂区之间且具有第一导电类型的外延分层，此外延分层深度小于所述第二导电类型掺杂区深度，此外延分层位于外延层上部且外延分层的掺杂浓度大于外延层的掺杂浓度。本发明改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，进一步降低了器件的漏电。
Description
技术领域
本发明涉及整流器件，特别涉及一种沟槽式肖特基半导体器件。
背景技术
肖特基势垒二极管作为整流器件已经在电源应用领域使用了数十年。相对于PN结二极管而言，肖特基势垒二极管具有正向开启电压低和开关速度快的优点，这使其非常适合应用于开关电源以及高频场合。肖特基势垒二极管的反向恢复时间非常短，该时间主要由器件的寄生电容决定，而不像PN结二极管那样由少子复合时间决定。因此，肖特基势垒二极管整流器件可以有效的降低开关功率损耗。
肖特基势垒二极管是利用金属与半导体接触形成的金属－半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由位于下方的高掺杂浓度的N +衬底和位于上方的低掺杂浓度的N－外延生长层构成，高掺杂浓度的N +衬底底面沉积下金属层形成欧姆接触，构成肖特基势垒二极管的阴极；低掺杂浓度的N－外延生长层顶面沉积上金属层形成肖特基势垒接触，构成肖特基势垒二极管的阳极。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性，较低的势垒可以减小正向导通开启电压，但是会使反向漏电增大，反向阻断电压降低；反之，较高的势垒会增大正向导通开启电压，同时使反向漏电减小，反向阻断能力增强。然而，与pn结二极管相比，传统的平面型肖特基势垒二极管总体来说反向漏电大，反向阻断电压低。
沟槽式肖特基势垒二极管的显著特点是在N-外延层中存在类似沟槽式MOS器件的栅结构，即垂直于硅片表面、延伸入N-外延层中的沟槽，覆盖在沟槽表面的栅氧化层，以及填充其中的导电材料构成的栅。器件结构如图1所示，制作器件的硅片由高掺杂的N+衬底和较低掺杂的N-外延层2 构成，一系列沟槽3制备于N－外延层2中，沟槽3之间为N型单晶硅凸台结构4，沟槽3侧壁生长有二氧化硅层5，上金属层6覆盖在整个结构的上表面，并与单晶硅凸台结构4的顶面接触形成肖特基接触面，构成肖特基二极管整流器件的阳极。在N+衬底底面沉积有下金属层8构成肖特基二极管整流器件的阴极。器件结构和电场强度分布曲线如图2所示，针对不同的沟槽深度，器件反向偏置时候的电场强度分布曲线被计算出来。电场强度曲线所包围的面积对应器件的反向电压阻断能力。由于沟槽栅结构的存在，器件反向偏置时电场分布发生变化，在栅沟槽底部达到最强，到达肖特基势垒界面的电场强度降低，从而增强了该器件的电压反向阻断能力，减小了反向漏电流。除了栅沟槽深度，栅氧化层厚度和凸台结构区域掺杂浓度都可以调制器件反向偏置时候的电场分布。
然而，这种结构设计所暴露出的主要问题是器件反向电压阻断能力提升有限。如图2中电场强度曲线所示，随沟槽深度变化，电场强度峰值位置随之变化，但是电场强度曲线所包围面积变化不显著，即器件反向电压阻断能力无显著改变。另外，沟槽内填充的金属与上金属层相同，当沟槽宽度较窄时，由于上金属层材料的缝隙填充能力不好，有可能留下空洞，影响器件的可靠性。为此，如何解决上述问题成为本领域普通技术人员努力的方向。
发明内容
本发明目的是提供一种沟槽式肖特基半导体器件，该沟槽式肖特基半导体器件改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，进一步降低了器件的漏电。
为达到上述目的，本发明采用的技术方案是：一种沟槽式肖特基半导体器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞并联构成，此肖特基势垒二极管单胞的纵向截面上，每个肖特基势垒二极管单胞包括位于硅片背面下金属层，位于所述下金属层上方重掺杂第一导电类型的衬底层，此衬底层与下金属层之间形成欧姆接触，位于所述衬底层上方设有轻掺杂第一导电类型的外延层，位于所述外延层上方设有上金属层，一沟槽从所述外延层上表面并延伸至外延层中部，相邻沟槽之间外延层区域形成第一导电类型的单晶硅凸台，此单晶硅凸台顶面与上金属层之间形成肖特基势垒接触面；其特征在于：一栅沟槽位于所述沟槽内，一导电多晶硅体嵌入所述栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，所述多晶硅上部上表面与上金属层之间形成欧姆接触面；
位于所述单晶硅凸台内并在沟槽四周侧表面具有第二导电类型掺杂区，此第二导电类型掺杂区顶部与外延层上表面之间具有重掺杂第二导电类型掺杂区，所述第二导电类型掺杂区和重掺杂第二导电类型掺杂区均与外延层形成pn结界面；
位于相邻肖特基势垒二极管单胞各自的第二导电类型掺杂区之间且具有第一导电类型的外延分层，此外延分层深度小于所述第二导电类型掺杂区深度，此外延分层位于外延层上部且外延分层的掺杂浓度大于外延层的掺杂浓度。
上述技术方案中进一步改进的技术方案如下：
1. 作为优选方案，所述第二导电类型掺杂区与单晶硅外延层的接触面为弧形面。
2. 作为优选方案，所述第二导电类型掺杂区的深度小于栅沟槽的深度。
3. 作为优选方案，所述导电多晶硅体中多晶硅上部与多晶硅中下部的高度比为1：5~7。
由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果：
1. 本发明沟槽式肖特基半导体器件，其在高于沟槽底部的单晶硅凸台一侧引入第二导电类型掺杂区，且肖特基势垒二极管单胞各自的第二导电类型掺杂区之间且位于具有第一导电类型的外延分层，调制器件反向偏置时候的电场分布，增强器件反向电压阻断能力，同时，可针对不同的第二导电类型掺杂区掺杂浓度，调整与之对应的单晶硅凸台另外一侧的N型区域掺杂浓度，为器件性能调整提供更多灵活性；其次，本发明结构对电场分布进一步调制，电场强度在沟槽底部附近出现峰值后，可以继续维持较高的值，提高了方向阻断电压。
2. 本发明沟槽式肖特基半导体器件，其导电多晶硅体嵌入栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层，位于导电多晶硅体上部的多晶硅上部位于上金属层内，且多晶硅上部四周与上金属层之间设有第二二氧化硅氧化层，多晶硅上部上表面与上金属层之间形成欧姆接触面，改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电；其次，位于所述单晶硅凸台内并在沟槽四周侧表面具有第二导电类型掺杂区，此第二导电类型掺杂区顶部与外延层上表面之间具有重掺杂第二导电类型掺杂区，第二导电类型掺杂区和重掺杂第二导电类型掺杂区均与外延层形成pn结界面，使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，第二导电类型区域耗尽夹断，保护了器件表面的肖特基势垒，器件漏电流降低。
附图说明
附图1为现有肖特基半导体器件的结构示意图；
附图2为现有器件中电场强度分布曲线图；
附图3为本发明沟槽式肖特基半导体器件结构示意图；
附图4为本发明器件与现有沟槽结构器件反向偏置电场强度分布曲线对比图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例：一种沟槽式肖特基半导体器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞1并联构成，此肖特基势垒二极管单胞1的纵向截面上，每个肖特基势垒二极管单胞1包括位于硅片背面下金属层2，位于所述下金属层2上方重掺杂第一导电类型的衬底层3，此衬底层3与下金属层2之间形成欧姆接触，位于所述衬底层3上方设有轻掺杂第一导电类型的外延层4，位于所述外延层4上方设有上金属层5，一沟槽6从所述外延层4上表面并延伸至外延层4中部，相邻沟槽6之间外延层4区域形成第一导电类型的单晶硅凸台7，此单晶硅凸台7顶面与上金属层5之间形成肖特基势垒接触面15；一栅沟槽8位于所述沟槽6内，一导电多晶硅体9嵌入所述栅沟槽8内，位于导电多晶硅体9中下部的多晶硅中下部91位于栅沟槽8内且与外延层4之间设有第一二氧化硅氧化层101，位于导电多晶硅体9上部的多晶硅上部92位于上金属层5内，且多晶硅上部92四周与上金属层5之间设有第二二氧化硅氧化层102，所述多晶硅上部92上表面与上金属层5之间形成欧姆接触面14；
位于所述单晶硅凸台7内并在沟槽6四周侧表面具有第二导电类型掺杂区11，此第二导电类型掺杂区11顶部与外延层4上表面之间具有重掺杂第二导电类型掺杂区12，所述第二导电类型掺杂区11和重掺杂第二导电类型掺杂区12均与外延层4形成pn结界面；
位于相邻肖特基势垒二极管单胞1各自的第二导电类型掺杂区11之间且具有第一导电类型的外延分层13，此外延分层13深度小于所述第二导电类型掺杂区11深度，此外延分层13位于外延层4上部且外延分层13的掺杂浓度大于外延层4的掺杂浓度。
上述第二导电类型掺杂区11与单晶硅的外延层4的接触面为弧形面。
上述第二导电类型掺杂区11的深度小于栅沟槽8的深度。
上述导电多晶硅体9中多晶硅上部92与多晶硅中下部91的高度比为1：6。
采用上述沟槽式肖特基半导体器件时，调制器件反向偏置时候的电场分布，增强器件反向电压阻断能力，为器件性能调整提供更多灵活性，本发明结构对电场分布进一步调制，电场强度在沟槽底部附近出现峰值后，可以继续维持较高的值，提高了方向阻断电压；其次，其改善了器件的可靠性，电势线密度将在沟槽的顶部降低，进一步降低了器件的漏电；再次，其使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，第二导电类型区域耗尽夹断，保护了器件表面的肖特基势垒，器件漏电流降低。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (1)
1.一种沟槽式肖特基半导体器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞（1）并联构成，此肖特基势垒二极管单胞（1）的纵向截面上，每个肖特基势垒二极管单胞（1）包括位于硅片背面下金属层（2），位于所述下金属层（2）上方重掺杂第一导电类型的衬底层（3），此衬底层（3）与下金属层（2）之间形成欧姆接触，位于所述衬底层（3）上方设有轻掺杂第一导电类型的外延层（4），位于所述外延层（4）上方设有上金属层（5），一沟槽（6）从所述外延层（4）上表面并延伸至外延层（4）中部，相邻沟槽（6）之间外延层（4）区域形成第一导电类型的单晶硅凸台（7），此单晶硅凸台（7）顶面与上金属层（5）之间形成肖特基势垒接触面（15）；其特征在于：一栅沟槽（8）位于所述沟槽（6）内，一导电多晶硅体（9）嵌入所述栅沟槽（8）内，位于导电多晶硅体（9）中下部的多晶硅中下部（91）位于栅沟槽（8）内且与外延层（4）之间设有第一二氧化硅氧化层（101），位于导电多晶硅体（9）上部的多晶硅上部（92）位于上金属层（5）内，且多晶硅上部（92）四周与上金属层（5）之间设有第二二氧化硅氧化层（102），所述多晶硅上部（92）上表面与上金属层（5）之间形成欧姆接触面（14）；
位于所述单晶硅凸台（7）内并在沟槽（6）四周侧表面具有第二导电类型掺杂区（11），此第二导电类型掺杂区（11）顶部与外延层（4）上表面之间具有重掺杂第二导电类型掺杂区（12），所述第二导电类型掺杂区（11）和重掺杂第二导电类型掺杂区（12）均与外延层（4）形成pn结界面；
位于相邻肖特基势垒二极管单胞（1）各自的第二导电类型掺杂区（11）之间且具有第一导电类型的外延分层（13），此外延分层（13）深度小于所述第二导电类型掺杂区（11）深度，此外延分层（13）位于外延层（4）上部且外延分层（13）的掺杂浓度大于外延层（4）的掺杂浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410349022.9A CN104078517B (zh) | 2014-07-22 | 2014-07-22 | 沟槽式肖特基半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410349022.9A CN104078517B (zh) | 2014-07-22 | 2014-07-22 | 沟槽式肖特基半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104078517A CN104078517A (zh) | 2014-10-01 |
| CN104078517B true CN104078517B (zh) | 2017-05-10 |
Family
ID=51599676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410349022.9A Active CN104078517B (zh) | 2014-07-22 | 2014-07-22 | 沟槽式肖特基半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104078517B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789334B (zh) * | 2016-03-16 | 2018-11-23 | 杭州立昂微电子股份有限公司 | 一种肖特基势垒半导体整流器及其制造方法 |
| CN109390336B (zh) * | 2018-12-10 | 2024-03-26 | 西安电子科技大学 | 一种新型宽禁带功率半导体器件及其制作方法 |
| CN114927561B (zh) * | 2022-06-30 | 2023-05-02 | 电子科技大学 | 一种碳化硅mosfet器件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7186609B2 (en) * | 1999-12-30 | 2007-03-06 | Siliconix Incorporated | Method of fabricating trench junction barrier rectifier |
| JP4198469B2 (ja) * | 2001-04-11 | 2008-12-17 | シリコン・セミコンダクター・コーポレイション | パワーデバイスとその製造方法 |
| JP4047153B2 (ja) * | 2002-12-03 | 2008-02-13 | 株式会社東芝 | 半導体装置 |
| US20050199918A1 (en) * | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
| TWI384625B (zh) * | 2008-06-30 | 2013-02-01 | Alpha & Omega Semiconductor | 提高蕭特基崩潰電壓且不影響金氧半導體-蕭特基整合裝置之裝置佈局及方法 |
| CN101901807B (zh) * | 2010-06-23 | 2011-11-09 | 苏州硅能半导体科技股份有限公司 | 沟槽式肖特基势垒二极管整流器件及制造方法 |
| CN203983296U (zh) * | 2014-07-22 | 2014-12-03 | 苏州硅能半导体科技股份有限公司 | 沟槽式肖特基半导体器件 |
-
2014
- 2014-07-22 CN CN201410349022.9A patent/CN104078517B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104078517A (zh) | 2014-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101901807B (zh) | 沟槽式肖特基势垒二极管整流器件及制造方法 | |
| CN108807505B (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| CN108292677A (zh) | 一种具有体内场板的折叠型终端 | |
| CN102945804B (zh) | 一种沟槽栅型igbt芯片制作方法 | |
| CN105405895A (zh) | 一种低存储电荷快恢复二极管芯片 | |
| CN106057798B (zh) | 一种集成沟槽肖特基的mosfet | |
| CN106024895A (zh) | 一种集成肖特基二极管的积累型屏蔽栅mosfet | |
| CN104134702A (zh) | 增强型沟槽式肖特基二极管整流器件及其制造方法 | |
| CN104078517B (zh) | 沟槽式肖特基半导体器件 | |
| CN105810754A (zh) | 一种具有积累层的金属氧化物半导体二极管 | |
| CN210805778U (zh) | 一种SiC-MOS器件结构 | |
| CN107393970B (zh) | 一种碳化硅结势垒二极管 | |
| CN109148566B (zh) | 碳化硅mosfet器件及其制造方法 | |
| CN101901808B (zh) | 一种沟槽式肖特基势垒二极管整流器件及制造方法 | |
| CN105957865A (zh) | 一种集成沟槽肖特基的mosfet | |
| CN102522431A (zh) | 一种肖特基势垒二极管整流器件及其制造方法 | |
| CN109119489A (zh) | 一种复合结构的金属氧化物半导体二极管 | |
| CN201725794U (zh) | 一种沟槽式肖特基势垒二极管整流器件 | |
| CN109119490A (zh) | 一种复合结构的槽栅二极管 | |
| CN103094358A (zh) | 一种肖特基二极管及其制造方法 | |
| CN203983296U (zh) | 沟槽式肖特基半导体器件 | |
| CN203983293U (zh) | 沟槽肖特基半导体器件 | |
| CN203983295U (zh) | 低功耗沟槽式肖特基整流器件 | |
| CN106229342A (zh) | 一种多积累层的金属氧化物半导体二极管 | |
| CN204029813U (zh) | 耐高压沟槽式整流器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240207 Address after: 518000 Room 201, building A, 1 front Bay Road, Shenzhen Qianhai cooperation zone, Shenzhen, Guangdong Patentee after: Shenzhen Hemeiyuan Technology Co.,Ltd. Country or region after: Zhong Guo Address before: No. 428 Xinglong Street, Industrial Park, Suzhou City, Jiangsu Province, 215011, 11A Patentee before: SUZHOU SILIKRON SEMICONDUCTOR TECHNOLOGY CO.,LTD. Country or region before: Zhong Guo |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240319 Address after: Room 306, Building 2, No.1 Qingshan Road, High tech Zone, Suzhou City, Jiangsu Province, 215100 Patentee after: New Silicon Microelectronics (Suzhou) Co.,Ltd. Country or region after: Zhong Guo Address before: 518000 Room 201, building A, 1 front Bay Road, Shenzhen Qianhai cooperation zone, Shenzhen, Guangdong Patentee before: Shenzhen Hemeiyuan Technology Co.,Ltd. Country or region before: Zhong Guo |
|
| TR01 | Transfer of patent right |