JP4145301B2 - 半導体装置及び三次元実装半導体装置 - Google Patents

Description

【技術分野】
【０００１】
本発明は半導体装置及び三次元実装半導体装置に係り、特に、積み重ね実装に適した構造の半導体装置及び三次元実装半導体装置に関する。
【０００２】
近年、半導体部品の高集積化及び小型化のために、複数の半導体装置を積み重ね実装した構造の三次元実装半導体装置が開発されている。三次元実装半導体装置の信頼性の向上を図るには、積み重ねられている半導体装置の間の電気的接続の信頼性が重要であり、積み重ねられている半導体装置の間の電気的接続の信頼性の向上のためには、各半導体装置にその基板を貫通して形成してある電極部の信頼性が重要である。
【背景技術】
【０００３】
三次元実装構造を有する半導体装置の一例として、特許文献１に開示されるものがある。
【０００４】
同公報に示される三次元実装構造を有する半導体装置の形成にあっては、まず複数の半導体素子部を含み且つ薄形化された半導体基板の、前記半導体素子の電極パッドに対応する箇所に、当該半導体基板のみならず電極パッドをも貫通する孔を設け、当該貫通孔内に樹脂を充填した後、当該樹脂に貫通孔（再貫通孔）を形成し、当該貫通孔内に導電物質を充填して貫通ビア配線プラグを形成し、しかる後半導体素子毎に切断分離して三次元実装用半導体チップを形成する。
【０００５】
そして、当該半導体チップを積層し、上下の半導体チップ間の電気的な接続を、前記貫通ビア配線プラグ同士を半田ボール或いはスタッドバンプを用いて接続することにより成すものである。
【０００６】
かかる構造にあっては、電極パッド部に貫通孔が配設され、且つ同貫通孔内に樹脂層を介してビア配線プラグが配設されることから、電極パッドとビア配線プラグとの電気的接続手段が別途必要であり、両者の間の接続抵抗の増加は避け難い。
【０００７】
しかも当該電極パッドは、その主要部に貫通電極が配設されることから、実質的に面積が減じ、ワイヤボンディング或いは他の電極の接続が困難となる。
【０００８】
また、特許文献２には、一方の主面に突起電極が形成された複数の半導体チップを積層した後、積層体の前記突起電極部及び半導体チップを貫通してほぼ垂直な穴を設け、当該貫通穴内に絶縁層を介して導電部材を形成する他に、一方の主面に突起電極が形成された半導体チップの該突起電極下に貫通穴を設け、当該貫通穴内に絶縁層を介して導電部材を形成し、かかる突起電極及び貫通穴部の導電部材を有する半導体チップを積層する第２の構成が開示されている。
【０００９】
かかる構成にあっては、半導体チップの表面に突起電極を形成して後、該半導体チップへ穴開け加工を行うことから、半導体チップの平坦性を維持しての穴開け加工を精度良く行うことが困難である。
【００１０】
また半導体チップに貫通形成される穴は、高いアスペクト比を有し、且つほぼ垂直とされることから、該貫通穴内に絶縁層及び導電層を十分な膜厚をもって形成することが困難である。
【００１１】
また、特許文献３には、シリコン基板の素子形成面の絶縁層を形成した後、該絶縁層を貫いてシリコン基板のある深さに至るほぼ垂直な孔を形成し、該孔内に金属を充填し、更に該孔の上部にパッドを形成した後、シリコン基板の裏面から該シリコン基板の厚さを減じて、前記充填金属層を表出することにより貫通プラグを形成することが開示されている。
【００１２】
該貫通プラグの形成後、素子形成面に回路素子の形成がなされる。またかかるシリコン基板を積層することが開示されている。
【００１３】
かかる構成にあっても、シリコン基板に貫通形成される孔は、高いアスペクト比を有し、且つほぼ垂直とされることから、該貫通穴内に絶縁層及び導電層を十分な膜厚をもって形成することが困難である。
【００１４】
また、特許文献４には、半導体チップの回路パターン形成面に於いて電極パッドの近傍に、半導体チップの非回路形成面（裏面）に至る貫通したエッチングホール部を形成し、該エッチングホール部に導電材を形成して、半導体チップの裏面に外部端子を設けること、並びに該半導体チップを複数積層することが開示されている。
【００１５】
かかる構造にあっては、電極パッドから離間して貫通孔が形成される。従って半導体チップの必要面積は大きく、高集積化に適さない。
【００１６】
また、特許文献５には、シリコン基板の下面から上面に貫通孔を形成し、該貫通孔内に絶縁層を介して貫通接触領域を形成して、シリコン基板の上面に形成された電子的構成要素の電極を金属層を介して貫通接触領域に接続することにより、シリコン基板の下面に電子的構成要素の電気的導出を行うことが開示されている。
【００１７】
かかる構造にあっては、半導体デバイスを複数個積層する技術思想には触れておらず、従って電極パッド部の半導体基板に貫通孔を配設する構成については示唆されていない。
【００１８】
また、三次元実装構造の半導体装置のうち、メモリ三次元実装半導体装置においては、積み重なっている複数のメモリ半導体チップのうちからデータの読み書きを行うメモリ半導体チップを特定させるためのチップセレクト手段を備えている。従来のメモリ三次元実装半導体装置は、チップセレクト手段としてのチップセレクト回路が各メモリ半導体チップに設けてある構成である。チップセレクト回路が形成されている部分は、メモリ半導体チップのうち集積回路が形成してある面である。このため、各メモリ半導体チップのサイズが大きくなり、メモリ三次元実装半導体装置は平面図上のサイズが大きくなってしまい、小型化が困難であった。
【特許文献１】
特開２０００−２７７６８９号公報
【特許文献２】
特開２０００−９４０３９号公報
【特許文献３】
特開平１０−２２３８３３号公報
【特許文献４】
特開平８−３０６７２４号公報
【特許文献５】
特開平１１−２５１３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、上述の従来技術の有する問題点を解決し、積層される半導体チップ相互間の接続抵抗を低減することができ、もってより高密度の積層構造を実現することができる半導体装置（半導体チップ）及び三次元実装半導体装置を提供することを総括的な目的とする。
【００２２】
本発明の目的は、第１及び第２の面を有する基板を有し、且つ、該第１の面に集積回路部及び電極パッド及びセレクト端子を有する半導体装置において、該基板に上記第２の面から凹となって該基板を貫通して形成してあり、その底に上記電極パッドの裏面が露出している孔の内部に、一端を該電極パッドの裏面と電気的に接続させて且つ他端を該基板の第２の面に露出させて形成してあり、上記電極パッドを電気的に該基板の第２の面にまで導き出す導き出し部を有し、且つ、該基板の側面に設けられ、上記セレクト端子と電気的に接続され、前記第２面に延在する側面電極パッドを有する構成とした半導体装置を提供することにある。
【００２４】
また本発明の他の目的は、第１及び第２の面を有し、且つ、該第１の面に集積回路部及び電極パッド及びセレクト端子を有する基板よりなる半導体装置が、複数個積み重なっている構成の三次元実装半導体装置において、該半導体装置は、上記基板に上記第２の面から凹となって該基板を貫通して形成してあり、その底に上記電極パッドの裏面が露出している孔の内部に、一端を該電極パッドの裏面と電気的に接続させて且つ他端を該基板の第２の面に露出させて形成してあり、上記電極パッドを電気的に該基板の第２の面にまで導き出す導き出し部を有し、且つ、該基板の側面に設けられ、上記セレクト端子と電気的に接続され、前記第２の面に延在する側面電極パッドを有する構成であり、該半導体装置が、複数個、各半導体装置の電極パッド同士が電気的に接続されて、且つ、上記側面電極パッド同士が電気的に接続されて積み重なっており、且つ、特定の半導体装置を選定する信号が入力される外部セレクト端子を複数有し、上記側面電極パッド同士が電気的に接続されている部分を含んで構成され、複数の外部セレクト端子の夫々を複数の半導体装置のセレクト端子のうち特定の半導体装置のセレクト端子にだけ電気的に接続させる半導体装置特定手段が、側面側に設けてある構成の三次元実装半導体装置を提供することにある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施例を図面に基づいて説明する。
【実施例１】
【００２６】
本発明の第１実施例にかかる半導体装置の構成を図１に示す。そして当該半導体装置１０の要部拡大断面を図２に示す。
【００２７】
図１に示す半導体装置１０にあっては、薄化されたシリコン半導体基板１１の一方の主面１２に能動素子、受動素子及び電極／配線層からなる電子回路部（集積回路部）１３が形成され、当該電子回路部１３から導出された配線層は絶縁層１４内に延在して、電極パッド１５に電気的に接続されている。
【００２８】
そして、前記半導体基板１１には、前記電極パッド１５に対応する位置に、孔１６が配設されている。この孔１６は電極パッド１５を貫通するものではない。
【００２９】
当該孔１６内には、その内周面を覆って形成された絶縁層１７及び下地（シード）金属層１７ａを介して埋設電極１８が配設されている。当該埋設電極１８は、その一端において電極パッドと電気的に接続され、他端は当該半導体基板の他方の主面１９から若干突出して配設されている。埋設電極１８が請求の範囲の記載「導き出し部」を構成する。
【００３０】
即ち、本発明による半導体装置にあっては、埋設電極１８は、半導体基板１１を貫通するものの、電極パッド１５を貫通するものではなく、電極パッド１５は、その下面（半導体基板側）にて絶縁層１７に形成された開口２０を通して当該埋設電極１８と電気的に接続される。従って、埋設電極１８と電極パッド１５とを低抵抗をもって接続することができる。
【００３１】
また、電極パッド１５の上面は、平坦な面のままとされることから、当該上面へのワイヤボンディング、或いは他の電極の接続を容易に行うことができる。
【００３２】
かかる本発明による半導体装置１０の形成に際しては、まず略円形を有する半導体基板（ウエハー）１１の一方の主面１２に、周知のウエハープロセスにより、能動素子、受動素子及び電極／配線層からなる電子回路部（集積回路部）１３を形成する。
【００３３】
この時、前記電極パッド１５は、電子回路部の電極／配線と同時に形成されるため、図２に示されるように、例えば３層のアルミニューム（Ａｌ）層１５Ａａ，１５Ａｂ，１５Ａｃと、その間に配設されたタングステン（Ｗ）プラグ１５Ｂａ，１５Ｂｂ，１５Ｂｃとをもって構成される。半導体装置の構成によっては、かかる多層構成を採るとは限らない。
【００３４】
アルミニューム最上層１５Ａｃの表面には、必要に応じて金（Ａｕ）最上層／ニッケル（Ｎｉ）／銅（Ｃｕ）／チタン（Ｔｉ）下地層からなるメッキ層が配設される。しかる後、当該半導体基板の他方の主面１９に対し、周知の方法により研削処理を施し、当該半導体基板１１の厚さを２５〜１００μｍとする。
【００３５】
次いで、薄化された半導体基板の、前記電極パッド１５に対応する位置に、他方の主面１９側から選択エッチング処理を施し、当該半導体基板及び絶縁層１４を貫通し、前記電極パッド１５を構成する最下層のアルミニューム層１５Ａａに至る貫通孔１６を形成する。選択エッチング処理は、周知のフォトエッチング法を適用することができる。
【００３６】
この結果、電極パッド１５を構成する最下層のアルミニューム層１５Ａａの下面が表出される。このとき、形成される孔１６は、半導体基板の他方の主面１９側で大きく（口径Ｄ１）、一方の主面１２側（電極パッド側）で小さく（Ｄ２）エッチングされ、テーパー状（円錐状）をもって形成される。前述の如く、半導体基板が薄化されていることから、当該エッチング処理は短時間で且つ高い精度をもって行うことができる。
【００３７】
次いで、前記孔１６内に表出した半導体基板１１、電極パッド１５Ａａ及び絶縁層１４を覆って、酸化シリコン（ＳｉＯ２）からなる厚さ１μｍ程の絶縁層１７を形成する。かかる絶縁層１７は、窒化シリコン（Ｓｉ３Ｎ４）層であっても良く、またこれらの形成方法はスパッタリング方法、或いは化学気相成長（ＣＶＤ）法を適用することができる。
【００３８】
前記孔１６は、半導体基板の裏面側に開いたテーパー状（円錐状）をもって形成されていることから、当該絶縁層１７はほぼ均一な厚さをもって形成される。この時、半導体基板の他方の主面１９にも、当該絶縁層１７が形成される。
【００３９】
次いで、選択エッチング法を適用して、孔１６内に於いて前記電極パッド１５Ａａ部を覆う絶縁層１７を選択的に除去し、開口２０を形成する。次いで、当該孔１６内に銅（Ｃｕ）を充填し、埋設電極１８を形成する。当該埋設電極１８はその一端が前記電極パッド１５に電気的に接続され、他端は半導体基板の他方の主面１９から若干突出（高さａ＝５〜１５μｍ）して形成される。
【００４０】
即ち、半導体基板の一方の主面１２側に配設された電極パッド１５は、埋設電極１８を介して、半導体基板の他方の主面１９に電気的に導出可能とされる。当該埋設電極１８の形成は、電気メッキ法を適用することができる。かかる電気メッキの際、必要であれば先に無電界メッキ法により下地層を配設する。前述の如く、半導体基板が薄化されていることから、当該電気メッキ処理も短時間で行うことができる。
【００４１】
次いで、前記埋設電極１８の突出部の表面に、金（Ａｕ）表面層、ニッケル（Ｎｉ）下地層からなるメッキ層を形成する。ニッケル層の厚さは２μｍ、金層の厚さは０．５μｍ程とされる。しかる後、これまた周知の方法により、略円形半導体基板にダイシング処理を施し、個々の半導体装置（半導体チップ）１０を形成する。
【実施例２】
【００４２】
このような構成を有する、本発明による半導体装置１０を複数個用いて、三次元半導体装置５０を形成した構造を、本発明の第２実施例として図３に示す。そして当該半導体装置５０の要部、即ち半導体装置積層体の拡大断面を図４に示す。
【００４３】
本実施例によれば、前記半導体装置５０は、絶縁性樹脂シートを基材とし、その表面及び／又は内部に電極／配線層が配設された支持基板（インターポーザー）５１の一方の主面に、前記第１の実施例にかかる半導体装置１０が複数個（第３図、第４図では４個、１０−１〜１０−４）積層して搭載され、当該支持基板５１の他方の主面に外部接続端子５２が配設されて構成される。そして、半導体装置１０の積層体は、エポキシ樹脂５３により外装・封止される。
【００４４】
かかる構造は、支持基板（インターポーザー）５１の一方の主面上に、半導体装置１０を順次積み上げてゆくか、或いは所望の数の半導体装置１０を予め積層・固着しておき、これを支持基板５１の一方の主面上に搭載固着し、しかる後樹脂外装を行うことで実現することができる。
【００４５】
最下層の半導体装置１０−１の埋設電極１８は、半田バンプ５４によって、支持基板５１表面の電極と電気的、機械的に接続され、また当該半導体装置１０−１と支持基板５１との間を満たした樹脂（アンダーフィル）材５５により固着される。
【００４６】
半導体装置１０−２の埋設電極１８は、半導体装置１０−１の電極パッド１５と、超音波接続法、或いは熱圧着法により、機械的・電気的に接続される。両半導体装置間には、必要に応じてアンダーフィル材を充填しても良い。上側に配設される半導体装置１０−３，１０−４も同様の手段により、積層・固着される。
【００４７】
かかる当該半導体装置５０にあっては、薄化された半導体基板を用い、且つ当該半導体基板を貫通する如く埋設電極が配設された半導体装置１０を用いることから、その積層体の高さを低くすることができ、もってより高密度の実装が可能とされる。また、埋設電極自体の高さ（長さ）も短いことから、その抵抗を低い値とすることができ、当該半導体装置の動作の高速化を図ることができる。
【００４８】
なお、最上位置の半導体装置１０−４の電極パッド１５と支持基板５１の電極パッド（図示せず）とにワイヤボンディングを行って、最上位置の半導体装置１０−４と支持基板５１との間を電気的に接続することも可能である。
【実施例３】
【００４９】
前記本発明による半導体装置１０を複数個用いて、三次元半導体装置の変形例を、本発明の第３実施例として図５に示す。
【００５０】
本実施例によれば、前記半導体装置５０Ａは、絶縁性樹脂シートを基材とし、その表面及び／又は内部に電極／配線層が配設された支持基板（インターポーザー）６１の一方の主面に、前記第１の実施例にかかる半導体装置１０が複数個（第５図では４個、１０−１〜１０−４）積層して搭載され、当該支持基板６１の他方の主面に外部接続端子６２が配設されて構成される。
【００５１】
そして、半導体装置１０の積層体はエポキシ樹脂６３により外装・封止される。なお、同図に於いて、６４は半田バンプであり、６５は樹脂からなるアンダーフィル材である。
【００５２】
本実施例にあっては、半導体装置１０−１が前記第２実施例とは異なり、表裏反転して支持基板６１に搭載される。半導体装置１０−１上に載置される半導体装置１０−２，１０−３，１０−４も同様に表裏反転して載置される。
【００５３】
かかる構造によれば、最上層の半導体装置１０−４については、埋設電極を用いない構造のものを適用することができ、製造コストの低減を図ることができる。
【００５４】
次いで、本発明による半導体装置１０の製造方法を、より詳細に説明する。
【００５５】
図６〜図８に、本発明にかかる埋設電極を有する半導体装置の製作工程を示す。本発明によれば、周知のウエハープロセス技術を用いて、その一方の主面１０２に、複数の能動素子、受動素子及び電極／配線層からなる電子回路部（集積回路部）１０３が複数個形成され、当該電子回路部１０３それぞれにあっては、当該電子回路部から導出された配線層が絶縁層１０４内に延在されて、電極パッド１０５に電気的に接続されてなるシリコン半導体基板１０１が形成、準備される。
【００５６】
そして、図６Ａに示されるように、当該半導体基板１０１の一方の主面１０２に、両面接着テープ１３１を用いて、支持基板１３２が固着される。
【００５７】
ここで両面テープ１３１は、これ以降の埋設電極形成プロセスの高真空下或いは温度プロファイルを通った後に半導体基板から容易に分離できる性質を有することが必要であり、例えばある温度により接着性が低下する熱発泡テープ（例：日東電工製のリバアルファ（商品名））や、ＵＶ照射により接着性が低下するＵＶテープ（例：積水化学工業製ＵＶテープ）を用いることができる。
【００５８】
また支持基板１３２としては、後の工程で半導体基板が薄化された場合にも剛性を有する材料、例えば石英ガラス、パイレックスガラス、シリコン板、金属板等を用い、その厚さは０．５〜１．０ｍｍ程度のものを用いる。
【００５９】
次いで、前記半導体基板１０１の他方の主面（裏面）１０６に対し、周知の研削法を用いて研削処理を施し、図６Ｂに示されるように、当該半導体基板１０１の厚さを減ずる。
前述のウエハープロセス段階ではｔ２＝７２５μｍ（８インチ径）或いは６２５μｍ（６インチ径）であったシリコン半導体基板は、当該研削加工により、ｔ１＝２５〜１００μｍの厚さに加工される。
【００６０】
この後、必要に応じて、研削ダメージ或いは研削ストレスの除去を目的として、ライトエッチング或いはポリッシング等の処理を半導体基板の被研削面に施してもよい。
図６Ｃは、研削処理された半導体基板１０１のうち前記電極パッド１０５の部分を拡大して示す。
【００６１】
本発明によれば、次いで前記半導体基板の裏面１０６にフォトレジスト層を形成し、周知のフォトプロセスを用いて、前記電極パッド１０５に対応する位置の半導体基板に選択エッチング処理を施す。
【００６２】
即ち、半導体基板裏面１０６の、前記電極パッド１０５に対応する位置に開口が形成されるよう、フォトレジストパターンを選択的に形成（図示せず）し、当該レジストパターンをマスクとし、フッ素系ガスをエッチャントとするドライエッチング処理を施し半導体基板の裏面から前記電極パッド下面（半導体基板側の面）の表出に至る孔１０７を形成する。
【００６３】
この時、当該電極パッド１０５は、エッチング停止層として作用する。また、前記半導体基板は薄化されていることから、そのエッチングに要する時間は僅かである。エッチング処理後、フォトレジストは除去される。エッチング処理後の状態を、図６Ｄに示す。
【００６４】
当該孔１０７は、半導体基板裏面側の開口寸法が、電極パッド側の開口寸法よりも大とされたテーパー形状である。即ち略円錐形状の開口とされる。電極パッドサイズが９０μｍ□、電極パッド間ピッチが１３５μｍであれば、当該孔１０７の、半導体基板裏面側の開口寸法Ｄ１を８０μｍΦとし、電極パッド表出部の開口寸法Ｄ２を５０μｍΦとすることができる。
【００６５】
本発明によれば、次いで、前記孔１０７内及び前記半導体基板の裏面１０６に、絶縁層１０８を被覆形成する。かかる状態を、図７Ａに示す。当該絶縁層１０８は、前記孔１０７内に埋設電極を配設した際、当該半導体基板と埋設電極とが不要に導通することを防止する為のものであって、厚さ１μｍ程のシリコン酸化膜或いはシリコン窒化膜が適用される。
【００６６】
当該絶縁層１０８は、周知のスパッタリング法、或いは気相成長（ＣＶＤ）法により形成される。スパッタリング法を用いれば、温度上昇も最高８０℃程度とすることができ、前記両面接着テープなどに熱的な衝撃を与えない。
【００６７】
本発明によれば、次いで前記孔１０７上を覆って前記半導体基板の裏面１０６にドライフィルム１０９を貼り付ける。かかる状態を、図７Ｂに示す。
【００６８】
次いで、前記ドライフィルム１０９の、前記孔１０７に対応し且つ前記電極パッドのほぼ中央に対応する位置に、貫通孔１１０を形成する。かかる状態を、図７Ｃに示す。かかる貫通孔１１０の開口径は３０μｍ程とされる。なお、前記孔１０７内に於いて、電極パッドと埋設電極との電気的接触を望まない場合には、上記ドライフィルム１０９への貫通孔１１０の形成を行わない。
【００６９】
次いで、前記ドライフィルム１０９をマスクとする異方性ドライエッチング処理を施し、前記電極パッドの表面を覆う絶縁層１０８を選択的に除去して、開口１１１を形成する。かかる状態を、図７Ｄに示す。
【００７０】
次いで、前記ドライフィルム１０９を除去する。かかる状態を図８Ａに示す。同図において、電極パッド１０５は、孔１０７内において、絶縁層１０８に形成された開口１１１によって表出されている。
【００７１】
次いで、前記孔１０７内及び前記半導体基板の裏面１０６に、電気メッキのための下地（シード）金属層１１２を形成する。当該下地金属層１１２は、貫通孔内に於いて前記電極パッドの表出部と接して形成される。
【００７２】
当該下地金属層１１２は、厚さ２μｍのチタン（Ｔｉ）層（下層）と、厚さ０．５μｍの銅（Ｃｕ）層（上層）とから構成される。これらの層の形成方法としては、スパッタリング法を適用することができる。
【００７３】
次いで前記孔１０７を覆って前記半導体基板裏面１０６に、再びドライフィルム１１３を貼り付け、当該ドライフィルム１１３の、前記埋設電極を形成する領域に対応する箇所に開口１１４を形成する。かかる状態を図８Ｂに示す。
【００７４】
次いで、前記ドライフィルム１１３をマスクとして電気メッキ処理を行い、前記孔１０７内に金属を充填し、埋設電極１１５を形成する。電気メッキ法により充填される金属としては、メッキ処理のし易さ、電気抵抗値などからして銅（Ｃｕ）が適当である。
【００７５】
更に、当該埋設電極１１５の表面には、必要に応じて、金（Ａｕ）表面層、ニッケル（Ｎｉ）下地層からなるメッキ層を形成する。ニッケル層の厚さは２μｍ、金層の厚さは０．５μｍ程とされる。しかる後、前記ドライフィルムを除去する。かかる状態を図８Ｃに示す。
【００７６】
次いで、前記埋設電極１１５の周囲に残された下地（シード）金属層１１２を除去し、絶縁層１０８を表出する。この結果、半導体基板の裏面１０６から、５〜１５μｍの高さに突出して埋設電極１１５が形成される。かかる状態を図８Ｄに示す。
【００７７】
次いで、前記半導体基板は、周知のダイシング処理によって、電子回路部（集積回路部）毎に分離される。かかるダイシング処理の前或いは後に、前記両面接着テープ１３１が除去されて、図８Ｅに示す前記第１の実施例に示す半導体装置１０が形成される。
【００７８】
以上の本発明の実施例にあっては、埋設電極は電極パッドの位置に対応して配設される。従って、複数の半導体装置１０が積層され、且つ相互に電気的接続を成す為には、互いに電極パッドが重なるよう、その位置の同一性が要求される。半導体メモリなど、機能・動作の類似した半導体装置であれば、かかる要求に比較的容易に対応することができるが、論理回路を主体とする半導体装置の組み合わせ或いは、半導体メモリと論理回路を主体とする半導体装置との組み合わせにあっては、半導体チップサイズも異なることから対応は困難である。
【００７９】
本発明は、このように組み合わせの困難とされる半導体装置の積層を容易とする手段をも提供する。
【実施例４】
【００８０】
本発明の第４実施例にかかる半導体装置の構成を図９に示す。そして当該半導体装置１０Ａの要部拡大断面を図１０に示す。
【００８１】
図９に示す半導体装置１０Ａにあっては、シリコン半導体基板１１の一方の主面１２に能動素子、受動素子及び電極／配線層からなる電子回路部（集積回路部）１３が形成され、当該電子回路部１３から導出された配線層は絶縁層１４内に延在して、電極パッド１５に電気的に接続されている。
【００８２】
前記半導体基板１１には、前記電極パッド１５に対応する位置に、孔１６が配設されるが、当該孔１６は電極パッド１５を貫通するものではない。当該孔１６内には、その内周面を覆って形成された絶縁層１７を介して埋設電極１８が配設される。当該埋設電極１８は、前記孔１６内において絶縁層１７に形成された開口を介して電極パッド１５と電気的に接続され、他端は当該半導体基板の他方の主面１９に若干突出して配設される。
【００８３】
そして、本実施例に於ける特徴的構成として、当該埋設電極１８の突出部の周囲の、半導体基板の他方の主面１９には、当該埋設電極１８から延在して導電層２０が配設される。当該導電層２０は、半導体装置の内部に向かって延在されて配設される。当該延在される導電層２０は、前記メッキ下地（シード）層上に、アルミニューム（Ａｌ）表面層／ニッケル（Ｎｉ）／銅（Ｃｕ）からなる積層構造をもって形成される。
【００８４】
即ち、かかる延在された導電層２０の配設によって、当該半導体装置１０Ａの裏面に於ける、電極面積或いは電極パターン長が実質的に増加される。
【実施例５】
【００８５】
本発明の第５実施例にかかる半導体装置の構成を、図１１に示す。
【００８６】
図１１に示す半導体装置１０Ｂにあっては、シリコン半導体基板１１の一方の主面１２に能動素子、受動素子及び電極／配線層からなる電子回路部（集積回路部）１３が形成され、当該電子回路部１３から導出された配線層は絶縁層１４内に延在して、電極パッド１５に電気的に接続されている。
【００８７】
前記半導体基板１１には、前記電極パッド１５に対応する位置に、孔１６が配設されるが、当該孔１６は電極パッド１５を貫通するものではない。当該孔１６内には、その内周面を覆って形成された絶縁層１７を介して埋設電極１８が配設される。当該埋設電極１８は、前記孔１６内において絶縁層１７に形成された開口を介して電極パッド１５と電気的に接続され、他端は当該半導体基板の他方の主面１９に若干突出して配設される。
【００８８】
そして、本実施例に於ける特徴的構成として、前記電極パッドの上面、即ち半導体基板の一方の主面１２側の上面に於いて、当該電極パッドから延在して導電層２１が配設される。当該導電層２１は、半導体装置の内部に向かって延在されて配設される。当該延在される導電層２１は、前記絶縁層上に、アルミニューム（Ａｌ）をもって形成される。
即ち、かかる延在された導電層２１の配設によって、当該半導体装置１０Ａの表面側に於ける、電極面積或いは電極パターン長が実質的に増加される。
【実施例６】
【００８９】
本発明の第６実施例にかかる半導体装置の構成を、図１２に示す。
【００９０】
図１２に示す半導体装置１０Ｃにあっては、シリコン半導体基板１１の一方の主面１２に能動素子、受動素子及び電極／配線層からなる電子回路部（集積回路部）１３が形成され、当該電子回路部１３から導出された配線層は絶縁層１４内に延在して、電極パッド１５に電気的に接続されている。
【００９１】
前記半導体基板１１には、前記電極パッド１５に対応する位置に、孔１６が配設されるが、当該孔１６は電極パッド１５を貫通するものではない。
【００９２】
当該孔１６内には、その内周面を覆って形成された絶縁層１７を介して埋設電極１８が配設される。当該埋設電極１８は、前記孔１６内において絶縁層１７に形成された開口を介して電極パッド１５と電気的に接続され、他端は当該半導体基板の他方の主面１９に若干突出して配設される。
【００９３】
そして、本実施例に於ける特徴的構成として、前記電極パッドの上面、即ち半導体基板の一方の主面１２側の上面に於いて、当該電極パッドから延在して導電層２１が配設される。
【００９４】
また、本実施例に於ける更なる特徴的構成として、当該埋設電極１８の突出部の周囲の、半導体基板の他方の主面１９には、当該埋設電極から延在して導電層２０が配設される。
これらの導電層２０，２１は、半導体装置の内部に向かって延在されて配設される。
【００９５】
即ち、かかる延在された導電層２０，２１の配設によって、当該半導体装置１０Ａの表裏両面に於いて、電極面積或いは電極パターン長が実質的に増加される。
【００９６】
これらの実施例４〜６によってもたらされる半導体装置は、電極面積或いは電極パターン長が実質的に増加されていることにより、図１３或いは図１４に示されるように、チップサイズの異なる半導体装置を複数個積層することを可能とする。従って、異なる機能を有する半導体チップの組み合わせを容易とし、もって、より高機能を有する半導体装置の実現が容易となる。
【００９７】
例えば、フラッシュ・メモリ素子とスタティック・メモリ素子との組み合わせ、或いはマイクロコンピュータとこれらのメモリ素子との組み合わせなど、チップサイズ、動作条件、或いは機能の異なる半導体装置の組み合わせがより容易となる。
【００９８】
なお、前記実施例にあっては、第一の半導体装置の電極パッドが直接第二の半導体装置の埋設電極に接する構造としたが、図１５に示すように、当該電極パッドの表面にメッキ層１５１を配設して、接続性を向上させることができる。
【００９９】
また、前記実施例にあっては、埋設電極の突出部表面にメッキ層を配設する構造としたが、図１６に示されるように、更に半田ボールなどの半田被覆層１６１を配設することにより、接続性を向上させることができる。
【０１００】
一方、前記実施例１に示す構造、並びにその製造方法にあっては、半導体基板、及びその一方の主面における絶縁層を貫通する孔内に、金属を充填してなる埋設電極構造としたが、本発明によれば、前記図８Ａに示されるように、前記孔内に選択的に絶縁層が配設された状態に於いて、その表面及び前記電極パッドの表出部、半導体基板裏面に連続して金属層１７１を形成して、埋設電極を構成しても良い。１７１ａは孔１６の側壁上の金属層、１７１ｂはシリコン半導体基板１１の主面１９上の金属層である。当該金属層は、スパッタリング法などにより形成することができる。金属層１７１が請求の範囲の記載「導き出し部」を構成する。
【０１０１】
前述の如く、貫通孔はテーパー形状を有することから，当該スパッタリング法による皮膜は、ほぼ一様な厚さをもって形成することができる。当該スパッタリング法によれば、より容易に導電層を形成できることから、製造に要する時間を短縮することができる。かかる構造を、図１７に拡大して示す。
【０１０２】
このように、金属の充填による埋設電極構造に代えて金属層を延在させて埋設電極層を構成した半導体装置を、複数個積層した構成を図２０に示す。同図において、支持基板に接続される最下の半導体装置１０−１は、前記金属の充填による埋設電極を採っているが、その上に載置される半導体装置１０−２、１０−３は金属層を延在させて構成された埋設電極１７１が適用されている。
【０１０３】
また、本発明によれば、前記図８Ａに示されるように、孔内に選択的に絶縁層か配設された状態に於いて、前記電極パッドの表出部に対し金（Ａｕ）線を接続した後、当該金線を導出し、その導出部を溶断して、所謂スタッドバンプ１８１としてもよい。スタッドバンプ１８１が請求の範囲の記載「導き出し部」を構成する。
【０１０４】
当該スタッドバンプ構造は、半導体装置に於けるワイヤボンディング技術を応用したものであり、当該ワイヤボンディング装置を用いて容易に、従って安価に実施することができるものである。
【０１０５】
かかる構造を、図１８に拡大して示す。
【０１０６】
このように、金属の充填による埋設電極構造に代えて、スタッドバンプ構造をもって埋設電極を構成した半導体装置を、複数個積層した構成を図２１に示す。
【０１０７】
同図において、支持基板に接続される半導体装置１０−１、１０−２に於いて、スタッドバンプ構造をもって構成された埋設電極１８１が適用されている。
【０１０８】
また、本発明によれば、前記図８Ａに示されるように、孔内に選択的に絶縁層か配設された状態に於いて、前記金属層の充填に代えて、導電性ペースト１９１を充填してもよい。導電性ペースト１９１が請求の範囲の記載「導き出し部」を構成する。
【０１０９】
当該埋設電極構造は、導電性ペーストの充填という手段を用いることにより、金属の充填法に比較して安価に形成することができる。かかる構造を、図１９に拡大して示す。
【０１１０】
このように、金属の充填による埋設電極構造に代えて導電性ペーストの充填をもって埋設電極を構成した半導体装置を、複数個積層した構成を図２２に示す。同図において、支持基板に接続される半導体装置１０−１、１０−２，１０−３の何れに於いても、導電性ペーストの充填をもって構成された埋設電極１９１が適用されている。
【０１１１】
なお、図２０〜２２に示される構成において、チップサイズが異なる場合には、必要に応じて図１２をもって説明した、電極面積の拡大或いは電極引出しパターンの延長構造が採られる。
【０１１２】
更に、本発明の前記実施例にあっては、半導体基板の一方の主面に、両面テープを用いて支持基板を固着する方法を採ったが、これに代えてメッキ法、スパッタリング法を用いて下地金属層を形成し、当該下地金属層上に接着材を介して銅（Ｃｕ）板などの金属板からなる支持基板を配設しても良い。
【０１１３】
即ち、図２３Ａに示すように、半導体基板１１の一方の主面に、銅（Ｃｕ）からなる支持基板２０１を固着し、同図２３Ｂに示すように当該支持基板２０１を埋設電極の形成の際の電極として用いて当該埋設電極を形成した後、同図２３Ｃに示すように当該支持基板２０１を溶融除去することができる。
【０１１４】
かかる銅（Ｃｕ）からなる支持基板２０１を、半導体基板に貼り付け形成する手段として、次のような方法を執ることができる。即ち、図２４Ａに示すように、半導体基板１１の一方の主面側に表出された電極パッド１５上に、金（Ａｕ）表面層／ニッケル（Ｎｉ）下地層からなるメッキ層２０２を無電解メッキ法により形成する。
【０１１５】
次いで、図２４Ｂに示すように、当該電極パッド１０５上のメッキ層２０２及び、当該電極パッド１５周囲の絶縁層上を含んで、全面にニッケル（Ｎｉ）、或いはチタン（Ｔｉ）からなる下地層２０３を形成する。
【０１１６】
しかる後、同図２４Ｃに示すように、当該下地層２０３上にセラジン（三菱ガス化学製の商品名）などの有機接着剤、或いはポリイミド系の耐熱性接着剤を塗布し、当該半導体基板とほぼ同一の大きさを有する銅（Ｃｕ）からなる支持基板２０１を貼り付けて固定する。貫通孔を形成した後、支持基板を構成した銅を酸系エッチング液にて、また接着剤層をアルカリ系エッチング液にて除去する。
【０１１７】
このような本発明によれば、複数の半導体装置（半導体チップ）を積層することを容易化する為に、半導体基板の一方の主面から他方の主面に貫通する導電路を配設する際、基本的に当該半導体基板及びその表面に形成された絶縁層を貫通するも、電極パッドを貫通するものではない孔を設けることを特徴としている。そしてかかる孔内に導電物質を充填するか、導電層を形成することにより、半導体基板の表裏を貫通する埋設導電層を形成している。
【０１１８】
このような埋設導電層を用いた導出構造は、前記先行技術に於ける手段とは異なり、電極パッドを貫通する構成は採らない。よって、当該電極パッドの電気的、機械的接続性を損なうことなく、高い信頼性をもって積層構造を実現することができる。
【実施例７】
【０１１９】
次に、本発明の第７実施例であるメモリ三次元実装半導体装置について説明する。
【０１２０】
メモリ三次元実装半導体装置５０Ｍを図２５乃至図３０に示す。メモリ三次元実装半導体装置５０Ｍは、メモリ集積回路が形成してある４つのメモリ半導体装置１０Ｍ−１〜１０Ｍ−４が、図２５、図２６、図２７Ｂ，図２８Ｂ，図２９Ｂ，図３０Ｂに示すように、電気的に接続されて積み重なっており、側面側に、メモリ半導体装置１０Ｍ−１〜１０Ｍ−４の中からデータの読み書きを行うメモリ半導体装置を特定させるためのメモリ半導体装置特定手段２９０が配設されている。
【０１２１】
メモリ半導体装置特定手段２９０は、各メモリ半導体装置１０Ｍ−１〜１０Ｍ−４毎に形成してあるセレクト電極パッド２０９（図２７Ａ，２７Ｂ参照）及びセレクト端子２１０−１〜２１０−４と、各メモリ半導体装置１０Ｍ−１〜１０Ｍ−４毎にセレクト端子２１０−１〜２１０−４に関連して形成してある櫛歯パターンの配線２１１−１〜２１１−４及び電極パッド構造部２２１〜２２４、２３１〜２３４、２４１〜２４４、２５１〜２５４と、インターポーザー５１Ｍの下面の外部セレクトバンプ端子２６０−１〜２６０−４とから構成される。
【０１２２】
後述するように配線２７１〜２７４が形成された状態では、メモリ半導体装置特定手段２９０は、配線２７１〜２７４と記号「×」で示す箇所が切断してある配線２１１−１〜２１１−４とによって構成される。
【０１２３】
電極パッド構造部２２１は、図２６及び図２７Ａ，図２７Ｂに示すように、メモリ半導体チップの表面側に配設された第１の電極部２８１と当該メモリ半導体チップの側面から裏面に延在して形成された第２の電極部２９１とが半導体チップの側面で接続されている。
電極パッド構造部２３１、２４１、２５１も電極パッド構造部２２１と同じ構造とされている。
【０１２４】
図２８Ａ、図２８Ｂに示すように、電極パッド構造部２２２、２３２、２４２、２５２も電極パッド構造部２２１と同じ構造とされている。図２９Ａ、図２９Ｂに示すように、電極パッド構造部２２３、２３３、２４３、２５３も電極パッド構造部２２１と同じ構造とされている。図３０Ａ、図３０Ｂに示すように、電極パッド構造部２２４、２３４、２４４、２５４も電極パッド構造部２２１と同じ構造とされている。
【０１２５】
図２６に示すように、電極パッド構造部２２１〜２２４、２３１〜２３４、２４１〜２４４、２５１〜２５４は、配線２１１−１〜２１１−４の端に位置して、且つ、各メモリ半導体装置１０Ｍ−１〜１０Ｍ−４の半導体チップの側面の互いに対応する部位に位置しており、半導体チップの側面に沿って上面及び下面にまで延在している。
【０１２６】
配線２１１−１〜２１１−４は、図２６、図２７Ａ、図２７Ｂ，図２８Ａ、図２８Ｂ，図２９Ａ、図２９Ｂ，図３０Ａ、図３０Ｂ中、記号「×」で示す部分がレーザで切断されている。最下位置のメモリ半導体装置１０Ｍ−１の電極パッド構造部２２１〜２２４は夫々インターポーザー５１Ｍの外部セレクトバンプ端子２６０−１〜２６０−４と電気的に接続されている。
【０１２７】
また、上下の電極パッド構造部２２１〜２２４、２３１〜２３４、２４１〜２４４、或いは２５１〜２５４は、それぞれ対応する側面電極部、裏面電極部を通して、相互に電気的に接続されている。即ち、電極パッド構造部２２１、２３１，２４１，２５１が電気的に接続され、電極パッド構造部２２２、２３２，２４２，２５２が電気的に接続されている。また、電極パッド構造部２２３、２３３，２４３，２５３が電気的に接続され、電極パッド構造部２２４、２３４，２４４，２５４が電気的に接続されている。
【０１２８】
メモリ三次元実装半導体装置５０Ｍを側面から見ると、電極パッド構造部２２１〜２２４、２３１〜２３４、２４１〜２４４、２５１〜２５４は、図２５に示すように、メモリ三次元実装半導体装置５０Ｍの側面に縦に延びる４本の配線２７１〜２７４を形成する。
【０１２９】
配線２１１−１〜２１１−４の、記号「×」で示す箇所が切断してあるため、外部セレクトバンプ端子２６０−１へ加えられたセレクト信号はセレクト端子２１０−１にだけ加えられ、外部セレクトバンプ端子２６０−２へ加えられたセレクト信号はセレクト端子２１０−２にだけ加えられ、外部セレクトバンプ端子２６０−３へ加えられたセレクト信号はセレクト端子２１０−３にだけ加えられ、また、外部セレクトバンプ端子２６０−４へ加えられたセレクト信号はセレクト端子２１０−４にだけ加えられる。よって、上記のセレクト信号によって、４つのメモリ半導体装置１０Ｍ−１〜１０Ｍ−４の中から、データの読み書きを行うメモリ半導体装置が特定される。
【０１３０】
ここで、上記のメモリ半導体装置特定手段２９０がメモリ三次元実装半導体装置５０Ｍの側面を利用して形成されているため、メモリ半導体装置特定手段をメモリ集積回路が載置されるインターポーザー上などに端子、配線を配設して形成する場合に比べ、メモリ半導体装置のサイズを小さくすることができる。よって、上記のメモリ三次元実装半導体装置５０Ｍは、従来のメモリ三次元実装半導体装置と比較して平面図上のサイズが小さく小型である。
【０１３１】
また、図３１乃至図４３に示すように、上記のメモリ半導体装置特定手段２９０は半導体基板にメモリ集積回路を形成する段階で各メモリ集積回路と共に形成される。よって、チップ形状のメモリ半導体装置を積み重ねた後にメモリ半導体装置特定手段を形成するための作業は必要なく、メモリ三次元実装半導体装置５０Ｍは、チップ形状のメモリ半導体装置を単に積み重ねるだけで完成する。このため、メモリ三次元実装半導体装置５０Ｍは、生産性良く製造される。
【０１３２】
次に、メモリ半導体装置１０Ｍ−１の、特に電極パッド構造部２２１及び配線２１１−１の製造方法について説明する。
【０１３３】
先ず、図３１及び図３２に示すように、メモリ集積回路及びセレクト電極パッド２０９が作り込んであるシリコンウェハ３１０に対して再配線プロセスを行って、セレクト電極パッド２０９上にセレクト端子２１０−１、セレクト端子２１０−１から延びているパターン幅は５０μｍ以下の配線２１１−１、配線２１１−１の先端の第１の電極部２８１〜２８４を形成する。第１の電極部２８１〜２８４の略半分の部分は、シリコン半導体基板を半導体チップに分離するスクライブ線３００上に位置している。
【０１３４】
次いで、図３３に示すように、スポット径が１００μｍのレーザを使用して配線２１１−１を記号「×」で示す箇所を切断して、第１の電極部２８２〜２８４とセレクト端子２１０−１との電気的に接続を断ち、第１の電極部２８１だけがセレクト端子２１０−１と電気的に接続される状態とする。
【０１３５】
次いで、図３４に示すように、半導体基板３１０をメモリ集積回路部側の面を下側にして、両面テープ１３１を用いて板状の支持部材（支持基板）１３２上に貼り付けた後、裏面を研削し、当該半導体基板３１０を薄くする。
【０１３６】
次いで、薄化された半導体基板３１０Ａの裏面に所定のレジストパターン３０１を形成し、エッチングを行って、図３５及び図３６に示すように、孔１０７を形成すると共にスクライブ線３００上にスクライブ溝３０２を形成する。スクライブ溝３０２の底面には、第１の電極部２８１〜２８４の先端側の略半分の部分が露出する。
【０１３７】
次いで、レジストパターン３０１を除去した後、図３７に示すように、半導体基板３１０Ａの裏面上に絶縁膜１０８を形成する。次いで、図３８及び図３９に示すように、半導体基板３１０Ａの裏面にドライフィルム１０９を貼り、ドライフィルム１０９にスリット１１０Ａ及びピンホール１１０を形成する。当該ドライフィルム１０９をマスクとして、ドライエッチングを行い、絶縁膜４５を選択的に除去して、スクライブ溝３０２の底にスリット３０３を形成すると共に、孔１０７の底に開口部１１１を形成する。
【０１３８】
次いで、図４０に示すように、前記絶縁膜１０８上にシードメタル層１１２を形成する。次いで、図４１、図４２に示すように、メッキレジスト層３０４を選択的に形成した後、それから半導体基板をＣｕめっき槽に浸漬し電気メッキ処理を行う。半導体基板３１０Ａの裏面には段差があるけれども、溶解性の高いレジストを使用し、ステッパ露光装置での露光を開口数（ＮＡ）を小さくして行うことによって、メッキレジスト３０３は良好に形成される。
【０１３９】
電気メッキ処理によって、スクライブ溝３０２の部分に第２の電極部２９１〜２９４が、孔１０７内に埋設電極１１５が形成される。図４２に示すように、第２の電極部２９１は、第１の電極部２８１と電気的に接続され、且つ半導体基板３１０Ａの側面からその裏面に延在して形成される。
【０１４０】
一方、第２の電極部２９２は第１の電極部２８２と、第２の電極部２９３は第１の電極部２８３と、第２の電極部２９４は第１の電極部２８４と夫々電気的に接続されて形成される。これらの電極部２８２、２９３，２９４も半導体基板の側面から裏面に延在して形成される。
【０１４１】
次いで、図４３に示すように、メッキレジスト３０４を除去し、且つ、露出しているシードメタル層１１２を除去する。しかる後、両面テープ１３１の接着力を低下させて板状支持部材１３２を取り外す。これによって、図２５及び図２６に示すメモリ半導体装置１０Ｍ−１が得られる。
【０１４２】
他のメモリ半導体装置１０Ｍ−２、１０Ｍ−３、１０Ｍ−４も、配線２１１−２〜２１１−４のうちの切断する箇所を変えるが、その他は上記と同様の工程を経て製造される。
上記のように、メモリ半導体装置１０Ｍ−１〜１０Ｍ−４は、ウエハープロセスの段階で、それが何段目に積み重ねるものであるかを予め決めて製作される。
【０１４３】
メモリ三次元実装半導体装置５０Ｍは、メモリ半導体装置１０Ｍ−１は第１の半導体基板からピックアップし、メモリ半導体装置１０Ｍ−２は第２の半導体基板からピックアップし、メモリ半導体装置１０Ｍ−３は第３の半導体基板からピックアップし、メモリ半導体装置１０Ｍ−４は第４の半導体基板からピックアップして、これらを所定の順番で積み重ねることによって製造される。
【実施例８】
【０１４４】
次に、本発明の第８実施例であるメモリ三次元実装半導体装置５０Ｍ−Ａについて説明する。
【０１４５】
図４４に示すメモリ三次元実装半導体装置５０Ｍ−Ａは、メモリ半導体装置１０Ｍ−Ａ−１〜１０Ｍ−Ａ−４が電気的に接続されて積み重なっており、側面側に、メモリ半導体装置１０Ｍ−Ａ−１〜１０Ｍ−Ａ−４の中からデータの読み書きを行う対象のメモリ半導体装置を特定するためのメモリ半導体装置特定手段２９０Ａを有する構造である。
【０１４６】
なお、図示されてはいないが、夫々のメモリ半導体装置における他の電極は複数の埋設電極１１５から構成され、前記実施例の如く積層された際相互に接続される。
【０１４７】
メモリ半導体装置１０Ｍ−Ａ−１〜１０Ｍ−Ａ−４は、共に同じ構造を有しており、同じ半導体基板から任意にピックアップした半導体チップである。メモリ半導体装置特定手段２９０Ａは、当該４つのメモリ半導体装置１０Ｍ−Ａ−１〜１０Ｍ−Ａ−４を積み重ねた後に、図４８に示すように、外部セレクトバンプ端子２６０−１〜２６０−４が夫々セレクト端子２１０−１〜２１０−４にだけ電気的に接続されるようにする、外部セレクトバンプ端子−セレクト端子対応処理を行って形成される。
【０１４８】
メモリ三次元実装半導体装置５０Ｍ−Ａを構成するメモリ半導体装置１０Ｍ−Ａの一部を、図４５及び図４６に示す。メモリ半導体装置１０Ｍ−Ａは、前記図２５に示すメモリ半導体装置１０Ｍ−１とは、以下の（１）、（２）、（３）点が相違する。
【０１４９】
（１）配線２１１−１は切断されていない。
【０１５０】
（２）電極パッド構造部２２１〜２２４の第１の電極部２８１〜２８４は、絶縁膜４００により覆われている。
【０１５１】
（３）▼電極パッド構造部２２１〜２２４の隣りに、補助の電極パッド構造部４１１〜４１４が配設されている。補助電極パッド構造部４１１〜４１４は補助電極パッド構造部２２１〜２２４と同じ構成である。
【０１５２】
４つのメモリ半導体装置１０Ｍ−Ａをインターポーザー５１Ｍの上に積み重ねると、図４７に示す積重構造体４２０が形成される。積重構造体４２０の側面には、４つの対配線４３１〜４３４が形成される。各対配線４３１〜４３４は、第１の側面配線４４１〜４４４と第２の側面配線４５１〜４５４とよりなる。
【０１５３】
図４７に示すように、かかる第１の側面配線４４１は積重構造体を構成する各段のメモリ半導体装置１０Ｍ−Ａ−１〜１０Ｍ−Ａ−４の電極パッド構造部２２１が４つ縦に並んで形成されている。この第１の側面配線４４１においては、隣り合う上下の電極パッド構造部２２１間は、図４６に示す絶縁膜４００によって絶縁されている。他の第１の側面配線４４２，４４３，４４４も、夫々各段のメモリ半導体装置１０Ｍ−Ａ−１〜１０Ｍ−Ａ−４の電極パッド構造部２２２〜２２４が夫々４つ縦に並んで形成されている。これらの第１の側面配線４４２，４４３，４４４も、隣り合う上下の電極パッド構造部２２２，２２３，２２４間は、それぞれ絶縁膜４００によって絶縁されている。
【０１５４】
一方、第２の側面配線４５１は、各段のメモリ半導体装置１０Ｍ−Ａの補助電極パッド構造部４１１が縦に並んでおり、隣り合う上下の補助電極パッド構造部４１１間が電気的に接続されて形成されている。他の第２の側面配線４５２，４５３，４５４は、夫々各段の電極パッド構造部４４２〜４４４が縦に並んで、且つ隣り合う上下の補助電極パッド構造部４４２〜４４４間が電気的に接続されて形成されている。
【０１５５】
また、最下位置のメモリ半導体装置１０Ｍ−Ａ−１の電極パッド構造部４４１〜４４４が外部セレクトバンプ端子２６０−１〜２６０−４と電気的に接続されている。
【０１５６】
このような構成において、外部セレクトバンプ端子−セレクト端子対応処理は、図４８に示すように、対配線４３１〜４３４の所定の場所に銀ペーストディスペンサ４５０を使用して銀ペーストを載置し、熱硬化処理を行って対配線間を電気的に接続する。
【０１５７】
図４４に示すように、メモリ三次元実装半導体装置５０Ｍ−Ａにおいて、メモリ半導体装置１０Ｍ−Ａ−１の側面では、第１の側面配線４４１と第２の側面配線４５１との間が銀ペースト４７０−１によって短絡され、メモリ半導体装置１０Ｍ−Ａ−２の側面では、第１の側面配線４４２と第２の側面配線４５２との間が銀ペースト４７０−２によって短絡されている。また、メモリ半導体装置１０Ｍ−Ａ−３の側面では、第１の側面配線４４３と第２の側面配線４５３との間が銀ペースト４７０−３によって短絡され、メモリ半導体装置１０Ｍ−Ａ−４の側面では、第１の側面配線４４４と第２の側面配線４５４との間が銀ペースト４７０−４によって短絡されている。
【０１５８】
このような構成により、外部セレクトバンプ端子２６０−１は、第２の側面配線４５１（電極パッド構造部４１１）、銀ペースト４７０−１、第１の側面配線４４１（電極パッド構造部２２１）、配線２１１−１を介して、セレクト端子２１０−１〜２１０−４のうちセレクト端子２１０−１にのみ電気的に接続されている。
【０１５９】
また、外部セレクトバンプ端子２６０−２は、第２の側面配線４５２、銀ペースト４７０−２、第１の側面配線４４２、配線２１１−２を介して、セレクト端子２１０−２にのみ電気的に接続されている。外部セレクトバンプ端子２６０−３は、第２の側面配線４５３、銀ペースト４７０−３、第１の側面配線４４３、配線２１１−３を介して、セレクト端子２１０−３にのみ電気的に接続されている。外部セレクトバンプ端子２６０−４は、第２の側面配線４５４、銀ペースト４７０−４、第１の側面配線４４４、配線２１１−４を介して、セレクト端子２１０−４にのみ電気的に接続されている。
【０１６０】
上記のメモリ三次元実装半導体装置５０Ｍ−Ａは、図４４に示すように、積重構造体４２０の側面を利用して形成されているため、平面図上のサイズが小さく小型である。また、積重構造体４２０は、同じシリコンウェハから選ばないでランダムにピックアップしたチップを、積み重ねる順番を考慮しないで積み重ねることによって形成されるため、メモリ三次元実装半導体装置５０Ｍ−Ａは製造が容易である。
【０１６１】
また、メモリ半導体装置特定手段２９０Ａは、積重構造体４２０を形成した後に外部セレクトバンプ端子−セレクト端子対応処理を行って形成されるため、外部セレクトバンプ端子２６０−１〜２６０−４とセレクト端子２１０−１〜２１０−４とを対応させることに関して自由度を有する。よって、メモリ三次元実装半導体装置５０Ｍ−Ａは仕様の異なるメモリ三次元実装半導体装置を少量ずつ生産する場合に適している。
【０１６２】
また、外部セレクトバンプ端子−セレクト端子対応処理には、レーザ切断作業が不要であるため、この点からもメモリ三次元実装半導体装置５０Ｍ−Ａは製造が容易である。
【実施例９】
【０１６３】
本発明の第９実施例であるメモリ三次元実装半導体装置５０Ｍ−Ｂを、図４９に示す。
【０１６４】
メモリ三次元実装半導体装置５０Ｍ−Ｂは、メモリ半導体装置１０Ｍ−Ｂ−１〜１０Ｍ−Ｂ−４が電気的に接続されて積み重なっており、側面側に、メモリ半導体装置１０Ｍ−Ｂ−１〜１０Ｍ−Ｂ−４の中からデータの読み書きを行うメモリ半導体装置を特定させるためのメモリ半導体装置特定手段２９０Ｂを有する構造である。
【０１６５】
メモリ半導体装置１０Ｍ−Ｂ−１〜１０Ｍ−Ｂ−４は、図４５及び図４６に示す絶縁膜４００を有しない以外は、メモリ半導体装置１０Ｍ−Ａ−１〜１０Ｍ−Ａ−４と同じ構造である。第１の側面配線４４１Ｂ〜４４４Ｂは、第２の側面配線４５１〜４５４と同じく、その全長に亘って電気的に接続されている。
【０１６６】
外部セレクトバンプ端子−セレクト端子対応処理は、銀ペーストディスペンサを使用して銀ペーストを所定の場所に載せて熱硬化させる処理と、レーザにより第１の側面配線４４１Ｂ〜４４４Ｂの所定の箇所を切断する処理とよりなる。
【０１６７】
メモリ半導体装置特定手段２９０Ｂは、第１の側面配線４４１Ｂ〜４４４Ｂと第２の側面配線４５１〜４５４との間が夫々銀ペースト４７０−１〜４７０−４によって短絡されていることに加えて、第１の側面配線４４１Ｂ〜４４４Ｂが、符号４８０で示す×印部分で、メモリ半導体装置１０Ｍ−Ｂ−１〜１０Ｍ−Ｂ−４毎にレーザにより切断されている。かかるメモリ半導体装置特定手段２９０Ｂによって、外部セレクトバンプ端子２６０−１〜２６０−４は、夫々メモリ半導体装置１０Ｍ−Ｂ−１〜１０Ｍ−Ｂ−４のセレクト端子と電気的に接続されている。
【０１６８】
また、積み重ねるメモリ半導体装置１０Ｍ−Ｂ−１〜１０Ｍ−Ｂ−４は、図４５中、電極パッド構造部２２１のうち半導体基板の裏側に回り込んだ電極部２９１が存在ない構成とされてもよい。このメモリ半導体装置を積み重ねた場合には、図４９中、符号４８０で示すレーザによる切断は不要である。
【０１６９】
上記のメモリ三次元実装半導体装置５０Ｍ−Ｂは、前記のメモリ三次元実装半導体装置５０Ｍ−Ａと同様に、平面図上のサイズが小さく小型である、製造が容易である、仕様の異なるメモリ三次元実装半導体装置を少量ずつ生産する場合に適しているという効果を有する。
【図面の簡単な説明】
【０１７０】
【図１】図１は、本発明の第１実施例である半導体装置を示す図である。
【図２】図２は、図１中、貫通電極部及び電極パッドの部分を拡大して示す図である。
【図３】図３は、本発明の第２実施例である三次元実装半導体装置を示す図である。
【図４】図４は、図３中の装置本体を拡大して示す図である。
【図５】図５は、本発明の第３実施例である三次元実装半導体装置を示す図である。
【図６Ａ〜６Ｄ】図６Ａ乃至６Ｄは、図１の半導体装置の製造工程を示す図である。
【図７Ａ〜７Ｄ】図７Ａ乃至７Ｄは、図６Ｄに続く半導体装置の製造工程を示す図である。
【図８Ａ〜８Ｅ】図８Ａ乃至８Ｅは、図７Ｄに続く半導体装置の製造工程を示す図である。
【図９】図９は、本発明の第４実施例である半導体装置を示す図である。
【図１０】図１０は、図９中、貫通電極部及び電極パッドの部分を拡大して示す図である。
【図１１】図１１は、本発明の第５実施例である半導体装置を示す図である。
【図１２】図１２は、本発明の第６実施例である半導体装置を示す図である。
【図１３】図１３は、別の三次元実装半導体装置を示す図である。
【図１４】図１４は、別の三次元実装半導体装置を示す図である。
【図１５】図１５は、別の半導体装置を示す図である。
【図１６】図１６は、別の半導体装置を示す図である。
【図１７】図１７は、導き出し部の第１の変形例を拡大して示す図である。
【図１８】図１８は、導き出し部の第２の変形例を拡大して示す図である。
【図１９】図１９は、導き出し部の第３の変形例を拡大して示す図である。
【図２０】図２０は、別の三次元実装半導体装置を示す図である。
【図２１】図２１は、別の三次元実装半導体装置を示す図である。
【図２２】図２２は、別の三次元実装半導体装置を示す図である。
【図２３Ａ〜２３Ｃ】図２３Ａ乃至２３Ｃは、シリコンウェハを支持する構造の変形例を示す図である
【図２４Ａ〜２４Ｃ】図２４Ａ乃至２４Ｃは、Ｃｕ製支持板部材のシリコンウェハへの接着を説明する図である。
【図２５】図２５は、本発明の第７実施例であるメモリ三次元実装半導体装置を示す図である。
【図２６】図２６は、図２５のメモリ三次元実装半導体装置を分解して示す斜視図である。
【図２７Ａ】図２７Ａは、図２５中、最下位置のメモリ半導体装置の配線の切断の状態示す平面図である。
【図２７Ｂ】図２７Ｂは、図２５中、略ＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面を示す図である。
【図２８Ａ】図２８Ａは、図２５中、最下位置から二段目のメモリ半導体装置の配線の切断の状態を示す平面図である。
【図２８Ｂ】図２８Ｂは、図２５中、略ＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面を示す図である。
【図２９Ａ】図２９Ａは、図２５中、最下位置から三段目のメモリ半導体装置の配線の切断の状態を示す平面図である。
【図２９Ｂ】図２９Ｂは、図２５中、略ＸＸＩＸ−ＸＸＩＸ線に沿う断面を示す図である。
【図３０Ａ】図３０Ａは、図２５中、最上位置のメモリ半導体装置の配線の切断の状態を示す平面図である。
【図３０Ｂ】図３０Ｂは、図２５中、略ＸＸＸ−ＸＸＸ線に沿う断面を示す図である。
図３１は最下位置のメモリ半導体装置に再配線プロセスを行って電極パッド構造部及び配線を形成する最初の製造工程を完了したときの示す図である。
【図３２】図３２は、図３１中、ＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面を示す図である。
【図３３】図３３は、配線を切断した状態を示す図である。
【図３４】図３４は、シリコンウェハの裏面を研削して薄くした状態を示す図である。
【図３５】図３５は、エチング工程を終了した後の状態の平面図である。
【図３６】図３６は、図３５中、ＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面を示す図である。
【図３７】図３７は、絶縁膜を形成した状態の平面図である。
【図３８】図３８は、絶縁膜にスリット等を形成した状態の平面図である。
【図３９】図３９は、図４０中、ＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面を示す図である。
【図４０】図４０は、シードメタル層を形成した状態の断面図である。
【図４１】図４１は、第２電極部及び貫通電極部を形成した状態の平面図である。
【図４２】図４２は、図４１中、ＸＬＩＩ−ＸＬＩＩ線に沿う断面を示す図である。
【図４３】図４３は、メッキレジストを除去した状態の断面図である。
【図４４】図４４は、本発明の第８実施例であるメモリ三次元実装半導体装置を示す図である。
【図４５】図４５は、図４４のメモリ三次元実装半導体装置を構成するメモリ半導体装置の一部を示す斜視図である。
【図４６】図４６は、図４５のメモリ半導体装置の平面図である。
【図４７】図４７は、図４５のメモリ半導体装置を積み重ねてなる積重構造体を示す図である。
【図４８】図４８は、外部セレクトバンプ端子−セレクト端子対応処理の状態を示す図である。
【図４９】図４９は、本発明の第９実施例であるメモリ三次元実装半導体装置を示す図である。

Claims (5)

1. 第１及び第２の面を有する基板を有し、且つ、該第１の面に集積回路部及び電極パッド及びセレクト端子を有する半導体装置において、
   該基板に上記第２の面から凹となって該基板を貫通して形成してあり、その底に上記電極パッドの裏面が露出している孔の内部に、一端を該電極パッドの裏面と電気的に接続させて且つ他端を該基板の第２の面に露出させて形成してあり、上記電極パッドを電気的に該基板の第２の面にまで導き出す導き出し部を有し、
   且つ、該基板の側面に設けられ、上記セレクト端子と電気的に接続され、前記第２面に延在する側面電極パッドを有する構成とした半導体装置。
2. 請求項１記載の半導体装置において、
   上記導き出し部は、上記孔を埋めている導体よりなる構造である半導体装置。
3. 請求項１記載の半導体装置において、
   上記導き出し部は、上記孔の内壁面上に形成してある導体よりなる構造である半導体装置。
4. 第１及び第２の面を有し、且つ、該第１の面に集積回路部及び電極パッド及びセレクト端子を有する基板よりなる半導体装置が、複数個積み重なっている構成の三次元実装半導体装置において、
   該半導体装置は、上記基板に上記第２の面から凹となって該基板を貫通して形成してあり、その底に上記電極パッドの裏面が露出している孔の内部に、一端を該電極パッドの裏面と電気的に接続させて且つ他端を該基板の第２の面に露出させて形成してあり、上記電極パッドを電気的に該基板の第２の面にまで導き出す導き出し部を有し、且つ、該基板の側面に設けられ、上記セレクト端子と電気的に接続され、前記第２の面に延在する側面電極パッドを有する構成であり、
   該半導体装置が、複数個、各半導体装置の電極パッド同士が電気的に接続されて、且つ、上記側面電極パッド同士が電気的に接続されて積み重なっており、
   且つ、特定の半導体装置を選定する信号が入力される外部セレクト端子を複数有し、
   上記側面電極パッド同士が電気的に接続されている部分を含んで構成され、複数の外部セレクト端子の夫々を複数の半導体装置のセレクト端子のうち特定の半導体装置のセレクト端子にだけ電気的に接続させる半導体装置特定手段が、側面側に設けてある構成の三次元実装半導体装置。
5. 請求項４記載の三次元実装半導体装置において、
   積み重なっている各半導体装置は、該半導体装置特定手段を構成する電極パッド構造部が設けられ、
   該各半導体装置に設けられる該各電極パッド構造部を同一構成とし、
   上記半導体装置特定手段は、重なり合う半導体装置の半導体装置特定手段部分が電気的に接続されて、且つ、所定の箇所を短絡、或いは切断、又は短絡及び切断されて形成される構成の三次元実装半導体装置。

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