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JP4551255B2 - 半導体装置 - Google Patents

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JP4551255B2
JP4551255B2 JP2005100488A JP2005100488A JP4551255B2 JP 4551255 B2 JP4551255 B2 JP 4551255B2 JP 2005100488 A JP2005100488 A JP 2005100488A JP 2005100488 A JP2005100488 A JP 2005100488A JP 4551255 B2 JP4551255 B2 JP 4551255B2
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electrode
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hole
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保廣 吉村
孝洋 内藤
隆 赤沢
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Renesas Electronics Corp
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Renesas Electronics Corp
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Description

本発明は、三次元的に積層された複数の半導体チップを有する半導体装置に関する。
近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、各社から多様な実装構造が提案されている。特に複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの開発が盛んに進められている。
例えば特許文献１で開示されているように、三次元に積層された半導体チップと搭載基板間の電気的な接続には主にワイヤボンディングが用いられているため、積層される半導体チップは下段チップより上段チップを小さくする必要があり、同等サイズの半導体チップを積層する場合には、スペーサを間に挟んだ構造にすることによってワイヤボンディングエリアを確保することが必要となる。このようなワイヤボンディングによる電気的な接続は引き回し自由度が高いため、既存の複数の半導体チップの電気的な接続を短ＴＡＴ(Ｔurn Ａround Ｔime)かつ低コストで実現するのに非常に有効な方法である。
しかし、ワイヤボンディング接続では、複数のチップ電極からのすべての配線を一旦搭載基板に落としてから一方のチップに再配線することが必要であり、チップ間の配線長が非常に長くなるという問題と、搭載基板の配線密度が非常に高くなってしまうという問題があった。これによって、チップ間のインダクタンスが増加して高速伝送が困難になるという問題に加え、搭載基板の高密度化により歩留りが悪化し、基板コストの上昇を引き起こす場合がある。 これらのワイヤボンディング接続における課題に対して、特許文献２、及び特許文献３には、チップ内部を貫通した電極を形成し、上下チップ間を接続する方法が提案されている。特許文献２では、例えば銅配線からなるデバイス製造プロセスの工程で、同時に銅の貫通電極も形成することで、製造工程の大幅な簡素化を実現した貫通電極付きの半導体チップを提供するものである。特許文献３では、チップ内に形成したスルーホール部分に電解または無電解メッキ法により半田あるいは低融点金属を埋め込んだ電極をチップの上下に形成し、チップを積層したのち加熱して、埋め込み電極の溶融接合によりチップ間を三次元的に接続する方法を提供している。
特開平１１−２０４７２０号公報 特開平１１−２５１３１６号公報 特開２０００−２６０９３４号公報
以上説明してきたように、複数の半導体チップを三次元的に積層してパッケージングする方法としては、ワイヤボンディングを用いた方法が主流であるが、将来的には配線長の長さが高速伝送に対して、また、ボンディングエリアの確保が小型、薄型化に対してボトルネックになることが予想される。また、金属製バンプを搭載基板上の電極と直接接続するフリップチップ接続も広く採用されているが、LSIチップの多ピン化や接続ピッチの微細化の進展により、例えば材料間の熱膨張差により、チップ上の電極と搭載基板上の電極とのずれが生じて接合ができなくなる可能性がある。これまでの接続技術の多くは、はんだなどの金属接合材を大気中で加熱し金属溶融接合する方法や、さらに超音波等のエネルギーを付加して接続する方法など、基本的には熱エネルギーを利用した接合方法がほとんどである。したがって、今後の微細接続を実現する上では、接合温度の低温化や低負荷な接合技術が不可欠となる。
貫通電極を用いた最短長配線によるチップ間の三次元接続方法が提案されているが、シリコンに貫通電極を形成するプロセスは、これまでのウエハプロセスや実装プロセスにはない新規のプロセスとなるため、導入するための前提としては、プロセス負荷が小さいこと、短ＴＡＴ(Turn Around Time)であること、接続方法が容易でかつ従来並みの信頼性が確保できることが必要である。例えば、特許文献３で示された、チップ内のスルーホール部分にメッキ成長によってバンプ電極を形成する方法は、通常、そのメッキ成長にかなりの時間（数時間以上）を要するという問題と、アスペクト比の高いスルーホール部分を含めて一様に成長させることが技術的に困難であるという問題がある。また、最終的に積層された半導体チップを、例えば線膨張係数の大きく異なる有機系の搭載基板にどのように接続されるかについてはあまり言及されていない。
以上挙げてきた課題に鑑み、本発明では、積層チップ間並びに積層チップ／配線基板間を常温レベルの低温プロセスでありながら、低コストかつ短ＴＡＴで電気的な接続を可能とする製造方法を提供するものである。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
配線基板並びに半導体チップ内に形成された貫通電極を用いたチップ/配線基板間並びにチップ間接続を短ＴＡＴかつ低コスト、かつ常温で実現する方法として、例えば、厚さ50ミクロン以下のガラス繊維を含浸させたエポキシ樹脂からなる樹脂基板に、レーザ加工により貫通孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記金属製のメッキ膜が施された貫通孔内部に、半導体チップの電極上に形成された金属製バンプを圧接によって変形注入させ、配線基板内に形成された貫通孔内部に前記金属製バンプを幾何学的にかしめて電気的に接続させ、最後にアンダーフィル等の接着材をバンプ接続されたチップ/配線基板間の隙間に充填、硬化されることによって達成される。また、搭載される半導体チップについては、チップ裏面を所定の厚さまでバックグラインド等によって薄型化し、デバイス側外部電極部に相当する裏面位置に、ドライエッチングにより表層側電極に達するまでの孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記金属製のメッキ膜が施された貫通孔内部に、上段側に積層される前記配線基板の裏面側の電極上に形成された金属製バンプを圧接によって変形注入させ、チップ内に形成された貫通孔内部に前記金属製バンプを幾何学的にかしめて電気的に接続させ、最後にアンダーフィル等の接着材をバンプ接続された隙間に充填、硬化される。以上の方法により、複数の半導体チップを前記貫通孔を形成された配線基板を介して三次元的に接続される。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）複数のＬＳＩチップ間を最短の配線長で三次元的に接続することを可能とし、下記の効果を得ることができる。
（２）圧接時の塑性流動により貫通電極孔内への注入された金属製バンプは、そのスプリングバック作用により、貫通電極孔内のメッキ電極部と安定した接合状態で維持されるため、常温（０℃以上３０℃以下）での圧接のみで電気的な接続を実現できる、
（３）常温での接続が可能であるため、接続ピッチの微細化に対して、例えば、有機系の配線基板と半導体チップ（Ｓｉ）のように熱膨張差の大きい材料間でも安定した接続が可能となる、
（４）接続プロセスは従来の金のスタッドバンプを用いた圧接工法と同様な装置で対応できるのに加え、必ずしも加熱プロセスを用いる必要がない、等の効果が得られる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
図１乃至図４は、本発明の実施形態１である半導体装置に係わる図であり、図５乃至図７は、貫通電極部の詳細構造を拡大して示した断面図である。
本実施形態１の半導体装置は、図１に示すように、外部基板と接続するための配線基板５Ａ（以後、単に配線基板と呼ぶ）の上に立体的に積層されたチップ積層体を有するパッケージ構造になっている。本実施形態１では、これに限定されないが、例えば異なる２つの半導体チップ１ａ、１ｂとその中間には上下半導体チップ間を接続するためのインターポーザとしての配線基板５Ｂ（以降、単にインターポーザ基板と呼ぶ）が立体的に積層されている。
配線基板５Ａ並びにインターポーザ基板５Ｂは、これに限定されないが、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた樹脂基板からなり、主面には複数の配線の各々の一部からなる複数の電極パッド４ａが配置され、主面と反対側の裏面には複数の配線の各々の一部からなる複数の電極パッドが配置されている。主面の電極パッドに対応して設けられた貫通孔が裏面から主面に向かい形成されている。前記配線基板５Ａの複数の電極パッド４ａの各々には、外部接続用端子（外部電極）として例えば半田バンプ６が電気的にかつ機械的に接続されている。
半導体チップ１ａは、複数のデバイス側電極パッド４ａに対応して設けられた貫通孔３を有し、さらに複数の貫通電極４を有する構成になっている。貫通孔３は、半導体チップ１ａの裏面から半導体基板（シリコン）及び多層薄膜体を通してデバイス側電極パッド４ａに達する構成になっている。貫通電極４は、半導体チップ１ａの主面（回路面）に設けられた電極パッド４ａと、貫通孔３の内壁面に沿って形成され、電極パッド４ａと電気的に接続された構成になっている。本実施形態１の貫通電極部は、半導体チップ１ａの裏面に引き出されており、さらに電極パッド４ａの裏面を覆うようにして形成されている。
図２〜４に、図１に示したチップ積層体を有するパッケージ構造の製造方法について示す。図２は、リールテープ状に形成されたフレキシブルなインターポーザ基板５Ｂに半導体チップ１ｂを接続する方法を示す。インターポーザ基板５Ｂには主面の電極パッドに対応して設けられた貫通孔が裏面から主面に向かい形成されている。前記貫通孔は、例えばレーザ加工により、主面の配線に達する孔が複数個形成され、孔の底辺から側壁、さらに裏面側にかけてメッキ電極が形成されることで、インターポーザ基板５Ｂの表裏配線が、前記貫通電極を介して電気的に接続される。ここで、半導体チップ１ｂに形成されたスタッドバンプ２は、前記インターポーザ基板５Ｂの貫通孔３に挿入され、下段のインターポーザ基板５Ｂの電極パッド４ａと電気的に接続される。このスタッドバンプ２は、その一部が塑性流動を伴う変形によって前記貫通孔３の中に圧接注入されている。これにより、前記スタッドバンプと貫通孔内壁のメッキ電極間で接触圧力が発生し電気的な導通が達成される。したがって、ここで用いるバンプ材質としては、外力によって塑性変形し易い材料で構成されることが望ましく、組成が安定している金系材料を始めとして、低融点金属であるインジウムなどでもよいと考えられる。上記で説明したプロセスによって、順次、リールテープからなる貫通孔３付きのインターポーザ基板５Ｂ上に半導体チップ１ｂが接続される。インターポーザ基板５Ｂには、半導体チップ１ｂの動作テストを実施するためのテストパッドも形成されており、前記半導体チップ１ｂの良品選別を可能としている。前記インターポーザ基板５Ｂの主面側に形成された電極パッド上には、前記半導体チップ１ｂと同様にスタッドバンプ２が形成され、インターポーザ基板５Ｂと半導体チップ１ｂからなる半導体パッケージ構造に個片化される。
図３は、マトリクスシート状に形成されたフレキシブルな配線基板５Ａに半導体チップ１ａを接続する方法を示す。配線基板５Ａには、前記インターポーザ基板５Ｂと同様に、主面の電極パッドに対応して設けられた貫通孔が裏面から主面の電極パッドへ向かい形成されている。下段側に位置する貫通孔３を有する半導体チップ１ａには、半導体チップ１ｂ同様にスタッドバンプ２が形成され、前記スタッドバンプ２が前記配線基板５Ａの貫通孔３に挿入され、配線基板５Ａの電極パッド４ａと電気的に接続される。このスタッドバンプ２も、その一部が塑性流動を伴う変形によって前記貫通孔３の中に圧接注入されている。これにより、前記スタッドバンプと貫通孔内壁のメッキ電極間で接触圧力が発生し電気的な導通が達成される。上記で説明したプロセスによって、順次、マトリクスシートからなる貫通孔３付きの配線基板５Ａ上に半導体チップ１ａがマトリクス状に接続される。配線基板５Ａには、前記インターポーザ基板５Ｂ同様に半導体チップ１ａの動作テストを実施するためのテストパッドも形成されており、前記半導体チップ１ａの良品選別を可能としている。
図４は、図２及び図３において各々に個片化された半導体パッケージを相互に積層接続する方法を示す。半導体チップ１ｂをインターポーザ基板５Ｂ上に搭載した半導体パッケージは、その主面側の電極パッド部にスタッドバンプ２が形成されている。前記スタッドバンプ２は、貫通孔３を有する半導体チップ１ａを配線基板５Ａ上に搭載した半導体パッケージの、前記半導体チップ１ａの貫通孔３に挿入され、半導体チップ１ａと半導体チップ１ｂはインターポーザ基板５Ｂを介して電気的に接続される。
図５は、図４に示した実施構造において、スタッドバンプ２を用いたチップ間またはチップ／配線基板間接続部の電気的な接続原理を示す図である。ここでは、配線基板５Ｂ上面からの外力によって、前記配線基板５Ｂに形成されたスタッドバンプ２が、下段側の半導体チップ１ａに形成された貫通孔３に、その一部が塑性流動を伴う変形によって圧接注入される。圧接除荷後の前記スタッドバンプ２のスプリングバック作用により、前記貫通孔３の側壁と接触圧力が発生し、力学的にかしめられた状態で電気的に接続される。したがって、メタラジカルな化学結合反応によって結合させる必要はなく、常温での圧接のみでチップ間またはチップ／配線基板間の電気接続を可能にする。特に、配線基板に形成された貫通孔３に前記スタッドバンプ２が圧接注入される場合、前記配線基板の基材部分も弾性変形を生じるため、より低荷重での圧接注入が可能になるもの
と考えられる。
ここで、上下の異なる半導体チップ１ａ、１ｂはインターポーザ基板５Ｂに形成された再配線層を介して電気的に接続されるが、例えば、インターポーザ基板５Ｂの表層側の再配線層は主に上下半導体チップ１ａ、１ｂの信号ピン間の接続用に用いられ、貫通電極４を介してインターポーザ基板５Ｂの裏面側に形成された再配線層は、上段側の半導体チップ１ｂが下段側の半導体チップ１ａと共用する電源・グランドピン間の接続に用いられる。具体的には、インターポーザ基板５Ｂの裏面側に、上下半導体チップ相互で共用する電源・グランドプレーン層を形成することにより、上下それぞれの半導体チップ１ａ、１ｂがインターポーザ基板５Ｂの裏面側に形成された電源・グランドプレーン層から最短配線長でほぼ等価に接続される。インターポーザ基板５Ｂは下段側の半導体チップ１ａの電源・グランドピン位置に形成された貫通孔部と前記接続方法により電気的に接続され、前記接続されたインターポーザ基板５Ｂの電極位置の直上には裏面側へと電気的に接続される貫通孔部が形成される。前記貫通孔部と上段側の半導体チップ１ｂの電源・グランドピン位置の電極位置間は、前記インターポーザ基板５Ｂの裏面側で再配線される。さらに、上下半導体チップ１ａ、１ｂ相互で共用される電源ピン間、およびグランドピン間は、前記インターポーザ基板５Ｂの裏面側で再配線され、ピン間の電位差が極力生じないように太い配線パターン、あるいはある領域をもったプレーン層で相互に接続される。これにより電源系のノイズを最小限に抑えることが可能となるため、高速伝送にとって非常に有利な構造となる。また、上下の半導体チップ１ａ、１ｂ相互で共用可能な電源ピンが存在しない場合は、下段側の半導体チップ１ａにおいては、上段側半導体チップ１ｂの動作電圧を入力するためのダミー電極を数箇所形成した専用チップとする必要がある。
以上説明してきたように、最下段の半導体チップ１ａと最上段の異なる半導体チップ１ｂは、インターポーザ配線基板５Ｂを介して最短の配線長をもって電気的に動作可能な三次元接続が実現される。例えば最下段の半導体チップ１ａはギガヘルツ帯の周波数性能を持つ高性能マイコン（ＭＰＵ）であり、最上段の半導体チップ１ｃが高速メモリ（ＤＲＡＭ）である場合、ＭＰＵとＤＲＡＭ間の高速バス伝送設計を中間のインターポーザ配線基板５Ｂ上で高密度・最短配線長で形成することができ、大容量メモリを混載したＳＯＣ（System on Chip）プロセスからなるシステムＬＳＩ代替の高性能システムを構築することが可能となる。通常ボード実装のような長距離のチップ間接続を前提としているため、各チップの入出力回路の高速・低電力性を犠牲にしても、信号の駆動能力を高めているが、上記のような最短配線長のチップ間接続を実現することで、入出力回路の駆動能力をＳＯＣ並に低く設定することが可能となり、デバイスの高速伝送、低消費電力化を加速することができる。
図６、７は、配線基板５Ａ並びにインターポーザ基板５Ｂに形成された貫通孔部とそのバンプ接続部の詳細構造をそれぞれ示す。両配線基板は上述したように、厚さ５０ミクロン以下（３０ミクロン程度）のガラスエポキシ系樹脂あるいはポリイミド系樹脂からなる樹脂基板上に貫通孔を介して両面配線が形成されている。例えばレーザ加工により孔状に樹脂が除去され、主面の配線が露出した段階でメッキ加工を施し、図示のような孔付き貫通孔が形成される。この貫通孔の内径は、半導体チップ上に形成された金属製バンプ（ここでは金のスタッドバンプ）の外形より若干小さく設計され、前記金属製バンプが圧接注入されることで、バンプ自身の塑性流動を伴う変形に併せ、配線基板貫通孔部の弾性変形により、両者の力学的な作用により電気的な導通が達成される。したがって、常温（室温）レベルでの圧接プロセスのみでチップ／基板間の電気的な接続を可能とする。図６は、金のスタッドバンプを用いて圧接注入した後のバンプ接合部断面形状（縦方向断面及び横方向断面）を示しており、この場合の横方向断面では、バンプ金属が孔電極内部にほぼ充填された状態で接合されている。これに対して図７は、メッキバンプ（金その他
）を用いて圧接注入した後のバンプ接合部断面形状（縦方向断面及び横方向断面）を示している。この場合、スタッドバンプのような円筒形状ではなく、周方向に突起したバンプ形状をメッキプロセスにより形成し、複数の突起部が形成されたメッキバンプを前記貫通孔内部に圧接注入することにより、前記突起部と貫通孔内壁のメッキ電極間で接触圧力を発生させることで電気的な導通が達成される。前記メッキバンプと貫通孔内壁間を多点接続構造にすることにより、圧接注入時のバンプの変形体積を減少させ、今後の多ピン化に対してもより低荷重での圧接注入を可能とするのに加え、例えば初期的に封止用樹脂を塗布した後の接続の場合には、貫通孔内部の樹脂を圧接時に排斥しやすくなるという効果を併せもつことができる。ここに示したメッキバンプの形状はその実施例を示したものであり、前記貫通孔内部との多点接続を実現するメッキバンプ形状であれば本発明と同等であるのは言うまでもない。
図８、９は、半導体チップ１ａに形成された貫通孔部の詳細構造をそれぞれ示す。図８において、半導体チップ１ａの裏面に設けられた絶縁膜、及び貫通孔３の内壁面に沿って設けられた絶縁膜４ｂによって半導体基板（シリコン）と電気的に絶縁される。シリコンのドライエッチングによってウエハ裏面に複数の貫通孔３が形成されるが、その際、貫通孔部の裏面側入り口のエッジ部分は直角に加工されるのではなく、メッキ膜のエッチング工程で、加工用レジスト膜が連続的に均一塗布されるよう、望ましくは図示のようなＲ形状或いは面取りした形状とする。貫通孔の内壁断面は、シリコン加工面に前記絶縁膜が、例えばＣＶＤ（Chemical Vapor Deposition）プロセスにより形成され、これに限定はされないが、その上部にメタルシード層４ｃ、及び電界メッキによるメッキ層４ｄ、４ｅが形成される。電極（貫通電極部）４と電極パッド（デバイス側電極部）４ａとのコンタクト領域は、密着性を確保する観点からメタルシード層（Ｔｉ／Ｃｕ、Ｃｒ）４ｃを介して電気的に接続される。また、ウエハ裏面側は必要に応じて別途絶縁膜で保護される。図９は、実際の半導体デバイス構造含めた貫通電極部縦構造の例を示す。半導体デバイスのアクティブエリアから形成された多層配線８は各層間絶縁膜９を介して形成されており、最表層のデバイス側電極（Ａｌ電極）４ａに電気的に接続されている。一方、従来のデバイス構造では、外部電極と接続される最表層のデバイス側電極４ａ直下には配線層は形成されず、多層の絶縁膜層のみから形成されているが、ここでは、デバイス側電極部４ａの直下に、デバイス側多層配線が形成されるプロセスと同時に、ビア状からなるメタル層１０が形成され、最表層のデバイス側電極４ａと電気的に接続される。前記メタル層の材料は、デバイス内部の配線層同様にＡｌまたはＣｕまたはＷ等の導電性金属からなる。前記ビア状からなるメタル層１０は、貫通電極部４が形成される前は、Ｓｉバルク部分と数百ｎｍ程度の薄い絶縁膜を介して電気的に絶縁されている。上記のようなデバイス縦構造を有する半導体チップに対して、上述した実施例１に基づき孔付き貫通電極部４が形成される。この場合、デバイス側の多層配線構造８によって厚膜化した層間絶縁膜９をデバイス側の表層電極４ａに達するところまで、前記絶縁膜９をエッチングする必要がなく、プロセス負荷が非常に軽減されると同時に表層電極部４ａの剛性も強化される。これにより、裏面貫通電極部４の形成プロセスの短ＴＡＴ化が図れると同時に、従来のワイヤボンディング用電極として使用する際にも、今後のＬｏｗ−ｋ材適用に対して安定した接合を可能とする。
図１０は、図９に示した実施構造において、デバイス側電極部４ａの直下に形成されたビア状からなるメタル層の詳細構造例を示す図である。実際のデバイス製造プロセスを考えた場合、図９で示すような大きなビア形成は、他の配線パターンやビア寸法に対してチューニングされたプロセス条件と整合性がとれない可能性がある。そこで、図示のように他の配線パターンやビア寸法と同等レベルの微細ビアを複数個同時に形成し、多層配線プロセスに合わせた多段の柱状ビアを形成することにより、図９に示した場合と同様な効果を得ることができる。
（実施形態２）
図１１は、本発明の実施形態２である半導体装置に係わる図である。
本実施形態２の半導体装置は、図１１に示すように、配線基板５Ａの上に立体的に積層されたチップ積層体を有するパッケージ構造になっている。本実施形態２では、例えば異なる２つの半導体チップ１ａ、１ｂについて、これに限定されないが、前記半導体チップ１ｂが３個積層搭載されており、異なる半導体チップの中間には両チップを接続するためのインターポーザ基板５Ｂが立体的に積層されている。
配線基板５Ａ並びにインターポーザ配線基板５Ｂは、これに限定されないが、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた樹脂基板からなり、主面には複数の配線の各々の一部からなる複数の電極パッドが配置され、主面の電極パッドに対応して設けられた貫通孔が裏面から主面の電極パッドに向かい形成されている。前記配線基板５Ａの複数の電極パッドの各々には、外部接続用端子（外部電極）として例えば半田バンプ６が電気的にかつ機械的に接続されている。
半導体チップ１ａは、複数のデバイス側電極パッド４ａに対応して設けられた貫通孔３を有し、さらに複数の貫通電極４を有する構成になっている。貫通孔３は、半導体チップ１ａの裏面から半導体基板（シリコン）及び多層薄膜体を通してデバイス側電極パッド４ａに達する構成になっている。貫通電極４は、半導体チップ１ａの主面（回路面）に設けられた電極パッド４ａと、貫通孔３の内壁面に沿って形成され、電極パッド４ａと電気的に接続された構成になっている。本実施形態２の貫通電極部は、半導体チップ１ａの裏面に引き出されており、さらに電極パッド４ａの裏面を覆うようにして形成されている。半導体チップ１ｂは、最上段に積層されるチップ以外は前記半導体チップ１ａ同様に、デバイス側電極パッド４ａに対応して設けられた貫通孔３を有し、さらに複数の貫通電極４を有する構成になっている。これら複数個の半導体チップ１ａ及び１ｂは、図２乃至図４で示した製造方法に準じて三次元の積層パッケージ構造が達成される。
（参考形態）
図１２は、参考形態である半導体装置に係わる図である。図２乃至図４で示した製造方法に準じて、例えば図２、３で示したリールテープ状またはマトリクスシート状に形成された配線基板５Ｂ上に半導体チップが前記接続方法により搭載され、各々に個片化され良品選別された半導体パッケージについて、図示のように前記配線基板５Ｂの裏面側に金属製バンプ２が形成され、上下配線基板間もまた同様な接続方法により三次元に積層することで製造される。前記各配線基板の裏面側に形成される金属製バンプは、参考形態で示すような金のスタッドバンプやメッキバンプでもよいが、例えばはんだバンプを形成し、下段側配線基板の貫通孔３内部に加熱しながら溶融接合させてもよい。参考形態では半導体チップに貫通孔を形成する必要はなく、異種の半導体チップであっても各々の配線基板を介した三次元接続を可能とし、また個々のパッケージごとの良品選別を可能とする。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
本発明の実施形態１である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態１である半導体装置の組立て方法を示す模式的平面図と断面図である。 本発明の実施形態１である半導体装置の組立て方法を示す模式的平面図と断面図である。 本発明の実施形態１である半導体装置の組立て方法を示す模式的断面図である。 チップ間またはチップ／基板間接続部の電気的な接続原理を示す図である。 図１の配線基板に形成された貫通電極接続部を拡大した模式的断面図である。 図１の配線基板に形成された貫通電極接続部を拡大した模式的断面図である。 図１の半導体チップに形成された貫通電極部を拡大した模式的断面図である。 図１の半導体チップに形成された貫通電極部を拡大した模式的断面図である。 図９のデバイス側構造の詳細例を示す図である。 本発明の実施形態２である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態３である半導体装置の概略構成を示す模式的断面図である。
符号の説明
１ａ…第１の半導体チップ、１ｂ…第２の半導体チップ、２…金属製バンプ、３…貫通孔、４…貫通電極部、４ａ…デバイス側電極部、５Ａ…配線基板、５Ｂ…インターポーザ基板、６…はんだバンプ、７…接着材、８…デバイス内部の多層配線、９…デバイス内部の層間絶縁膜、１０…表層側電極直下ビア、１０ｂ…表層側電極直下の多段柱状ビア。

Claims (3)

  1. 第１の配線基板と、前記第１の配線基板上に搭載された第１の半導体チップと、第２の配線基板と、前記第２の配線基板上に搭載された前記第１の半導体チップとは異なる第２の半導体チップとを有し、前記第１の半導体チップ上に前記第２の配線基板を介在して前記第２の半導体チップが積層された構造において、
    前記第１の配線基板は、互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する第１の突起状電極と、前記裏面から前記第１の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有し、
    前記第１の半導体チップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第３の電極と、前記第３の電極上に配置され、前記主面から突出する第２の突起状電極と、前記裏面から前記第３の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第３の電極と電気的に接続された第４の電極とを有し、
    前記第２の半導体チップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第５の電極と、前記第５の電極上に配置され、前記主面から突出する第３の突起状電極とを有し、
    前記第２の配線基板は、互いに反対側に位置する主面及び裏面と、前記主面に配置された第６の電極と、前記第６の電極上に配置され、前記主面から突出する第４の突起状電極と、前記裏面から前記第６の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第６の電極と電気的に接続された第７の電極とを有し、
    前記第１の半導体チップの第２の突起状電極は、その一部が前記第１の配線基板の第２の電極を介在して前記第１の配線基板の貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記第１の配線基板の第１の電極と電気的に接続されており、
    前記第２の半導体チップの第３の突起状電極は、その一部が前記第２の配線基板の第７の電極を介在して前記第２の配線基板の貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記第２の配線基板の第６の電極と電気的に接続されており、
    前記第２の配線基板の第４の突起状電極は、その一部が前記第１の半導体チップの第４の電極を介在して前記第１の半導体チップの貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記第１の半導体チップの第３の電極と電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１および第２の配線基板は、リールテープ状またはマトリクスシート状に形成され、前記第１および第２の半導体チップのテスト用パターンを有していることを特徴とする半導体装置。
  3. 第１の配線基板と、前記第１の配線基板上に搭載された第１の半導体チップと、第２の配線基板と、前記第１の半導体チップとは異なる複数個の第２の半導体チップとを有し、前記第１の半導体チップ上に前記第２の配線基板を介在して前記複数個の第２の半導体チップが相互に積層された構造において、
    前記第１の配線基板は、互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極と、前記第１の電極上に配置され、前記主面から突出する第１の突起状電極と、前記裏面から前記第１の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第１の電極と電気的に接続された第２の電極とを有し、
    前記第１の半導体チップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第３の電極と、前記第３の電極上に配置され、前記主面から突出する第２の突起状電極と、前記裏面から前記第３の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第３の電極と電気的に接続された第４の電極とを有し、
    前記複数個の第２の半導体チップは、その最上段のチップを除いて、互いに反対側に位置する主面及び裏面と、前記主面に配置された第５の電極と、前記第５の電極上に配置され、前記主面から突出する第３の突起状電極と、前記裏面から前記第５の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第５の電極と電気的に接続された第６の電極とを有すると共に、前記最上段のチップは、互いに反対側に位置する主面及び裏面と、前記主面に配置された第５の電極上に配置され、前記主面から突出する第３の突起状電極を有し、
    前記第２の配線基板は、互いに反対側に位置する主面及び裏面と、前記主面に配置された第７の電極と、前記第７の電極上に配置され、前記主面から突出する第４の突起状電極と、前記裏面から前記第７の電極に達する貫通孔と、前記貫通孔の内壁面に沿って形成され、前記第７の電極と電気的に接続された第８の電極とを有し、
    前記第１の半導体チップの第２の突起状電極は、その一部が前記第１の配線基板の第２の電極を介在して前記第１の配線基板の貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記第１の配線基板の第１の電極と電気的に接続されており、
    前記第２の半導体チップの第３の突起状電極は、その一部が前記第２の半導体チップの第６の電極並びに前記第２の配線基板の第８の電極を介在して前記第２の半導体チップ並びに前記第２の配線基板の貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記複数個の第２の半導体チップの第５の電極と前記第２の配線基板の第７の電極と電気的に接続されており、
    前記第２の配線基板の第４の突起状電極は、その一部が前記第１の半導体チップの第４の電極を介在して前記第１の半導体チップの貫通孔の中に、塑性流動を伴う変形によって圧接注入され、前記第１の半導体チップの第３の電極と電気的に接続されていることを特徴とする半導体装置。
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