JP4089227B2 - 画像表示装置 - Google Patents

Description

技術分野
本発明は特に高品位な画像表示が可能な液晶画像表示装置に関する。
背景技術
従来の液晶画像表示装置における低温多結晶Ｓｉ ＴＦＴパネル駆動回路用オフセットキャンセルバッファの回路図を図１３に示す。この回路は、バッファを構成する差動増幅器１１５の出力のオフセット電圧自体をキャンセルするもので、その結果として、液晶画像表示装置の複数のバッファ間におけるオフセット電圧のばらつきにより生じる、液晶パネル上の縦筋状の輝度むらを防ぐことができる。バッファ間のオフセット電圧のばらつきは、差動増幅器１１５の正および負（反転）の入力部を構成する低温多結晶Ｓｉ ＴＦＴが、単結晶ＭＯＳトランジスタに比較して素子性能のばらつきが大きいために生じる。
図１３において、入力端子Ｖｉｎに入力されたアナログ入力信号は、負帰還をかけた差動増幅器１１５を介して、出力端子Ｖｏｕｔからアナログ出力信号となって表示画素領域（図示せず）に入力される。オフセットキャンセル回路は、容量１５１、スイッチ１５２、１５３、１５４、スイッチ１５２と容量１５１を経由する負帰還路、およびスイッチ１５２と容量１５１の間からスイッチ１５４を経由して入力端子Ｖｉｎに接続されている配線から構成されている。
以下に図１３の動作を説明する。水平走査期間の前半では、スイッチ１５３，１５４がオン、スイッチ１５２がオフされる。このとき、容量１５１には、差動増幅器１１５の出力のオフセット電圧が記憶される。次いで後半では、スイッチ１５３，１５４をオフ、スイッチ１５２をオンする。この操作によってできる負帰還路に、差動増幅器１１５のオフセット電圧を記憶した容量１５１が直列に挿入されるので、オフセット電圧は差動増幅器１１５内で減算される。すなわち、オフセット電圧がキャンセルされる。
本従来技術に関しては、例えば電子情報通信学会技術報告 ＥＩＤ９８−１２５（１９９９年１月）等に詳しく記載されている。
発明の開示
上記従来技術によれば、多結晶Ｓｉ ＴＦＴを用いた差動増幅器の不整合に起因するオフセット電圧をキャンセルすることが可能である。しかし、オフセットキャンセル回路のスイッチを多結晶Ｓｉ ＴＦＴを用いて構成した場合には、スイッチ１５３が液晶画像表示装置の複数のオフセットキャンセルバッファ間におけるオフセット電圧のばらつきの新たな原因となる。
以下に図１４を用いてこれを説明する。図１４は図１３に示したオフセットキャンセルバッファの回路図に、説明に必要な事項を書き込んだものである。Ｃｍは容量１５１の容量値、Ｃｐは差動増幅器１１５の反転入力端子の寄生容量１５５の容量値、ノードＡは差動増幅器１１５の反転入力端子、ｑ１およびｑ２はスイッチ１５３がオフした際に生じるフィードスルー電荷、Ｇは差動増幅器１１５の開放利得である。
オフセットキャンセル動作において、容量１５１に差動増幅器１１５のオフセット電圧を記憶させた後に、スイッチ１５３，１５４がオフする際に、それぞれのスイッチを構成するＴＦＴはフィードスルー電荷をそれぞれのソースおよびドレイン側端子に放出する。その結果、スイッチ１５３のフィードスルー電荷ｑ１はノードＡに蓄えられる電荷量を変調してしまう。この変調は、スイッチ１５３，１５４をオフにする順序に関係なく生じる。なお、スイッチ１５３のフィードスルー電荷ｑ２は特に影響は及ぼさない。また、スイッチ１５４のフィードスルー電荷によるノードＡに蓄えられる電荷量の変調は、スイッチ１５３を先にオフすることにより回避できる。
ノードＡに蓄えられる電荷量の変調により、式（１）で表される新たなオフセット電圧ΔＶｏｕｔがオフセットキャンセルバッファの出力端子Ｖｏｕｔに生じる。
ΔＶｏｕｔ＝−Ｇ／（Ｇ・Ｃｍ＋Ｃｐ＋Ｃｍ）・ｑ１ 式（１）
一般に差動増幅器１１５の開放利得Ｇは極めて大きな値に設計されるが、Ｇを無限大と近似しても、式（１）から求まるように、（−ｑ１／Ｃｍ）のオフセット電圧ΔＶｏｕｔが発生する。
そして、このオフセット電圧ΔＶｏｕｔが、次の理由で、液晶画像表示装置の複数のオフセットキャンセルバッファ間においてばらつく。
バッファの役割はインピーダンス低減であるから、入力インピーダンスを小さく設計することは好ましくなく、容量１５１の容量値Ｃｍはあまり大きくはできない。その結果、スイッチ１５３がオフした際に生じるスイッチフィードスルー電荷ｑ１の影響が大きくなる。
一般に単結晶ＭＯＳトランジスタをスイッチとして用いた場合には、閾値電圧Ｖｔｈは最大でも２０ｍＶ程度しかばらつくことはなく、ゲート寸法はサブミクロンの大きさである。しかし多結晶Ｓｉ ＴＦＴの場合はチャネルに結晶粒構造を有し、ゲート絶縁膜界面も安定しないため、Ｖｔｈは数１００ｍＶから最大で１Ｖ近くもばらつくことがあり、なおかつ低温多結晶Ｓｉ ＴＦＴの場合には基板寸法が数１０ｃｍから１ｍと比較的大きいためにゲート加工寸法は最小でも数ミクロンの大きさであり、加工ばらつきも比較的大きい。
フィードスルー電荷ｑ１は主にチャネル電荷Ｃｇ・（Ｖｇ−Ｖｔｈ）に起因する。ここで、Ｃｇはゲート面積、ゲート絶縁膜厚およびゲート絶縁膜誘電率で決まるゲート容量である。従ってＶｔｈおよびゲート面積のばらつきはそのままフィードスルー電荷ｑ１のばらつきに反映されてしまい、ひいてはオフセット電圧ΔＶｏｕｔのオフセットキャンセルバッファ間でのばらつきが生じる。
例えばＶｔｈが１Ｖばらつき、Ｃｍがスイッチ１５３のチャネル容量の１００倍、スイッチ１５３のチャネル電荷の半分がｑ１となると仮定すると、差動増幅器１１５の開放利得Ｇを無限大と仮定してもオフセットキャンセルバッファの出力には５ｍＶのオフセット電圧ΔＶｏｕｔのばらつきが生じることになる。さらに、実際にはこれにゲート面積のばらつき等が加算され、オフセット電圧ΔＶｏｕｔのばらつきは５ｍＶより大きくなり、実用的レベルにない。
なお、ここではスイッチ１５３に起因する問題点として、従来のオフセットキャンセル回路が有する課題を説明したが、これは図１４に示した回路に特有の問題ではなく、広く一般のオフセットキャンセル回路に共通の問題である。オフセットキャンセル回路は、予め容量に蓄えたオフセット電圧を差動増幅器の入力に加えて減算するものであるが、このためには容量の一端は必ず差動増幅器の入力に接続される必要がある。更にこの容量にオフセット電圧を書きこむためには、上記の一端は同時にスイッチにも接続されていなければならない。従ってこのスイッチがオフした際のフィードスルー電荷は、上記容量を介して原理的に差動増幅器の入力に電圧として印加されてしまうのである。ここで、スイッチを、ｎ型ＴＦＴ、ｐ型ＴＦＴ、ＣＭＯＳ ＴＦＴのいずれのＴＦＴで構成しても、フィードスルー電荷のばらつきの観点からは同様の問題が生じる。
本発明の目的は、オフセットキャンセル回路の有無にかかわらず、差動増幅器を有するバッファ（インピーダンス低減手段）間のオフセット電圧ばらつきを防ぐことにある。
上記目的は、液晶容量と、この液晶容量の一方の電極に接続された画素スイッチを有し、マトリクス状に配置された複数の表示画素と、画像表示データに基づいて第一のアナログ画像信号電圧を発生する画像信号電圧発生手段と、第一のアナログ画像信号電圧を入力として第二のアナログ画像信号電圧を出力し、多結晶Ｓｉ薄膜トランジスタを用いて構成され、かつ差動増幅器を有する複数のインピーダンス低減手段と、インピーダンス低減手段の出力端子と画素スイッチとに接続された複数の信号線と、第二のアナログ画像信号電圧を、信号線と画素スイッチを介して、所定の液晶容量に書込むための信号電圧書込み手段と、第一のタイミングに従って、インピーダンス低減手段の出力インピーダンスを実質的に無限大に切替える第一の切替手段と、第一のタイミングより後の第二のタイミングに従って、同一の画像表示データに基づく上記第二のアナログ画像信号電圧が入力されている信号線同士を接続させる第二の切替手段とを有する画像表示装置により達成できる。
発明を実施するための最良の形態
第一の実施例
本発明における第一の実施例である多結晶Ｓｉ液晶表示パネルを図１〜図４を用いて説明する。図１は多結晶Ｓｉ液晶表示パネルの構成図である。所定の電圧が印加される液晶対向電極との間に形成された液晶容量１２およびこれに接続された画素ＴＦＴ１１とから構成される表示画素は、マトリクス状に配置されて画像表示領域を構成している。ここで画素ＴＦＴ１１のゲートはゲート線１３を介してゲート線駆動回路１４に接続されており、画素ＴＦＴ１１の他端は信号線７を介してオフセットキャンセルバッファ出力スイッチ１６および信号線シャントスイッチ１７に接続されている。なおここで各スイッチは多結晶Ｓｉ ＴＦＴを用いたＣＭＯＳスイッチを採用している。オフセットキャンセルバッファ出力スイッチ１６は、オフセットキャンセルバッファ２０の出力端に接続され、更にオフセットキャンセルバッファ２０の入力端は信号線シャントスイッチ１７の他端と合流して階調選択スイッチ３に接続されている。階調選択スイッチ３は階調選択線２５によりそのゲートが選択的に制御され、他端は階調電源線２に接続されることによって、全体としてはＤ／Ａ変換器として動作するデコーダとして機能する。ここでは画像表示データは６ｂｉｔとしたため、階調電源線２は異なった階調電圧が印加された６４本の並列配線で構成されており、階調電圧発生回路１に接続されている。また階調電源線２は、図示したようにガラス基板１８を横方向にほぼ全体にわたって横断しており、表示画素からなる画像表示領域の幅より長くなっている。一方、階調選択線２５は１次ラッチ回路２３より２次ラッチ回路２４を介して出力されており、１次ラッチ回路２３にはデジタルデータ入力線２２およびラッチアドレス選択回路２１の出力が入力している。なおこれらの回路全体はタイミングパルス生成回路１９によって制御されている。また各回路ブロックは多結晶Ｓｉ ＴＦＴ素子を用いて、ガラス基板１８上に形成されている。
次に、液晶表示パネルの動作の概略を説明する。デジタルデータ入力線２２に入力された画像表示データは、ラッチアドレス選択回路２１によって選択されたアドレスを有する１次ラッチ回路２３にラッチされる。一行分の書込みに必要な画像表示データのラッチが一水平走査期間内に完了すると、これらの画像表示データは一括して１次ラッチ回路２３から２次ラッチ回路２４に一対一に転送され、２次ラッチ回路２４はこの画像表示データを階調選択線２５に出力する。デコードスイッチ群より構成される階調選択スイッチ３は、階調選択線２５の内容に応じて、所定のアナログ画像信号電圧を階調電源線２からオフセットキャンセルバッファ２０および信号線シャントスイッチ１７に供給する。
一水平期間の前半では、信号線シャントスイッチ１７はオフ、オフセットキャンセルバッファ出力スイッチ１６はオン状態になっている。このとき、オフセットキャンセルバッファ２０は、供給された画像信号電圧と基本的に等しい画像信号電圧を、オフセットキャンセルバッファ出力スイッチ１６を介して信号線７に供給する。バッファはインピーダンス低減手段として働くので、オフセットキャンセルバッファ２０がない場合の階調選択スイッチ３の出力インピーダンスよりも、オフセットキャンセルバッファ２０を設けた場合のオフセットキャンセルバッファ２０の出力インピーダンスの方が低くなるので、信号線７の入力インピーダンスの影響による信号線７同士のクロストークを防止できる。
次いで一水平期間の後半では、信号線シャントスイッチ１７はオンになり、オフセットキャンセルバッファ出力スイッチ１６はオフ状態になる。このとき、階調選択スイッチ３を介した画像信号電圧出力が直接信号線７に供給されるとともに、階調選択スイッチ３と階調電源線２を介して、同一の画像表示データに基づく画像信号電圧を入力されている信号線７同士が短絡される。その結果、オフセットキャンセルバッファ２０の出力に含まれていた、フィードスルー電荷に起因するオフセット電圧ばらつきは消滅する。
以上のようにして信号線７に入力されたオフセット電圧ばらつきのない画像信号電圧は、ゲート線１３を介してゲート線駆動回路１４が所定の行の画素ＴＦＴをオンすることによって、対応する液晶容量１２に書込まれる。オフセットキャンセルバッファ２０の回路構成、
以下に、オフセットキャンセルバッファ２０の回路構成、差動増幅器１５の回路構成およびオフセットキャンセル回路の動作について説明する。図２は、オフセットキャンセルバッファ２０にオフセットキャンセルバッファ出力スイッチ１６および信号線シャントスイッチ１７が接続した回路図である。オフセットキャンセルバッファ２０は、差動増幅器１５とオフセットキャンセル回路とから構成されている。オフセットキャンセル回路は、オフセットキャンセル容量５１の一端を差動増幅器１５の反転入力端子、およびスイッチ５３を介して差動増幅器１５の出力端子に、他端をスイッチ５４を介して差動増幅器１５の正入力端子、およびスイッチ５２を介して差動増幅器１５の出力端子に接続した構成となっている。
図３は差動増幅器１５の回路図である。差動段は、基本的にはｐ型の多結晶Ｓｉ ＴＦＴ３２，３３からなるドライバ部分と、ｎ型の多結晶Ｓｉ ＴＦＴ３４，３５からなる負荷部分、更にｐ型の多結晶Ｓｉ ＴＦＴ３１よりなる定電流源とから構成されており、ｐ型の多結晶Ｓｉ ＴＦＴ３６，３７、ｎ型の多結晶Ｓｉ ３８，３９はこれをカスコード構成とするために付加されている。ＴＦＴには基板バイアス効果を持たないという長所があるものの、ドレインコンダクタンスが大きいという問題点もあるため、数百倍程度に差動増幅器の利得を十分に確保するためには、このようなカスコード構成が必要となる。差動段の次段には、同様な理由でカスコード構成の増幅段が設けられている。ここでｎ型の多結晶Ｓｉ ４０はドライバ、ｐ型の多結晶Ｓｉ ＴＦＴ４１は負荷であり、ｎ型の多結晶Ｓｉ ４２がカスコード接続素子である。最終段には、出力インピーダンスを低減するためにソースフォロア段が設けられている。ｎ型の多結晶Ｓｉ ＴＦＴ４４，４５はそれぞれドライバおよび負荷トランジスタである。差動増幅器１５は以上の構成を採用することにより、多結晶Ｓｉ ＴＦＴで構成されているにもかかわらず、十分に大きな電圧利得と十分に低い出力インピーダンスを両立させることができる。
図４は、本実施例における各動作パルスの一水平期間のタイミングチャートである。本チャートにおいては、スイッチのオン／オフは、図中にも記したように上側をオン、下側をオフとして表わしてある。
一水平期間の初めに、ゲート線駆動回路１４によって選択されたゲート線１３と階調選択スイッチ３がオンする。続いてオフセットキャンセルバッファ２０におけるオフセットキャンセル回路の動作が開始され、スイッチ５３，５４がオンしてオフセットキャンセル容量５１に差動増幅器１５のオフセット電圧が記憶される。この後、スイッチ５３、スイッチ５４の順で両スイッチがオフする。このオフする順序は、前述のように、スイッチ５４のフィードスルー電荷の影響を除去するために大切である。次いでスイッチ５２がオンすることによって、オフセットキャンセル容量５１に記憶されていた差動増幅器１５のオフセット電圧は負帰還路に入力され、多結晶Ｓｉ ＴＦＴを用いた差動増幅器１５のＴＦＴ不整合に起因するオフセット電圧はキャンセルされる。この状態でオフセットキャンセルバッファ出力スイッチ１６がオンすると、信号線７にはオフセットキャンセルバッファ２０より画像信号電圧が出力される。
しかしながらこの時点では未だに差動増幅器１５の入力に接続されているスイッチ５３のフィードスルー電荷のばらつきが、オフセット電圧ばらつきとして存在していることは既に述べたとおりである。ここでは同一の画像表示データに基づく画像信号電圧を入力されている信号線として、７（ａ），７（ｂ）の２本を取り上げ、オフセット電圧ばらつきの消滅を説明する。図４において、Ｈとの差をＪ、Ｋの記号で表わすように、両者の出力電圧は一般には異なってしまう。この後、信号線７へのアナログ画像信号電圧出力の後半では、オフセットキャンセルバッファ出力スイッチ１６がオフ状態になった後に、信号線シャントスイッチ１７はオンになる。この際には階調選択スイッチ３を介した画像信号電圧出力が、直接信号線７（ａ），７（ｂ）に供給されるため、オフセットキャンセルバッファ２０の出力に含まれていたオフセット電圧ばらつきは消滅し、信号線７（ａ），７（ｂ）の出力が共に等しい値（ここではこの値をＨとした）になる。
この後ゲート線１３がオフした後に、階調選択スイッチ３、スイッチ５２、信号線シャントスイッチ１７が相次いでオフすることによって、一水平期間内の書込み動作は終了し、液晶容量１２にはオフセット電圧ばらつきのない画像信号電圧が書込まれる。
これによって本実施例においては、差動増幅器の入力に接続されているスイッチのフィードスルー電荷のばらつきに起因するオフセット電圧ばらつきを解消することが可能であり、多結晶Ｓｉ液晶表示パネル上に縦筋状の輝度むらが生じることはない。
なおこのとき、信号線シャントスイッチ１７を介した信号線７の充電電荷量は、オフセットキャンセルバッファ出力スイッチ１６を介した信号線７の充電電荷量より遥かに少ない。従ってレイアウト面積を縮小するためには、信号線シャントスイッチ１７を構成する多結晶Ｓｉ ＴＦＴ−ＣＭＯＳトランジスタのチャネル幅をオフセットキャンセルバッファ出力スイッチ１６を構成する多結晶Ｓｉ ＴＦＴ−ＣＭＯＳトランジスタのチャネル幅より小さく設計して、前者のオン抵抗を後者のオン抵抗よりも大きくすることが望ましい。また前者のオン抵抗を低減するためには、信号線シャントスイッチ１７のトランジスタのチャネル長をオフセットキャンセルバッファ出力スイッチ１６のトランジスタのチャネル長より短くすることも効果的である。
本実施例においては、各回路ブロックは多結晶Ｓｉ ＴＦＴ素子を用いてガラス基板１８上に構成したが、例えばタイミングパルス生成回路１９や階調電圧発生回路１等の、一部の回路ブロックを単結晶Ｓｉ ＬＳＩで構成することが可能である。またガラス基板に変えて、石英基板、透明プラスチック基板を用いることや、液晶表示方式を反射型に変えることでＳｉ基板を始めとする不透明基板を用いることも可能である。
また差動増幅器においては、ＴＦＴのｎ型，ｐ型の導電型を逆に構成することや、その他の回路構成を用いることも、本発明の範囲内で可能である。また説明を簡略化するために画像表示データを６ｂｉｔ、階調電源線は異なった階調電圧が印加された６４本の並列配線としたが、画像表示データがｎ−ｂｉｔであれば、階調電源線は異なった階調電圧が印加された２^ｎ本の並列配線であること、更に反転駆動を考慮すれば並列配線はその２倍になること等は明らかである。
この他、本実施例ではスイッチ群の構成はＣＭＯＳスイッチ、画素ＴＦＴはｎ型ＴＦＴスイッチを採用したが、任意のスイッチ構成を用いても本発明を適用することは可能である。また本発明の範囲内で、表示画素構造を含めて様々のレイアウト構成を適用可能である。
次に、公知例調査の結果、本発明に類似した特開平１０−３０１５３９号公報（以下、公知例という）が見つかったので、本発明との差違を述べておく。図１５は、公知例のアモルファスＳｉ ＴＦＴ液晶パネル１１０とドライバＬＳＩ １１１の接続を示す回路構成図である。
図１５において、多値電圧生成回路１０１によって生成された複数の基準電圧は複数の基準電圧線１０２に出力されており、各基準電圧線１０２には並列に複数の電圧選択スイッチ１０３が接続されている。電圧選択スイッチ１０３の出力はソースフォロア接続されたｐ ＭＯＳトランジスタ１０４および信号線駆動スイッチ１０５に入力される。ｐ ＭＯＳトランジスタ１０４のソース端子と信号線駆動スイッチ１０５の他端は信号線１０７およびプリチャージスイッチ１０６に接続されている。これら全体はＳｉ基板１１１上に形成されている。信号線１０７はアモルファスＳｉ ＴＦＴ液晶パネル１１０内の信号線１０７に接続される。
次に、公知例の動作を説明する。多値電圧生成回路１０１は異なった基準電圧を基準電圧線１０２に出力しており、電圧選択スイッチ１０３は入力されたデジタル画像信号に従って所定の基準電圧を選択することで、Ａ／Ｄ変換器として動作する。予めプリチャージスイッチ１０６は一水平期間の初期にオンして信号線１０７をプリチャージするが、その後にオフすることによって、ソースフォロア接続されたｐ ＭＯＳトランジスタ１０４は、信号線１０７を［（ゲートに入力された信号電圧）−Ｖｔｈ］まで充電する。しかし、（ゲートに入力された信号電圧）まで書込むには、このＶｔｈの分だけ不足する。そこで、一水平期間の後半に、信号線駆動スイッチ１０６をオンさせることによって、信号線１０７に不足分のＶｔｈ相当分を基準電圧線１０２から追加書込みする。
公知例ではこの構成により、ソースフォロア接続されたｐ ＭＯＳトランジスタの有するバッファリング効果、バッファを貫通する電流が存在しないことによる低消費電力効果、および信号線駆動スイッチ１０５がオンすることによるＶｔｈのばらつきを消滅させる効果を有している。
一方、本発明においては、バッファアンプの出力は基本的には最終的な画像信号電圧と等しく、これにばらつき電圧分が加味されているだけである。従って本発明における信号線シャントスイッチの役割は、本来等しくあるべき信号線の電圧を平均化することであり、信号線への追加書込みを行うことではない。
以上より、公知例は、ソースフォロア接続されたｐ ＭＯＳトランジスタ１０４の入力側と出力側を信号線駆動スイッチ１０５でシャント（短絡）させる点で本発明で類似しているが、両者は全く異なる考え方に立っていることが理解できる。
この考え方の違いは、次の２点の具体的構造の違いとして現れている。１点目はバッファの構造である。公知例における単一のソースフォロアトランジスタは、［（ゲートに入力された信号電圧）−Ｖｔｈ］を超えたゲート電圧ではオフしているので、本来書込み電圧として欲しい（ゲートに入力された信号電圧）に対してはインピーダンス低減手段として働かない。一方、本発明で提示しているものは（ゲートに入力された信号電圧）に対してもインピーダンス低減手段として働くバッファである。
２点目は、公知例では単一のソースフォロアトランジスタの出力インピーダンスをソースフォロアトランジスタが自動的にカットオフするのに対し、本発明ではインピーダンス低減手段の出力インピーダンスを実質的に無限大に切替える第一の切替手段を設けたことである。
なお、両者の違いは、本発明が対象とする多結晶Ｓｉ ＴＦＴ液晶パネルのドライバとして公知例を適用することが困難であることからも理解できる。公知例は、信号線駆動スイッチ１０５がオンすることによる追加書込みを前提としているが、この技術は、基準電圧線１０２の全長が短いことで可能となる技術である。すなわち、公知例が元々ドライバＬＳＩへの適用を対象としており、基準電圧線１０２をドライバＬＳＩチップの全長に亘って設けたとしても、その長さはチップサイズであり、２０ｍｍ未満と短い。一方、本発明が対象とする多結晶Ｓｉ ＴＦＴ液晶パネルの場合には、外部接続端子数の低減が本来の主目的の一つであるために、本発明で定義する階調電源線は一般的にはパネルの両端に伸びており、２０ｃｍ以上に及ぶこともある。この場合には階調電源線の抵抗は数ｋΩにもなってしまい、階調電源線を介した信号線への追加書込みは時定数的に、或いは階調電源線の電圧降下からも殆ど困難である。
第二の実施例
本発明における第二の実施例である多結晶Ｓｉ液晶表示パネルを説明する。本実施例の第一の実施例との相違点は、オフセットキャンセルバッファに関して以下に説明を行う。図５は、オフセットキャンセルバッファ２０ａにオフセットキャンセルバッファ出力スイッチ１６および信号線シャントスイッチ１７が接続した回路図である。
オフセットキャンセルバッファ２０ａは差動増幅器１５とオフセットキャンセル回路とから構成されている。オフセットキャンセル回路はオフセットキャンセル容量５１ａの一端を差動増幅器１５の正入力端子、およびスイッチ５３ａを介してオフセットキャンセルバッファ２０ａの入力端子Ｖｉｎに、他端をスイッチ５４ａを介して差動増幅器１５の出力端子、およびスイッチ５２ａを介してオフセットキャンセルバッファ２０ａの入力端子Ｖｉｎに接続した構成となっている。また差動増幅器１５の出力端子は、反転入力端子に帰還されている。
差動増幅器１５のＴＦＴ不整合に起因するオフセット電圧はキャンセルについては、第一の実施例では、オフセット電圧の記憶されたオフセットキャンセル容量５１を負帰還路に直列に挿入することによりキャンセルしている。一方、本実施例では、オフセット電圧の記憶されたオフセットキャンセル容量５１ａをオフセットキャンセルバッファ２０ａの入力端子Ｖｉｎと直列に挿入して差動増幅器１５の正入力端子に逆極性のオフセット電圧を印加することによりキャンセルしている。
なお、本実施例の各スイッチの動作タイミングは、図４中のスイッチ５２，５３，５４の符号が各々５２ａ，５３ａ，５４ａに変更なっていること以外は第一の実施例のものと同一であるので省略する。
本実施例においても、差動増幅器１５の入力に接続されているスイッチ５３ａのフィードスルー電荷のばらつきに起因する、オフセットキャンセル動作後の出力電圧オフセットばらつきは、信号線シャントスイッチ１７の働きによって消去される。
本実施例の場合には、差動増幅器反転入力端子の寄生容量Ｃｐの影響をも受けて、オフセットキャンセル動作後の出力電圧オフセットばらつきは第一の実施例の場合よりも拡大する傾向にあるが、本発明においては、いずれにしてもオフセット電圧ばらつきは消滅するために、このことは問題にはならない。
本実施例の利点としては、差動増幅器１５の負帰還路にスイッチが入っていないため、差動増幅器１５がスイッチから生じる雑音の影響を受け難く、雑音特性がより安定していることが挙げられる。
第三の実施例
本発明における第三の実施例である多結晶Ｓｉ液晶表示パネルを図６、図７を用いて説明する。図６は多結晶Ｓｉ液晶表示パネルの構成図である。本実施例の特徴は、第一の実施例におけるオフセットキャンセルバッファ２０に替えて、オフセットキャンセル回路が設けられていない、負帰還を有する差動増幅器１５からなるバッファを用いることにある。差動増幅器１５の構造は第一の実施例において図３を用いて説明したものと同様である。
図７に、本実施例における各動作パルスの一水平期間のタイミングチャートを示す。本チャートにおいては、スイッチのオン／オフは、上側をオン、下側をオフとして表わしてある。一水平期間の始めに、ゲート線駆動回路１４によって選択されたゲート線１３と階調選択スイッチ３がオンする。続いてオフセットキャンセルバッファ出力スイッチ１６がオンすると、信号線７には差動増幅器１５より画像信号電圧が出力される。
この時点では、差動増幅器１５自体の出力のオフセット電圧のばらつきが存在している。ここでは同一の画像表示データに基づく画像信号電圧が入力されている信号線を２本取り上げ、それぞれを７（ｃ），７（ｄ）と称する。オフセット電圧は、図７において、７（ｃ）ではＬ、７（ｄ）ではＭの符号で表わされるように、出力電圧のシフトとして現れる。ここで、ＬとＭは等しくなく、ばらつきが存在している。
この後、信号線７へのアナログ画像信号電圧出力の後半では、オフセットキャンセルバッファ出力スイッチ１６がオフ状態になった後に、信号線シャントスイッチ１７はオンになる。この際には階調選択スイッチ３を介した画像信号電圧出力が、直接信号線７（ｃ），７（ｄ）に供給されるため、出力電圧が平均化される。その結果、差動増幅器１５の出力に含まれていたオフセット電圧のばらつきは消滅し、信号線７（ｃ），７（ｄ）の出力が共にＨになる。
この後ゲート線１３がオフした後に、階調選択スイッチ３、信号線シャントスイッチ１７が相次いでオフすることによって、一水平期間内の書込み動作は終了し、液晶容量１２にはオフセット電圧のばらつきのない画像信号電圧が書込まれる。
本実施例のようにオフセットキャンセル回路が設けられていない場合にも、本発明を適用することによって、差動増幅器１５自体が有するオフセット電圧のばらつきを解消することが可能であり、多結晶Ｓｉ液晶表示パネル上に縦筋状の輝度むらが生じることを回避することができる。
第四の実施例
本発明における第四の実施例である多結晶Ｓｉ液晶表示パネルを図８、図９を用いて説明する。図８は多結晶Ｓｉ液晶表示パネルの構成図である。オフセットキャンセルバッファ出力スイッチ１６が存在しないことと、差動増幅器２６の回路構成が変更されていることを除けば、第三の実施例の構造および動作と同様である。
本実施例においては、オフセットキャンセルバッファ出力スイッチ１６が有する機能は、差動増幅器２６の中に組み込まれている。図９に、差動増幅器２６の回路図を示す。差動段は、ｐ型の多結晶Ｓｉ ＴＦＴ３２，３３からなるドライバ部分と、ｎ型の多結晶Ｓｉ ＴＦＴ３４，３５からなる負荷部分、更にｐ型の多結晶Ｓｉ ＴＦＴ３１よりなる定電流源とから構成されており、ｐ型の多結晶Ｓｉ ＴＦＴ３６，３７、ｎ型の多結晶Ｓｉ ３８，３９はこれをカスコード構成とするために付加されている。ＴＦＴには基板バイアス効果を持たないという長所があるものの、ドレインコンダクタンスが大きいという問題点もあるため、数百倍程度に差動増幅器の利得を確保するためには、このようなカスコード構成が必要となる。差動段の次段には、同様な理由でカスコード構成の増幅段が設けられている。ここでｎ型の多結晶Ｓｉ ４０はドライバ、ｐ型の多結晶Ｓｉ ＴＦＴ４１は負荷であり、ｎ型の多結晶Ｓｉ ４２がカスコード接続素子である。最終段には、出力インピーダンスを低減するためにソースフォロア段が設けられている。ｎ型の多結晶Ｓｉ ＴＦＴ４４，４５がそれぞれドライバおよび負荷である。ここでドライバおよび負荷ＴＦＴ４４，４５のゲートには切替スイッチ５５，５６が設けられており、両スイッチはオフセットキャンセルバッファ出力スイッチ１６と同様な機能を有する。即ち切替スイッチ５５，５６がオフしている際には差動増幅器２６は低出力インピーダンスで信号線７を駆動するが、切替スイッチ５５，５６がオンした場合には差動増幅器２６の出力は実質的に開放になり、オフセットキャンセルバッファ出力スイッチ１６がオフした場合と同等の効果を有する。ここで、ｎ型の多結晶Ｓｉ ＴＦＴ４４，４５の駆動電圧およびしきい値電圧は、切替スイッチ５５，５６がオンした際に両ＴＦＴがターンオフするように設定されている。
第三の実施例によれば、信号線７を所定の時間内に充電するためには、オフセットキャンセルバッファ出力スイッチ１６は、そのオン抵抗が十分に小さくなるように比較的大きなゲート幅を有する必要がある。しかし本実施例によれば、切替スイッチ５５，５６は比較的大きなオン抵抗に設計することが可能であり、差動増幅器の面積を小さく設計することが可能である。
第五の実施例
本発明における第五の実施例である多結晶Ｓｉ液晶表示パネルを図１０の構成図を用いて説明する。構造および基本的動作は、信号線シャントスイッチ６１の先がシャント線選択スイッチ６２を介してシャント配線６３に接続されていることを除けば、先に説明した第一の実施例の構造および動作と同様である。ここでシャント線選択スイッチ６２は、階調選択線２５によって、階調選択スイッチ３と同様に制御される。またシャント配線６３は、図示したようにガラス基板１８をほぼ全体にわたって横断しており、表示画素からなる画像表示領域の幅より長くなっている。
本実施例の特徴は、信号線７同士のシャント専用にシャント配線６３を設け、オフセットキャンセルバッファ２０の出力に含まれているオフセット電圧のばらつきを消滅させることにある。すなわち、本実施例では、信号線７へのアナログ画像信号電圧出力の後半において、同一の画像表示データに基づく画像信号電圧が入力されている信号線７同士の短絡を、第一の実施例における階調選択スイッチ３と階調電源線２を介してではなく、シャント線選択スイッチ６２とシャント配線６３を介して行う。
本実施例においては、このようにシャント専用にシャント配線６３を設けたことにより、信号線シャントスイッチ６１をオフした際の影響がオフセットキャンセルバッファ２０に及ぶ危険がなくなり、設計上のマージンを増大きせることができる。
また、オフセット電圧のばらつきは、特に中間調を液晶表示する際に問題となる。そこでシャント配線６３の本数を中間調に相当する本数のみに減らして、レイアウト面積を縮小させることも可能である。例えば本実施例においては、階調電源線２が６４本×２（反転駆動分）であるのに対して、シャント配線６３は３２本×２（反転駆動分）だけ設けている。
第六の実施例
本発明における第六の実施例である多結晶Ｓｉ液晶表示パネルを図１１の構成図を用いて説明する。構造および基本的動作は、信号線７への書込み回路が上下に設けられていること、またオフセットキャンセルバッファ出力スイッチ６６，信号線シャントスイッチ６７に接続される信号線が２本存在することを除けば、図１を用いて先に説明した第一の実施例と同様である。図１と対応する構成要素に関して、図１１においては上側の書込み回路の対応する符号にはＡ、下側の書込み回路のそれにはＢをつけて示した。
液晶の駆動時には、各信号線７への画像信号電圧の書込みはフィールド毎に正負の電圧を反転させてを行う。本実施例においては、オフセットキャンセルバッファ出力スイッチ６６および信号線シャントスイッチ６７に接続される信号線７をフィールド毎に交互に切替えることにより、奇数列と偶数列の信号線７をフィールド毎に交互に上側または下側の書込み回路と接続する。また、上側の書込み回路から正電圧を書込み、下側の書込み回路から反転電圧を書込む。
本実施例においては、上下に書込み回路を設けたことによって、オフセットキャンセルバッファ２０のレイアウトピッチを第一の実施例の２倍にすることができ、高解像度化に有利である。
第七の実施例
本発明における第七の実施例である画像ビューア７１を図１２の構成図を用いて説明する。無線インターフェース（Ｉ／Ｆ）回路７３には、圧縮された画像データが外部から無線データとして入力し、無線Ｉ／Ｆ回路７３の出力は中央演算ユニット（ＣＰＵ）／デコーダ７４を経てフレームメモリ７５に入力している。更にフレームメモリ７５の出力は多結晶Ｓｉ液晶表示パネル７６に設けられたインターフェース（Ｉ／Ｆ）回路７７を介して行選択回路７９およびデータ入力回路７８に接続されており、画像表示領域８０は行選択回路７９およびデータ入力回路７８により駆動される。画像ビューア７１には更に電源８２および光源８１が設けられている。ここで多結晶Ｓｉ液晶表示パネル７６は、先に述べた第一の実施例と同一の構成および動作を有している。
次に本実施例の動作を説明する。無線Ｉ／Ｆ回路７３は圧縮された画像データを外部から取り込み、このデータをＣＰＵ／デコーダ７４に転送する。ＣＰＵ／デコーダ７４はユーザからの操作を受けて、必要に応じて画像ビューア７１を駆動、或いは圧縮された画像データのデコード処理を行う。デコードされた画像データはフレームメモリ７５に一時的に蓄積され、ＣＰＵ／デコーダ７４の指示に従って、蓄積されていた画像を表示するための画像データおよびタイミングパルスをＩ／Ｆ回路７７に出力する。Ｉ／Ｆ回路７７は、第一の実施例で述べたとおり、これらの信号を用いて、行選択回路７９およびデータ入力回路７８を駆動して画像表示領域に画像を表示する。光源は液晶表示に対するバックライトであり、電源８２には二次電池が含まれており、これらの装置を駆動する電源を供給する。
本実施例によれば、圧縮された画像データを元に、バッファ毎のオフセット電圧に起因する縦筋状の輝度むらのない、高品位な画像を表示させることができる。
【図面の簡単な説明】
図１は第一の実施例の多結晶Ｓｉ液晶表示パネルの構成図。
図２は第一の実施例における多結晶Ｓｉ液晶表示パネル中のオフセットキャンセルバッファにオフセットキャンセルバッファ出力スイッチ１６および信号線シャントスイッチが接続した回路図。
図３は第一の実施例における多結晶Ｓｉ液晶表示パネル中の差動増幅器の回路図。
図４は第一の実施例における多結晶Ｓｉ液晶表示パネルの各動作パルスの一水平期間のタイミングチャート。
図５は第二の実施例における多結晶Ｓｉ液晶表示パネル中のオフセットキャンセルバッファにオフセットキャンセルバッファ出力スイッチおよび信号線シャントスイッチ１７が接続した回路図。
図６は第三の実施例の多結晶Ｓｉ液晶表示パネルの構成図。
図７は第三の実施例における多結晶Ｓｉ液晶表示パネル中の各動作パルスの一水平期間のタイミングチャート。
図８は第四の実施例の多結晶Ｓｉ液晶表示パネルの構成図。
図９は第四の実施例における多結晶Ｓｉ液晶表示パネル中の差動増幅器の回路図。
図１０は第五の実施例の多結晶Ｓｉ液晶表示パネルの構成図。
図１１は第六の実施例である多結晶Ｓｉ液晶表示パネルの構成図。
図１２は第七の実施例の画像ビューア７１の構成図。
図１３は従来の多結晶Ｓｉ液晶表示パネルにおけるオフセットキャンセルバッファの構成図。
図１４は従来の多結晶Ｓｉ液晶表示パネルにおけるオフセットキャンセルバッファの構成図。
図１５は特開平１０−３０１５３９号公報におけるアモルファスＳｉ ＴＦＴ液晶パネルとドライバＬＳＩの接続を示す回路構成図。

Claims (22)

1. 液晶容量と、該液晶容量の一方の電極に接続された画素スイッチを有し、マトリクス状に配置された複数の表示画素と、
   画像表示データに基づいて第一のアナログ画像信号電圧を発生する画像信号電圧発生手段と、
   上記第一のアナログ画像信号電圧を入力として第二のアナログ画像信号電圧を出力し、多結晶Ｓｉ薄膜トランジスタを用いて構成され、かつ差動増幅器を有する複数のインピーダンス低減手段と、
   該インピーダンス低減手段の出力端子と上記画素スイッチとに接続された複数の信号線と、
   上記第二のアナログ画像信号電圧を、上記信号線と上記画素スイッチを介して、所定の上記液晶容量に書込むための信号電圧書込み手段と、
   第一のタイミングに従って、上記インピーダンス低減手段の出力インピーダンスを実質的に無限大に切替える第一の切替手段と、
   上記第一のタイミングより後の第二のタイミングに従って、同一の上記画像表示データに基づく上記第二のアナログ画像信号電圧が入力されている信号線同士を接続させる第二の切替手段とを有することを特徴とする画像表示装置。
2. 上記インピーダンス低減手段は、負帰還を有する差動増幅器であることを特徴とする請求の範囲第１項記載の画像表示装置。
3. 上記差動増幅器はカスコード構成であることを特徴とする請求の範囲第２項記載の画像表示装置。
4. 上記インピーダンス低減手段は、上記差動増幅器の入出力間のオフセット電圧をキャンセルするためのオフセットキャンセル回路を含むことを特徴とする請求の範囲第１項記載の画像表示装置。
5. 上記オフセットキャンセル回路は、上記オフセット電圧を容量に記憶させ、この後に該容量を上記差動増幅器の負帰還路に挿入するものであることを特徴とする請求の範囲第４項記載の画像表示装置。
6. 上記オフセットキャンセル回路は、上記オフセット電圧を容量に記憶させ、この後に該容量を上記インピーダンス低減手段の入力端子と直列に挿入して上記差動増幅器の正入力端子に逆極性の上記オフセット電圧を印加するものであることを特徴とする請求の範囲第４項記載の画像表示装置。
7. 上記画像信号電圧発生手段は、階調電圧が印加された複数の階調電源線と、上記画像表示データに基づいて所定の上記階調電源線を選択する選択回路群を有していることを特徴とする請求の範囲第１項記載の画像表示装置。
8. 上記階調電源線の長さは、該階調電源線の長さ方向における、上記マトリクス状に配置された複数の表示画素からなる画像表示領域の幅より長いことを特徴とする請求の範囲第７項記載の画像表示装置。
9. 上記第二の切替手段は、上記インピーダンス低減手段の入力端子と出力端子とを短絡させるスイッチであることを特徴とする請求の範囲第７項記載の画像表示装置。
10. 上記第二の切替手段は、上記信号線同士を互いに接続させるために設けられた複数のシャント配線と、上記画像表示データに基づいて所定の上記シャント配線を選択する選択回路群を有していることを特徴とする請求の範囲第１項記載の画像表示装置。
11. 上記シャント配線の長さは、上記シャント配線の長さ方向における、上記マトリクス状に配置された複数の表示画素からなる画像表示領域の幅より長いことを特徴とする請求の範囲第１０項記載の画像表示装置。
12. 上記シャント配線の数は、上記画像表示データの種類の数よりも少なく、所定の画像表示データが入力された場合に、上記選択回路が駆動されることを特徴とする請求の範囲第１０項記載の画像表示装置。
13. 上記第一の切替手段は、上記インピーダンス低減手段群の出力部と上記信号線の間に設けられた、多結晶Ｓｉ薄膜トランジスタ素子を用いて構成された第一のトランスファスイッチであることを特徴とする請求の範囲第１項記載の画像表示装置。
14. 上記第二の切替手段は、多結晶Ｓｉ薄膜トランジスタ素子を用いて構成された第二のトランスファスイッチを有することを特徴とする、特許請求の範囲第１３項記載の画像表示装置。
15. 上記第一および第二のトランスファスイッチの少なくとも一方は、ＣＭＯＳ構成であることを特徴とする請求の範囲第１４項記載の画像表示装置。
16. 上記第一のトランスファスイッチのオン抵抗は、上記第二のトランスファスイッチのオン抵抗よりも小さいことを特徴とする請求の範囲第１４項記載の画像表示装置。
17. 上記第一のトランスファスイッチのチャネル幅は、上記第二のトランスファスイッチのチャネル幅よりも大きいことを特徴とする請求の範囲第１６項記載の画像表示装置。
18. 上記第一のトランスファスイッチのチャネル長は、上記第二のトランスファスイッチのチャネル長よりも短いことを特徴とする請求の範囲第１６項記載の画像表示装置。
19. 上記第一および第二のトランスファスイッチは、上記インピーダンス低減手段の出力について、該出力を上記マトリクス状に配置された複数の表示画素の奇数列の信号線に接続した状態、該出力を上記マトリクス状に配置された複数の表示画素の偶数列の信号線に接続した状態、および該出力を遮断した状態の３通りの状態を選択可能であることを特徴とする請求の範囲第１４項記載の画像表示装置。
20. 少なくとも上記画素スイッチと上記インピーダンス低減手段は、同一の絶縁基板上に多結晶Ｓｉ薄膜トランジスタ素子を用いて形成されていることを特徴とする請求の範囲第１項記載の画像表示装置。
21. 上記インピーダンス低減手段は、上記マトリクス状に配置された複数の表示画素から構成される表示画素領域に対して、一列置きに、該表示画素領域の上側または下側に設けられていることを特徴とする請求の範囲第１項記載の画像表示装置。
22. 入力される上記画像表示データはデータ圧縮されており、該圧縮データを伸長して上記画像表示データを再生した後に、上記マトリクス状に配置された複数の表示画素から構成される表示画素領域に対して、上記入力された画像表示データに基づく画像表示を行うことを特徴とする請求の範囲第１項記載の画像表示装置。

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