DE10297529T5

DE10297529T5 - Anzeigevorrichtung

Info

Publication number: DE10297529T5
Application number: DE10297529T
Authority: DE
Inventors: Youichi Tobita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-10-11
Filing date: 2002-10-11
Publication date: 2005-03-10
Also published as: KR20040078646A; US7187373B2; CN1589461A; US20040252116A1; WO2004034368A1; TW575850B; JPWO2004034368A1

Abstract

Bildanzeigevorrichtung mit
einer Mehrzahl von Anzeigepixelelementen (PX), die in Zeilen und Spalten angeordnet sind,
einer Mehrzahl von Gateleitungen (GL; GLa, GLb), die entsprechend den jeweiligen Anzeigepixelzeilen angeordnet sind und von denen jede mit den Anzeigepixelelementen einer entsprechenden Zeile verbunden ist, zum Auswählen der Anzeigepixel in der entsprechenden Zeile, wenn sie ausgewählt ist,
einer Mehrzahl von Datenleitungen (DL; DLi, DLj; DL1-DLm), die entsprechend den jeweiligen Anzeigepixelspalten angeordnet sind und von denen jede mit den Anzeigepixelelementen einer entsprechenden Spalte verbunden ist, zum Übertragen von Pixeldaten zu den Anzeigepixelelementen in der entsprechenden Spalte, und
einer Mehrzahl von Verstärkerschaltungen (AMP; AMPi, AMPj), die entsprechend den jeweiligen Pixelspalten angeordnet sind, jede zum Verstärken von Daten auf einer Datenleitung in einer entsprechenden Spalte, wenn sie aktiviert ist;
wobei jede Verstärkerschaltung enthält:
ein Kapazitätselement (34),
eine Differenzverstärkerschaltung (32), deren erster Eingang mit einer entsprechenden Datenleitung verbunden ist und deren zweiter...

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich auf eine Anzeigevorrichtung zum Anzeigen von Bildern und insbesondere auf eine Anzeigevorrichtung, die Anzeigepixelelemente, die entsprechend den Pixeln angeordnet sind, durch eine Spannung treibt, die von einem Kondensator gehalten wird.
Technischer Hintergrund
LCDs (Liquid Crystal Displays = Flüssigkristallanzeigen) sind als eine Art von Anzeigevorrichtungen bekannt gewesen. Insbesondere eine Flüssigkristallanzeige eines Dünnfilmtransistorgesteuerten Typs (TFT-LCDs), die Dünnfilmtransistoren (TFTs = Thin Film Transistors) zum Auswählen von Anzeigepixelelementen verwendet, sind als eine Art von LCDs bekannt gewesen. In dem Dünnfilmtransistor wird ein Halbleiterdünnfilm aus amorphen Silizium (a-Si) oder ein Halbleiterdünnfilm aus polykristallinem Silizium (p-Si) als Basismaterial (aktive Schicht) verwendet, und ein Kanalabschnitt und Source/Drain-Abschnitte sind in der aktiven Schicht ausgebildet.
In einem Flüssigkristallfeld eines aktiven Matrixtyps sind TFTs, die als Schalter für Bildsignale dienen, für die Anzeigepixelelemente bereitgestellt, und durch Schaltvorgänge dieser TFTs werden Treiberspannungen der Anzeigepixelelemente gehalten. Somit haben die Aktivmatrixflüssigkristallfelder eine hervorragende Bildqualität wie z. B. Kontrast und Antwortgeschwindigkeiten und werden daher weit verbreitet verwendet als Monitore für persönliche Computer tragbaren Typs und vom Desk toptyp sowie als Projektionsmonitor zum Anzeigen stillstehender und bewegter Bilder.
In jedem der Pixel der Anzeigevorrichtung vom Aktivmatrixtyp hält ein Datenhaltekapazitätselement (Kapazitätselement zum Halten von Daten) ein über den TFT angelegtes Bildsignal. Das Anzeigepixelelement wird entsprechend der von dem Kapazitätselement gehaltenen Spannung getrieben.
In der Anzeigevorrichtung sind Anzeigepixel in Zeilen und Spalten angeordnet, und Gateleitungen (Abtastleitungen) sind entsprechend zu den jeweiligen Zeilen von Pixeln angeordnet. Durch aufeinanderfolgendes Treiben der Abtastleitungen in den ausgewählten Zustand werden die mit einer ausgewählten Gateleitung verbundenen TFTs eingeschaltet, so dass die Bildsignale zu den entsprechenden Datenhaltekapazitätselementen übertragen und darin gehalten werden. Als Abfolge zum Treiben der Gateleitungen (Abtastleitungen) gibt es ein Verschachtelungssystem des aufeinanderfolgenden Treibens jeder zweiten Abtastleitung in den ausgewählten Zustand und ein Nichtverschachtelungssystem des aufeinanderfolgenden Treibens aufeinanderfolgender Gateleitungen in den ausgewählten Zustand. In jedem dieser Treibersysteme ist für jedes Pixel eine Zeitspanne erforderlich, in der all die Gateleitungen (Abtastleitungen) einmal in den ausgewählten Zustand getrieben werden, nachdem ein Bildsignal einmal geschrieben wurde, bevor ein nächstes Bildsignal hineingeschrieben wird. Eine Gesamtheit der Gateleitungen (Abtastleitungen) bildet einen Rahmen. Daher muss jedes Anzeigepixelelement das empfangene Bildsignal mit der Datenhaltekapazitätselement für die Dauer einer Rahmenperiode halten. Für gewöhnlich ist ein Rahmenzyklus (Rahmenfrequenz) durch 60 Hertz (Hz) gegeben. Daher wird das Neuschreiben der Haltespannung in jedem Einheitspixelelement für jede Einrahmenperiode PF(=1/60 Sekunde) durchgeführt. Während dieser Zeitspanne der Rahmenperiode verringert sich die Spannung an einem Pixelelektrodenknoten (Spannungshalteknoten) nur gering fügig, sodass eine Änderung des Reflexionsgrads (der Helligkeit) des Flüssigkristallelements des Pixels gering ist, und Flickern, Kontrastverlust und Verringerung der Anzeigequalität werden hinreichend unterdrückt.
In der Flüssigkristallanzeigevorrichtung wird der Strom hauptsächlich verbraucht zum Laden und Entladen von Kapazitäten an Kreuzungen zwischen Abtastleitungen und Datensignalleitungen sowie von Kapazitäten des Flüssigkristalls zwischen den Verbindungsleitungen (Abtastleitungen und Datensignalleitungen) und Gegenelektroden, die auf einer gesamten Oberfläche des gegenüberliegenden Substrats ausgebildet sind. Eine Vertikalabtastschaltung, die die Abtastleitungen in den ausgewählten Zustand treibt, arbeitet bei einer Frequenz, die gleich (Rahmenfrequenz) × (Anzahl der Abtastleitungen) ist. Ebenso arbeitet eine horizontale Abtastschaltung, die das Bildsignal auf die Datensignalleitungen schreibt, bei einer Frequenz, die gleich (Rahmenfrequenz) × (Anzahl der Abtastleitungen) × (Anzahl der Datensignalleitungen) ist. Dementsprechend werden Laden und Entladen der Zwischenleitungskapazitäten sowie der Kapazitäten zwischen den Verbindungsleitungen und den Gegenelektroden mit den Betriebsfrequenzen dieser vertikalen Abtastschaltung und der horizontalen Abtastschaltung durchgeführt, so dass der Leistungsverbrauch erhöht wird.
Zum Verringern des Leistungsverbrauchs kann es wirkungsvoll sein, die Betriebsfrequenz zu verringern oder das vertikale Abtasten und das horizontale Abtasten intermittierend durchzuführen. Wenn die Betriebsfrequenzen der horizontalen und vertikalen Abtastschaltungen verringert werden, steigt jedoch eine Datenneuschreibperiode an, und die Spannungsverringerung an dem Pixelelektrodenknoten (Spannungshalteknoten) aufgrund eines Leckstroms wird erheblich groß, so dass sich ein Reflexionsgrad (eine Helligkeit) des Anzeigepixelelements dementsprechend beträchtlich ändert. Daher wird die Spannungsverringerung des Pixelelektrodenknotens als Flickern auf einem Anzei gebildschirm beobachtet, was die Anzeigebildqualität verringert. Zusätzlich verringert sich eine durchschnittliche Spannung, die an das Flüssigkristallelement angelegt wird, so dass kein guter Kontrast erzielt werden kann. Weiterhin verringert sich eine Anzeigeantwortgeschwindigkeit durch das langsame Neuschreiben. Diese Faktoren bewirken eine verschlechterte Anzeigequalität.
Die Japanische Patentoffenlegungsschrift Nr. 2000-356974 offenbart eine Anordnung zum Verhindern der Spannungsverringerung durch den Leckstrom an dem Pixelelektrodenknoten der Anzeigepixel, bei der aus MOS-Transistoren (Feldeffekttransistoren mit isoliertem Gate) gebildete Leseverstärker vom Kreuzkopplungstyp entsprechend den jeweiligen Datenleitungen bereitgestellt sind, um invertierte Ausgangssignale der Ausgangssignale der Leseverstärker in ursprüngliche Anzeigepixelelemente zu schreiben.
Wenn nur das Halten von Daten durchgeführt werden muss, werden die Gateleitungen in diesem Stand der Technik aufeinanderfolgend ausgewählt, um Pixelelektrodensignale der Anzeigepixel in die Leseverstärker zu lesen, und invertierte Daten der Leseverstärker werden wieder auf den Elektrodenknoten der ursprünglichen Pixelelemente gespeichert. In der Vorrichtung, in der die Anzeigepixelelemente aus Flüssigkristallelementen gebildet sind, wird das Speichern von invertierten Bildsignalen durchgeführt, um die Bildsignale durch Anlegen von AC-Spannungen an die Flüssigkristallschichten zu halten.
Dieser Stand der Technik beabsichtigt, den Leistungsverlust durch internes Neuspeichern der gehaltenen Spannungen der jeweiligen Pixel zu verringern, um die Notwendigkeit zum Schreiben von Daten von einem externen Speicher zum Neuspeichern (Auffrischen) der angesammelten Spannungen der Anzeigepixelelemente zu beseitigen.
In der Anzeigevorrichtung werden als MOS-Transistoren (Feldeffekttransistoren mit isoliertem Gate) im allgemeinen polykristalline Niedrigtemperatursilizium-TFTs verwendet, um die Zuverlässigkeit eines Glassubstrats oder eines isolierenden Harzsubstrats zum Bilden von Pixeln sicherzustellen. Für die polykristallinen Niedrigtemperatursilizium-TFTs werden Dotierungsdiffusion und andere Vorgänge durch Niedrigtemperaturverarbeitung durchgeführt. Verglichen mit den MOS-Transistoren vom Bulk-Typ, die auf einer Oberfläche eines Halbleitersubstratbereichs gebildet sind, ist die Dotierungsdiffusion daher nicht genügend, und eine Schichtqualität des polykristallinen Silizium ist ebenfalls gering. Weiterhin ist die Gateisolierschicht nicht bei einer hinreichend hohen Temperatur wärmebehandelt oder geglüht, so dass ihre Schichtqualität gering ist. In dem Fall des TFT ist ein Kanalbereich aus einer Halbleiterschicht ausgebildet, die auf einem Glassubstrat oder einem isolierenden Harzsubstrat gebildet ist, und eine Implantation von Dotierungsionen zum Steuern einer Schwellenspannung wird nicht durchgeführt. Weiter wird keine Vorspannung an den Substratbereich angelegt.
Durch diese Faktoren sind Schwankungen in der Schwellenspannung von TFTs in Anzeigevorrichtungen größer als in MOS-Transistoren vom Bulk-Typ. Bei dem Aufbau, der Leseverstärkerschaltungen zum Wiederherstellen (Auffrischen) der gehaltenen Spannung der Pixel verwendet, sind die Leseverstärker entsprechend der Anzeigepixelmatrix angeordnet, und daher ist es erforderlich, Niedrigtemperatur-TFTs für die Bestandteile der Leseverstärkerschaltungen zu verwenden. Solche Leseverstärkerschaltungen bringen das Problem mit sich, dass Schwankungen in der Schwellenspannung der TFTs groß sind und daher ein exakter Lesevorgang nicht erzielt werden kann. Insbesondere ist eine solche Leseverstärkerschaltung aus kreuzgekoppelten TFTs gebildet, und Eingangssignale unterliegen einem Offset, wenn die kreuzgekoppelten TFTs verschiedene Schwellenspannungen haben, so dass die Leseverstärkerschaltung die Daten nicht exakt verstärken kann.
Insbesondere ist die gehaltene Spannung in dem Pixel lediglich von einem Datenhaltekapazitätselement in dem Pixelelement gehalten, und eine Lesespannung zu der Leseverstärkerschaltung ist gering. Wenn die Eingangssignale durch eine große Schwankung der Schwellenspannungen wie oben beschrieben dem Offset unterliegen, kann die Leseverstärkerschaltung daher die aus dem Pixelelement gelesene Pixelspannung nicht exakt verstärken, und die gehaltene Spannung der Pixel kann nicht aufgefrischt werden.
Die Japanischen Patentoffenlegungsschriften Nr. 20001-292041 und H9-320291 offenbaren die Aufbauten zum Verringern eines Offsets in einem Operationsverstärker einer Abtast-Halte-Schaltung, die an einem Ausgang einer Horizontaltreiberschaltung angeordnet ist, die Datenleitungen in Bildanzeigevorrichtungen treibt. Diese früheren Techniken offenbaren die Anordnungen zum Verringern eines nachteiligen Einflusses durch den Offset des Operationsverstärkers auf das ankommende Bildsignal, wobei ein Ausgangssignal des Operationsverstärkers rückgekoppelt wird, um eine Vergleichsreferenzspannung vorzuspannen, um den Offset des Operationsverstärkers zu beseitigen. In diesen früheren Techniken wird jedoch lediglich ein Aufbau einer Datenleitungstreiberschaltung zum Schreiben von Daten in Pixel entsprechend Bilddaten berücksichtigt, und ein solches Problem des Verringerns der gehaltenen Spannungen in den Pixeln aufgrund von Leckstrom wird nicht berücksichtigt.
Außerdem muss nach der Fertigstellung des Herstellungsvorgangs ein Test durchgeführt werden, um festzustellen, ob jeder Pixel exakt einen Anzeigevorgang durchführen kann. Beim Testen werden Testpixeldaten in jedes Pixel geschrieben, und dann werden die so geschriebenen Testdaten extern gelesen zum Vergleichen mit den Testdaten. In diesem Test ist es daher erforderlich, eine winzige aus dem Pixel gelesene Spannung exakt zu verstärken und die verstärke Spannung extern zu lesen. Dafür ist es erforderlich, dass ein Tester die winzige Pixelspannung erfasst, und somit wird er teuer.
Offenbarung der Erfindung
Eine Aufgabe der Erfindung ist es, eine Anzeigevorrichtung bereitzustellen, die eine Pixeldatenspannung exakt halten kann.
Eine weitere Aufgabe der Erfindung ist es, eine Anzeigevorrichtung bereitzustellen, die leicht einen Test von Pixeln mit einem kostengünstigen Tester durchführen kann.
Eine Anzeigevorrichtung nach der Erfindung enthält eine Mehrzahl von Pixelelementen, die in Zeilen und Spalten angeordnet sind; eine Mehrzahl von Gateleitungen, die entsprechend den jeweiligen Anzeigepixelzeilen angeordnet sind und von denen jede mit den Anzeigepixelelementen einer entsprechenden Zeile verbunden ist, zum Auswählen der Anzeigepixel in der entsprechenden Zeile, wenn sie ausgewählt ist; eine Mehrzahl von Datenleitungen, die entsprechend den jeweiligen Anzeigepixelspalten angeordnet sind und von denen jede mit den Anzeigepixelelementen einer entsprechenden Spalte verbunden ist, zum Übertragen von Pixeldaten zu den Anzeigepixelelementen in der entsprechenden Spalte; und eine Mehrzahl von Verstärkerschaltungen, die entsprechend den jeweiligen Pixelspalten angeordnet sind, jede zum Verstärken von Daten auf einer Datenleitung in einer entsprechenden Spalte, wenn sie aktiviert ist. Jede Verstärkerschaltung enthält ein Kapazitätselement; eine Differenzverstärkerschaltung, deren erster Eingang mit einer entsprechenden Datenleitung verbunden ist und deren zweiter Eingang mit dem Kapazitätselement verbunden ist, zum differenziellen Verstärken von Signalen an dem ersten und zweiten Eingangssignal, wenn er aktiviert ist; ein erstes Schaltelement, das den ersten Eingang mit einer Referenzleistungsversorgung verbindet, die als Reaktion auf ein Betriebsartanweisungssignal eine vorbestimmte Spannung liefert; und ein zweites Schaltelement, das als Reaktion auf das Betriebsartanweisungssignal einen Ausgang der Differenzverstärkerschaltung mit dem Kapazitätselement verbindet.
Die Verstärkerschaltung ist für jede Datenleitung angeordnet. In der Verstärkerschaltung ist der erste Eingang der Differenzverstärkerschaltung mit der vorbestimmten Leistungsversorgung verbunden, und der zweite Eingang ist mit dem Kapazitätselement verbunden, das das Ausgangssignal empfängt. Dadurch speichert das Kapazitätselement eine Offsetspannung der Referenzspannung. Wenn ein Pixel ausgewählt wird und die Pixeldaten zu dem Differenzverstärker übertragen werden, können die Pixeldaten differenziell verstärkt werden, wobei der Offset in der Differenzverstärkerschaltung beseitigt wird. Auch wenn große Schwankungen in der Schwellenspannung der TFTs der Differenzverstärkerschaltung auftreten, können die Bilddaten daher exakt wiederhergestellt werden ohne einen Einfluss des Offsets aufgrund solcher Schwankungen der Schwellenspannung.
Durch Schreiben des Ausgangssignals der Differenzverstärkerschaltung in das ursprüngliche Pixel können die Pixeldaten aufgefrischt (wiederhergestellt) werden. Durch externes Lesen der Ausgangssignals der Differenzverstärkerschaltung kann ein Datensignal mit einer großen Amplitude extern gelesen werden, und es ist nicht erforderlich, Pixeldaten mit einer kleinen Amplitude extern zu verstärken. Somit kann ein Aufbau eines Testers vereinfacht werden, und die Anzeigevorrichtung kann leicht mit einem kostengünstigen Tester getestet werden.
Die vorigen und weiteren Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden deutlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen.
Kurzbeschreibung der Zeichnungen
1 zeigt schematisch einen Gesamtaufbau einer Anzeigevorrichtung gemäß der Erfindung.
2 zeigt ein Beispiel für einen Aufbau eines in 1 gezeigten Anzeigepixelelements.
3 zeigt speziell einen Aufbau eines Hauptabschnitts der in 1 gezeigten Anzeigevorrichtung.
4 ist ein Zeitdiagramm, das einen Betrieb des in 3 gezeigten Aufbaus veranschaulicht.
5 zeigt schematisch einen Aufbau einer in 1 gezeigten Vertikalabtastschaltung.
6 ist ein Zeitdiagramm, das einen Betrieb der in 5 gezeigten Vertikalabtastschaltung veranschaulicht.
7 zeigt spezieller den Betrieb der in 5 gezeigten Vertikalabtastschaltung.
8 ist ein Zeitdiagramm, das einen Betrieb der in 3 und 5 gezeigten Aufbauten veranschaulicht.
9 zeigt schematisch einen Aufbau eines Abschnitts zum Erzeugen von mit einem Auffrischvorgang zusammenhängenden Steuersignalen.
10 ist ein Zeitdiagramm, das einen Betrieb der in 9 gezeigten Schaltung veranschaulicht.
11 zeigt ein Beispiel für einen Aufbau eines Abschnitts zum Erzeugen von Verbindungssteuersignalen einer in 1 gezeigten Auffrischsteuerschaltung.
12 ist ein Zeitdiagramm, das einen Betrieb der in 11 gezeigten Schaltung veranschaulicht.
13 zeigt ein Beispiel für einen Aufbau einer in 3 gezeigten Differenzverstärkerschaltung.
14 zeigt einen anderen Aufbau der in 3 gezeigten Differenzverstärkerschaltung.
15 zeigt noch einen anderen Aufbau der in 3 gezeigten Differenzverstärkerschaltung.
16 zeigt schematisch einen Aufbau eines Hauptabschnitts einer Anzeigevorrichtung nach einer zweiten Ausführungsform der Erfindung.
17 ist ein Signalverlaufsdiagramm, das einen Betrieb eines in 16 gezeigten Anzeigepixelelements beim Datenlesen darstellt.
18 zeigt schematisch einen Schnittaufbau eines in 16 gezeigten Kapazitätselements.
19 zeigt schematisch einen Aufbau eines in 16 gezeigten Aufbaus zum Erzeugen eines angehobenen Signals.
20 ist ein Zeitdiagramm, das einen Betrieb der in 19 gezeigten Schaltung veranschaulicht.
21 zeigt schematisch einen Aufbau einer Anzeigevorrichtung nach einer dritten Ausführungsform der Erfindung.
22 zeigt einen Aufbau eines Hauptabschnitts der in 21 gezeigten Anzeigevorrichtung
23 zeigt als Beispiel Aufbauten einer Auffrischschaltung und einer Testschaltung, die in 21 gezeigt sind.
24 zeigt speziell eine Verbindung zwischen einer Verstärkerschaltung und einem Testauswahlgatter, die in 23 gezeigt sind.
25 zeigt schematisch einen Aufbau eines in 24 gezeigten Abschnitts zum Erzeugen von Steuersignalen.
26 ist ein Zeitdiagramm, das einen Betrieb der in 25 gezeigten Schaltung veranschaulicht.
27 zeigt schematisch einen Aufbau eines in 23 gezeigten Abschnitts zum Erzeugen von Testauswahlsteuersignalen.
28 ist ein Zeitdiagramm, das einen Betrieb der in 2 gezeigten Schaltung veranschaulicht
29 zeigt einen anderen Aufbau eines Anzeigepixelelements.
30 zeigt noch einen anderen Aufbau eines Anzeigepixelelements.
31 zeigt einen weiteren Aufbau eines Anzeigepixelelements.
32 zeigt schematisch einen Aufbau eines Hauptabschnitts einer Anzeigevorrichtung nach einer vierten Ausführungsform der Erfindung.
Beste Art zum Ausführen der Erfindung
Erste Ausführungsform
1 zeigt schematisch einen Gesamtaufbau einer Bildanzeigevorrichtung nach einer ersten Ausführungsform der Erfindung. In 1 enthält eine Bildanzeigevorrichtung eine Anzeigepixelmatrix 1, die eine Mehrzahl von Pixelelementen PX enthält, die in Zeilen und Spalten angeordnet sind; eine Vertikalabtastschaltung 2, die aufeinanderfolgend die Zeilen in der Anzeigepixelmatrix 1 entsprechend einem (nicht dargestellten) Vertikalabtastsignal steuert; eine Horizontalabtastschaltung 3 zum Erzeugen eines Signals zum Auswählen einer Spalte in der Anzeigepixelmatrix 1 entsprechend einem (nicht dargestellten) Horizontaltaktsignal; eine Datenleitungsverbindungsschaltung 4 zum aufeinanderfolgenden Übertragen von Bilddaten PD zu den Spalten in der Anzeigepixelmatrix 1 entsprechend dem von der Horizontalabtastschaltung 3 empfangenen Auswahlsignal; eine Auffrischschaltung 5 zum Auffrischen einer gehaltenen Spannung jedes Anzeigepixel in der Anzeigepixelmatrix 1, wenn sie aktiviert ist; und eine Auffrischsteuerschaltung 6 zum Steuern der Betriebe der Vertikalabtastschaltung 2, der Datenleitungsverbindungsschaltung 4 und der Auffrischschaltung 5 entsprechend einem Auffrischbetriebsanweisungssignal SELF.
In der Anzeigepixelmatrix 1 sind Gateleitungen GL entsprechend den jeweiligen Zeilen von Pixelelementen PX angeordnet, und Datenleitungen DL sind entsprechend den jeweiligen Spalten von Pixelelementen PX angeordnet. Die Gateleitung GL ist mit den Pixelelementen PX in einer Zeile verbunden, und die Datenlei tung DL ist mit den Pixelelementen PX in einer Spalte verbunden. 1 zeigt stellvertretend ein Pixelelement PX, das an einer Kreuzung zwischen einer Gateleitung GL und einer Datenleitung DL angeordnet ist.
Die Vertikalabtastschaltung 2 treibt die Gateleitung GL sowohl in einem Normalbetrieb zum Überschreiben der gehaltenen Spannungen der Pixelelemente PX als auch in einem Auffrischbetrieb zum Wiederherstellen der gehaltenen Ladungen in einer vordefinierten Abfolge in einen ausgewählten Zustand. Die Abfolge zum Treiben der Gateleitungen GL in den ausgewählten Zustand durch die Vertikalabtastschaltung 2 kann eine beliebige sein aus dem Nichtverschachtelungssystem des aufeinanderfolgenden Treibens der aufeinanderfolgenden Zeilen in den ausgewählten Zustand und dem Verschachtelungssystem des Treibens jeder zweiten Reihe in den ausgewählten Zustand.
Die Horizontalabtastschaltung 3 enthält z. B. ein Horizontalschieberegister zum Erzeugen eines Datenleitungsauswahlzeitablaufsignals durch einen Schiebebetrieb entsprechend einem (nicht dargestellten) horizontalen Taktsignal und eine Pufferschaltung zum aufeinanderfolgenden Auswählen von Datenleitungen DL entsprechend dem Ausgangssignal des Horizontalschieberegisters. Durch das Bereitstellen der Pufferschaltung in der Horizontalabtastschaltung 3 ist es möglich, eine Mehrfachauswahl zu verhindern, bei der eine nächste Datenleitung in den ausgewählten Zustand getrieben wird, bevor eine ausgewählte Datenleitung in den nicht ausgewählten Zustand übergeht.
In dem Normalbetrieb wählt die Datenleitungsverbindungsschaltung 4 aufeinanderfolgend die Datenleitungen entsprechend dem Ausgangssignal der Horizontalabtastschaltung 3 aus und überträgt die über einen Bilddatenbus (eine gemeinsame Bilddatenleitung) übertragenen Bilddaten PD zu der entsprechenden ausgewählten Spalte in der Anzeigepixelmatrix 1. In dem Auffrischbetrieb wird die Datenleitungsverbindungsschaltung 4 in dem abgetrennten Zustand gehalten, um den Bilddatenbus (oder Datenleitungstreiber), der Bilddaten PD überträgt, von der Anzeigepixelmatrix 1 zu trennen.
Die Datenleitungsverbindungsschaltung 4 kann konfiguriert sein zum Aufnehmen von Bilddaten PD für eine Zeile unter der Steuerung der Horizontalabtastschaltung 3, und sie überträgt dann die Bilddaten für eine Zeile gleichzeitig zu den Anzeigepixelelementen PX in der ausgewählten Zeile der Anzeigepixelmatrix 1. Bei diesem Aufbau tastet eine Abtast-und-Halte-Schaltung die Bilddaten ab und überträgt dann die abgetasteten Daten gleichzeitig.
Wenn ein Auffrischbetriebsanweisungssignal SELF aktiv ist, aktiviert die Auffrischsteuerschaltung 6 die Auffrischschaltung 5 zum Ausführen des Auffrischens (Wiederherstellens) der gehaltenen Spannung jedes Anzeigepixelelements PX in der Anzeigepixelmatrix 1. In dem Auffrischbetrieb kann die Auffrischsteuerschaltung 5 verschiedene Taktsignale erzeugen, die für den Schiebebetrieb der Vertikalabtastschaltung 2 erforderlich sind, oder die Auffrischsteuerschaltung 6 kann verschiedene Taktsignale erzeugen, die für den Schiebebetrieb der Vertikalabtastschaltung 2 entsprechend einem von außen angelegten Taktsignal erforderlich sind.
Die Auffrischschaltung 5 enthält Verstärkerschaltungen, die entsprechend den jeweiligen Datenleitungen DL bereitgestellt sind, von denen jeder aus TFTs gebildet ist. Eine Schaltung zum Beseitigen eines Offsets ist für jede Verstärkerschaltung in der Auffrischschaltung 5 bereitgestellt, um den Offset aufgrund einer Schwankung in der Schwellenspannung der TFTs zu beseitigen. Daten, die von der Verstärkerschaltung mit der Offsetbeseitigungsfunktion in der Auffrischschaltung 5 verstärkt wurden, werden in ein ursprüngliches Pixelelement PX geschrieben, um die gehaltene Spannung des Pixelelements PX in der Anzeigepixelmatrix 1 aufzufrischen.
Es ist zum Schreiben in die Displaypixelmatrix 1 zum Zweck des Auffrischens nicht erforderlich, weiter die in einem externen Speicher gespeicherten Auffrischdaten (Daten zum Auffrischen) zu lesen, so dass der Leistungsverbrauch verringert werden kann. In der Auffrischschaltung 5 enthält die Schaltung zum Verstärken der Pixeldaten einen Aufbau zum Beseitigen des Offsets, und die von einem Anzeigepixelelement PX gelesene winzige Spannung kann exakt verstärkt und in das ursprüngliche Pixelelement PX geschrieben werden. Somit kann die gehaltene Spannung für eine lange Zeitspanne gehalten werden, wenn kein Anzeigebild geändert wird, und eine Verschlechterung der Bildqualität des angezeigten Bilds kann zuverlässig verhindert werden.
In einem Testbetrieb werden die von der Verstärkerschaltung in der Auffrischschaltung 5 verstärkten Bilddaten nach außen übertragen. Die Bilddaten mit einer großen Amplitude können erzeugt und nach außen ausgegeben werden, und die Anzeigepixelelemente können mit einem wenig kostengünstigen Tester, der auf LSI ausgerichtet ist, getestet werden.
2 zeigt ein Beispiel für einen Aufbau des in 1 gezeigten Anzeigepixelelements PX. In 2 enthält das Anzeigepixelelement PX einen n-Kanal-MOS-Transistor (TFT) 11, der entsprechend einem Signalpotential an der Gateleitung GL leitend gemacht wird, um eine entsprechende Datenleitung DL elektrisch mit einem Pixelelektrodenknoten (Spannungshalteknoten) 10 zu verbinden; ein Spannungshaltekapazitätselement 12, das die Spannung an dem Spannungshalteknoten 10 hält; und ein Flüssigkristallanzeigeelement 13, das zwischen dem Spannungshalteknoten 10 und einer Gegenelektrode angeordnet ist.
Das Spannungshaltekapazitätselement 12 hat einen Elektrodenknoten, der mit dem Spannungshalteknoten 10 verbunden ist, und empfängt an dem anderen Elektrodenknoten eine gemeinsame E lektrodenspannung Vcom. Das Spannungshaltekapazitätselement 12 sammelt Ladungen, die einem Unterschied zwischen der gemeinsamen Elektrodenspannung Vcom und einer über die Datenleitung DL angelegten Signalspannung sowie einem Kapazitätswert des Spannungshaltekapazitätselements 12 entsprechen.
In dem Flüssigkristallanzeigeelement 13 wird die Orientierungsrichtung durch einen Spannungsunterschied zwischen der Spannung an dem Spannungshalteknoten 10 und einer Gegenelektrodenspannung Vcnt an der Gegenelektrode bestimmt, und dementsprechend wird der Reflexionsgrad (die Helligkeit) festgelegt. Die Gegenelektrodenspannung Vcnt ist über die gesamte Fläche der Anzeigepixelmatrix 1 gelegt. Die gemeinsame Elektrodenspannung Vcom bestimmt eine Menge der angesammelten Ladungen an dem Spannungshalteknoten 10 und wird gemeinsam an jedes Pixelelement PX in der Anzeigepixelmatrix 1 angelegt.
Die an dem Spannungshalteknoten 10 gehaltenen Ladungen lecken durch das Flüssigkristallanzeigeelement 13, den Kondensator 12 oder den TFT 11. Die an dem Spannungshalteknoten 10 gehaltene Spannung wird durch den Auffrischbetrieb von der in 1 gezeigten Auffrischschaltung 5 auf den ursprünglichen Spannungspegel wiederhergestellt. Ein Verringern der Spannung durch Lecken von Ladungen kann kompensiert werden, um die Bilddaten für eine lange Zeitspanne exakt zu halten.
Für gewöhnlich werden die Gateleitungen GL zwischen einer hohen Spannung und einer negativen Spannung getrieben. Durch Treiben der Gateleitungen GL auf den hohen Spannungspegel kann das auf die Datenleitung DL übertragene Bildsignal ohne Verlust einer Schwellenspannung des TFT 11 zu dem Spannungshalteknoten 10 übertragen werden. Durch Halten der Gateleitung GL auf dem negativen Spannungspegel wird der TFT 11 in einen tiefen Ausschaltzustand versetzt, und der Leckstrom durch den TFT 11 wird unterdrückt.
3 zeigt speziell Aufbauten der Datenleitungsverbindungsschaltung 4, der Anzeigepixelmatrix 1 und der Auffrischschaltung 5, die in 1 gezeigt sind. 3 zeigt stellvertretend Pixel PX, die in zwei Reihen und zwei Spalten in der An- zeigepixelmatrix 1 angeordnet sind. Jede der Gateleitungen GLa und GLb ist für die in einer Zeile ausgerichteten Pixelelemente PX angeordnet, und jede der Datenleitungen DLi und DLj ist für die in einer Spalte ausgerichteten Pixelelemente PX angeordnet. Den Gateleitungen GLa und GLb werden jeweils Gateleitungstreiberspannungen VGa und VGb von der in 1 gezeigten Vertikalabtastschaltung 2 zugeführt.
Die Datenleitungsverbindungsschaltung 4 enthält Datenleitungsauswahlgatter 20i und 20j, die selektiv leitend gemacht werden entsprechend den Datenleitungsauswahlsignalen Hi und Hj, die jeweils von der in 1 gezeigten Horizontalabtastschaltung 3 angelegt werden, um das von einer gemeinsamen Bilddatenleitung 15 angelegte Bilddatensignal PD zu übertragen; Datenleitungstreiber 22i und 22j, die jeweils entsprechend den Datenleitungsauswahlgattern 20i und 20j bereitgestellt sind; und Trenngatter 24i und 24j, die jeweils zwischen den Ausgängen der Datenleitungstreiber 22i und 22j und den Datenleitungen DLi und DLj angeordnet sind.
Die Trenngatter 24i und 24j werden selektiv nichtleitend als Reaktion auf das Verbindungssteuersignal S1, um die Ausgänge der Datenleitungstreiber 22i und 22j jeweils von den Datenleitungen DLi und DLj zu trennen. In dem Auffrischbetrieb wird das Verbindungssteuersignal S1 aktiviert, um die Trenngatter 24i und 24j nichtleitend zu machen.
Die Datenleitungstreiber 22i und 22j sind jeweils aus einem Spannungsfolger gebildet und erzeugen ein Signal mit einem Spannungspegel, der dem Bilddatensignal PD entspricht, das an die gemeinsame Datenleitung 15 angelegt ist, wenn die jeweiligen Datenauswahlgatter 20i und 20j leitend sind.
Die Auffrischschaltung 5 enthält Verstärkerschaltungen RMPi und AMPj, die jeweils entsprechend den Datenleitungen DLi und DLj bereitgestellt sind. Im Betrieb verstärkten die Verstärkerschaltung AMPi und AMPj differenziell die Signale an den entsprechenden Datenleitungen DLi und DLj auf der Grundlage einer Vergleichsreferenzspannung und übertragen die Verstärkungsergebnisse jeweils zu den entsprechenden Datenleitungen DLi und DLj. Die Verstärkerschaltungen AMPi und AMPj haben denselben Aufbau, und 3 stellt stellvertretend den Aufbau der für die Datenleitung DLi bereitgestellten Verstärkerschaltung AMPi dar.
Die Verstärkerschaltung AMPi enthält ein Schaltelement 30 zum Übertragen einer Referenzspannung VM zu einem Knoten N1 als Reaktion auf ein Schaltsteuersignal S2; eine Differenzverstärkerschaltung 32 zum Differenzverstärken der Spannungen an den Knoten N1 und N2; ein Schaltelement 33 zum elektrischen Verbinden eines Ausgangsknotens N3 der Differenzverstärkerschaltung 32 mit dem Knoten N2 entsprechend dem Schaltsteuersignal 52; ein Kapazitätselement 34, das zwischen den Knoten N2 und einen Masseknoten geschaltet ist; Inverterpuffer 35 und 36, die in zwei Stufen kaskadiert sind und das Ausgangssignal der Differenzverstärkerschaltung 32 empfangen; und ein Schaltelement 37 zum Übertragen eines Ausgangssignals des Inverterpuffers 36 zu der Datenleitung DLi entsprechend einem Schaltsteuersignal S4. Diese Schaltelemente 30, 33 und 37 sind aus Transfergattern oder CMOS-Übertragungsgattern gebildet, und sie sind aus TFTs gebildet. Die Referenzspannung VM ist im wesentlichen auf einen Wert (VH-VH)/2 zwischen den Spannungen VH und VL eingestellt, die jeweils den H-Pegeldaten und den L-Pegeldaten der in die Pixelelemente PX geschriebenen Bildsignale entsprechen.
Die Differenzverstärkerschaltung 32 hat einen nicht invertierenden Eingang, der mit dem Knoten N1 verbunden ist, und einen invertierenden Eingang, der mit dem Knoten N2 verbunden ist. Daher verstärkt die Differenzverstärkerschaltung 32 die Spannung an Knoten N1, wobei eine Spannung an dem Knoten N2 eine Referenz ist.
Die Inverterpuffer 35 und 36 treiben die entsprechenden Datenleitung DLi mit einer hohen Treiberleistung entsprechend dem Ausgangssignal der Differenzverstärkerschaltung 32. Ein Auffrischvorgang der in 3 gezeigten Anzeigevorrichtung wird nun mit Bezug auf 4 beschrieben.
Entsprechend der Aktivierung des Auffrischbetriebsanweisungssignals SELF erhält das Verbindungssteuersignal S1 zu einem Zeitpunkt t0 den L-Pegel, und als Reaktion darauf werden die Trenngatter 24i und 24j nichtleitend gemacht. In diesem Zustand sind die Spannungen VD auf den Datenleitungen DLi und DLj in dem schwebenden Zustand, und die Gateleitungstreibersignale VG (VGa und VGb) auf den Gateleitungen GLa und GLb sind auf L-Pegel (dem Pegel der Spannung VGL). In jedem Pixelelement PX sind daher alle TFT (11) nichtleitend, und die interne Spannung an dem Pixelelektrodenknoten wird von dem Kapazitätselement 12 gehalten.
Nachdem das Verbindungssteuersignal S1 auf den L-Pegel fällt, werden die Schaltsteuersignale S2 und S3 zu einem Zeitpunkt t1 aktiviert, und die Schaltelemente 30 und 33 in den Verstärkerschaltungen AMPi und AMPj werden jeweils leitend gemacht. Daraufhin wird jede der Datenleitungen DLi und DLj (die im folgenden generisch durch das Bezugszeichen "DL" bezeichnet werden) über den Knoten N1 auf den Pegel der Zwischenspannung VN vorgeladen.
In jeder der Verstärkerschaltungen AMPi und AMPj wird der Spannungspegel des Ausgangsknotens N3 der Differenzverstärkerschaltung 32 über das Schaltelement 33 an den Knoten N2 übertragen. Somit ist der Ausgang des Differenzverstärkers 32 über das Schaltelement 33 mit seinem eigenen invertierenden Eingang verbunden, und er arbeitet als Spannungsfolger.
In der Differenzverstärkerschaltung 32 liegt aufgrund einer Schwankung in der Schwellenspannung der TFTs ihrer Bestandteile ein Offset VOS vor. Daher liefert die Differenzverstärkerschaltung 32, deren Ausgangssignal Idealerweise einen Pegel der Spannung VM an dem nicht invertierenden Eingangsknoten N1 erhält, tatsächlich bedingt aufgrund der Offsetspannung VOS eine Ausgangsspannung (VM + VOS). Es gibt einen Fall, in dem die Offsetspannung VOS eine negative Spannung ist. 10 zeigt als Beispiel einen Zustand, in dem die Offsetspannung VOS auf einem positiven Pegel liegt und der Ausgangsknoten N3 der Differenzverstärkerschaltung 32 auf einem Spannungspegel liegt, der größer ist als die Zwischenspannung VM. Der Knoten N2 ist mit dem Kapazitätselement 34 verbunden, und daher hält das Kapazitätselement 34 die Offsetspannungsinformation der Differenzverstärkerschaltung 32.
Wenn eine vorbestimmte Zeit verstreicht, werden zu einem Zeitpunkt t2 beide Schaltsteuersignale S2 und S3 deaktiviert, und die Schaltelemente 30 und 33 werden nichtleitend. In diesem Zustand wird die Spannung VD auf der Datenleitung DL durch die Parasitärkapazität 27 (die generisch 27i und 27j darstellt) auf dem Pegel der Zwischenspannung VM gehalten.
Das Kapazitätselement 34 hält den Knoten N2 auf dem Pegel der Spannung (VM + VOS). Die Spannung (VM + VOS) wird auch an dem Ausgangsknoten N3 der Differenzverstärkerschaltung 32 gehalten. Die Differenzverstärkerschaltung 32 arbeitet als Vergleicher zum Vergleichen der Spannung an dem Knoten N1, d. h. auf der Datenleitung DL, mit der Spannung an dem Knoten N2, die eine Vergleichsreferenzspannung ist. Die von dem Kapazitätselement 34 gehaltene Vergleichsreferenzspannung wird auf eine Spannung (VM + VOS) eingestellt, die die Offsetspannung der Differenzverstärkerspannung 32 enthält. Daher führt die Differenzverstär kerschaltung 32 den Vergleichsvorgang in dem Zustand durch, in dem der Offset beseitigt ist.
Zu einem Zeitpunkt t3 wird die Gateleitung GL (GLa oder GLb) in den ausgewählten Zustand getrieben, und das Gateleitungstreibersignal VG (VGa oder VGb) auf der ausgewählten Gateleitungen steigt auf den H-Pegel (einen Pegel der Spannung VGH). Die nicht ausgewählte Gateleitung bleibt auf dem L-Pegel (dem Pegel der Spannung VGL). In dem mit der ausgewählten Gateleitung GL verbundenen Pixelelement PX wird der TFT leitend, und die von dem Spannungshaltekapazitätselement 12 gehaltenen Ladungen werden zu der Datenleitung DL übertragen, so dass die Datenleitungsspannung VD sich von der Vorladespannung VM aus ändert. 4 veranschaulicht einen Fall, in dem die Spannung VD auf der Datenleitung DL von der in dem vorgeladenen Zustand eingestellten Zwischenspannung VM aus weiter um eine Spannung ΔVDH ansteigt.
Der Einfachheit halber wird angenommen, dass ein Bildsignal mit H-Pegel (Pegel der Spannung VH) auf die Datenleitung DL geschrieben wurde, der Spannungshalteknoten keinen Leckstrom aufweist, keine Spannungsverringerung bewirkt wird und dass er auf dem Pegel der Spannung VH gehalten wird. In diesem Fall bewirkt das Lesen der gesammelten Ladungen aus dem Pixelelement auf der Datenleitung DL die Spannungsänderung ΔVDH, die durch den folgenden Ausdruck ausgedrückt wird: ΔVDH = (VH – VM)·Cs/(Cd + Cs),wobei Cd und Cs jeweils einen Kapazitätswert der Parasitärkapazität 27 (27i und 27j) der Datenleitung und einen Kapazitätswert des Kapazitätselements 12 des Anzeigepixelelements darstellen.
Da VM gleich (VH – VL)/2 ist, wird der folgende Ausdruck (1) gewonnen: ΔVDH = (VH – VL)·Cs/2·(Cd + Cs) (1)
Wenn das Pixelelement das Datensignal mit L-Pegel der Spannung VL gespeichert hat, wird der folgende Ausdruck erfüllt: ΔVDL = (VL – VM)·Cs/2·(Cd + Cs) = (–VH + 3·VL)·Cs/2·(Cd + Cs) (2)
Angenommen, dass VL = OV ist, werden die folgenden Ausdrücke (3) und (4) gewonnen: ΔVDH = VH·Cs/2·(Cd + Cs) (3) ΔVDL = –VH·Cs/2·(Cd + Cs) (4)
Somit wird eine Beziehung (ΔVDH = –ΔVDL) gewonnen. Ein Änderungsbetrag der Spannung auf der Datenleitung wird derselbe beim Lesen des Bilddatensignals mit dem H-Pegel und beim Lesen des Bilddatensignals mit dem L-Pegel.
Angenommen dass Cs/Cd = 1/20 und VH = 5 V ist, werden die folgenden Darstellungen gewonnen: ΔVDH = 2,5/20·1,1 = 0,119 V ΔVDL = –ΔVDH = –0,119 V
Somit ändert sich die Spannung VD auf der Datenleitung DL um die Zwischenspannung VM(= 2,5 V) herum entsprechend den in das Pixelelement geschriebenen Daten Idealerweise um ±0,119V. Die Differenzverstärkerschaltung 32 verstärkt die Spannungsänderung ΔVDH oder ΔVDL auf der Datenleitung und führt dem Knoten N3 ein Ergebnissignal zu. Die Inverterpuffer 35 und 36 formen das Ausgangssignal der Differenzverstärkerschaltung 32 in ein Signal mit einer größeren Treiberleistung um.
Zu einem Zeitpunkt t4 wird das Schaltsteuersignal S4 aktiv, um das Schaltelement 37 leitend zu machen. Daraufhin wird die Datenleitung DL entsprechend einer Spannung an einem Knoten N5 getrieben, so dass die Spannung auf der Datenleitung DL zu dem H-Pegel (Pegel der Spannung VH) hinauf getrieben wird. Die Spannung VD auf der Datenleitung DL wird in das ursprüngliche Pixelelement PX geschrieben, und sie wird von dem Spannungshaltekapazitätselement 12 gehalten, weil die entsprechende Gateleitung in dem ausgewählten Zustand ist.
In den Verstärkerschaltungen AMPi und AMPj sind die Betriebsversorgungsspannungen der Inverter 36 jeweils auf die Pegel der Spannung VH und VL eingestellt, die den H- und L-Pegeln des Pixeldatensignals entsprechen, so dass das geschriebene Bilddatensignal exakt wiederhergestellt und in das ursprüngliche Pixel zurückgeschrieben werden kann und die Bilddaten aufgefrischt werden können.
Bei dem zum Zeitpunkt t3 beginnenden Vergleichsvorgang der Differenzverstärkerschaltung 32 wird die Spannung (VM + ΔVDH) oder (VM – ΔVDH) mit der Vergleichsreferenzspannung (VM + VOS) an dem Knoten N2 verglichen, so dass die Pixeldaten exakt verglichen und verstärkt werden können, während der Offset der Differenzverstärkerschaltung 32 beseitigt ist.
Das Ausgangssignal der Differenzverstärkerschaltung 32 hat eine relativ große Amplitude, und auch wenn sich die logischen Eingangsschwellen der Inverter 35 und 36 aufgrund einer Schwankung der Schwellenspannung der TFT ändert, kann eine den gelesenen Pixeldaten entsprechende Spannung entsprechend dem Ausgangssignal der Differenzverstärkerschaltung 32 exakt an dem Knoten N5 erzeugt werden und zu der ursprünglichen Datenleitung DL (DLi oder DLj) übertragen werden.
Die vorigen Vorgänge werden der Reihe nach für jede der Gateleitungen wiederholt, so dass ein Auffrischen der Pixeldaten in einer Einheit jeder Zeile der Anzeigepixel durchgeführt werden kann.
5 zeigt spezieller den Aufbau der in 1 gezeigten Vertikalabtastschaltung 2. In 5 enthält die Vertikalabtastschaltung 2 ein Vertikalschieberegister 40, das den Schiebevorgang entsprechend einem Vertikalabtaststartsignal STV und einem Vertikalabtasttaktsignal VCK durchführt, um seine Ausgänge SRl–SRm aufeinanderfolgend in den ausgewählten Zustand zu treiben; und eine Pufferschaltung 41 zum Erzeugen der Datenleitungstreibersignale VG1–VGm entsprechend einem Mehrfachauswahlverhinderungssignal INHV und den Ausgangssignalen SR1–SRm des Vertikalschieberegisters 40.
Das Vertikalabtaststartsignal STV wird aktiviert, wenn das Abtasten eines Rahmens (oder eines Feldes) in der Anzeigepixelmatrix abgeschlossen ist. In dem Vertikalschieberegister 40 wird der Auswahlausgang entsprechend der Aktivierung des Vertikalabtaststartsignals STV initialisiert, und es nimmt den Schiebebetrieb von seiner initialisierten Stellung aus entsprechend dem Vertikalabtasttaktsignal VCK wieder auf.
Die Pufferschaltung 41 arbeitet entsprechend dem Mehrfachauswahlverhinderungssignal INHV zum Verhindern des Auftretens der gleichzeitigen Auswahl von zwei Gatetreibersignalen aus den Gateleitungstreibersignalen VG1–VGm. Insbesondere wenn das Mehrfachauswahlverhinderungssignal INHV auf dem hohen logischen Pegel bzw. dem H-Pegel liegt, um aktiv zu sein, versetzt die Pufferschaltung 41 alle Gateleitungstreibersignale VG1–VGm unabhängig von dem Zustand der Ausgangssignale SR1–SRm des Vertikalschieberegisters 40 in den nicht ausgewählten Zustand. Wenn das Mehrfachauswahlverhinderungssignal INHV den niedrigen logischen Pegel bzw. den L-Pegel erhält, treibt die Puffer schaltung 41 die Gateleitungstreibersignale (Vertikalabtastsignale) entsprechend den Ausgangssignalen SR1–SRm des Vertikalschieberegisters 40 in den ausgewählten Zustand. Mit Bezug auf 6 wird nun kurz das Schreiben von Bilddaten in dem Normalbetrieb beschrieben.
In dem Normalbetrieb liegt das Auffrischbetriebsanweisungssignal SELF auf L-Pegel. In diesem Zustand sind das Verbindungssteuersignal S1 und ein Normalbetriebsanweisungssignal NORM beide aktiv. Das Normalbetriebsanweisungssignal NORM ist ein invertiertes Signal des Auffrischbetriebsanweisungssignals SELF. In diesem Fall führt das Vertikalschieberegister 40 den Schiebevorgang entsprechend dem Vertikalabtaststartsignal STV, dem Mehrfachauswahlverhinderungssignal INHV und dem Vertikalabtasttaktsignal VCK durch, die wiederum von einem (nicht dargestellten) externen Controller angelegt werden.
Insbesondere übernimmt das Vertikalschieberegister 40 das Vertikalabtaststartsignal STV, führt den Schiebevorgang entsprechend einem danach angelegten Vertikalabtasttaktsignal VCK durch und treibt das Auswahlsignal SR1 für die erste Zeile in den ausgewählten Zustand. Wenn das Vertikalabtaststartsignal STV ansteigt, wird das Gateleitungstreibersignal VG1 in dem nächsten Zyklus in den ausgewählten Zustand getrieben. Danach führt das Vertikalschieberegister 40 den Schiebebetrieb entsprechend dem Vertikalabtasttaktsignal VCK durch und treibt nacheinander die Gateleitungstreibersignale VG1–VGm. 6 zeigt als Beispiel die Abfolge zum aufeinanderfolgenden Auswählen der Gateleitungstreibersignale VG1–VGm entsprechend dem Nichtverschachtelungssystem. Die Gateleitungstreibersignale VG1–VGm können entsprechend dem Verschachtelungssystem in den ausgewählten Zustand getrieben werden. In dem Verschachtelungssystem werden abwechselnd ein Feld, das aus den Gateleitungen in den geradzahligen Zeilen gebildet wird, und ein Feld aus den Gateleitungen in den ungradzahligen Zeilen ausgewählt.
Während das Gateleitungstreibersignal VG1 in dem ausgewählten Zustand ist, führt die in 1 gezeigte Horizontalabtastschaltung 3 den Schiebebetrieb entsprechend dem (nicht dargestellten) Horizontaltaktsignal durch, und ein dem Bilddatensignal PD entsprechendes Bildsignal wird zu jeder Datenleitung übertragen. In diesem Normalbetrieb sind alle Schaltsteuersignale S2, S3 und S4 nicht aktiv, und auch wenn die Differenzverstärkerschaltung 32 die Differenzverstärkung durchführt, ist der Ausgang der Differenzverstärkerschaltung 32 in jeder der in 3 gezeigten Verstärkerschaltungen AMPi und AMPj von der entsprechenden Datenleitung getrennt, so dass der Ausgang des Differenzverstärkers keine Wirkung auf das Schreiben des Bilddatensignals ausübt. Alle Auffrischschaltungen 5 können in dem Normalbetrieb in dem inaktiven Zustand gehalten werden.
7 zeigt spezieller die Betriebe des Vertikalschieberegisters 40 und der Pufferschaltung 41 in dem Normalbetrieb. Wie in 7 dargestellt führt das Vertikalschieberegister 40 den Schiebebetrieb entsprechend dem Vertikalabtasttaktsignal VCK durch. Daher sind die Ausgangssignale SR1 und SR2 des Vertikalschieberegisters während eines Taktzyklusses des Vertikalabtasttaktsignals VCK auf logisch hohem Pegel bzw. auf H-Pegel.
Als Reaktion auf das Ansteigen des Vertikalabtasttaktsignals VCK liegt das Mehrfachauswahlverhinderungssignal INHV für eine vorbestimmte Zeitspanne auf H-Pegel, und daraufhin werden alle Ausgangssignale VG1–VGm der Pufferschaltung 41 auf L-Pegel gelegt. Daher sind alle Gateleitungstreibersignale VG1–VGm in dem nicht ausgewählten Zustand, während das Mehrfachauswahlverhinderungssignal INHV auf H-Pegel liegt.
Wenn das Mehrfachauswahlverhinderungssignal INHV auf den L-Pegel fällt, treibt die Pufferschaltung 41 die Gateleitungstreibersignale VG1–VGm entsprechend den Ausgangssignalen SR1–SRm des Vertikalschieberegisters 40. Auch wenn die Ausgangssignale SR1 und SR2 des Vertikalschieberegisters 40 für eine bestimmte Dauer beide auf H-Pegel liegen, wenn das Vertikalschieberegister 40 als Reaktion auf das Ansteigen des Vertikalabtasttaktsignals VCK den Schiebevorgang durchführt, liegt das Mehrfachauswahlverhinderungssignal INHV auf H-Pegel, und daher tritt keine Mehrfachauswahl der von der Pufferschaltung 41 gelieferten Gateleitungstreibersignale VG1 und VG2 auf. Demzufolge können die Bilddaten zuverlässig in die Pixel in der ausgewählten Zeile (Gateleitung) geschrieben werden.
Entsprechend dem Horizontalabtastsignalen H1, H2,... (s.
2) werden die Daten entsprechend einem Punkt sequentiellen System aufeinanderfolgend in die mit der ausgewählten Zeile verbundenen Pixel geschrieben. Anstelle dieses Punkt sequentiellen Systems kann jedoch ein solches Schreibsystem verwendet werden, das die Bilddatensignale gleichzeitig in die Pixel in einer ausgewählten Zeile geschrieben werden. In diesem System werden Schreibzeitsteuerungssignale anstelle der in 2 gezeigten Horizontalabtastsignale H1, H2,... angelegt, und die in 2 gezeigten Datenleitungsgatter 20 (die generisch 20i und 20j darstellen) werden gleichzeitig leitend gemacht.
8 ist ein Zeitdiagramm, das einen Vorgang beim Auffrischen der in 5 gezeigten Vertikalabtastschaltung 2 veranschaulicht. 8 veranschaulicht auch die Schaltsteuersignale S2–S4 und die Potentialänderung auf der Datenleitung DL.
In dem Auffrischbetrieb wird das Auffrischbetriebsanweisungssignal SELF auf den H-Pegel gelegt, und das Verbindungssteuersignal S1 wird auf den L-Pegel gelegt. In diesem Zustand führt das Vertikalschieberegister 40 den Schiebebetrieb entsprechend dem Taktsignal VCK durch. Als Reaktion auf das Ansteigen des Vertikaltaktsignals VCK erhalten die Schaltsteuersignale S2 und S3 für eine vorbestimmte Dauer den H-Pegel. Während dieser Zeitdauer liegt das Mehrfachauswahlverhinderungssignal INHV auf H-Pegel, und das Gateleitungstreibersignal VG (das generisch VG1 und VG2 darstellt) ist in dem inaktiven Zustand.
Nachdem die Schaltsteuersignale S2 und S3 in den inaktiven Zustand getrieben sind, erhält das Mehrfachauswahlverhinderungssignal INHV den L-Pegel, und daraufhin steigt das Gateleitungstreibersignal VG1 auf H-Pegel. Während das Mehrfachauswahlverhinderungssignal INHV auf H-Pegel liegt, wird der Vorgang des Vorladens der Datenleitung DL abgeschlossen. Wenn das Gateleitungstreibersignal VG1 auf den H-Pegel getrieben wird, ändert sich die Spannung auf der Datenleitung DL entsprechend der Spannung des ausgewählten Pixelelements. Die entsprechende Verstärkerschaltung verstärkt diese Spannungsänderung. Dann erreicht das Schaltsteuersignal S4 den H-Pegel, und die von der Verstärkerschaltung verstärkten Bilddaten werden zu der entsprechenden Datenleitung DL übertragen.
Wenn das Taktsignal VCK wieder auf H-Pegel steigt, erhalten die Haltsteuersignale S2 und S3 H-Pegel, das Gateleitungstreibersignal VGl fällt auf L-Pegel, und das Schaltsteuersignal S4 erhält den L-Pegel. Dadurch wird die Datenleitung DL wieder vorgeladen. Anschließend führt die Vertikalabtastschaltung 2 den Schiebebetrieb entsprechend dem Vertikalabtasttaktsignal VCK während des Auffrischbetriebs durch und treibt aufeinanderfolgend die Gateleitungen in den ausgewählten Zustand.
Durch Einstellen einer H-Pegeldauer des Mehrfachauswahlverhinderungssignals INHV in dem Auffrischbetrieb auf eine geeignete Zeitdauer können die Gateleitungstreibersignale VG1, VG2,... zuverlässig in den ausgewählten Zustand getrieben werden, nachdem die entsprechende Datenleitung DL auf den vorbestimmten Zwischenspannungspegel vorgeladen wurde.
Das Vertikalabtasttaktsignal VCK zum Schieben der Gateleitungen kann sowohl im Normalbetrieb als auch in dem Auffrischbe trieb von außen angelegt sein. Im folgenden wird ein Aufbau beschrieben zum internen Erzeugen des Vertikalabtasttaktsignals VCK in dem Auffrischbetrieb.
9 zeigt schematisch einen Aufbau einer in 1 gezeigten Auffrischsteuerschaltung 6. In 9 enthält die Auffrischsteuerschaltung 6 eine Oszillationsschaltung 55, die als Reaktion auf die Aktivierung des Auffrischbetriebsanweisungssignals SELF eine Oszillation mit einem vorbestimmten Zyklus durchführt; eine Pufferschaltung 56 zum Puffern eines Ausgangssignals ΦVS0 der Oszillationsschaltung 55 zum Erzeugen eines Auffrischvertikalabtasttaktsignals VCKS; eine Einzelpulserzeugungsschaltung 57 zum Erzeugen eines Einzelpulssignals INHVS als Reaktion auf das Ansteigen des Ausgangssignals ΦVS0 der Oszillationsschaltung 55; einen Zähler 58, der das Ausgangssignal ΦVS0 der Oszillationsschaltung 55 zählt; eine Einzelpulserzeugungsschaltung 59 zum Erzeugen eines Einzelpulssignals Φ2 wenn ein Zählwert des Zählers 58 einen vorbestimmten Wert erreicht; eine Einzelpulserzeugungsschaltung 60 zum Erzeugen eines Einzelpulssignals Φ1 als Antwort auf die Aktivierung des Auffrischbetriebsanweisungssignals SELF; eine OR-Schaltung 61, die die Einzelpulssignale Φ1 und Φ2 empfängt und ein Auffrischvertikalabtaststartsignal STVS erzeugt, und eine Inverterschaltung 62 zum Invertieren eines Auffrischbetriebsanweisungssignals SELF zum Erzeugen eines Normalbetriebsanweisungssignals NORM und eines Verbindungssteuersignals S1.
Die Oszillationsschaltung 55 enthält einen Ringoszillator 55a, der einen Oszillationsvorgang durchführt, wenn das Auffrischbetriebsanweisungssignal SELF aktiv ist, und einen Inverter 55b zum Invertieren und Puffern des Ausgangssignals des Ringoszillators 55a zum Erzeugen des Ausgangssignals ΦVS0. Der Ringoszillator 55a enthält eine NAND-Schaltung NG, die das Auffrischbetriebsanweisungssignal SELF an einem ersten Eingang empfängt, und eine gerade Anzahl von Stufen kaskadierter Inverter IV, die das Ausgangssignal der NAND-Schaltung NG empfangen. Der Inverter IV in der Endstufe unter diesen Inverterstufen grader Anzahl legt sein Ausgangssignal an einen zweiten Eingang der NAND-Schaltung NG an.
Die Auffrischsteuerschaltung 6 enthält weiter eine Auswahlschaltung 70a, die auf ein Normalbetriebsanweisungssignal NORM und das Auffrischbetriebsanweisungssignal SELF reagiert, zum Auswählen entweder eines von außen angelegten Vertikalabtasttaktsignals VCKN oder des von der Pufferschaltung 56 angelegten Auffrischvertikalabtasttaktsignals VCKS, zum Erzeugen des Vertikalabtasttaktsignals VCK; eine Auswahlschaltung 70b, die auf das Normalbetriebsanweisungssignal NORM und das Auffrischbetriebsanweisungssignal SELF reagiert zum Auswählen entweder des von der Einzelpulserzeugungsschaltung 57 empfangenen Einzelpulssignals INHVS oder des von außen angelegten Mehrfachauswahlverhinderungssignals INHVN, zum Erzeugen des Mehrfachauswahlverhinderungssignals INHV; und eine Auswahlschaltung 70c, die auf das Normalbetriebsanweisungssignal NORM und das Auffrischbetriebsanweisungssignal SELF reagiert zum Auswählen entweder eines von außen angelegten Vertikalabtaststartsignals STVN oder eines Ausgangssignals STVS der OR-Schaltung 61, zum Erzeugen des Vertikalabtaststartsignals STV.
Die Auswahlschaltung 70a enthält ein AND-Gatter 70aa, das das Normalbetriebsanweisungssignal NORM und das von außen angelegte Vertikalabtasttaktsignal VCKN empfängt; ein AND-Gatter 70ab, das das Auffrischbetriebsanweisungssignal SELF und das Ausgangssignal VCKS der Pufferschaltung 56 empfängt; und ein OR-Gatter 70ac, das die Ausgangssignale der AND-Gatter 70aa und 70ab empfängt zum Erzeugen des Vertikalabtasttaktsignals VCK.
Die Auswahlschaltung 70b enthält ein AND-Gatter 70ab, das das Normalbetriebsanweisungssignal NORM und das von außen angeleg te Mehrfachauswahlverhinderungssignal INHVN empfängt; ein AND-Gatter 70bb, das das Auffrischbetriebsanweisungssignal SELF und das von der Einzelpulserzeugungsschaltung 57 ausgegebene Pulssignal INHVS empfängt; und ein OR-Gatter 70bc, das die Ausgangssignale der AND-Gatter 70ba und 70bb empfängt zum Erzeugen des Mehrfachauswahlverhinderungssignals INHV.
Die Auswahlschaltung 70c enthält ein AND-Gatter 70ca, die das Normalbetriebsanweisungssignal NORM und das von außen angelegte Abtaststartsignal STVN empfängt; ein AND-Gatter 70cb, das das Auffrischbetriebsanweisungssignal SELF und das Ausgangssignal STVS der OR-Schaltung 61 empfängt; und ein OR-Gatter 70cc, das die Ausgangssignale der AND-Gatter 70ca und 70cb empfängt zum Erzeugen des Vertikalabtaststartsignals STV.
In dem Normalbetrieb liegt das Auffrischbetriebsanweisungssignal SELF auf dem L-Pegel, und das Normalbetriebsanweisungssignal NORM liegt auf dem H-Pegel. Daher geben die Auswahlschaltungen 70a, 70b und 70c jeweils das Vertikalabtasttaktsignal VCK, das Mehrfachauswahlverhinderungssignal INHV und das Vertikalabtaststartsignal STV entsprechend den von außen angelegten Signalen VCKN, INHVN und STVN aus. In dem Auffrischbetrieb liegt das Auffrischbetriebsanweisungssignal SELF auf dem H-Pegel, und das Normalbetriebsanweisungssignal NORM liegt auf dem L-Pegel. Daher erzeugen die Auswahlschaltungen 70a, 70b und 70c jeweils das Vertikalabtasttaktsignal VCK, das Mehrfachauswahlverhinderungssignal INHV und das Vertikalabtaststartsignal STV entsprechend den von der Pufferschaltung 56, der Einzelpulserzeugungsschaltung 57 und der OR-Schaltung 61 angelegten Signalen VCKS, INHVS und STVS.
10 ist ein Zeitdiagramm, das einen Betrieb eines Abschnitts veranschaulicht, der die mit dem Auffrischen zusammenhängenden Signale in der in 6 gezeigten Auffrischsteuerschaltung erzeugt. Mit Bezug auf 10 wird nun der Be trieb der in 9 gezeigten Auffrischsteuerschaltung 6 beschrieben.
Wenn das Auffrischbetriebsanweisungssignal SELF auf L-Pegel liegt, ist die Oszillationsschaltung 55 inaktiv, und ihr Ausgangssignal ΦVS0 liegt fest auf dem L-Pegel. In der Auffrischsteuerschaltung 6 behalten daher das Ausgangssignal VCKS der Pufferschaltung 56, das Einzelpulssignal INHVS der Einzelpulserzeugungsschaltung 57 und das Pulssignal STVS der OR-Schaltung 61 den L-Pegel.
Der Inverter 62 hält das Normalbetriebsanweisungssignal NORM auf H-Pegel, und auch das Verbindungssteuersignal S1 liegt auf dem H-Pegel, so dass die Bilddatensignal in die Pixel der Anzeigepixelmatrix geschrieben werden.
Wenn nur das Halten der Bilddaten durchgeführt werden muss, wird das Auffrischbetriebsanweisungssignal SELF auf H-Pegel getrieben. Wenn das Auffrischbetriebsanweisungssignal SELF den H-Pegel erhält, arbeitet die NAND-Schaltung NG in dem Ringoszillator 55a als Inverter, und der Ringoszillator 55a startet den Oszillationsbetrieb. Dadurch ändert sich das Ausgangssignal ΦVS0 der Oszillationsschaltung 55 mit den von dem Ringoszillator 55a festgelegten Zyklen.
Als Reaktion auf das Ansteigen des Auffrischbetriebsanweisungssignals SELF erzeugt die Einzelpulserzeugungsschaltung 60 das Einzelpulssignal Φ1, und dementsprechend wechselt das Auffrischvertikalabtaststartsignal STVS für eine vorbestimmte Dauer auf H-Pegel. Wenn das Vertikalabtaststartsignal STVS den H-Pegel erhält und das von der Pufferschaltung 56 angelegte Auffrischvertikalabtasttaktsignal VCKS dann den H-Pegel erhält, wird das entsprechend dem Vertikalabtaststartsignal STV erzeugte Vertikalabtaststartsignal STV in dem Vertikalschieberegister gesetzt. In diesem Zustand wird lediglich die Initia lisierung in dem in 5 gezeigten Vertikalschieberegister 40 bewirkt, und die Ausgangssignale des Vertikalschieberegisters liegen alle auf L-Pegel.
Entsprechend dem Auffrischbetriebsanweisungssignal SELF wählen die Auswahlschaltungen 70a, 70b und 70c jeweils das Ausgangssignal VCKS der Pufferschaltung 56, das Ausgangssignal INHVS der Einzelpulserzeugungsschaltung 57 und das Ausgangssignal STVS der OR-Schaltung 61 und erzeugen das Vertikalabtasttaktsignal VCK, das Mehrfachauswahlverhinderungssignal INHV und das Vertikalabtaststartsignal STV.
Wenn das von der Pufferschaltung 56 angelegte Auffrischvertikalabtasttaktsignal VCKS wieder auf H-Pegel steigt, führt das in 5 gezeigte Vertikalschieberegister 40 den Schiebebetrieb durch zum Anheben des Ausgangs seiner ersten Stufe auf H-Pegel. Die Einzelpulserzeugungsschaltung 57 erzeugt das Auffrischmehrfachauswahlverhinderungssignal INHVS, das für eine vorbestimmte Dauer als Reaktion auf das Ansteigen des Ausgangssignals ΦVS0 der Oszillationsschaltung 55 für eine vorbestimmte Dauer auf H-Pegel gelegt wird. Wenn das Auffrischmehrfachauswahlverhinderungssignal INHVS den L-Pegel erlangt, wird das von der Vertikalabtastschaltung erzeugte Vertikalabtastsignal (Gateleitungstreibersignal) VG1 auf den H-Pegel getrieben.
Der Zähler 58 führt das Zählen des Ausgangssignals ϕVSO der Oszillationsschaltung 55 durch und erzeugt ein Hochzählsignal, wenn es das Ansteigen des Signals ΦVS0 m-mal für die m Gateleitungen der Anzeigepixelmatrix zählt. Als Reaktion auf das Hochzählsignal des Zählers 58 erzeugt die Einzelpulserzeugungsschaltung 59 das Einzelpulssignal Φ2, und daraufhin steigt das Vertikalabtaststartsignal STVS wieder auf H-Pegel. Wenn das Ausgangssignal ΦVS0 der Oszillationsschaltung 55 danach auf H-Pegel steigt, wird das auf der Grundlage des aktu ellen Auffrischvertikalabtaststartsignals STVS erzeugte vertikale Abtaststartsignal STV in dem Vertikalschieberegister gesetzt. In diesem Zustand treibt das Vertikalschieberegister die Vertikalabtastleitung VGm für die letzte Abtastleitung (Gateleitung) in einem Rahmen auf den H-Pegel.
Wenn das Ausgangssignal ΦVS0 wieder auf den H-Pegel steigt, hebt das Vertikalschieberegister das Gateleitungstreibersignal VG1 für die erste Abtastleitung (Gateleitung) entsprechend dem so aufgenommenen Vertikalabtaststartsignal STV wieder auf den H-Pegel.
Daher erzeugt der Zähler 58 das Einzelpulssignal Φ2 jedes Mal, wenn er das Ausgangssignal ΦVS0 der Oszillationsschaltung 55 m-mal zählt, und dementsprechend kann das Auffrischvertikalabtaststartsignal STVS nach dem Abschließen des Abtastens aller Vertikalabtastleitungen (Gateleitungen) in der Anzeigepixelmatrix erzeugt werden.
Das horizontale Abtasten ist bei dem Auffrischen nicht gesondert erforderlich. Daher erzeugt die Auffrischsteuerschaltung 6 nicht die mit dem horizontalen Abtasten zusammenhängenden Signale. In diesem Zustand sind die von außen angelegten Signale, die auf das horizontale Abtasten bezogen sind, alle fest auf dem logischen L-Pegel gehalten, und die Horizontalabtastschaltung arbeitet nicht. Das verringert den Leistungsverbrauch.
In diesem Auffrischbetrieb wird die Einzelpulserzeugungsschaltung 57 verwendet zum Erzeugen des Mehrfachauswahlverhinderungssignals INHVS. Somit kann die Pulsbreite des Mehrfachauswahlverhinderungssignals INHVS so gesteuert werden, dass die Gateleitung in den ausgewählten Zustand getrieben wird, nachdem die Datenleitung zuverlässig auf die vorbestimmte Spannung VM vorgeladen ist.
11 zeigt schematisch einen Aufbau eines Abschnitts zum Erzeugen der Schaltsteuersignale S2–S4 in der Auffrischsteuerschaltung 6. In 11 enthält die Auffrischsteuerschaltung 6 eine Einzelpulserzeugungsschaltung 75 zum Erzeugen eines Einzelpulssignals als Antwort auf das Ansteigen des Ausgangssignals ΦVS0 der in 9 gezeigten Oszillationsschaltung 55; ein Setz/Rücksetz-Flipflop 76, das als Reaktion auf das Ansteigen des Ausgangssignals ΦVS0 der Oszillationsschaltung 55 zurückgesetzt wird, zum Erzeugen des Schaltsteuersignals S4 von seinem Ausgang Q; und eine invertierende Verzögerungsschaltung 77 zum Invertieren und Verzögern des Schaltsteuersignals S4 um eine vorbestimmte Zeit. Das Setz/Rücksetz-Flipflop 76 wird als Reaktion auf das Ansteigen des Ausgangssignals der invertierenden Verzögerungsschaltung 77 gesetzt zum Einstellen des Schaltsteuersignals S4 auf den H-Pegel.
12 ist ein Zeitdiagramm, das einen Betrieb der in 11 gezeigten Auffrischsteuerschaltung 6 veranschaulicht. Mit Bezug auf 12 werden nun die Vorgänge der in 11 gezeigten Auffrischsteuerschaltung 6 beschrieben.
Wenn das Oszillationssignal ϕVS0 auf H-Pegel steigt, erzeugt die Einzelpulserzeugungsschaltung 75 ein Einzelpulssignal, und dementsprechend erhalten die Schaltsteuersignale S2 und S3 den H-Pegel. Die Zeitbreite, für die die Schaltsteuersignale S2 und S3 aktiv gehalten werden, ist kürzer ausgeführt als die H-Pegeldauer des Mehrfachauswahlverhinderungssignals INHVS. Es ist hinreichend, die Zeitdauer sicherzustellen, die für das Vorladen der Datenleitung und das Einstellen des Offsets in den Verstärkerschaltungen erforderlich ist.
Nachdem die Schaltsteuersignale S2 und S3 in dem inaktiven Zustand getrieben wurden, wird das Mehrfachauswahlverhinderungs- Signal INHVS auf den H-Pegel getrieben, und daraufhin wird das Gateleitungstreibersignal VGi auf den H-Pegel getrieben.
Als Reaktion auf das Ansteigen des Oszillationssignal ΦVS0 wird das Setz/Rücksetz-Flipflop 76 zurückgesetzt, und das von seinem Ausgang Q ausgegebene Schaltsteuersignal S4 erhält den L-Pegel zum Verhindern des Übertragens des Ausgangssignals der Verstärkerschaltung zu der Datenleitung.
Das Schaltsteuersignal S4 behält den inaktiven Zustand für eine vorbestimmte Dauer, nachdem das Gateleitungstreibersignal VGi in den aktiven Zustand getrieben wurde. Wenn eine Verzögerungszeit der invertierenden Verzögerungsschaltung 77 verstrichen ist, steigt das Ausgangssignal der invertierenden Verzögerungsschaltung 77 auf den H-Pegel, so dass das Setz/Rücksetz-Flipflop 76 gesetzt wird zum Treiben des Schaltsteuersignals S4 auf den H-Pegel. Zu diesem Zeitpunkt ist das Gateleitungstreibersignal VGi bereits auf dem H-Pegel, und dementsprechend werden die Pixeldaten bereits auf die Datenleitung gelesen und von der Verstärkerschaltung verstärkt. Somit kann die Datenleitung entsprechend dem Ergebnis der Verstärkung getrieben werden zum Schreiben der Daten in die ursprünglichen Pixeldaten.
Eine Folge der in 12 dargestellten Vorgänge wird als Reaktion auf das Ansteigen des Oszillationssignal ΦVS0 wiederholt. Durch Einstellen der Verzögerungszeit der invertierenden Verzögerungsschaltung 77 auf eine geeignete Zeit können verstärkte Pixeldaten exakt in die ursprünglichen Daten geschrieben werden, nachdem das Gateleitungstreibersignal VGi in den aktiven Zustand getrieben wurde und dann die Verstärkerschaltung darauffolgend verstärkte Pixeldaten erzeugt hat.
In dem Fall, in dem das Vertikalabtasttaktsignal VCK, das Vertikalabtaststartsignal STV und das Verhinderungssignal INHV in dem Auffrischbetrieb von außen zugeführt werden, ist es wie in
4 gezeigt nicht notwendig, die mit dem Auffrischen zusammenhängenden Steuersignale VCKS, INHVS und STVS zu erzeugen. Durch internes Erzeugen des Mehrfachauswahlverhinderungssignals INHVS kann das Gateleitungstreibersignal jedoch exakt nach Beendigen des Datenleitungsvorladens in den ausgewählten Zustand getrieben werden.
Wenn das Horizontalabtasttaktsignal auch in dem Auffrischbetrieb von außen zugeführt wird, wird das Auffrischbetriebsanweisungssignal SELF verwendet, um den Schiebebetrieb der Horizontalabtastschaltung zu beenden. Das kann den Stromverbrauch in dem Auffrischbetrieb verringern.
Nach der ersten Ausführungsform der Erfindung ist wie oben beschrieben jede Datenleitung mit der Verstärkerschaltung versehen, in der die Datenleitung auf die vorbestimmte Spannung vorgeladen wird, und das Ausgangssignal der Differenzverstärkerschaltung wird in dem Kapazitätselement gehalten. Daher wird der durch eine Schwankung der Schwellenspannung bedingte Offset der Differenzverstärkerschaltung beseitigt, und der Verstärkungsbetrieb kann exakt durchgeführt werden.
Da es in dem Auffrischbetrieb nicht erforderlich ist, das angezeigte Bild zu ändern, ist es nicht erforderlich, die Spannungspolarität der Pixeltreiberspannung Vcnt der Gegenelektrode zu ändern. In diesem Auffrischbetrieb können die Flüssigkristallanzeigeelemente PX jedoch in einer AC-Weise getrieben werden. In diesem Fall, wenn die Pixeltreiberspannung Vcnt nach Beendigung des Auffrischen eines Rahmens in ihrer Polarität geändert wird, wird in dem in 2 gezeigten Aufbau das Ausgangssignal des Inverterpuffers 35 verwendet zum Schreiben des invertierten Signals des aus den Pixeldaten gelesenen Pixeldatensignals in den ursprünglichen Pixel. Alternativ, wenn die Gegenelektrodentreiberspannung Vcnt auf den Zwischenspannungspegel zwischen den Spannungen VH und VL gelegt wird, die den H- und L-Pegeln des Treibersignals entsprechen, wird le diglich das von der Verstärkerschaltung ausgegebene invertierte Pixeldatensignal in den originalen Pixel geschrieben.
Zusätzlich kann jede Datenleitung mit einem Schaltelement versehen sein, das zwischen die Auffrischschaltung und die Anzeigepixelmatrix eingesetzt ist und als Reaktion auf das Auffrischbetriebsanweisungssignal leitend gemacht wird. In dem Normalbetrieb ist die Auffrischschaltung von der entsprechenden Datenleitung getrennt, und somit kann die Last an dem Datenleitungstreiber verringert werden.
Zweite Ausführungsform
13 zeigt speziell einen Aufbau der in 2 gezeigten Differenzverstärkerschaltung. In 13 enthält die Differenzverstärkerschaltung 32 einen Konstantstromabschnitt 32A, der einen konstanten Strom zuführt, und einen Verstärkerabschnitt 32B zum Verstärken der Signale an den Eingangsknoten N1 und N2 zum Erzeugen eines Ergebnissignals an Knoten N3. Der Konstantstromabschnitt 32A enthält ein Widerstandselement RZ1, das zwischen einen Leistungsversorgungsknoten ND1 und einen Knoten ND2 geschaltet ist, einen n-Kanal-Dünnfilmtransistor (TFT) NQ1, der zwischen die Knoten ND2 und ND3 geschaltet ist und dessen Gate mit dem Knoten ND2 verbunden ist, und einen n-Kanal-MOS-Transistor NQ2, der mit dem Dünnfilmtransistor NQ1 bildet einen Stromspiegel. Der Leistungsversorgungsknoten NDl auf einer höheren Seite empfängt eine Spannung V1, und der Leistungsversorgungsknoten ND3 auf einer niedrigeren Seite empfängt eine Spannung V2. Für die Spannungspegel dieser Spannungen V1 und V2 ist es lediglich erforderlich, dass die Vorladespannung VM innerhalb des empfindlichsten Bereichs der Differenzverstärkerschaltung 32 zu liegen kommt. Die Spannungen V1 und V2 entsprechen z. B. jeweils Spannungen bei den H- und L-Pegeln des Bilddatensignals. Typischerweise ist die Spannung V1 auf den Leistungsversorgungsspannungspegel eingestellt, sie kann aber höher sein als die Leistungsversorgungs spannung. Ebenso ist die Spannung V2 typischerweise auf die Massespannung eingestellt, sie kann aber eine negative Spannung sein.
Der Verstärkungsabschnitt 32b enthält ein Widerstandselement RZ2, das zwischen den Leistungsversorgungsknoten ND1 und einen Knoten ND4 geschaltet ist, ein Widerstandselement RZ3, das zwischen den Leistungsversorgungsknoten ND1 und einen Knoten ND5 geschaltet ist, einen n-Kanal-Dünnfilmtransistor NQ3, der zwischen die Knoten ND4 und ND6 geschaltet ist und dessen Gate mit dem Knoten N2 verbunden ist; ein n-Kanal-Dünnfilmtransistor NQ4, der zwischen die Knoten ND5 und ND6 geschaltet ist und dessen Gate mit dem Knoten N1 verbunden ist; einen p-Kanal-Dünnfilmtransistor PQ1, der zwischen den Leistungsversorgungsknoten ND1 und den Ausgangsknoten N3 geschaltet ist und dessen Gate mit dem Knoten ND5 verbunden ist; und einen n-Kanal-Dünnfilmtransistor NQ0, der zwischen den Knoten N3 und den Leistungsversorgungsknoten ND3 geschaltet ist und dessen Gate mit dem Knoten NQ1 verbunden ist. Die Knoten N1 und N2 sind der nicht invertierende und der invertierende Eingang der in 2 gezeigten Differenzverstärkerschaltung 32. Der Knoten N3 ist ein Ausgangsknoten der in 2 gezeigten Differenzverstärkerschaltung 32.
Zwischen den Knoten N3 und N2 ist ein auf das Schaltsteuersignal S3 reagierendes Schaltelement 33 angeordnet. An dem Knoten N2 ist ein Kapazitätselement 34 bereitgestellt. Die Widerstandselemente RZ1, RZ2 und RZ3 sind aus Kanalwiderständen oder Dünnfilmwiderständen gebildet. Die Widerstandselemente RZ2 und RZ3 haben denselben Widerstandswert. Die Dünnfilmtransistoren NQ3 und NQ4 sind in derselben Geometrie und Größe gebildet und haben dieselben Transistoreigenschaften.
Es wird nun der Fall beschrieben, in dem das Schaltelement 33 zum elektrischen Verbinden der Knoten N3 und N2 leitend gemacht ist.
Der Konstantstromabschnitt 32A bewirkt einen Fluss eines Stroms, der durch den Widerstandswert des Widerstandselements RZ1 und den Kanalwiderstand des Dünnfilmtransistors NQ1 bestimmt wird. Die Dünnfilmtransistoren NQl und NQ2 bilden eine Stromspiegelschaltung. Wenn die Dünnfilmtransistoren NQ1 und NQ2 dieselbe Größe und Geometrie aufweisen, bewirkt der Dünnfilmtransistor NQ2 einen Stromfluss der gleichen Größe wie ein Strom, der durch den Dünnfilmtransistor NQ1 fließt. Der Dünnfilmtransistor NQ2 wirkt als Konstantstromquellentransistor in einer Differenzverstärkerstufe des Verstärkungsabschnitts 32B. Der Dünnfilmtransistor NQ0 bildet mit dem Dünnfilmtransistor NQ1 eine Stromspiegelschaltung und saugt einen Strom mit einer konstanten Amplitude von dem Ausgangsknoten N3 ab.
Wenn der Knoten N1 einen höheren Spannungspegel hat als der Knoten N2, hat der Dünnfilmtransistor NQ4 eine größere Kanalleitfähigkeit als der Dünnfilmtransistor NQ3, und der Spannungspegel des Knotens ND5 sinkt, so dass die Kanalleitfähigkeit des Dünnfilmtransistors PQ1 steigt zum Zuführen eines Stroms zu dem Ausgangsknoten N3. Da der Knoten N3 über das Schaltelement 33 mit dem Knoten N2 verbunden ist, steigt der Spannungspegel des Knotens N2.
Wenn der Spannungspegel des Knotens N2 größer ist als der Spannungspegel des Knotens N1, hat der Dünnfilmtransistor NQ3 eine größere Kanalleitfähigkeit als der Dünfilmtransistor NQ4, und der Spannungspegel des Knotens ND5 wird durch das Widerstandselement RZ3 nach oben gezogen, so dass die Kanalleitfähigkeit des Dünnfilmtransistors PQ1 verringert wird. In diesem Fall entlädt der Dünnfilmtransistor NQ0 den Ausgangsknoten N3, um den Spannungspegel des Ausgangsknotens N3 zu verringern. Wenn daher in den Schwellenspannungen der Dünnfilmtransistoren NQ3 und NQ4 kein Offset vorliegt, werden die Spannungspegel der Knoten N1 und N2a durch den Gegenkopplungsbetrieb einander gleich.
Wenn ein Offset VOS in den Schwellenspannungen der Dünnfilmtransistoren NQ3 und NQ4 vorliegt, beeinflusst der Offset VOS die Änderungen der Kanalleitfähigkeit der Dünnfilmtransistoren NQ3 und NQ4. Wenn die Schwellenspannung des Dünnfilmtransistors NQ4 größer ist als die des Dünnfilmtransistors NQ3 ist der Knoten N2 mit einem Spannungspegel verbunden, der um die Offsetspannung VOS größer ist. Angenommen, dass die Dünnfilmtransistoren NQ3 und NQ4 einfach als Source gekoppelte Logik betrieben werden, wird abhängig von den Spannungspegeln der Knoten N1 und N2 einer der Dünnfilmtransistoren NQ3 und NQ4 leitend, und der andere wird nichtleitend, und der dem Offset VOS der Schwellenspannungen entsprechende Ausgangsoffset tritt an den Knoten N3 und N2 auf.
Durch Leitendmachen des Schaltelements 33 zum elektrischen Verbinden des Ausgangsknotens und des invertierenden Eingangsknotens der Differenzverstärkerschaltung 32 arbeitet die Differenzverstärkerschaltung 32 daher als Spannungsfolger, um das Speichern der den Offset der Differenzverstärkerschaltung 32 enthaltenden Spannung in dem Kapazitätselement 34 zu ermöglichen.
In dem Verstärkungsbetrieb der Differenzverstärkerschaltung 32 wird das Schaltelement 33 nichtleitend gemacht. In diesem Zustand wird die Spannung, die die Offsetinformation enthält und in dem Kapazitätselement 34 gehalten ist, mit dem an den nicht invertierenden Knoten N1 angelegten Signal verglichen. Dadurch wird die Kanalleitfähigkeit des Dünnfilmtransistors PQ1 entsprechend dem Vergleichsergebnis eingestellt, und der Ausgangsknoten N3 wird auf den dem Vergleichsergebnis entsprechenden Spannungspegel getrieben.
Durch Verwenden von Dünnfilmtransistoren derselben Größe und derselben Eigenschaften in der Differenzstufe und durch Rückkoppeln ihres Ausgangssignals in dem Vorladevorgang kann das Kapazitätselement daher exakt die Spannung halten, bei der der Offset der Differenzverstärkerschaltung kompensiert ist, und das Pixeldatensignal kann exakt verstärkt werden.
14 zeigt einen anderen Aufbau der in 2 gezeigten Differenzverstärkerschaltung 32. Die in 14 gezeigte Differenzverstärkerschaltung 32 unterscheidet sich in ihrem Aufbau von der in 13 gezeigten Differenzverstärkerschaltung 32 in dem folgenden Punkt: In dem in 14 gezeigten Verstärkungsabschnitt 32B ist für die Dünnfilmtransistoren NQ3 und NQ4 eine Stromspiegelstufe zur Verstärkung des Ergebnisses der Differenzierung bereitgestellt. Diese Stromspiegelstufe enthält einen p-Kanal-Dünnfilmtransistor PQ2, der zwischen den Leistungsversorgungsknoten ND1 und den Knoten ND4 geschaltet ist und dessen Gate mit dem Knoten ND4 verbunden ist, und einen p-Kanal-Dünnfilmtransistor PQ3, der zwischen den Leistungsversorgungsknoten ND1 und den Knoten ND5 geschaltet ist und dessen Gate mit dem Knoten ND4 verbunden ist. Außer dem obigen ist der Aufbau der in 14 gezeigten Differenzverstärkerschaltung 32 derselbe wie der der in 13 gezeigten Differenzverstärkerschaltung 32. Die entsprechenden Abschnitte sind mit denselben Bezugszeichen versehen, und ihre Beschreibung wird nicht wiederholt.
Die Dünnfilmtransistoren PQ2 und PQ3 haben dieselbe Geometrie und dieselben Größe und bewirken einen Stromfluss derselben Größe durch sie hindurch. Daher wird eine Änderung des Spannungspegels an Knoten ND4 über die MOS-Transistoren PQ2 und PQ3 an dem Knoten ND5 wiedergespiegelt, so dass die Verstärkungsrate größer sein kann als beim Verwenden der in 13 gezeigten Widerstandselemente RZ2 und RZ3.
Winzige aus den Anzeigepixelelementen gelesene Spannungen können erfasst werden, um den Inverterpuffer in der nächsten Stufe exakt zu treiben. Somit kann das Ausgangssignal des in 2 gezeigten Inverterpuffers mit einem schnelleren Zeitab lauf in den endgültigen Zustand versetzt werden, und es ist möglich, die für das Auffrischen der in dem Anzeigepixelelement gehaltenen Spannung erforderliche Zeit zu verringern.
15 zeigt noch einen anderen Aufbau der in 2 gezeigten Differenzverstärkerschaltung 32. Die in 15 gezeigte Differenzverstärkerschaltung 32 unterscheidet sich in ihrem Aufbau von der in 14 gezeigten Differenzverstärkerschaltung 32 in den folgenden Punkten: in dem Konstantstromabschnitt 32A ist ein p-Kanal-Dünnfilmtransistor PQ4 zwischen das Widerstandselement RZ1 und den Leistungsversorgungsknoten ND1 geschaltet, und ein n-Kanal-Dünnfilmtransistor NQ5, der parallel zu dem n-Kanal-Dünnfilmtransistor NQ1 angeordnet ist, ist zwischen das Widerstandselement RZ1 und den Leistungsversorgungsknoten ND3 geschaltet. Die Dünnfilmtransistoren PQ4 und NQ4 empfangen an ihren Gates ein Ausgangssignal eines NOR-Gatters 80, das ein Testbetriebsanweisungssignal TEST und das Auffrischbetriebsanweisungssignal SELF empfängt.
Das Testbetriebsanweisungssignal TEST wird in dem Testbetrieb, der später beschrieben wird, auf den H-Pegel gelegt. Das Auffrischbetriebsanweisungssignal SELF wird in dem Auffrischbetrieb auf den H-Pegel gelegt. Außer dem obigen ist der Aufbau der in 15 gezeigten Differenzverstärkerschaltung 32 derselbe wie der der in 14 gezeigten Differenzverstärkerschaltung 32. Die entsprechenden Abschnitte sind mit denselben Referenzzeichen versehen, und ihre Beschreibung wird nicht wiederholt.
In dem Normalbetrieb, in dem die Pixeldaten neu geschrieben werden, liegen das Testbetriebsanweisungssignal TEST und das Auffrischbetriebsanweisungssignal SELF beide auf L-Pegel, und das Ausgangssignal der NOR-Schaltung 80 wird auf H-Pegel gelegt. In diesem Zustand ist der Dünnfilmtransistor PQ4 nichtleitend, und der Dünnfilmtransistor NQ5 ist leitend, so dass der Knoten ND2 auf den Spannungspegel der Leistungsversor gungsspannung V2 der niedrigeren Seite gelegt wird. Daraufhin werden die Dünnfilmtransistoren NQ1, NQ2 und NQ4 nichtleitend gemacht, um einem Pfad des Betriebsstroms in der Differenzverstärkerschaltung 32 aufzutrennen. In dem Auffrischbetrieb oder dem Testbetrieb wird das Auffrischbetriebsanweisungssignal SELF oder das Testbetriebsanweisungssignal TEST auf H-Pegel gelegt. In diesem Zustand wird das Ausgangssignal des NOR-Gatters 80 auf den L-Pegel gelegt, so dass der Dünnfilmtransistor PQ4 leitend gemacht wird und der Dünnfilmtransistor NQ5 nichtleitend gemacht wird. Daher wird in dem Konstantstromabschnitt 32A ein Pfad für den Stromfluss gebildet, so dass ein konstanter Strom durch die Dünnfilmtransistoren NQ2 und NQ4 fließt und der Verstärkungsabschnitt 32 in den Betriebszustand eintritt.
In der in 15 gezeigten Differenzverstärkerschaltung 32 fließt der Betriebsstrom nur in dem Testbetrieb oder in dem Auffrischbetrieb durch die Differenzverstärkerschaltung. In dem Normalbetrieb ist der Pfad des Betriebsstroms der Differenzverstärkerschaltung 32 abgeschnitten, so dass der Stromverbrauch in dem Normalbetrieb verringert werden kann.
In dem in 15 gezeigten Aufbau der Differenzverstärkerschaltung 32 ist der Ausgangsknoten N3 in dem Normalbetrieb in dem schwebenden Zustand. Zum Verhinder dieses schwebenden Zustands kann ein p-Kanal-Dünnfilmtransistor, der an seinem Gate das Ausgangssignal des NOR-Gatters 80 empfängt, parallel zu dem Ausgangstreibertransistor PQ1 geschaltet sein.
Nach der zweiten Ausführungsform der Erfindung wird die Differenzverstärkerschaltung wie oben beschrieben aus dem Konstantstromabschnitt und dem Verstärkungsabschnitt gebildet, der mit dem Strom arbeitet, der von dem Konstantstromabschnitt geliefert wird und sein Betriebsstrom ist, und dieser Verstärkungsabschnitt ist gebildet aus der Differenzverstärkungsstufe und den Transistoren, die den Ausgangsknoten entsprechend dem Aus gangssignal der Differenzverstärkerstufe treiben. Daher ist es möglich, die Differenzverstärkerschaltung zu erzielen, die den Verstärkungsbetrieb mit einem einfachen Aufbau und einer verringerten Belegungsfläche durchführt.
Dritte Ausführungsform
16 zeigt einen Aufbau eines Hauptabschnitts einer Anzeigevorrichtung nach einer dritten Ausführungsform der Erfindung. 16 zeigt stellvertretend das Pixelelement PX, das entsprechend einer Kreuzung zwischen der Gateleitung GL und der Datenleitung DL angeordnet ist. Ähnlich wie bei dem in 2 gezeigten Aufbau sind die Anzeigepixelelemente PX in Zeilen und Spalten angeordnet, die Datenleitungen DL sind jeweils entsprechend den Spalten von Anzeigepixeln angeordnet, und die Gateleitungen GL sind jeweils entsprechend den Zeilen von Anzeigepixeln angeordnet.
Die Verstärkerschaltung AMP ist entsprechend der Datenleitung DL angeordnet. Die Verstärkerschaltung AMP in 16 hat denselben Aufbau wie die in 2 gezeigten Verstärkerschaltungen AMPi und AMPj. Die Parasitärkapazität 27 ist an der Datenleitung DL vorhanden. Die Parasitärkapazität 27 hat den Kapazitätswert Cd.
Das Anzeigepixelelement PX enthält einen n-Kanal-Dünnfilmtransistor 11, der als Reaktion auf das Signalpotential der Gateleitung GL leitend gemacht wird, um elektrisch einen Pixelelektrodenknoten (Spannungshalteknoten) 81 mit der Datenleitung DL zu verbinden; ein Spannungshaltekapazitätselement 82, das zwischen den Pixelelektrodenknoten (Spannungshalteknoten) 81 und einen Anhebungsknoten geschaltet ist; einen n-Kanal-Dünnfilmtransistor 83, der die Pixeltreiberspannung Vcom entsprechend der an dem Pixelelektrodenknoten 81 gehaltenen Spannung überträgt; und ein Flüssigkristallanzeigeelement 84, das zwischen eine über den Dünnfilmtransistor 83 angelegte Spannung und einen Gegenelektrodenknoten geschaltet ist. Der Gegenelektrodenknoten empfängt eine Gegenelektrodenspannung Vcnt.
Das Spannungshaltekapazitätselement 82 ist aus einem Kanalkapazitätselement unter Verwendung eines Dünnfilmtransistors gebildet. Wenn der Pixelelektrodenknoten 81 die Spannung auf H-Pegel hält, wird ein Kanal gebildet, und das Kapazitätselement wirkt als eine Kapazität. Wenn der Pixelelektrodenknoten 81 eine Spannung auf dem L-Pegel hält, wird ein Kanal nicht gebildet, und das Spannungshaltekapazitätselement 82 wirkt als eine Kapazität mit einem Kapazitätswert der parasitären Kapazität. Wenn ein Anhebungssignal BS zugeführt wird, liefert das Spannungshaltekapazitätselement 82 eine beträchtliche Menge von Ladungen über einen Ladungspumpenbetrieb zu dem Pixelknoten 81, um die Verringerung des Spannungspegels aufgrund eines Leckstroms zu kompensieren, nur wenn sie die Spannung mit H-Pegel hält.
17 ist ein Signalverlaufdiagramm, das einen Betrieb des Pixels bei dem Auffrischvorgang der in 16 gezeigten Anzeigevorrichtung zeigt. 17 veranschaulicht Betriebssignalverläufe in dem Fall, in dem die Pixelelektroden H-Pegeldaten speichert und der Spannungspegel durch den Leckstrom sinkt. Mit Bezug auf 17 wird nun der Vorgang des Auffrischens des Bilddatensignals des in 16 gezeigten Pixels beschrieben. Zunächst wird die Datenleitung über ein in der Verstärkerschaltung AMP enthaltenes Schaltelement auf den Pegel des Zwischenspannungspegels VM vorgeladen. Während dieser Vorladebetriebszeit wird das Anhebungssignal BS auf dem Pegel der Spannung Vs auf den Pegel der Spannung Vp angehoben. Eine Amplitude Vbs des Anhebungssignals BS wird festgelegt abhängig von der Menge der den Pixelelektrodenknoten 81 zugeführten Ladungen und dem Kapazitätswert des Kapazitätselements 82. Auch der Spannungspegel der Spannung Vs wird geeignet festgelegt abhängig von dem Pegel der an dem Pixelelektrodenknoten 81 gehaltenen Spannung.
Entsprechend dem Anhebungssignal BS steigt der Spannungspegel des Knotens 81 durch den Ladungspumpenbetrieb des Kapazitätselement 82. Wenn das Kapazitätselements 82 einen idealen Kopplungskoeffizienten gleich der Eins hat, ändert sich die Spannung an dem Pixelelektrodenknoten 31 wie in 17 dargestellt um die Spannung Vbs. Dieser Änderungsbetrag der Spannung an der Pixelelektrode 81 wird festgelegt durch die Amplitude des Anhebungssignals BS, die Kapazität Cs des Kapazitätselements 82, den Kapazitätswert der parasitären Kapazität des Pixelelektrodenknotens 81 und den Kopplungskoeffizienten des Kapazitätselements 82.
Nachdem der Vorladevorgang abgeschlossen ist, wird die Gateleitung GL in den ausgewählten Zustand getrieben zum Treiben des Dünnfilmtransistors 81 in den leitenden Zustand, um den Verstärkungsvorgang mit der Verstärkerschaltung AMP durchzuführen. Als Reaktion auf das Einschalten des Dünnfilmtransistors 11 werden an dem Knoten 81 gesammelte Ladungen zu der entsprechenden Datenleitung DL übertragen. Bei diesem Vorgang behält das Anhebungssignal BS den Pegel der angehobenen Spannung Vp. Auf der Datenleitung DL tritt eine Spannungsänderung auf, die der Spannung an dem Pixelelektrodenknoten 81 entspricht. Somit tritt an der Datenleitung DL eine Spannungsänderung auf, die eine Summe aus einer Spannungsänderung ΔVDH' aufgrund von Lecken und einer Spannung ΔV ist, die der von dem Anhebungssignal bewirkten Spannung Vbs entspricht. Wenn diese Spannung (ΔVDH' + ΔV) im wesentlichen gleich der Spannung ΔVDH ist, ist es möglich, das Verringern des Spielraums für H-Pegeldaten bei der Verstärkung durch den Differenzverstärker in der Verstärkerschaltung AMP zu verringern, so dass der Verstärkungsvorgang exakt durchgeführt werden kann.
Dann treibt die Verstärkerschaltung AMP die Datenleitung DL entsprechend dem Ergebnis der Verstärkung. In dem Verstärkungsbetrieb durch die Verstärkerschaltung AMP wird das Anhebungssignal BS zu einem ursprünglichen Pegel der Spannung Vcom wiederhergestellt. Wenn der Spannungspegel des Anhebungssignals BS sinkt, wird der Pixelelektrodenknoten 81 von der Verstärkerschaltung AMP über die Datenleitung DL getrieben, so dass eine Spannungsverringerung durch die kapazitive Kopplung nicht auftritt, und der Pixelelektrodenknoten 81 wird von der Verstärkerschaltung AMP auf dem ursprünglichen Pegel VH gehalten.
Wenn der Vorgang des Auffrischens des Anzeigepixelelements PX abgeschlossen ist, wird die Gateleitung GL in den nicht ausgewählten Zustand getrieben, und die Datenleitung DL wird auf den Pegel der Zwischenspannung VM getrieben zum Auffrischen der gehaltenen Daten in der nächsten Pixelzeile. Die Pixelelektrode 81 behält den aufgefrischten Pegel der Spannung VH.
Die Spannung an dem Pixelelektrodenknoten 81 ändert sich um einen Spannungspegel gleich der Amplitude Vbs des Anhebungssignals BS, wenn das Kapazitätselement 82 einen Kopplungskoeffizienten gleich der Eins hat. Daher werden Ladungen von Vbs·Cs durch den Ladungspumpenbetrieb des Kapazitätselements 82 in den Pixelelektroden 81 eingeführt. Beim Lesen der Pixeldaten teilen sich die Parasitärkapazität 27 der Datenleitung DL und das Kapazitätselement 82 die Ladungen Vbs·Cs. Daher kann eine inkrementelle Änderung ΔV der Spannung auf der Datenleitung DL durch den folgenden Ausdruck ausgedrückt werden: ΔV = Vbs·Cs/(Cs + Cd)
Durch Einstellen der Amplitude des Anhebungssignals BS auf einen geeigneten Wert ist es möglich, die Spannungsverringerung des Pixelelektrodenknotens 81 aufgrund von Leckstrom zu kom pensieren und die Verringerung der Lesespannung ΔVDH zu kompensieren. Insbesondere wenn die Lesespannung auf der Datenleitung DL aufgrund der Spannungsverringerung des Pixelelektrodenknotens 81 eine Spannung ΔVDH' annimmt, wird der Spannungspegel der Datenleitung DL durch den Ladungspumpenbetrieb durch das Anhebungssignal BS um ΔV angehoben, um auf den Spannungspegel der Lese Daten ΔVDH wiederhergestellt zu werden, der gewöhnlich erzielt wird, wenn kein Lecken auftritt.
In der Anordnung des Verwendens des Anhebungssignals BS wird das Anhebungssignal BS auch getrieben, wenn der Pixelelektrodenknoten 81 die L-Pegeldaten hält. Das Kapazitätselement 82 ist jedoch aus einem Kanalkapazitätselement gebildet, und sein Kapazitätswert enthält nur den Kapazitätswert der Parasitärkapazität, wenn ein Bildsignal mit L-Pegel gespeichert ist. Auch wenn der Ladungspumpenbetrieb entsprechend dem Anhebungssignal BS durchgeführt wird, ist die Menge der eingeführten Ladungen sehr klein, und es ist möglich, das Ansteigen des Spannungspegels des Pixelelektrodenknotens 81 hinreichend zu unterdrücken.
18 zeigt schematisch einen Schnittaufbau des in 16 gezeigten Spannungshaltekapazitätselements 82. In 18 hat das Spannungshaltekapazitätselement 82 einen Aufbau ähnlich dem eines n-Kanal-Dünnfilmtransistors, und er ist auf einem Glassubstrat 91 ausgebildet. Das Kapazitätselement 82 enthält eine polykristalline n-Siliziumschicht 92, die auf dem Glassubstrat 91 ausgebildet ist; eine polykristalline intrinsische Siliziumschicht 93, die angrenzend an die polykristalline n-Siliziumschicht 92 auf der Oberfläche des Glassubstrats 91 ausgebildet ist; eine Gateisolierschicht 94, die auf der polykristallinen intrinsischen Siliziumschicht 93 ausgebildet ist, eine Gateelektrode 95, die auf der Gateisolierschicht 94 gegenüber der polykristallinen intrinsischen Siliziumschicht 93 ausgebildet ist; eine Elektrode 97, die elektrisch mit der Ga teelektrode 95 verbunden ist; und eine Elektrode 99, die elektrisch mit der polykristallinen n-Siliziumschicht 92 verbunden ist.
Die Gateisolierschicht 94 besteht z. B. aus Siliziumdioxid, und die Gateelektrode 95 besteht z. B. aus Chrom. Die Elektroden 97 und 99 bestehen z. B. aus Aluminium.
Die polykristalline n-Siliziumschicht 92 ist elektrisch mit der polykristallinen intrinsischen Siliziumschicht 93 verbunden, wenn ein Kanal gebildet ist.
Die Elektrode 97 ist mit dem Pixelelektrodenknoten 81 verbunden, und die Elektrode 99 empfängt das Anhebungssignal BS.
Das Kapazitätselement 82 weist einen Überlappungsbereich 98 auf, der zwischen der Gateelektrode 95 und der polykristallinen intrinsischen Siliziumschicht 93 gebildet ist. Eine Kapazität mit einer Struktur, die aus der Gateelektrode 95, der polykristallinen intrinsischen Siliziumschicht 93 und der polykristallinen n-Siliziumschicht 94 gebildet ist, die in
18 gezeigt sind, ist eine sogenannte "Kanalkapazität". Auf der Grundlage der Spannung an der Elektrode 99 wird eine Spannung, die größer ist als die Schwellenspannung des n-Kanal-Dünnfilmtransistors, zwischen die der Gateelektrode entsprechende Elektrode 97 und die der Sourceelektrode entsprechende Elektrode 99 angelegt. Daraufhin wird eine n-Kanalschicht in dem Überlappungsbereich 98 an der Oberfläche der polykristallinen intrinsischen Siliziumschicht 93 unterhalb der Gateelektrode 95 gebildet, und eine elektrostatische Kapazität wird gebildet, wobei die Gateelektrode 95 auf dem in dem Überlappungsbereich 98 gebildeten Kanal eine Elektrode ist und wobei auch die Kanalschicht, die elektrisch mit der polykristallinen n-Siliziumschicht 92 verbunden ist, die andere Elektrode ist. Wenn der Pixelelektrodenknoten 81 die H-Pegeldaten hält, wird der Kanal in dem Überlappungsbereich 98 gebildet, und das Kapazitätselement 82 wirkt als Kapazität mit dem Kapazitätswert Cs.
Wenn der Pixelelektrodenknoten 81 L-Pegeldaten hält, ist eine Spannung zwischen den Elektroden 97 und 99 kleiner als die Schwellenspannung des n-Dünnfilmtransistors, und die Kanalkapazität wird nicht gebildet. In diesem Zustand ist in dem Kapazitätselement 82 in dem Überlappungsbereich 98 nur eine winzige Parasitärkapazität als seine Kapazitätskomponente vorhanden. Auch wenn der Spannungspegel des an die Elektrode 99 angelegten Anhebungssignals BS steigt, wird der Ladungspumpenbetrieb in diesem Fall durch die Parasitärkapazität durchgeführt, die in dem Überlappungsbereich 98 vorhanden ist, und nur eine kleine Menge von Ladungen werden in den Pixelelektrodenknoten 81 eingeführt. Daher kann das Ansteigen der Spannung an dem Pixelelektrodenknoten 81 im wesentlichen unterdrückt werden, während Daten der L-Daten gehalten werden.
Dadurch ist es möglich, die Pixeldaten exakt auf die Datenleitung DL zu lesen, währen die Verringerung des Spannungspegels der H-Pegeldaten kompensiert wird, und der Pegel der Spannung Vs, die dem L-Pegel des Anhebungssignals BS entspricht, muss nur entsprechend dem Spannungspegel VH der an dem Pixelelektrodenknoten 81 gehaltenen H-Pegeldaten geeignet festgelegt werden und kann die Massespannung oder die gemeinsame Elektrodenspannung Vcom sein. Es ist lediglich erforderlich, den Spannungspegel des Anhebungssignals BS auf L-Pegel so festzulegen, dass eine Kanalkapazität in dem Kapazitätselement 82 gebildet wird, wenn der Pixelelektrodenknoten 81 H-Pegeldaten speichert, und dass die Kanalschicht in dem Kanalkapazitätselement im Fall des Speicherns von L-Pegeldaten nicht gebildet wird.
19 zeigt schematisch einen Aufbau eines Abschnitts zum Erzeugen des in 16 gezeigten Anhebungssignals BS. In 19 ist ein Anhebungssignalerzeugungsabschnitt gebildet aus einer Einzelpulserzeugungsschaltung 100, die als Antwort auf das Ansteigen des von der Einzelpulserzeugungsschaltung 57 angelegten Auffrischmehrfachauswahlverhinderungssignals INHVS ein Einzelpulssignal erzeugt. Die Einzelpulserzeugungsschaltung 100 empfängt die Spannungen Vp und Vs als Betriebsleistungsversorgungsspannungen. Das von der Einzelpulserzeugungsschaltung 100 ausgegebene Einzelpulssignal wird als Anhebungssignal BS verwendet.
20 ist ein Zeitdiagramm, das einen Betrieb der in 19 gezeigten Einzelpulserzeugungsschaltung 100 veranschaulicht. Mit Bezug auf 20 wird nun kurz ein Betrieb der in 19 gezeigten Einzelpulserzeugungsschaltung 100 beschrieben.
Wie in 9 vorher gezeigt, wird das Auffrischmehrfachauswahlverhinderungssignal INHVS für eine vorbestimmte Dauer synchron zu dem Ansteigen des Vertikalabtasttaktsignals VCKS (VCK) auf H-Pegel gelegt. Genauer gesagt wird das Auffrischmehrfachauswahlverhinderungssignal INHVS wie in 9 gezeigt entsprechend dem Ausgangssignal ΦVSO der Oszillationsschaltung 55 erzeugt. Als Antwort auf das Ansteigen des Auffrischmehrfachauswahlverhinderungssignals INHVS erzeugt die Einzelpulserzeugungsschaltung 100 ein Einzelpulssignal, und daraufhin steigt das Anhebungssignal BS auf den H-Pegel. Wenn das Anhebungssignal BS auf den H-Pegel steigt, ist die Gateleitung GL wie in 20 dargestellt noch in einem nicht ausgewählten Zustand, und der Vorladevorgang wird auf der Datenleitung ausgeführt.
Wenn das Auffrischmehrfachauswahlverhinderungssignal INHVS auf den L-Pegel fällt, wird eine ausgewählte Gateleitung GL (GLa) auf den H-Pegel getrieben. Nachdem die ausgewählte Gateleitung GLa auf den H-Pegel steigt und das Ausgangssignal der entsprechenden Verstärkerschaltung zu der Pixelelektrode übertragen ist, fällt das Anhebungssignal BS auf L-Pegel. Daher kann das Anhebungssignal BS an einem gegebenen Punkt in einer Zeitspan ne, für die ausgewählte Gateleitung GL auf dem H-Pegel liegt, auf den L-Pegel getrieben werden.
Wenn der Vorgang des Auffrischens der ausgewählten Gateleitung GL (GLa) abgeschlossen ist, wird der Auffrischvorgang für die nächste Zeile (Gateleitung) als Reaktion auf das Vertikalabtasttaktsignal VCKS durchgeführt. In diesem Fall erhält die nächste Gateleitung GLb den H-Pegel, nachdem das Auffrischmehrfachauswahlverhinderungssignal INHVS auf den H-Pegel fällt. Für die Gateleitung GLb wird daher das Anhebungssignal BS für eine vorbestimmte Dauer auf H-Pegel gelegt.
Das Anhebungssignal BS kann gemeinsam an die jeweiligen Pixel der Anzeigepixelmatrix angelegt werden. In einem nicht ausgewählten Pixel führt das Spannungshaltekapazitätselement den Ladungspumpenbetrieb durch, wenn die entsprechende Gateleitung nicht ausgewählt ist. In diesem Fall werden Ladungen in den Pixelelektrodenknoten (Spannungshalteknoten) eingeführt, und sie werden dann als Reaktion auf den Abfall des Anhebungssignals BS herausgezogen. In dem Anzeigepixelelement, das mit der nicht ausgewählten Gateleitung verbunden ist, ändert sich daher der Spannungspegel des Spannungshalteknotens (Pixelelektrodenknotens) nicht, wenn ein Auffrischvorgangszyklus abgeschlossen ist.
Der Spannungspegel des Anhebungssignals BS kann in Einheiten von Pixelzeilen gesteuert werden. Auf der Grundlage des Ausgangsignals des Vertikalschieberegisters in der Vertikalabtastschaltung (s. 5) wird das Anhebungssignal BS nur zu einer ausgewählten Gateleitung übertragen. Entsprechend einem solchen Aufbau kann die Treiberlast des Anhebungssignal BS verringert werden, um den Leistungsverbrauch zu verringern.
Nach der dritten Ausführungsform der Erfindung wird als Spannungshaltekapazitätselement in dem Anzeigepixelelement wie oben beschrieben die Kanalkapazität verwendet, und der Ladungs pumpenvorgang wird durchgeführt, wenn der Spannungshalteknoten das H-Pegelsignal hält. Auch wenn der Spannungspegel der H-Pegeldaten aufgrund eines Leckstroms sinkt, kann daher ein solches Sinken zuverlässig kompensiert werden. In dem Auffrischbetrieb kann eine hinreichende Lesespannung auf die Datenleitung gelesen werden, und der Verstärkungsbetrieb kann exakt für das Zurückschreiben der Pixeldaten durchgeführt werden.
Vierte Ausführungsform
21 zeigt schematisch einen Aufbau eines Hauptabschnitts einer Anzeigevorrichtung nach einer vierten Ausführungsform der Erfindung. Mit Bezug auf 21 enthält die Anzeigepixelmatrix 1 Anzeigepixelelemente PX, die in Zeilen und Spalten angeordnet sind. 1 zeigt stellvertretend Anzeigepixelelemente PX, die in einer Zeile angeordnet sind. Die Datenleitungen DL1, DL2,... DLn sind entsprechend den jeweiligen Spalten der Anzeigepixelelemente PX angeordnet.
Die Datenleitungen DL1–DLn sind an ihren Mittelabschnitten mit Schaltgattern SW1, SW2,.., und SWn versehen. Diesen Schaltgattern SW1–SWn wird gemeinsam ein Ausgangssignal einer NOR-Schaltung 106 zugeführt, die das Auffrischbetriebsanweisungssignal SELF und das Testbetriebsanweisungssignal TEST empfängt. In dem Auffrischbetrieb und dem Testbetrieb werden daher die Schaltgatter SW1–SWn nichtleitend gemacht, um die entsprechenden Datenleitungen DL1, DL2,... und DLn zweizuteilen.
Die Auffrischschaltungen 5t und 5b sind auf in der Spaltenrichtung gegenüberliegenden Seiten der Anzeigepixelmatrix 1 angeordnet. Die Auffrischschaltungen 5t und 5b enthalten jeweils Verstärkerschaltungen (s. 2), die entsprechend den Datenleitungen DL1–DLn bereitgestellt sind. Testschaltungen 102t und 102b sind benachbart zu den Auffrischschaltungen 5t und 5b angeordnet zum Lesen von Daten, die durch die Verstär kerschaltungen in den Auffrischschaltungen 5t und 5b verstärkt wurden. Die Testschaltungen 102t und 102b sind gemeinsam mit der Ausgabeschaltung 104 verbunden. Wenn das Testbetriebsanweisungssignal TEST aktiv ist, gibt die Ausgabeschaltung 104 die von den Testschaltungen 102t und 102b empfangenen Daten nach außen aus.
Wie in 22 dargestellt zweiteilt das Schaltgatter SW die Datenleitung DL in dem Auffrischbetrieb und dem Testbetrieb in geteilte Datenleitungen DDLt und DDLb. Die geteilte Datenleitung DDLt ist mit der Verstärkerschaltung AMPt verbunden, die in der Auffrischschaltung 5t enthalten ist, und die geteilte Datenleitung DDLb ist mit der Verstärkerschaltung AMPb verbunden, die in der Auffrischschaltung 5b enthalten ist. Angenommen, dass jede der Datenleitungen DL1–DLn die Parasitärkapazität mit dem Kapazitätswert von Cd aufweist, hat jede der geteilten Datenleitungen DDLt und DDLb eine Parasitärkapazität von Cd/2. In dem Fall, in dem die in dem Anzeigepixelelement PX enthaltene Spannungshaltekapazität den Kapazitätswert Cs aufweist, werden daher die an die geteilten Datenleitungen DDLt und DDLb angelegten Spannungen ΔVDH und ΔVDL jeweils durch die folgenden Gleichungen ausgedrückt: ΔVDH = (VH–VL)·Cs/2·(Cs + Cd/2) ΔVDL = (-VH + 3·VL)·Cs/2·(Cs + Cd/2)
Der Kapazitätswert der Datenleitung wird von Cd auf Cd/2 verringert, und die an den geteilten Datenleitungen DDLt und DDLb erscheinenden Lesespannung ΔVDH und ΔVDL können annähernd auf doppelte Werte erhöht werden. Auch wenn die von dem Anzeigepixelelemente gehaltene Spannung klein ist, können die Verstärkerschaltungen AMPt und AMPb den Verstärkungsvorgang zum Auffrischen der Anzeigepixeldaten und zum Auslesen nach außen exakt durchführen.
23 zeigt schematisch Aufbauten der Auffrischschaltung 5t und der Testschaltung 102t, die in 21 gezeigt sind. In 23 sind die geteilten Datenleitungen DDLti, DDLtj und DDLtk jeweils über Trenngatter 24i, 24j und 24k, die als Reaktion auf das Verbindungssteuersignal S1 selektiv leitend gemacht werden, mit Gateleitungstreibern 22i, 22j und 22k verbunden. Diese Gateleitungstreiber 22i, 22j und 22k sowie die Trenngatter 24i, 24j und 24k haben dieselben Aufbauten wie die in 2 gezeigten.
Die Auffrischschaltung 5t enthält Verstärkerschaltungen AMPTi, AMPTj und AMPTk, die jeweils entsprechend den geteilten Datenleitungen DDLti, DDLtj und DDLtk bereitgestellt sind. Die Verstärkerschaltungen AMPTi, AMPTj und AMPTk haben denselben Aufbau wie die in 2 gezeigte Verstärkerschaltung AMPi.
Die Testschaltung 102t enthält Testauswahlgatter TSGti, TSGtj und TSGtk, die jeweils entsprechend den Verstärkerschaltungen AMPti, AMPtj und AMPtk bereitgestellt sind. Im Testbetrieb werden die Testauswahlgatter TSGti, TSGtj und TSGtk als Reaktion auf die aufeinanderfolgend aktivierten Testhorizontalabtastsignale THi, THj und THk leitend gemacht, um die Ausgangssignale der entsprechenden Verstärkerschaltungen AMPti, AMPtj und AMPtk jeweils zu einer gemeinsamen Testdatenleitung 110 zu übertragen. Diese gemeinsame Testdatenleitung 110 ist mit der in 21 gezeigten Ausgabeschaltung 104 verbunden. Die gemeinsame Testdatenleitung 110 kann mit einem Hauptverstärker versehen sein, über den die Testdaten zu der Ausgabeschaltung 104 übertragen werden.
Die Auffrischschaltung 5b und die Testschaltung 102b, die in 21 gezeigt sind, haben ähnliche Aufbauten wie die der Auffrischschaltung 5t und der Testschaltung 102t, die in
23 gezeigt sind. Daher können in den Auffrischschaltungen 5t und 5b die Verstärkerschaltungen individuell aktiviert werden zum Auffrischen der Pixeldaten. Die Auffrischschaltungen 5t und 5b können gleichzeitig aktiviert werden zum Verstärken der Bilddatensignale, und sie können abwechselnd aktiviert werden, um die Verstärkung entsprechend der Position einer ausgewählten Gateleitung durchzuführen.
24 zeigt spezieller die Aufbauten der Auffrischschaltungen 5t und 5b sowie der Testschaltungen 102t und 102b, die in 21 gezeigt sind. Diese Auffrischschaltungen 5t und 5b haben denselben Aufbau, und auch die Testschaltungen 102t und 102b haben denselben Aufbau. Daher zeigt 24 stellvertretend die Verstärkerschaltung AMP und ein Testauswahlgatter TSG in der Auffrischschaltung, die für eine geteilte Datenleitung DDL bereitgestellt ist.
Ähnlich dem in 2 dargestellten Aufbau enthält die Verstärkerschaltung AMP Schaltgatter 30, 33 und 37, ein Kapazitätselement 34, eine Differenzverstärkerschaltung 32, die eine geladene Spannung des Kapazitätselement 34 und ein Signal auf der geteilten Datenleitung DDL differenziell verstärkt, und zwei Stufen kaskadierter Inverterpuffer 35 und 36 zum Erzeugen eines Signals mit einer hohen Treiberleistung durch Verstärken des Ausgangssignals der Differenzverstärkerschaltung 32.
In der Testschaltung überträgt das Testauswahlgatter TSG das Ausgangssignal des Inverterpuffers 36 zu der gemeinsamen Testdatenleitung 110. Das Testauswahlgatter TSG empfängt ein Testhorizontalabtastsignal TH.
Wie in 24 gezeigt, verstärkt die Verstärkerschaltung AMP eine winzige angesammelte Spannung des Anzeigepixelelements und überträgt ein resultierendes Signal über die Lesedatenleitung 110 zu der in 21 gezeigten Ausgabeschaltung 104. Dadurch können binäre Daten durch Verstärken der winzigen Pixelspannung nach außen ausgelesen werden. Draußen ist kein Feldtester zum Erfassen eines winzigen Signals erforderlich, sondern ein kostengünstiger LSI-Tester kann verwendet werden.
Entsprechend dem Testhorizontalabtastsignal TH können die Pixeldaten für eine Zeile sequentiell und aufeinanderfolgend ausgelesen werden, um die Logikpegel der binären Pixeldaten zu bestimmen. Somit ist es nicht erforderlich, den Logikpegel des winzigen Spannungspegels zu bestimmen, und die Testzeit kann verringert werden.
Das Testauswahlgatter TSG kann aus einem Tristatepuffer gebildet sein oder aus einem CMOS-Übertragungsgatter.
Für den Aufbau zum Erzeugen der Schaltsteuersignale S2–S4 und des Verbindungssteuersignals S1 in dem Testbetrieb kann der in 11 gezeigte Aufbau verwendet werden. Das Ausgangssignal ΦVSO der Oszillationsschaltung wird erzeugt, wenn das Betriebsanweisungssignal TEST aktiv ist. Für andere Kontrollsignale kann der Aufbau ähnlich dem in 9 gezeigten verwendet werden. Die Verstärkerschaltung AMP kann den exakten Verstärkungsbetrieb bei Beseitigen des Offsets auch in dem Testbetrieb durchführen, und die gespeicherten Pixeldaten in einem Pixelelement können nach außen gelesen werden.
25 zeigt schematisch einen Aufbau eines Abschnitts zum Erzeugen von mit der Gateleitungsauswahl der Anzeigevorrichtung zusammenhängenden Signalen nach der vierten Ausführungsform der Erfindung. Der Aufbau des in 25 gezeigten Steuersignalerzeugungsabschnitts unterscheidet sich im Aufbau von dem in 9 gezeigten Steuersignalerzeugungsabschnitt in den folgenden Punkten: Die Oszillationsschaltung 55 empfängt anstelle des Auffrischbetriebsanweisungssignals SELF ein Ausgangssignal einer OR-Schaltung 120, die das Auffrischbetriebsanweisungssignal SELF und das Testbetriebsanweisungssignal TEST empfängt. Das Ausgangssignal der OR-Schaltung 120 wird auch der Einzelpulserzeugungsschaltung 60 und dem Inverter 62 zugeführt.
Den Auswahlschaltungen 70a und 70c wird anstelle des Auffrischbetriebsanweisungssignals ein Ausgangssignal einer OR-Schaltung 122 zugeführt, die das Auffrischbetriebsanweisungssignals SELF und das Testbetriebsanweisungssignal TEST empfängt.
Um dem zweigeteilten Aufbau der Anzeigepixelmatrix Rechnung zu tragen, ist ein Zähler 124 bereitgestellt, dessen Zählwert entsprechend dem Auffrischvertikalabtaststartsignal STVS zurückgesetzt wird und der das Ausgangssignal ΦVS0 der Oszillationsschaltung 55 zählt. Entsprechend dem Zählwert erzeugt der Zähler 124 ein Aktiviersignal ENT, das die Auffrischschaltung 5t und die Testschaltung 102t aktiviert, und ein Aktiviersignal ENB, das die Auffrischschaltung 5b und die Testschaltung 102b aktiviert.
Der sonstige Aufbau des in 25 gezeigten Steuersignalerzeugungsabschnitts ist derselbe wie der des in 9 gezeigten Steuersignalerzeugungsabschnitts. Die entsprechenden Abschnitte sind mit denselben Bezugszeichen versehen, und ihre Beschreibung wird nicht wiederholt.
26 ist ein Zeitdiagramm, das einen Betrieb des Zählers 124 in dem in 25 gezeigten Steuersignalerzeugungsabschnitt veranschaulicht. Mit Bezug auf 26 wird nun ein Betrieb des Zählers 124 beschrieben.
In dem Testbetrieb liegt das Testbetriebsanweisungssignal TEST auf dem H-Pegel, und dementsprechend liegt das Normalbetriebsanweisungssignal NORM auf L-Pegel. Entsprechend dem Ausgangssignal ΦVS0 der Oszillationsschaltung 55 gibt die Pufferschaltung 56 in vorbestimmten Zyklen ein Auffrischvertikalabtasttaktsignal VCKF aus. Wenn das von der OR-Schaltung 61 ausgegebene Auffrischvertikalabtaststartsignal STVS aktiv wird, setzt der Zähler 124 seinen Zählwert auf den Anfangswert und aktiviert das Aktiviersignal ENT. Dadurch wird ein Test der geteilten Datenleitungen (DDLt) in einem oberen Bereich der in 21 gezeigten Anzeigepixelmatrix 1 durchgeführt. Somit werden die Gateleitungstreibersignale beginnend bei dem Signal VG1 nacheinander in den ausgewählten Zustand getrieben, und das Verstärken und Lesen der Pixeldaten wird nacheinander aus ausgeführt.
Nachdem alle Gateleitungen, die die geteilte Datenleitung DDLt kreuzen, in der Anzeigepixelmatrix angetrieben wurden, werden die Gateleitungen, die die geteilte Datenleitung DDLb kreuzen, nacheinander ausgewählt. Zum Auswählen der ersten Gateleitung VGi setzt der Zähler 124 die Aktiviersignale ENT und ENB entsprechend seinem Zählwert jeweils auf L- bzw. H-Pegel. Die Aktiviersignale ENT und ENB werden synchron zu dem Ausgangssignal ΦVS0 der Oszillationsschaltung 55 aktiviert.
Dadurch werden die Auffrischschaltung 5b und die Testschaltung 102b, die in 21 gezeigt sind, aktiviert, und ein Test wird an den Pixeln durchgeführt, die mit den Gateleitungen verbunden sind, die die geteilten Datenleitungen DDLb in dem unteren Bereich kreuzen.
Durch Zählen der Anzahl von gewählten Datenleitungen können die zugeordnete Auffrischschaltung und Testschaltung auch in dem Aufbau der zweigeteilten Anzeigepixelmatrix entsprechend der Position der ausgewählten Gateleitung aktiviert werden. In dem zweigeteilten Anzeigepixelmatrixaufbau können die Gateleitungen entsprechend dem Verschachtelungssystem ausgewählt sein. Auch in diesem Fall können die Auffrischschaltung und die Testschaltung in dem oberen Bereich sowie die Auffrischschaltung und die Testschaltung in dem unteren Bereich durch Einstellen eines Hochzählwerts des Zählers 124 auf einen geeigneten Wert (die halbe Anzahl von Gateleitungen in einem Feld) exakt und selektiv entsprechend der Position einer ausgewählten Gateleitung aktiviert werden.
Es kann ein solcher Aufbau verwendet werden, bei dem im Testbetrieb die Pixeldaten parallel auf die geteilten Datenleitungen DDLt und DDLb der Anzeigepixelmatrix gelesen werden und beide in 21 gezeigten Auffrischschaltungen 5t und 5b den Verstärkungsvorgang durchführen. In dem Testbetrieb wird das Vertikalabtaststartsignal STVS in jedem geteilten Bereich des in 5 gezeigten Vertikalschieberegisters 40 auf die Kopfposition eingestellt. Dadurch können die Gateleitungen in den jeweiligen geteilten Bereichen für die geteilten Datenleitungen DDLt und DDLb gleichzeitig ausgewählt werden, um die Anzeigepixeldaten zu verstärken und zu lesen. Dieser parallele Verstärkungsbetrieb der Anzeigepixeldaten kann in dem Auffrischbetrieb durchgeführt werden.
27 zeigt schematisch einen Aufbau eines Abschnitts zum Erzeugen der in 23 gezeigten Testhorizontalabtastsignale TH (THi und andere). In 27 enthält der Testhorizontalabtastsignalerzeugungsabschnitt eine Oszillationsschaltung 130, die als Reaktion auf die Aktivierung des Testbetriebsanweisungssignal TEST aktiviert wird, um den Oszillationsbetrieb mit einem vorbestimmten Zyklus durchzuführen, um das Oszillationssignal als Testhorizontaltaktsignal HCKS zu liefern; ein AND-Gatter 132, das das Oszillationssignal HCKS und das in 2 gezeigte Schaltsteuersignal S4 empfängt; ein AND-Gatter 134, das das Ausgangssignal des AND-Gatters 132 und das von dem in 25 gezeigten Zähler empfangene Aktiviersignal EN (ENT oder ENB) empfängt; und ein Schieberegister 136, das den Schiebebetrieb entsprechend dem Ausgangssignal des AND-Gatters 134 durchführt, um die Testhorizontalabtastsignale TH1–THn zu erzeugen. Das Schieberegister wird als Reaktion auf die Aktivierung des Vertikalabtasttaktsignals VCKS zurückgesetzt. Das Schieberegister 136 kann als Reaktion auf das Vertikalabtaststartsignal STV zurückgesetzt werden.
Der in 27 gezeigte Testhorizontalabtastsignalerzeugungsabschnitt ist für jede der in 21 gezeigten Testschaltun gen 102t und 102b bereitgestellt. Daher ist das Aktiviersignal EN das Aktiviersignal ENT, wenn der in 27 gezeigte Testauswahlsignalerzeugungsabschnitt für die Testschaltung 102t bereitgestellt ist, und es ist das Aktiviersignal ENB, wenn der Testauswahlsignalerzeugungsabschnitt in 27 für die Testschaltung 102b bereitgestellt ist.
28 ist ein Zeitdiagramm, das einen Betrieb des in 27 gezeigten Testauswahlerzeugungsabschnitts veranschaulicht. Mit Bezug auf das in 28 gezeigte Zeitdiagramm wird nun der Betrieb der in 27 gezeigten Schaltung beschrieben.
In dem Normalbetrieb und dem Auffrischbetrieb ist ein Testbetriebsanweisungssignal TST inaktiv, und das von der Oszillationsschaltung 130 erzeugte Oszillationssignal HCKS liegt fest auf dem L-Pegel. Auch wenn das Aktiviersignal EN in dem Auffrischbetrieb aktiviert wird, erzeugt das AND-Gatter 134 in diesem Fall daher das Ausgangssignal mit L-Pegel, und das Schieberegister 136 führt den Schiebebetrieb nicht durch.
In dem Testbetrieb wird das Testbetriebsanweisungssignal TEST aktiviert, und die Oszillationsschaltung 130 führt den Oszillationsvorgang mit einem vorbestimmten Zyklus durch. Wenn das Vertikalabtasttaktsignal VCKS aktiviert wird und eine der Gateleitungen in den ausgewählten Zustand getrieben wird, wird das Schaltsteuersignal S4 nach dem Verstärkungsvorgang der Verstärkerschaltung in der Auffrischschaltung in den aktiven Zustand getrieben. Als Reaktion auf die Aktivierung des Schaltsteuersignals S4 schaltet das AND-Gatter 132 das von der Oszillatorschaltung 130 angelegte Oszillationssignal HCKS durch.
Das Schieberegister 136 wird als Reaktion auf die Aktivierung des Vertikalabtasttaktsignals VCKS zurückgesetzt, um die Kopfposition auszuwählen. Daher treibt das Schieberegister 136 das erste Testhorizontalabtastsignal TH1 als Reaktion auf die Ak tivierung des Schaltsteuersignals S4 in den aktiven Zustand. Danach führt das Schieberegister 136 den Schiebebetrieb entsprechend dem Oszillationssignal HCKS der Oszillationsschaltung 130 durch, um nacheinander die Testhorizontalabtastsignale TH1–THn beginnend mit dem Signal TH1 in den ausgewählten Zustand zu treiben.
Nachdem das Schieberegister 136 das letzte Testauswahlsignal THn in den ausgewählten Zustand getrieben hat, hält es alle Testauswahlsignale TH1–THn in dem inaktiven Zustand. Wenn das Vertikalabtasttaktsignal VCKS zum Treiben der nächsten Gateleitung aktiviert wird, wird das Schieberegister 136 wieder zurückgesetzt, und der Schiebebetrieb für die Testauswahlsignale beginnend mit dem Testauswahlsignal TH1 wird durchgeführt.
Wenn das Schieberegister 136 gemeinsam für die Testschaltungen 102t und 102b bereitgestellt ist, wird ein kombiniertes Signal (logisches AND-Signal) aus jedem der von dem Schieberegister 136 angelegten Testhorizontalabtastsignale TH1–THn und dem Aktiviersignal EN (ENT oder ENB) für die Testhorizontalabtastsignale verwendet.
Wenn das in dem Normalbetrieb verwendete Horizontalabtastregister als Schieberegister 136 verwendet wird, wird das Horizontalschieberegister in ähnlicher Weise aktiviert, um den Schiebebetrieb entsprechend dem Testbetriebsanweisungssignal TEST und dem Schaltsteuersignal S4 durchzuführen. Durch Verwenden der Aktiviersignale ENT und ENB werden die Testhorizontalabtastsignale für die Testschaltungen 102t und 102b erzeugt.
In dem in 21 gezeigten Aufbau ist die Anzeigepixelmatrix durch die Schaltelemente SW1–SWn zweigeteilt. Aber auch wenn die Auffrischschaltung und die Testschaltung auf einer Seite der Anzeigepixelmatrix angeordnet sind, kann der Test der An zeigepixelelemente in gleicher Weise durch Verwendung der Auffrischschaltung durchgeführt werden. In den in 25 und 27 gezeigten Aufbauten ist es nur erforderlich, die Teststeuersignale für eine Testschaltung zu erzeugen.
Nach der vierten Ausführungsform der Erfindung hat die Anzeigepixelmatrix wie oben beschrieben den zweigeteilten Aufbau, und die Auffrischschaltungen sind für die geteilten Datenleitungen bereitgestellt, so dass die Parasitärkapazitäten der geteilten Datenleitungen verringert werden können, und große Spannungen können von den Anzeigepixelelementen gelesen werden. Daher können die Daten der Anzeigepixelelemente exakt verstärkt und zurückgeschrieben werden.
Durch Verwenden des Ergebnisses der Verstärkung der Auffrischschaltung liest die Testschaltung die verstärkten Daten der Anzeigepixelelemente nach außen aus. Es ist nicht erforderlich, ein winziges Signal mit einem Tester zu erfassen, und die Anzeigepixeldaten mit einer großen Amplitude können nach außen ausgelesen werden, so dass der Test schnell mit einem kostengünstigen Tester durchgeführt werden kann.
Fünfte Ausführungsform
29 zeigt schematisch einen anderen Aufbau des Anzeigepixelelements PX. Das in 29 gezeigte Anzeigepixelelement PX enthält einen n-Kanal-Dünnfilmtransistor 83, der eine gemeinsame Pixeltreiberspannung entsprechend der gehaltenen Spannung des Kapazitätselements 12 an das Flüssigkristallanzeigeelement 84 überträgt. Die andere Elektrode des Flüssigkristallanzeigeelements ist eine Gegenelektrode. Der n-Kanal-Dünnfilmtransistor 11 verbindet das Kapazitätselement 12 mit der Datenleitung DL entsprechend dem Signalpotential der Gateleitung GL.
Auch wenn das Flüssigkristallanzeigeelement 80 wie in 29 gezeigt von dem Dünnfilmtransistor 83 getrieben wird, kann das Auffrischen und Lesen zum externen Ausgeben der gehaltenen Spannung des Kapazitätselements 12 in ähnlicher Weise exakt durchgeführt werden.
30 zeigt noch einen anderen Aufbau des Anzeigepixelelements PX. In dem in 30 gezeigten Anzeigepixelelement PX wird das Flüssigkristallanzeigeelement 13 entsprechend der gehaltenen Spannung eines aus einer Kanalkapazität gebildeten Kapazitätselements 82 getrieben. Das an das Kapazitätselement 82 angelegte Anhebungssignal BS kann die Spannungsverringerung von an dem Pixelelektrodenknoten gehaltenen H-Pegeldaten aufgrund des Leckstroms kompensieren, so dass die auf die Datenleitung DL gelesene Lesespannung hinreichend groß gemacht werden kann. Auch in dem Fall, in dem die Gateleitung GL ausgewählt ist und der Dünnfilmtransistor 11 leitend gemacht wird, um die gehaltene Spannung des Kapazitätselements 82 zum Auffrischen auf die Datenleitung DL auszulesen, kann die gehaltene Spannung exakt aufgefrischt werden. Auch in dem Vorgang des Lesens der gehaltenen Spannung des Kapazitätselements 82 zur Ausgabe nach draußen kann die gehaltene Spannung von der Verstärkerschaltung exakt verstärkt werden, um nach außen ausgegeben zu werden.
31 ist noch ein anderer Aufbau des Anzeigepixelelements PX. Das in 31 gezeigte Anzeigepixelelement PX enthält ein elektrolumineszentes lichtabstrahlendes Element 142. Das elektrolumineszente lichtabstrahlende Element 142 wird durch ein p-Kanal-Dünnfilmtransistor 140 getrieben, der seinerzeit selektiv leitend gemacht wird entsprechend der gehaltenen Spannung des Kapazitätselements 12. Wenn der Dünnfilmtransistor 140 leitend gemacht wird, empfängt das elektrolumineszente lichtabstrahlende Element 142 an seiner Anodenelektrode eine Leistungsversorgungsspannung mit hohem Pegel Vh. An seiner Kathodenelektrode empfängt das elektrolumineszente lichtabstrah lende Element 142 eine Leistungsversorgungsspannung mit niedrigem Pegel V1. Diese Spannung Vh und V1 können jeweils die Leistungsversorgungsspannung und die Massespannung sein.
Das Kapazitätselement 12 ist über den n-Kanal-Dünnfilmtransistor 11, der auf das Signalpotential der Gateleitung GL reagiert, mit der Datenleitung DL verbunden. In dem in 31 gezeigten Aufbau des Anzeigepixelelements PX werden Leiten und Nichtleiten des Dünnfilmtransistors 140 entsprechend der gehaltenen Spannung des Kapazitätselements 12 bestimmt. Durch Verwenden der bereits beschriebenen Auffrischschaltung ist es daher möglich, exakt die Verringerung der gehaltenen Spannung des Kapazitätselements 12 aufgrund des Leckstroms zu kompensieren, um die gehaltene Spannung auf den ursprünglichen Spannungspegel wiederherzustellen. Durch Verwenden der Testschaltung ist es möglich, einen Ausfall in dem Anzeigepixelelement PX zu erfassen.
In dem in 31 gezeigten Aufbau des Anzeigepixelelements PX kann die in 30 gezeigte Kanalkapazität 82 als Kapazitätselement verwendet werden.
Dementsprechend kann die Erfindung auf verschiedene Arten von Anzeigepixelelementen angewendet werden, sofern ein Kapazitätselement als Element verwendet wird, das die Pixeldatensignalspannung hält, und die gehaltene Spannung den Anzeigezustand des Anzeigepixels festlegt.
Sechste Ausführungsform
32 zeigt schematisch einen Aufbau eines Hauptabschnitts einer Anzeigevorrichtung nach der sechsten Ausführungsform der Erfindung. In dem in 32 gezeigten Aufbau ist eine Datenleitung DL mit einem Trenngatter 150 versehen. Die Verstärkerschaltung AMP ist über das Trenngatter 150 mit der Datenleitung DL verbunden. Das Trenngatter 150 wird selektiv leitend gemacht entsprechend dem Ausgangssignal einer OR-Schaltung 152, die das Auffrischbetriebsanweisungssignal SELF und das Testbetriebsanweisungssignal TEST empfängt. Das Ausgangssignal der Verstärkerschaltung AMP wird in dem Testbetrieb von dem Testauswahlgatter TSG ausgewählt und zu einer (nicht gezeigten) Ausgabeschaltung übertragen.
In dem Normalbetrieb, der nicht der Auffrischbetrieb und der Testbetrieb ist, behält das Trenngatter 150 den nicht leitenden Zustand, um die Datenleitung DL von der Verstärkerschaltung AMP zu trennen. In dem Testbetrieb oder dem Auffrischbetrieb wird das Trenngatter 150 leitend gemacht, um die Datenleitung DL mit der Verstärkerschaltung AMP zu verbinden. Daher ist es möglich, die Last an der Datenleitung in dem Normalbetrieb zu verringern, und der Datenleitungstreiber kann die Datenleitung DL schnell entsprechend dem Schreibbilddatensignal treiben.
Auch wenn die vorliegende Erfindung im Detail beschrieben und veranschaulicht wurde, ist klar zu verstehen, dass dies nur als Veranschaulichung und Beispiel dient und nicht als Einschränkung genommen werden darf, wobei der Geist und Umfang der vorliegenden Erfindung nur durch die Begriffe der angehängten Ansprüche begrenzt ist.
INDUSTRIELLE ANWENDBARKEIT
Die Erfindung kann allgemein auf eine Schaltung zum Treiben eines Anzeigefelds einer Anzeigevorrichtung verwendet werden.
Vorrichtungen, die das Flüssigkristallfeld verwenden, enthalten Anzeigevorrichtung für alleinstehende persönliche Computer und Anzeigevorrichtungen für tragbare Vorrichtungen. Solche tragbaren Vorrichtungen enthalten Laptopcomputer, tragbare Telefone, PDAs (Persönliche Digitale Assistenten) und Spielausrüstungen.
Gemäß der Erfindung wird die Datenleitung wie oben beschrieben auf ein vorbestimmtes Potential vorgeladen, und die Differenzverstärkerschaltung ist aufgebaut zum Arbeiten als Spannungsfolger, um den Vergleichsreferenzspannungspegel einzustellen. Auch wenn die Schwankung in der Schwellenspannung der Differenzverstärkerschaltung den Offset bewirkt, kann die aus einem Anzeigepixelelement gelesene Information exakt verstärkt werden. Somit kann ein Auffrischen der angesammelten Spannung des Anzeigepixelelements und ein Lesen der angesammelten Spannung des Anzeigepixelelements zur Ausgabe nach draußen durchgeführt werden.
ZUSAMMENFASSUNG
Verstärkerschaltungen (AMPi, AMPj) sind entsprechend den Datenleitungen (DLi, DLj) bereitgestellt, die entsprechend den Spalten von Anzeigepixeln (PX) angeordnet sind. In der Verstärkerschaltung ist ein nicht invertierender Eingang einer Differenzverstärkerschaltung (32) mit der entsprechenden Datenleitung verbunden, und ein invertierender Eingangsknoten (N2) ist mit einem Kapazitätselement (34) verbunden. Bevor Pixeldaten eines Anzeigepixelelements auf die Datenleitung gelesen werden, wird der nicht invertierende Eingang der Differenzverstärkerschaltung auf einen vorbestimmten Spannungspegel vorgeladen, und ein Ausgangsknoten der Differenzverstärkerschaltung wird mit dem invertierenden Eingangsknoten (N2) verbunden. Die Differenzverstärkerschaltung arbeitet als Spannungsfolger, und das Kapazitätselement speichert eine Vergleichsreferenzspannung, die eine Information enthält, die einem Offset der Differenzverstärkerschaltung entspricht. Danach werden die Daten des Pixelelements auf die Datenleitung gelesen und von der Verstärkerschaltung verstärkt, so dass die Pixeldaten exakt verstärkt werden können, während der Offset der Differenzverstärkerschaltung beseitigt wird.

Claims

Bildanzeigevorrichtung mit einer Mehrzahl von Anzeigepixelelementen (PX), die in Zeilen und Spalten angeordnet sind, einer Mehrzahl von Gateleitungen (GL; GLa, GLb), die entsprechend den jeweiligen Anzeigepixelzeilen angeordnet sind und von denen jede mit den Anzeigepixelelementen einer entsprechenden Zeile verbunden ist, zum Auswählen der Anzeigepixel in der entsprechenden Zeile, wenn sie ausgewählt ist, einer Mehrzahl von Datenleitungen (DL; DLi, DLj; DL1-DLm), die entsprechend den jeweiligen Anzeigepixelspalten angeordnet sind und von denen jede mit den Anzeigepixelelementen einer entsprechenden Spalte verbunden ist, zum Übertragen von Pixeldaten zu den Anzeigepixelelementen in der entsprechenden Spalte, und einer Mehrzahl von Verstärkerschaltungen (AMP; AMPi, AMPj), die entsprechend den jeweiligen Pixelspalten angeordnet sind, jede zum Verstärken von Daten auf einer Datenleitung in einer entsprechenden Spalte, wenn sie aktiviert ist; wobei jede Verstärkerschaltung enthält: ein Kapazitätselement (34), eine Differenzverstärkerschaltung (32), deren erster Eingang mit einer entsprechenden Datenleitung verbunden ist und deren zweiter Eingang mit dem Kapazitätselement verbunden ist, zum differenziellen Verstärken von Signalen an dem ersten und zweiten Eingangssignal, wenn er aktiviert ist, ein erstes Schaltelement (30), das den ersten Eingang mit einer Referenzleistungsversorgung verbindet, die als Reaktion auf ein erstes Schaltsteuersignal (S2) eine vorbestimmte Spannung (VM) liefert, und ein zweites Schaltelement (33), das als Reaktion auf ein zweites Schaltsteuersignal (S3) einen Ausgang der Differenzverstärkerschaltung mit dem Kapazitätselement verbindet.
Bildanzeigevorrichtung nach Anspruch 1 mit einer peripheren Steuerschaltung (6), die auf ein Betriebsartanweisungssignal (SELF, TEST) reagiert, zum Erzeugen des ersten und zweiten Schaltsteuersignals (S2, S3), um das erste und zweite Schaltelement (30, 33) für eine vorbestimmte Zeitspanne leitend zu machen, und dann zum Erzeugen eines Auswahlzeitablaufsteuersignals (STV, VCK, INHV), um eine ausgewählte Gateleitung aus der Mehrzahl von Gateleitungen (GL; GLa, GLb) in einen ausgewählten Zustand zu treiben.
Bildanzeigevorrichtung nach Anspruch 1, bei der jede der Mehrzahl von Verstärkerschaltungen weiter eine Datenleitungstreiberschaltung (35, 36, 37) enthält, zum Übertragen eines Ausgangssignals jeder Verstärkerschaltung zu einer entsprechenden Datenleitung, nachdem eine ausgewählte Gateleitung in einen ausgewählten Zustand getrieben wurde, und die Datenleitungstreiberschaltung die Übertragung des Ausgangssignals der Differenzverstärkerschaltung (32) zu der entsprechenden Datenleitung beendet, wenn das erste und zweite Schaltelement (30, 33) leitend gemacht werden.
Bildanzeigevorrichtung nach Anspruch 1, bei der der erste Eingang ein nicht invertierender Eingang (+) ist und der zweite Eingang ein invertierender Eingang (–) ist.
Bildanzeigevorrichtung nach Anspruch 1, bei der die Differenzverstärkerschaltung (32) enthält: einen ersten und einen zweiten Feldeffekttransistor (NQ3, NQ4), deren Gate jeweils mit dem ersten bzw. zweiten Eingang verbunden ist, eine Konstantstromschaltung (32A), die mit dem ersten und zweiten Feldeffekttransistor verbunden ist, zum Bewirken, dass ein Betriebsstrom konstanter Größe durch den ersten und zweiten Feldeffekttransistor fließt, Lastelemente (RZ2, RZ3), die jeweils entsprechend dem ersten bzw. zweiten Feldeffekttransistor angeordnet sind, einen Ausgangstransistor (PQ1), dessen Gate mit einem Leitknoten des ersten Feldeffekttransistors (NQ4) verbunden ist, zum Erzeugen des Ausgangssignals der Differenzverstärkerschaltung, und einen Konstantstromzuführtransistor (NQ0), der mit dem Ausgangsknoten der Differenzverstärkerschaltung verbunden ist, zum Bewirken eines Fließens eines Stroms, der dem von der Konstantstromquelle gelieferten Strom entspricht, durch den Ausgangsknoten.
Bildanzeigevorrichtung nach Anspruch 1, bei der die Verstärkerschaltung (32) enthält: eine Differenzstufe, die von einem Paar aus einem ersten und einem zweiten Feldeffekttransistor (NQ3, NQ4) gebildet wird, deren Gate jeweils mit dem ersten bzw. zweiten Eingang verbunden ist, einer Stromspiegelstufe (PQ2, PQ3), die mit dem ersten und zweiten Feldeffekttransistor verbunden ist, einen Ausgangstransistor (PQ1), dessen Gate mit einem Leitknoten (NDS) des ersten Feldeffekttransistors (NQ4) verbunden ist, zum Erzeugen des Ausgangssignals der Differenzverstärkerschaltung, eine Konstantstromschaltung (32A) zum Erzeugen eines Konstantstroms, der einen Betrieb der Differenzstufe bestimmt, und einen Konstantstromzuführtransistor (NQ0), der mit dem Ausgangstransistor verbunden ist, zum Erzeugen eines Stroms, der dem von der Konstantstromquelle gelieferten Strom entspricht, an dem Ausgangsknoten der Differenzverstärkerschaltung.
Bildanzeigevorrichtung nach Anspruch 1, bei der die von der Referenzleistungsversorgung gelieferte vorbestimmte Spannung (VM) auf einem Spannungspegel zwischen einem hohen Pegel (VH) und einem niedrigen Pegel (VL) eines zu den Datenleitungen (DL; DLi, DLj; DL1–DLm) übertragenen Signals liegt.
Bildanzeigevorrichtung nach Anspruch 1 mit einer Schaltung (PQ4, NQ5, 80), um die Verstärkerschaltungen (AMP; 32) in einem Normalbetrieb inaktiv zum halten.
Bildanzeigevorrichtung nach Anspruch 1 mit einer Mehrzahl von dritten Schaltelementen (SW1–SWn), die jeweils für die Datenleitungen (DL; DLi, DLj; DL1–DLn) angeordnet sind und selektiv nichtleitend gemacht werden, zum Teilen der entsprechenden Datenleitungen in einer einen Auffrischbetrieb einschließenden anderen Betriebsart als dem Normalbetrieb, wobei die Verstärkerschaltungen (AMPt, AMPb) jeweils entsprechend den geteilten Datenleitungen (DDLt, DDLb) angeordnet sind.
Bildanzeigevorrichtung nach Anspruch 1, bei der jedes der Anzeigepixelelemente (PX) ein Kapazitätselement (82), das aus einer Kanalkapazität gebildet ist, als Pixeldatenhalteelement enthält.
Bildanzeigevorrichtung nach Anspruch 10 mit einer Schaltung (100) zum Zuführen eines Anhebungssignals zu dem Kapazitätselement (82).
Bildanzeigevorrichtung nach Anspruch 1 mit einer Übertragungsschaltung (102t, 102b, 104; TSG, 110) zum Übertragen eines Ausgangssignals der Verstärkerschaltung nach außen in einem Testbetrieb.
Bildanzeigevorrichtung nach Anspruch 12, bei der die Übertragungsschaltung (102t, 102b, 110, 104; TSG, TSGti, TSGtj, TSGtk) enthält: eine Testausgabeschaltung (104) zum Ausgeben der empfangenen Daten nach außen und eine Auswahlschaltung (TSG; TSGti, TSGtj, TSGtk) zum aufeinanderfolgenden Auswählen und Verbinden der Ausgangssignale der Verstärkerschaltungen (32) mit der Testausgabeschaltung.