[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3908146B2 - 半導体装置及び積層型半導体装置 - Google Patents

半導体装置及び積層型半導体装置 Download PDF

Info

Publication number
JP3908146B2
JP3908146B2 JP2002313526A JP2002313526A JP3908146B2 JP 3908146 B2 JP3908146 B2 JP 3908146B2 JP 2002313526 A JP2002313526 A JP 2002313526A JP 2002313526 A JP2002313526 A JP 2002313526A JP 3908146 B2 JP3908146 B2 JP 3908146B2
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
cross
sectional area
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002313526A
Other languages
English (en)
Other versions
JP2004152810A (ja
Inventor
義久 土津田
敏夫 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2002313526A priority Critical patent/JP3908146B2/ja
Priority to US10/670,244 priority patent/US7115972B2/en
Publication of JP2004152810A publication Critical patent/JP2004152810A/ja
Priority to US11/455,722 priority patent/US7276780B2/en
Application granted granted Critical
Publication of JP3908146B2 publication Critical patent/JP3908146B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、貫通電極を有する半導体装置、及びこの半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図るための積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＣＳＰ（Chip Size Package)型半導体装置が広く用いられている。
【０００３】
図１１は、従来のＣＳＰ型半導体装置１００の断面構造の一例を示している。上記ＣＳＰ型半導体装置１００では、半導体チップ１０１の周辺に設けられた電極パッド１０２からＡｕワイヤ１０３を介して回路基板であるインターポーザ基板１０４に電気的な接続が行われ、インターポーザ基板１０４の裏面に設けられた外部取り出し電極１０５を介して、図示しない外部機器に接続されるようになっている。
【０００４】
Ａｕワイヤ１０３によるワイヤボンディングによって、半導体チップ１０１に形成されている電極パッド１０２とインターポーザ基板１０４との電気的な接続が行われる。このため、Ａｕワイヤ１０３の高さ分だけ高くなり、さらにＡｕワイヤ１０３の保護のためにモールド樹脂１０６による封止が必要となるため、ＣＳＰ型半導体装置１００の薄型化が図り難いという問題点を有している。
【０００５】
この問題点を解決するために、図１２（ａ）に示すＦＣＢ（Flip Chip Bonding)タイプのものと、図１２（ｂ）に示す貫通電極を有するもの等がある。これらのＣＳＰ型半導体装置では、ワイヤを不要とすることによって半導体装置の薄型化を図ることができる。
【０００６】
図１２（ａ）に示すＦＣＢタイプの半導体装置２００では、半導体チップ２０１は、電極パッド２０２上に形成された突起電極２０３を介して、インターポーザ基板２０４の接続パッド２０５と電気的に接続されている。この時、半導体チップ２０１の回路形成面２０６とインターポーザ基板２０４とは対向する向きに接続され、回路形成面２０６とインターポーザ基板２０４との間には、半導体チップ２０１の保護と接続部の保護とのために封止樹脂２０７にて封止されている。
【０００７】
また、図１２（ｂ）に示す貫通電極により電気的接続が行われた半導体装置２１０では、半導体チップ２１１に形成された貫通電極２１２とインターポーザ基板２１３に形成された接続パッド２１４とは、突起電極２１５を介して電気的に接続されている。必要に応じて、半導体チップ２１１とインターポーザ基板２１３との界面に、封止樹脂２１６を注入し封止することも可能である。この場合、半導体チップ２１１の回路形成面２１７は上向きである。
【０００８】
最近では、これらの半導体装置において、例えば特許文献１〜特許文献３に開示されているように、実装効率を高めるために、半導体装置としてのフィルムキャリア半導体モジュールを複数積み重ねて、電気的に接続したマルチチップ半導体装置が提案されている。
【０００９】
上記の特許文献１に記載のマルチチップ半導体装置３００は、図１３に示すように、３つの半導体装置３０１ａ・３０１ｂ・３０１ｃが下から順に積層されてなっている。各半導体装置３０１ａ・３０１ｂ・３０１ｃは、それぞれ、大きく分けて、素子がそれぞれ集積形成されたシリコン基板３０２・３０２・３０２と、集積形成された素子を所定の関係に接続するための多層配線層３０３・３０３・３０３と、これら各多層配線層３０３の層間絶縁膜３０４及び各シリコン基板３０２を貫通する貫通口３０５内に形成され、各半導体装置３０１ａ・３０１ｂ及び半導体装置３０１ｂ・３０１ｃ同士を電気的に接続するための接続プラグである貫通電極３０６及び開口絶縁膜３０７とから構成されている。上記貫通電極３０６…は、グランド端子や電源端子、及びその他の信号端子等の外部接続用端子に利用されるものであり、各半導体装置３０１ａ・３０１ｂ・３０１ｃ毎に、各用途に応じて複数設けられている。また、各シリコン基板３０２の裏面における上記貫通電極３０６以外の領域は裏面絶縁膜３０８にて被覆されている。
【００１０】
また、各半導体装置３０１ａ・３０１ｂ・３０１ｃの各多層配線層３０３には、上記金属プラグ３０６に電気的に接続された電極パッド３０９がそれぞれ設けられている。そして、半導体装置３０１ａの貫通電極３０６は、電極パッド３０９及び半田バンプ３１０を介して半導体装置３０１ｂの貫通電極３０６に接続されるとともに、半導体装置３０１ｂの貫通電極３０６は、電極パッド３０９及び半田バンプ３１０を介して半導体装置３０１ｃの貫通電極３０６に接続されている。
【００１１】
これにより、各半導体装置３０１ａ・３０１ｂ・３０１ｃは、相互に電気的に接続されていることになり、積層型半導体装置が完成される。
【００１２】
ところで、上記従来の積層型半導体装置では、上下間の電気的導通をとる場合、同一信号端子は同じ端子位置にて上下間の電気的導通を確保している。
【００１３】
【特許文献１】
特開平１０−２２３８３３号公報（１９９８年８月２１日公開）
【００１４】
【特許文献２】
特許第３１８６９４１号公報（２００１年５月１１日発行）
【００１５】
【特許文献３】
ＵＳ特許第６，１８４，０６０号明細書（２００１年２月６日登録）
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の貫通電極を形成した積層型半導体装置では、貫通電極の断面広さは、その機能に応じた配慮はされておらず、全て同じ大きさである。すなわち、グランド端子や電源端子等の、他の信号端子と比較して大きな電流が流れる端子でも、他の信号端子と同じ大きさであった。このため、電流を多く流す必要がある端子では、発熱・遅延等が発生するという問題点を有している。
【００１７】
また、貫通電極を形成した半導体装置を複数個積層した場合、積層数が増加するに伴い、上層の半導体装置から下層の半導体装置まで接続する必要がある端子は、貫通電極の接続距離が長くなることによって、電極の抵抗による電圧降下や発熱、遅延及びロスが発生するという問題点を有している。
【００１８】
さらに、様々な接続距離の貫通電極が混在することにより、電極の抵抗値がばらついてしまうという問題点を有している。
【００１９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る半導体装置及び積層型半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体装置は、上記課題を解決するために、半導体チップの表裏間を貫通する複数の貫通電極を備え、上記複数の貫通電極は、第１ないし第３の貫通電極を含み、上記第１の貫通電極に流れる電流値が、上記第２の貫通電極に流れる電流値よりも高く、上記第１の貫通電極は、上記第２の貫通電極よりも、上記第１の貫通電極における貫通方向に垂直な方向の所定面で切断した断面積が大きく形成されており、上記第３の貫通電極は、半導体チップと電気的に接続されないスルー用貫通電極であることを特徴としている。
【００２１】
上記の発明によれば、上記第１の貫通電極に流れる電流値が、上記第２の貫通電極に流れる電流値よりも高く、上記第１の貫通電極が、上記第２の貫通電極よりも、上記第１の貫通電極における貫通方向に垂直な方向の所定面で切断した断面積が大きく形成されている。
【００２２】
このように、電流を多く流す必要がある端子の貫通電極の断面積を大きくすることによって、貫通電極の抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子 間の抵抗ばらつきを押さえることが可能となる。
【００２３】
したがって、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る半導体装置を提供することができる。
【００２４】
また、前記複数の貫通電極は、半導体チップと電気的に接続されないスルー用貫通電極を含んでいる。
【００２５】
このように、貫通電極として、半導体チップに電気的に接続されないスルー用貫通電極が設けることにより、半導体装置に発生する熱をスルー用貫通電極を介して外部に逃すことができる。
【００２６】
また、本発明の半導体装置は、上記記載の半導体装置において、前記貫通電極のうち少なくとも１種類は、半導体チップと電気的に接続される接続用貫通電極であることを特徴としている。
【００２７】
上記の発明によれば、半導体チップに電気的に接続される接続用貫通電極について、電流を多く流す必要がある端子の貫通電極の断面積を大きくすることによって、半導体チップを効率的に作動させることができる。
【００２８】
また、本発明の半導体装置は、上記記載の半導体装置において、半導体チップのグランド端子又は電源端子に接続された貫通電極の断面積は、他の信号端子に接続された貫通電極の断面積よりも大きく形成されていることを特徴としている。
【００２９】
すなわち、半導体チップのグランド端子又は電源端子は、他の信号端子に比べて大きい電流が流れる。
【００３０】
この点、本発明では、半導体チップのグランド端子又は電源端子に接続された貫通電極の断面積は、他の信号端子に接続された貫通電極の断面積よりも大きく形成されている。
【００３１】
したがって、電流を多く流す必要がある半導体チップのグランド端子又は電源端子の貫通電極の断面積を大きくすることによって、貫通電極の抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子間の抵抗ばらつきを押さえることが可能となる。
【００３２】
また、本発明の積層型半導体装置は、上記記載の半導体装置が複数積層されていることを特徴としている。
【００３３】
上記の発明によれば、上記記載の半導体装置が複数積層されている。したがって、長距離接続が必要な貫通電極の面積を、距離に応じて大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することが可能となる。また、端子間の抵抗ばらつきを押さえることが可能となる。
【００３４】
また、貫通電極の一部を、半導体チップに電気的に接続されないスルー用貫通電極とすることによって、上層の半導体装置から下層の半導体装置まで貫通して電流を流すことができる。
【００３５】
また、本発明の積層型半導体装置は、上記の課題を解決するために、半導体チップの表裏間を貫通する複数の貫通電極を備え、上記複数の貫通電極は、第１および第２の貫通電極を含み、上記第１の貫通電極は、上記第２の貫通電極よりも、上記第１の貫通電極における貫通方向に垂直な方向の所定面で切断した断面積が大きく形成されてなる半導体装置 が複数積層されており、上下にｎ個（ｎは２以上の整数）連続して隣接する前記半導体装置間を接続するための貫通電極の断面積よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する前記半導体装置間を接続するための貫通電極の断面積の方が大きく形成されていることを特徴としている。
【００３６】
上記の発明によれば、接続する積層半導体装置の段数に応じて貫通電極の断面積の大きさが大きくなる。
【００３７】
このため、貫通電極の断面積を、接続距離に応じて大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することができる。
【００３８】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離の長さに伴って、貫通電極の断面積が大きく形成されていることを特徴としている。
【００３９】
上記の発明によれば、貫通電極の断面積は、複数の半導体装置の積層による接続距離の長さに伴って大きく形成されている。このため、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る積層型半導体装置を提供することができる。
【００４０】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離に比例して、貫通電極の断面積が大きく形成されていることを特徴としている。
【００４１】
上記の発明によれば、複数の半導体装置の積層による接続距離に比例して、貫通電極の断面積が大きく形成されているので、断面積の決定を容易に行うことができる。
【００４２】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図８に基づいて説明すれば、以下の通りである。
【００４３】
図１（ａ）は、本実施の形態の半導体装置１０を示す平面図である。上記半導体装置１０における半導体チップ１の周辺部分には、断面積の異なる貫通電極８が複数形成されている。この貫通電極８は、半導体チップ１の表裏を貫通するものである。
【００４４】
図１（ａ）（ｂ）に示すように、貫通電極８は、電源用貫通電極８ａ、グランド用貫通電極８ｂ及び信号用貫通電極８ｃの３種類に大別されるとともに、これら電源用貫通電極８ａ及びグランド用貫通電極８ｂの断面積と信号用貫通電極８ｃの断面積とは大きさが異なっている。すなわち、電源用貫通電極８ａ及びグランド用貫通電極８ｂは、信号用貫通電極８ｃに比べて大きい断面積を有している。
【００４５】
この理由は、電源用貫通電極８ａ及びグランド用貫通電極８ｂには、信号用貫通電極８ｃに比べて、大きな電流値が流れるので、この大きな電流値が流れる電源用貫通電極８ａ及びグランド用貫通電極８ｂの断面積の大きさを、これよりも小さな電流値が流れる信号用貫通電極８ｃの断面積の大きさよりも大きくしたものである。なお、上記の例では、電源用貫通電極８ａ及びグランド用貫通電極８ｂの断面積の大きさは同じ大きさとしているが、必ずしもこれに限らず、電源用貫通電極８ａ、グランド用貫通電極８ｂ、及び信号用貫通電極８ｃに対して、この貫通電極８に流れる電流の大きさに伴って、大きい断面積を有するようにすることが可能である。また、上記の例では、貫通電極８は矩形に形成されているが、必ずしもこれに限らず、円形その他の形状であってもよい。
【００４６】
このように、電流を多く流す必要がある端子の貫通電極８の面積を大きくすることによって、貫通電極８の抵抗値を下げ、発熱・遅延等を低減することが可能である。
【００４７】
上記の半導体装置１０では、図２に示すように、上記半導体チップ１に形成された図示しない素子領域から配線パターンが延びており、この配線パターンは電極パッド７にて貫通電極８に接続されている。すなわち、半導体チップ１内には、図示しないが、素子領域から延びる無数の微細な配線が配線パターンとして走っている。上記の電極パッド７は、上記の配線パターンの中で外部との電気的なやり取りを行うために、配線パターンの先端に設けられかつ半導体チップ１の周辺に配置されている比較的大きな電極端子をいう。なお、従来は、この電極パッド７からワイヤーボンドが行われていた。
【００４８】
上記の貫通電極８はインターポーザ基板３０の裏面に設けられた外部取り出し電極３１に電気的に接続されるようになっている。すなわち、インターポーザ基板３０の裏面には、外部取り出し電極３１が複数形成されており、これら外部取り出し電極３１は、インターポーザ基板３０の内部に形成された図示しないビアホールによって、表面に形成された複数の接続パッド３２に電気的に接続されている。これら接続パッド３２は、上記半導体装置１０の貫通電極８の平面位置と同じ領域に設けられており、これによって、接続パッド３２と電源用貫通電極８ａ及び信号用貫通電極８ｃ等の貫通電極８とをバンプ２５にて接続することにより、半導体装置１０の貫通電極８とインターポーザ基板３０の裏面に露出して形成された接続パッド３２とが電気的に接続される。この結果、半導体チップ１の素子領域が外部取り出し電極３１にまで電気的に接続されることになり、この外部取り出し電極３１を例えば他の図示しないプリント基板の電源等に接続することができる。
【００４９】
なお、上記の説明では、半導体装置１０の貫通電極８は、下側に設けられるインターポーザ基板３０にバンプ２５を介して接続されるものとなっているが、必ずしもこれに限らず、貫通電極８の表面に例えばワイヤを接続することも可能である。
【００５０】
また、上記インターポーザ基板３０は、本実施の形態では、半導体装置１０と図示しない回路基板との間に入る中継用の基板として使用している。半導体装置１０の電極パッド７のピッチは狭くて、回路基板やマザーボードの電極ピッチとは整合しないため、このインターポーザ基板３０にてピッチ変換することができる。また、インターポーザ基板３０は、このように半導体装置１０の電極パッド７を再配置することができるとともに、半導体装置１０と図示しない回路基板との間の応力緩和等にも役立つ。
【００５１】
ここで、半導体装置１０のチップサイズを最小にすることが、コストダウンのために重要であるため、通常、貫通電極８はできるだけ小さいことが望ましい。
【００５２】
本実施の形態では、信号用貫通電極８ｃの大きさを１０μｍ角としている。また、半導体装置１０の厚みを５０μｍと非常に薄くすることによって、小型、薄型化を達成している。なお、元の後述する半導体ウエハ１１の厚みは６００〜７００μｍ程度であるが、一般的には、それを３００〜４００μｍ程度の厚みに研磨していることが多い。最近のＣＳＰ(チップサイズパッケージ)等では１５０〜２００μｍに研磨しているものもある。
【００５３】
しかしながら、電源端子やグランド端子は電流が他の信号端子に比べて多く流れるために、配線抵抗はできるだけ小さいことが望ましい。その理由は、抵抗値が大きいと電圧降下や発熱、信号の遅延等が大きくなるためである。したがって、電源端子又はグランド端子に接続される電源用貫通電極８ａ又はグランド用貫通電極８ｂの断面積を、他の信号端子に接続される信号用貫通電極８ｃの２〜５倍程度に大きくすることが望ましい。
【００５４】
本実施の形態では、電源端子及びグランド端子の抵抗値を低減するために、電源端子及びグランド端子に接続された電源用貫通電極８ａ及びグランド用貫通電極８ｂの断面積のサイズを２０μｍ角と他の信号端子よりも大きくしている。
【００５５】
これにより、大電流が流れるこれら電源端子及びグランド端子の配線抵抗が低減され、発熱や信号の遅延を低減することが可能となった。
【００５６】
なお、上述の説明では、貫通電極８は、半導体チップ１に配されている電極パッド７に接続されたものとして説明しているが、必ずしもこれに限らない。すなわち、図３に示すように、例えば、貫通電極８のうち、半導体チップ１に配されている電極パッド７に接続されたものを接続用貫通電極１８とする一方、半導体チップ１の電極パッド７に接続されないスルー用貫通電極１９とすることができる。
【００５７】
このように、半導体装置１０において、スルー用貫通電極１９を設けることによって、このスルー用貫通電極１９を通して半導体装置１０で発生する熱をインターポーザ基板３０等の基板に逃がすことができるメリットがある。なお、スルー用貫通電極１９の他の用途については、後述する実施の形態２にて詳述する。
【００５８】
上記接続用貫通電極１８及びスルー用貫通電極１９を有する半導体装置１０の製造方法について、図４ないし図７に基づいて説明する。また、説明は主として貫通電極８の形成方法について行う。
【００５９】
まず、シリコン（Ｓｉ）からなる半導体ウエハ１１の電極パッド７付近の断面構造を図４（ａ）に示す。
【００６０】
この図４（ａ）に示すものは、シリコン（Ｓｉ）からなる半導体ウエハ１１の表面に、二酸化ケイ素（ＳｉＯ2)からなる熱酸化膜１２が形成され、その上に例えばアルミニウム（Ａｌ）を主とする金属からなる電極パッド７が形成され、さらに、これら熱酸化膜１２及び電極パッド７の表面を二酸化ケイ素（ＳｉＯ2)からなる酸化膜の絶縁膜１３にて保護したものである。ここで、上記表面の絶縁膜１３の厚みは、電極パッド７の上で例えば０．７μｍである。
【００６１】
上記の半導体ウエハ１１にフォトレジスト１４を塗布し、貫通電極８…を形成する位置を開口する。このときのフォトレジスト１４の開口サイズが、貫通電極８の大きさとなるため、流れる電流値が大きい端子や、長距離配線となる端子等、抵抗値を小さくする必要がある端子を形成する部分の開口を大きくしておく等、必要に応じた配慮が必要である。ここでは、貫通電極８の形成方法の一例を説明するため、図では同じ大きさで記載している。
【００６２】
次に、図４（ｂ）に示すように、フォトレジスト１４をマスクとし、ドライエッチングにより表面の絶縁膜１３、電極パッド７、及び熱酸化膜１２を除去し、半導体ウエハ１１のシリコン（Ｓｉ）を露出させる。
【００６３】
次に、図４（ｃ）に示すように、フォトレジスト１４を除去する。次いで、示すように、絶縁膜１３をマスクとしてドライエッチングにより半導体ウエハ１１のシリコン（Ｓｉ）を所定の深さまでエッチングする。本実施の形態では、例えば７０μｍの深さまでエッチングを行った。この時、マスクとして用いる絶縁膜１３も同時にエッチングが進行する。
【００６４】
ここで、今回、我々が用いたドライエッチング装置は、二酸化ケイ素（ＳｉＯ2）とシリコン（Ｓｉ）との選択比が１：１００程度であったため、電極パッド７上の絶縁膜１３の厚みを０．７μｍとしておくことによって、半導体ウエハ１１のシリコン（Ｓｉ）に７０μｍ深さのエッチングを行えば、電極パッド７が露出することになる。したがって、選択比によってマスクとして使用する絶縁膜１３の厚みを調整し、半導体ウエハ１１のシリコン（Ｓｉ）が所望の深さまでエッチングされたときに電極パッド７が露出するようにできる。
【００６５】
次に、図５（ａ）に示すように、穴の内壁、電極パッド７及び絶縁膜１３の表面に酸化膜１５を形成する。このように酸化膜１５を形成するのは、後工程で導体を穴内に形成する際に、シリコン（Ｓｉ）との絶縁性を確保するためである。本実施の形態では、深い穴の内壁に酸化膜１５を形成するために、化学気相成長(ＣＶＤ:Chemical Vapor Deposition）によってＴＥＯＳ（Tetra Etyl Ortho Silicate)酸化膜を形成した。今回は、内壁に例えば１μｍ程度の厚みが形成されるようにした。なお、このＴＥＯＳ酸化膜とは、二酸化ケイ素（ＳｉＯ2）の化学気相成長（ＣＶＤ）で用いられる液体ソースの一種であるＴＥＯＳを使ってシリコン（Ｓｉ）上に形成した酸化膜のことをいう。
【００６６】
次に、図５（ｂ）に示すように、ドライフィルムレジスト１６で、スルー用貫通電極形成部１９ａを覆った状態で、図５（ｃ）に示すように、酸化膜１５を反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching)によってドライエッチする。このとき、ドライエッチは異方性を有するため、穴の内壁はほとんどエッチングされることなく、表面の酸化膜１５のみがエッチングされ接続用貫通電極形成部１８ａの電極パッド７が露出する。
【００６７】
なお、上記ドライフィルムレジスト１６とは、液状のフォトレジストではなく、ポリエステルのカバーシートとポリエチレンのセパレータシートとの間にレジスト材料を挟み込んだ、フィルム状のフォトレジストをいう。セパレータシートを剥がし、被着体に貼り付け(ラミネート)し、露光する。そして、露光後にカバーシートを剥がし現像を行うものである。
【００６８】
また、反応性イオンエッチング（ＲＩＥ）とは、チャンバー(化学反応室)内のガスを電場や磁場でプラズマ化し、方向性を有する反応性イオン種を用いて行うエッチングである。化学反応と同時に進行するスパッタリング作用により、サイドエッチのない垂直断面形状が得やすいため微細パターンの加工に適している。
【００６９】
次に、図５（ｄ）に示すように、上記ウエハ全面に、後工程で電解メッキを行うためのシード層１７を形成する。本実施の形態では、シード層１７は、ＴｉＮ／Ｃｕの二層をスパッタにて形成した。なお、シード層１７とは、上記の例では、電解メッキを行うためのＴｉＮ／Ｃｕからなる給電メタルのことをいう。給電メタルに電気を流し、メッキを成長させていく。
【００７０】
次いで、図６（ａ）に示すように、穴内を埋めるように電解銅メッキ２０を実施した。
【００７１】
次に、図６（ｂ）に示すように、ウエハ表面の電解銅メッキ２０及びシード層１７であるＴｉＮ／ＣｕをＣＭＰにより除去した。
【００７２】
次に、図６（ｃ）に示すように、半導体ウエハ１１の裏面のシリコン（Ｓｉ）を研削し、所望の厚みに薄化した。本実施の形態では、ウエハ全体の厚みが５０μｍとなるように研削した。研削により接続用貫通電極１８及びスルー用貫通電極１９となる電解銅メッキ２０が露出する。半導体ウエハ１１の裏面を研削後、必要に応じて、薬液やプラズマによりシリコン（Ｓｉ）をエッチングし、研削ダメージを取り除くことも可能である。
【００７３】
また、半導体ウエハ１１の裏面研削時、半導体ウエハ１１の破損を防止するためにウエハ表面側に石英ガラス等の補強板を接着剤で貼り付け、全ての工程が終わった後に取り外す等も可能である。
【００７４】
次に、ウエハ裏面に突起電極を形成するプロセスを説明する。
【００７５】
図７（ａ）に示すように、ウエハ裏面全面に酸化膜１５をＣＶＤにより形成する。次に、フォトレジスト２１を塗布後、図７（ｂ）に示すように、接続用貫通電極形成部１８ａ及びスルー用貫通電極形成部１９ａを開口する。次いで、上記フォトレジスト２１をマスクにし、半導体ウエハ１１の裏面の酸化膜１５をドライエッチングにより除去し、接続用貫通電極１８及びスルー用貫通電極１９の電解銅メッキ２０を露出させる。その後、フォトレジスト２１は除去する。次に、図７（ｃ）に示すように、メッキバンプ形成用のシードメタル２２として、ＴｉＷ／Ｃｕをウエハ裏面にスパッタにより形成する。次に、図７（ｄ）に示すように、メッキバンプ形成領域を露出した状態でフォトレジスト層２３を形成し、電解金メッキ２４を行う。次に、図７（ｅ）に示すように、フォトレジスト層２３を除去し、シードメタル２２を、上記電解金メッキ２４をマスクとしてエッチング除去することによって、上記電解金メッキ２４がバンプ２５として機能する接続用貫通電極１８及びスルー用貫通電極１９が形成された半導体装置１０が得られる。
【００７６】
上記シードメタル２２のエッチングは、まず、銅（Ｃｕ）のエッチングを例えばヤマト屋商会の商品名「アルカエッチ液」や塩酸と塩化第二鉄の混液等を用いて行い、続いてＴｉＷのエッチングを過酸化水素水や過酸化水素水とアンモニア水及びＥＤＴＡの混液等を用いてエッチングすることができる。
【００７７】
なお、接続用貫通電極１８及びスルー用貫通電極１９の形成方法やバンプ２５の形成方法はこれ以外にも様々な手法が提案されており、本実施の形態の手法に限るものではない。例えば、図８に示すように、裏面のバンプ２５としてメッキバンプではなく、ワイヤーバンプ２５ａを形成したものとすることができる。このワイヤーバンプ２５ａは、前記図７（ｂ）に示す工程の後、電解銅メッキ１７上に形成したものである。
【００７８】
また、本実施の形態の半導体装置１０では、貫通電極８の形成方法について、上述した方法に限らず、例えば前記日本国特許公報「特許第３１８６９４１号公報（特許文献２）、日本国公開特許公報「特開平１０−２２３８３３号公報（特許文献１）」又はＵＳ特許第６，１８４，０６０号明細書（特許文献３）に記載された手法も適用できる。
【００７９】
上記特許第３１８６９４１号公報に記載されたものは、シリコン（Ｓｉ）基板の裏面側から貫通電極のための開口を形成するものであるが、この場合には、シリコン（Ｓｉ）基板裏面に形成したフォトレジストの開口サイズを変えることによって、異なる断面積を持った貫通電極８を得ることが可能である。
【００８０】
また、特開平１０−２２３８３３号公報に記載されたものであれば、二酸化ケイ素（ＳｉＯ2）からなるマスクパターンの開口サイズを変えることによって、異なる断面積を持った貫通電極８を形成することが可能である。
【００８１】
さらに、ＵＳ特許第６，１８４，０６０号の明細書に記載されたものであれば、アルミニウム（Ａｌ）マスクの開口サイズを変えることによって、異なるサイズの貫通電極８を形成することが可能である。
【００８２】
このように、本実施の形態の半導体装置１０では、複数の貫通電極８…は、断面積が相互に異なるものを有しているので、電流を多く流す必要がある端子の貫通電極８の断面積を大きくすることによって、貫通電極８の抵抗値を下げ、発熱・遅延等を低減することが可能である。
【００８３】
したがって、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る半導体装置１０を提供することができる。
【００８４】
また、本実施の形態の半導体装置１０では、半導体チップ１の電極パッド７を介して素子領域に電気的に接続される接続用貫通電極１８について、電流を多く流す必要がある端子の貫通電極８の断面積を大きくすることによって、半導体チップ１を効率的に作動させることができる。
【００８５】
また、本実施の形態の半導体装置は、貫通電極８のうち少なくとも１種類は、半導体チップ１の電極パッド７を介して素子領域に電気的に接続されないスルー用貫通電極１９であるので、貫通電極８として、半導体チップ１に電気的に接続されないスルー用貫通電極１９が設けられることになる。
【００８６】
したがって、半導体装置１０に発生する熱をスルー用貫通電極１９を介して外部に逃すことができる。
【００８７】
また、本実施の形態の半導体装置１０では、貫通電極８の断面積は、該貫通電極８に流れる電流値の大きさに伴って大きく形成されているので、電流を多く流す必要がある端子の貫通電極８の断面積を大きくすることによって、貫通電極８の抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子間の抵抗ばらつきを押さえることが可能となる。
【００８８】
ところで、半導体チップ１のグランド端子又は電源端子は、他の信号端子に比べて大きい電流が流れる。
【００８９】
この点、本実施の形態では、半導体チップ１のグランド端子又は電源端子に接続された電源用貫通電極８ａの断面積は、他の信号端子に接続された信号用貫通電極８ｃの断面積よりも大きく形成されている。
【００９０】
したがって、電流を多く流す必要がある半導体チップ１のグランド端子又は電源端子の電源用貫通電極８ａの断面積を大きくすることによって、電源用貫通電極８ａの抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子間の抵抗ばらつきを押さえることが可能となる。
【００９１】
〔実施の形態２〕
本発明の他の実施の形態について図９に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００９２】
本実施の形態では、前記実施の形態１の半導体装置１０が複数個としての２個積層された積層型半導体装置について説明する。
【００９３】
本実施の形態の積層型半導体装置４０は、図９に示すように、インターポーザ基板３０上に、半導体装置１０ａ及び半導体装置１０ｂの２つの半導体装置１０が順に積層されている。この種の積層型半導体装置４０として、例えば、半導体装置１０ａとしてロジックメモリ、半導体装置１０ｂとしてフラッシュメモリとして使用されるものがある。
【００９４】
上記構成の積層型半導体装置４０では、各半導体装置１０ａ・１０ｂの外側域に貫通電極８…がそれぞれ設けられている。なお、上記図３においては、半導体装置１０ａ・１０ｂ及びインターポーザ基板３０の周辺部の構造のみを示している。
【００９５】
これら複数の貫通電極８…のうち、半導体装置１０ａ・１０ｂにおける最外側域の同じ平面位置には、例えば信号用貫通電極８ｃ・８ｃがそれぞれ共通して設けられている。また、下側の半導体装置１０ａにおける上記信号用貫通電極８ｃよりも内側には、電源用貫通電極８ａが形成されている。さらに、上記電源用貫通電極８ａの内側には、半導体装置１０ａ・１０ｂにおける同じ平面位置に、例えば電源用貫通電極８ａ・８ａがそれぞれ共通して設けられている。また、そのさらに内側には、半導体装置１０ａ・１０ｂにおける同じ平面位置に、例えば信号用貫通電極８ｃ・８ｃがそれぞれ共通して設けられている。
【００９６】
ここで、上記積層型半導体装置４０の構成では、上側の半導体装置１０ｂにおいては、外側から順に設けられている信号用貫通電極８ｃ、電源用貫通電極８ａ及び信号用貫通電極８ｃには、アルミニウム（Ａｌ）を主とする金属からなる電極パッド７が配されている。また、同図において下側の半導体装置１０ａに形成された左から２番目の電源用貫通電極８ａ、左から４番目の信号用貫通電極８ｃにもアルミニウム（Ａｌ）を主とする金属からなる電極パッド７が配されている。
【００９７】
これに対して、下側の半導体装置１０ａにおける左から１番目の信号用貫通電極８ｃ、及び左から３番目の電源用貫通電極８ａには電極パッド７が配設されておらず、単に、上層の貫通電極８をインターポーザ基板３０に連結接続するためにのみ設けられている。本実施の形態では、上層の貫通電極８をインターポーザ基板３０に連結接続するためにのみ設けられている貫通電極８をスルー用貫通電極１８と呼ぶ。すなわち、スルー用貫通電極１８とは、半導体装置１０を貫通する貫通電極８の一種であって、半導体チップ１とは電極パッド７を介した電気的な接続がなされておらず、半導体装置１０をスルーするだけの電極である。
【００９８】
これに対して、上側の半導体装置１０ｂにおける、信号用貫通電極８ｃ、電源用貫通電極８ａ及び信号用貫通電極８ｃ、並びに下側の半導体装置１０ａにおける左側から２番目の電源用貫通電極８ａ及び左から４番目の信号用貫通電極８ｃには、アルミニウム（Ａｌ）を主とする金属からなる電極パッド７が配されており、この電極パッド７を介して半導体チップ１にそれぞれ接続されているので、接続用貫通電極１９と呼ぶ。
【００９９】
上記の積層型半導体装置４０では、上側の半導体装置１０ｂの電極パッド７が接続された信号用貫通電極８ｃは、この信号用貫通電極８ｃを経由して下側の半導体装置１０ａ及びインターポーザ基板３０の外部取り出し電極３１に接続されている。
【０１００】
また、上側の半導体装置１０ｂの電極パッド７が接続された電源用貫通電極８ａは、下側の半導体装置１０ａに形成されたスルー用貫通電極１９に電気的に接続され、さらにインターポーザ基板３０に接続されている。さらに外部取り出し電極３１に接続されている。
【０１０１】
また、上側の半導体装置１０ｂの電極パッド７が接続された一番右の信号用貫通電極８ｃは、下側の半導体装置１０ａに形成された接続用貫通電極１８に電気的に接続され、さらにインターポーザ基板３０に接続され、さらに、外部取り出し電極３１に接続されている。このように、上側の半導体装置１０ｂと下側の半導体装置１０ａとの電極が同一の信号である場合に、このような形態をとることができる。
【０１０２】
また、下側の半導体装置１０ａの電極パッド７が接続された左から２番目の貫通電極８である電源用貫通電極８ａは、インターポーザ基板３０に接続され、さらに、外部取り出し電極３１に接続されている。隣接する半導体チップ１や半導体装置１０ａとインターポーザ基板３０等の基板と接続する場合には、このような形態となる。図示しないが、上側の半導体装置１０ｂに形成された貫通電極８を、下側の半導体装置１０ａのみに接続する場合も同様の形態である。
【０１０３】
ここで、積層型半導体装置４０における各半導体装置１０ａ・１０ｂのサイズを最小にすることが、コストダウンのために重要であるため、通常、電源用貫通電極８ａ及びスルー用貫通電極１９はできるだけ小さいことが望ましい。
【０１０４】
本実施の形態では、電源用貫通電極８ａ及びスルー用貫通電極１９の大きさを１０μｍ角とした。また、各半導体装置１０ａ・１０ｂの厚みを５０μｍと非常に薄くすることで、小型、薄型化を達成している
しかしながら、電源端子やグランド端子は電流が他の信号端子に比べて多く流れるために、配線抵抗はできるだけ小さいことが望ましい。その理由は、抵抗値が大きいと電圧降下や発熱、信号の遅延などが大きくなるためである。したがって、電源端子及びグランド端子に接続される貫通電極８の断面積を、他の信号端子に接続される貫通電極８の３〜５倍程度に大きくすることが望ましい。
【０１０５】
本実施の形態では、電源端子及びグランド端子の抵抗値を低減するために、電源端子及びグランド端子に接続された貫通電極８及び、これらの端子をスルーするためにスルー用貫通電極１９のサイズを２０μｍ角と他の信号端子よりも大きくした。
【０１０６】
これにより、大電流が流れるこれら電源端子及びグランド端子の配線抵抗が低減され、発熱や信号の遅延を低減することが可能となった。
【０１０７】
上記の各貫通電極８…についての具体的な用途としては、例えば、以下に示すものである。まず、同図において最も右側の信号用貫通電極８ｃ・８ｃは、アドレッシングバス／データバスの電極である。また、同図において右側から２番目の電源用貫通電極８ａ・８ａは、フラッシュ用高電圧の電極、同図において右側から３番目の電源用貫通電極８ａは、ロジック用の電極、同図において最も左側の信号用貫通電極８ｃ・８ｃは、チップセレクト電極である。
【０１０８】
このように、本実施の形態の積層型半導体装置４０では、実施の形態１で述べた、半導体装置１０…が複数である２層積層されている。
【０１０９】
したがって、長距離接続が必要な貫通電極８の面積を、距離に応じて大きくすることができ、これによって、貫通電極８の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することが可能となる。また、端子間の抵抗ばらつきを押さえることが可能となる。
【０１１０】
また、貫通電極８の一部を、半導体チップ１に接続されないスルー用貫通電極１９とすることによって、上層の半導体装置１０ｂから下層の半導体装置１０ａまで貫通して電流を流すことができる。
【０１１１】
〔実施の形態３〕
本発明の他の実施の形態について図１０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１１２】
本実施の形態では、前記実施の形態１の半導体装置１０が複数個としての５個積層された積層型半導体装置について説明する。
【０１１３】
本実施の形態の積層型半導体装置５０は、図１０に示すように、インターポーザ基板３０上に、第１半導体装置１０ａ、第２半導体装置１０ｂ、第３半導体装置１０ｃ、第４半導体装置１０ｄ、及び第５半導体装置１０ｅの５段の半導体装置１０が順に積層されている。
【０１１４】
同図に示すように、最下段の第１半導体装置１０ａからインターポーザ基板３０の外部取り出し電極３１までの配線距離に比べて、最上段の第５半導体装置１０ｅからインターポーザ基板３０の外部取り出し電極３１までの接続距離は長くなっていることが分かる。
【０１１５】
前記実施の形態２で述べた積層型半導体装置４０では、上下に隣接する半導体装置１０・１０を貫通電極８・８により接続する場合は、配線距離が全て同じであり問題はないが、本実施の形態の積層型半導体装置５０のように、例えば、第５半導体装置１０ｅの電極パッド７をインターポーザ基板３０の外部取り出し電極３１に接続する場合や、第５半導体装置１０ｅを第１半導体装置１０ａの貫通電極８に接続する場合には配線距離が長くなり、配線抵抗が大きくなり、遅延や発熱を生じる問題がある。したがって、その場合には、できるだけ、配線抵抗は小さく、ばらつきのないことが望ましい。
【０１１６】
そこで、本実施の形態では、隣接する半導体装置１０…間を接続する貫通電極８と少なくとも１つの半導体装置１０をスルーして接続する貫通電極８との配線抵抗値のばらつきをなくすために、貫通電極８の断面積の大きさを調整している。すなわち、複数の半導体装置１０…の積層による接続距離の長さに伴って、貫通電極８の断面積が大きく形成されている。
【０１１７】
一般化すると、上下にｎ個（ｎは２以上の整数）連続して隣接する半導体装置１０…間を接続するための貫通電極８の断面積よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する半導体装置１０…間を接続するための貫通電極８の断面積の方が大きく形成されている。
【０１１８】
具体的には、本実施の形態では、同じ厚みの半導体装置１０…を積層した場合、隣接する２段の半導体装置１０・１０を接続するときには、１つの半導体装置１０の場合に比べて貫通電極８の断面積を２倍とし、隣接する３段の半導体装置１０・１０・１０を接続するときには、１つの半導体装置１０の場合に比べて貫通電極８の断面積を３倍とし、隣接する４段の半導体装置１０・１０・１０・１０を接続するときには、１つの半導体装置１０の場合に比べて貫通電極８の断面積を４倍とし、隣接する５段の半導体装置１０・１０・１０・１０・１０を接続するときには、１つの半導体装置１０の場合に比べて貫通電極８の断面積を５倍としている。
【０１１９】
これを図１０について具体的に説明すると、各半導体装置１０…の厚みを５０μｍとするとともに、第１半導体装置１０ａのみをインターポーザ基板３０に接続するときは、その貫通電極８の断面積は、１００μｍ2となっている（図１０において最右の貫通電極８）。
【０１２０】
そして、隣接する２段の第２半導体装置１０ｂ及び第３半導体装置１０ｃを接続するときには、その貫通電極８の断面積をそれぞれ２００μｍ2としている（図１０において右から２番目の貫通電極８）。また、隣接する３段の第３半導体装置１０ｃ、第４半導体装置１０ｄ、及び第５半導体装置１０ｅを接続するときには、その貫通電極８の断面積をそれぞれ３００μｍ2としている（図１０において右から３番目の貫通電極８）。
【０１２１】
さらに、隣接する４段の第１半導体装置１０ａ、第２半導体装置１０ｂ、第３半導体装置１０ｃ、及び第４半導体装置１０ｄを接続するときには、その貫通電極８の断面積をそれぞれ４００μｍ2としている（図１０において右から４番目の貫通電極８）。
【０１２２】
また、隣接する５段の第１半導体装置１０ａないし第５半導体装置１０ｅを接続するときには、その貫通電極８の断面積をそれぞれ５００μｍ2としている（図１０において右から５番目の貫通電極８）。
【０１２３】
したがって、本実施の形態では、複数の半導体装置１０…の積層による接続距離に比例して、貫通電極８…の断面積が大きく形成されている。これにより、貫通電極８…の配線抵抗値を揃えることができる。
【０１２４】
また、様々な厚みの半導体装置１０を積層した場合も、貫通電極８の配線距離に比例して、断面積を大きくすれば、各端子間の抵抗ばらつきを低減することが可能となり、長距離配線の抵抗値を低減することが可能となる。
【０１２５】
さらに、電源端子及びグランド端子等を大きく形成することによって、発熱や遅延等を低減することが可能となる。
【０１２６】
このように、本実施の形態の積層型半導体装置５０では、上下にｎ個（ｎは２以上の整数）連続して隣接する半導体装置１０間を接続するための貫通電極８の断面積よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する前半導体装置１０を接続するための貫通電極８の断面積の方が大きく形成されている。
【０１２７】
このため、貫通電極８の断面積を、接続距離に応じて大きくすることができ、これによって、貫通電極８の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減すること
また、本実施の形態の積層型半導体装置５０では、貫通電極８の断面積は、複数の半導体装置１０…の積層による接続距離の長さに伴って大きく形成されている。このため、貫通電極８の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る積層型半導体装置５０を提供することができる。
【０１２８】
また、本実施の形態の積層型半導体装置５０では、複数の半導体装置１０の積層による接続距離に比例して、貫通電極８の断面積が大きく形成されているので、断面積の決定を容易に行うことができる。
【０１２９】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的手段に含まれる。
【０１３０】
【発明の効果】
本発明の半導体装置は、以上のように、半導体チップの表裏間を貫通する複数の貫通電極を備え、上記複数の貫通電極は、第１ないし第３の貫通電極を含み、上記第１の貫通電極に流れる電流値が、上記第２の貫通電極に流れる電流値よりも高く、上記第１の貫通電極は、上記第２の貫通電極よりも、上記第１の貫通電極における貫通方向に垂直な方向の所定面で切断した断面積が大きく形成されており、上記第３の貫通電極は、半導体チップと電気的に接続されないスルー用貫通電極であることを特徴としている。
【０１３１】
それゆえ、貫通電極の抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子間の抵抗ばらつきを押さえることが可能となる。
【０１３２】
この結果、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る半導体装置を提供することができるという効果を奏する。
【０１３３】
また、前記複数の貫通電極は、半導体チップと電気的に接続されないスルー用貫通電極を含んでいる。
【０１３４】
それゆえ、半導体装置に発生する熱をスルー用貫通電極を介して外部に逃すことができるという効果を奏する。
【０１３５】
また、本発明の半導体装置は、上記記載の半導体装置において、前記複数の貫通電極が、半導体チップと電気的に接続される接続用貫通電極を含むように構成されている。
【０１３６】
それゆえ、半導体チップに電気的に接続される接続用貫通電極について、電流を多く流す必要がある端子の貫通電極の断面積を大きくすることによって、半導体チップを効率的に作動させることができる。
【０１３７】
また、本発明の半導体装置は、半導体チップのグランド端子又は電源端子に接続された貫通電極の断面積は、他の信号端子に接続された貫通電極の断面積よりも大きく形成されている。
【０１３８】
このように、電流を多く流す必要がある半導体チップのグランド端子又は電源端子の貫通電極の断面積を大きくすることによって、貫通電極の抵抗値を下げ、発熱・遅延等を低減でき、また、端子間の抵抗ばらつきを押さえることができるという効果を奏する。
【０１３９】
また、本発明の積層型半導体装置は、上記記載の半導体装置が複数積層されている。
【０１４０】
これにより、長距離接続が必要な貫通電極の面積を、距離に応じて大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することができ、端子間の抵抗ばらつきを押さえることができるという効果を奏することができる。
【０１４１】
また、貫通電極の一部を、半導体チップに電気的に接続されないスルー用貫通電極とすることによって、上層の半導体装置から下層の半導体装置まで貫通して電流を流すことができる。
【０１４２】
また、本発明の積層型半導体装置は、以上のように、上記第１の貫通電極が、上記第２の貫通電極よりも、上記第１の貫通電極における貫通方向に垂直な方向の所定面で切断した断面積が大きく形成されてなる半導体装置が複数積層されており、上下にｎ個（ｎは２以上の整数）連続して隣接する前記半導体装置間を接続するための貫通電極の断面積よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する前記半導体装置間を接続するための貫通電極の断面積の方が大きく形成されている。
【０１４３】
このように、接続する積層半導体装置の段数に応じて貫通電極の断面積の大きさが大きくすることにより、貫通電極の断面積を、接続距離に応じて大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することができるという効果を奏する。
【０１４４】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離の長さに伴って、貫通電極の断面積が大きく形成されている。
【０１４５】
このように、貫通電極の断面積は、複数の半導体装置の積層による接続距離の長さに伴って大きく形成することにより、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る積層型半導体装置を提供することができるという効果を奏する。
【０１４６】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離に比例して、貫通電極の断面積が大きく形成されている。
【０１４７】
このように、複数の半導体装置の積層による接続距離に比例して、貫通電極の断面積が大きく形成することにより、断面積の決定を容易に行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】 （ａ）は本発明における半導体装置の実施の一形態を示す平面図、（ｂ）は上記半導体装置を示すＡ−Ａ線断面図である。
【図２】 インターポーザ基板上に搭載した半導体装置を示す断面図である。
【図３】 接続用貫通電極の他に、スルー用貫通電極を備えた半導体装置を示す断面図である。
【図４】 （ａ）〜（ｄ）は、半導体装置の貫通電極の製造工程を示す断面図である。
【図５】 （ａ）〜（ｄ）は、半導体装置の貫通電極における図４の続きの製造工程を示す断面図である。
【図６】 （ａ）〜（ｃ）は、半導体装置の貫通電極における図５の続きの製造工程を示す断面図である。
【図７】 （ａ）〜（ｅ）は、半導体装置の貫通電極における図６の続きの製造工程を示す断面図である。
【図８】 貫通電極にワイヤーバンプを形成した半導体装置を示す断面図である。
【図９】 本発明における積層型半導体装置の実施の形態を示す断面図である。
【図１０】 本発明における積層型半導体装置の他の実施の形態を示す断面図である。
【図１１】 従来の半導体装置を示す断面図である。
【図１２】 （ａ）（ｂ）は、従来の他の半導体装置を示す断面図である。
【図１３】 従来の積層型半導体装置を示す断面図である。
【符号の説明】
１ 半導体チップ
７ 電極パッド
８ 貫通電極
８ａ 電源用貫通電極（貫通電極）
８ｂ グランド用貫通電極（貫通電極）
８ｃ 信号用貫通電極（貫通電極）
１０ 半導体装置
１１ 半導体ウエハ
１８ 接続用貫通電極
１９ スルー用貫通電極
２５ バンプ
２５ａ ワイヤーバンプ
３０ インターポーザ基板
３１ 外部取り出し電極
３２ 接続パッド
４０ 積層型半導体装置
５０ 積層型半導体装置

Claims (7)

  1. 半導体チップの表裏間を貫通する複数の貫通電極を備え、
    上記複数の貫通電極は、第１ないし第３の貫通電極を含み、
    上記第１の貫通電極に流れる電流値が、上記第２の貫通電極に流れる電流値よりも高く、上記第１の貫通電極が、上記第２の貫通電極よりも、上記第１の貫通電極における貫通方向に垂直な方向の所定面で切断した断面積が大きく形成されており、
    上記第３の貫通電極が、半導体チップと電気的に接続されないスルー用貫通電極であることを特徴とする半導体装置。
  2. 前記貫通電極のうち少なくとも１種類は、半導体チップと電気的に接続される接続用貫通電極であることを特徴とする請求項１記載の半導体装置。
  3. 半導体チップのグランド端子又は電源端子に接続された貫通電極の断面積は、他の信号端子に接続された貫通電極の断面積よりも大きく形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 請求項１ないし３のいずれか１項に記載の半導体装置が複数積層されていることを特徴とする積層型半導体装置。
  5. 半導体チップの表裏間を貫通する複数の貫通電極を備え、
    上記複数の貫通電極は、第１および第２の貫通電極を含み、
    上記第１の貫通電極は、上記第２の貫通電極よりも、上記第１の貫通電極における貫通方向に垂直な方向の所定面で切断した断面積が大きく形成されてなる半導体装置が複数積層されており、
    上下にｎ個（ｎは２以上の整数）連続して隣接する前記半導体装置間を接続するための貫通電極の断面積よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する前記半導体装置間を接続するための貫通電極の断面積の方が大きく形成されていることを特徴とする積層型半導体装置。
  6. 複数の半導体装置の積層による接続距離の長さに伴って、貫通電極の断面積が大きく形成されていることを特徴とする請求項４に記載の積層型半導体装置。
  7. 複数の半導体装置の積層による接続距離に比例して、貫通電極の断面積が大きく形成されていることを特徴とする請求項６に記載の積層型半導体装置。
JP2002313526A 2002-10-28 2002-10-28 半導体装置及び積層型半導体装置 Expired - Fee Related JP3908146B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002313526A JP3908146B2 (ja) 2002-10-28 2002-10-28 半導体装置及び積層型半導体装置
US10/670,244 US7115972B2 (en) 2002-10-28 2003-09-26 Semiconductor device and chip-stack semiconductor device
US11/455,722 US7276780B2 (en) 2002-10-28 2006-06-20 Semiconductor device and chip-stack semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002313526A JP3908146B2 (ja) 2002-10-28 2002-10-28 半導体装置及び積層型半導体装置

Publications (2)

Publication Number Publication Date
JP2004152810A JP2004152810A (ja) 2004-05-27
JP3908146B2 true JP3908146B2 (ja) 2007-04-25

Family

ID=32105351

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002313526A Expired - Fee Related JP3908146B2 (ja) 2002-10-28 2002-10-28 半導体装置及び積層型半導体装置

Country Status (2)

Country Link
US (2) US7115972B2 (ja)
JP (1) JP3908146B2 (ja)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3908148B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
JP4072677B2 (ja) * 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US20080217767A1 (en) * 2004-03-25 2008-09-11 Masamoto Tago Stacked-Chip Semiconductor Device
JP4800585B2 (ja) * 2004-03-30 2011-10-26 ルネサスエレクトロニクス株式会社 貫通電極の製造方法、シリコンスペーサーの製造方法
JP2005340647A (ja) * 2004-05-28 2005-12-08 Nec Compound Semiconductor Devices Ltd インターポーザ基板、半導体パッケージ及び半導体装置並びにそれらの製造方法
US20050277286A1 (en) * 2004-06-14 2005-12-15 Daewoong Suh Metallic glass microtool
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4383274B2 (ja) * 2004-06-30 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置および半導体ウエハの製造方法
FR2874127B1 (fr) * 2004-08-03 2006-12-08 United Monolithic Semiconduct Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
KR100591128B1 (ko) * 2004-09-15 2006-06-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US7217995B2 (en) * 2004-11-12 2007-05-15 Macronix International Co., Ltd. Apparatus for stacking electrical components using insulated and interconnecting via
JP4795677B2 (ja) 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4094614B2 (ja) 2005-02-10 2008-06-04 エルピーダメモリ株式会社 半導体記憶装置及びその負荷試験方法
JP4494249B2 (ja) * 2005-02-16 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7393770B2 (en) 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7946331B2 (en) 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
DE102005035393B4 (de) * 2005-07-28 2007-05-24 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelementes mit mehreren Chips sowie ein solches Bauelement
US7429529B2 (en) 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7517798B2 (en) 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
US7633167B2 (en) * 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7723759B2 (en) * 2005-10-24 2010-05-25 Intel Corporation Stacked wafer or die packaging with enhanced thermal and device performance
JP2007157844A (ja) * 2005-12-01 2007-06-21 Sharp Corp 半導体装置、および半導体装置の製造方法
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
JP4708176B2 (ja) 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
US8114771B2 (en) * 2006-01-13 2012-02-14 Stats Chippac Ltd. Semiconductor wafer scale package system
US8411450B2 (en) * 2006-01-25 2013-04-02 Nec Corporation Electronic device package, module, and electronic device
TW200737506A (en) * 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
US7514289B2 (en) * 2006-03-20 2009-04-07 Sun Microsystems, Inc. Methods and structures for facilitating proximity communication
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
JP5258567B2 (ja) * 2006-08-11 2013-08-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP4800898B2 (ja) * 2006-10-27 2011-10-26 日本電信電話株式会社 配線基板、電子回路装置およびその製造方法
JP5010247B2 (ja) * 2006-11-20 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
KR100923562B1 (ko) 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
KR100906065B1 (ko) * 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
JP2009070966A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置とその製造方法
US7701065B2 (en) * 2007-10-26 2010-04-20 Infineon Technologies Ag Device including a semiconductor chip having a plurality of electrodes
KR101494591B1 (ko) 2007-10-30 2015-02-23 삼성전자주식회사 칩 적층 패키지
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
JP2009239256A (ja) * 2008-03-03 2009-10-15 Panasonic Corp 半導体装置及びその製造方法
JP5424675B2 (ja) * 2008-03-18 2014-02-26 キヤノン株式会社 半導体装置の製造方法及び半導体装置
US7863721B2 (en) * 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US8350379B2 (en) * 2008-09-09 2013-01-08 Lsi Corporation Package with power and ground through via
KR100990943B1 (ko) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 반도체 패키지
JP2010114390A (ja) 2008-11-10 2010-05-20 Panasonic Corp 半導体装置および半導体装置の製造方法
US7982298B1 (en) * 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
JP5160396B2 (ja) * 2008-12-18 2013-03-13 株式会社日立製作所 半導体装置
JP2010161102A (ja) 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
KR20100099573A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 반도체 장치 및 그 제조방법
JP5579402B2 (ja) * 2009-04-13 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びに電子装置
JP5563785B2 (ja) * 2009-05-14 2014-07-30 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP2010287859A (ja) * 2009-06-15 2010-12-24 Elpida Memory Inc 貫通電極を有する半導体チップ及びそれを用いた半導体装置
JP2011082450A (ja) 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
JP2011187662A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体パッケージ、基板、電子部品、及び半導体パッケージの実装方法
EP2548226A4 (en) * 2010-03-18 2013-11-20 Mosaid Technologies Inc MULTICHIP PACKAGE WITH ADJUSTED MATRIZE STACKING AND MANUFACTURING METHOD THEREFOR
KR101712628B1 (ko) * 2010-05-03 2017-03-06 삼성전자 주식회사 가변 콘택을 포함한 반도체 소자
KR101683814B1 (ko) * 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
KR101190683B1 (ko) 2010-10-29 2012-10-12 에스케이하이닉스 주식회사 반도체 장치, 그의 신호 지연 방법, 적층 반도체 메모리 장치 및 그의 신호 생성 방법
KR101255912B1 (ko) 2010-12-31 2013-04-17 삼성전기주식회사 멀티 칩 패키지
US20120292777A1 (en) * 2011-05-18 2012-11-22 Lotz Jonathan P Backside Power Delivery Using Die Stacking
JP5598420B2 (ja) * 2011-05-24 2014-10-01 株式会社デンソー 電子デバイスの製造方法
JP2013131738A (ja) 2011-11-24 2013-07-04 Elpida Memory Inc 半導体装置
JP2012134526A (ja) * 2012-02-22 2012-07-12 Renesas Electronics Corp 半導体装置
JP2013183120A (ja) * 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
JP6034095B2 (ja) * 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
US10283854B2 (en) 2012-10-08 2019-05-07 Taoglas Group Holdings Limited Low-cost ultra wideband LTE antenna
JP2013033999A (ja) * 2012-10-24 2013-02-14 Hitachi Ltd 半導体装置
JP6064705B2 (ja) * 2013-03-18 2017-01-25 富士通株式会社 半導体装置の製造方法および半導体実装基板
JP2014212215A (ja) * 2013-04-18 2014-11-13 富士通株式会社 配線基板ユニットの製造方法、挿入用台座の製造方法、配線基板ユニット、および挿入用台座
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
JP6295863B2 (ja) * 2014-07-16 2018-03-20 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
US9559086B2 (en) * 2015-05-29 2017-01-31 Micron Technology, Inc. Semiconductor device with modified current distribution
US9755310B2 (en) 2015-11-20 2017-09-05 Taoglas Limited Ten-frequency band antenna
JP6805633B2 (ja) * 2016-08-24 2020-12-23 富士通株式会社 電子デバイスおよびその製造方法
US10741537B2 (en) * 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
JP6779825B2 (ja) * 2017-03-30 2020-11-04 キヤノン株式会社 半導体装置および機器
US10229864B1 (en) * 2017-09-14 2019-03-12 Northrop Grumman Systems Corporation Cryogenic integrated circuit having a heat sink coupled to separate ground planes through differently sized thermal vias
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
US11004763B2 (en) 2018-12-20 2021-05-11 Northrop Grumman Systems Corporation Superconducting device with multiple thermal sinks
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11522118B2 (en) 2020-01-09 2022-12-06 Northrop Grumman Systems Corporation Superconductor structure with normal metal connection to a resistor and method of making the same
DE102020116340B4 (de) * 2020-02-27 2025-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gestapelter bildsensorvorrichtung und deren herstellungsverfahren
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US12183684B2 (en) 2021-10-26 2024-12-31 Applied Materials, Inc. Semiconductor device packaging methods

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6453440A (en) * 1987-08-25 1989-03-01 Hitachi Ltd Three-dimensional semiconductor integrated circuit device
US5165166A (en) * 1987-09-29 1992-11-24 Microelectronics And Computer Technology Corporation Method of making a customizable circuitry
JP2500157Y2 (ja) 1987-09-29 1996-06-05 三菱自動車工業株式会社 駆動力制御装置
AU610249B2 (en) * 1987-09-29 1991-05-16 Microelectronics And Computer Technology Corporation Customizable circuitry
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
JPH06181389A (ja) * 1992-12-11 1994-06-28 Nec Corp 多層印刷配線板
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
JPH088355A (ja) * 1994-06-21 1996-01-12 Fujitsu Ltd 半導体装置
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
WO1998019337A1 (en) * 1996-10-29 1998-05-07 Trusi Technologies, Llc Integrated circuits and methods for their fabrication
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
JP3495917B2 (ja) * 1998-07-15 2004-02-09 日本特殊陶業株式会社 多層配線基板
JP2001044357A (ja) * 1999-07-26 2001-02-16 Seiko Epson Corp 半導体装置およびその製造方法
JP3726579B2 (ja) * 1999-08-20 2005-12-14 セイコーエプソン株式会社 半導体装置およびその製造方法
DE19954895C2 (de) * 1999-11-15 2002-02-14 Infineon Technologies Ag Anordnung zur elektrischen Verbindung zwischen Chips in einer dreidimensional ausgeführten Schaltung
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
JP2001250912A (ja) * 2000-03-07 2001-09-14 Seiko Epson Corp 半導体装置およびその製造方法ならびに電子機器
JP3599325B2 (ja) * 2001-02-09 2004-12-08 株式会社フジクラ 基板の貫通電極形成方法および貫通電極を有する基板
KR20030050845A (ko) 2001-12-19 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP3908147B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置及びその製造方法
JP3908148B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置

Also Published As

Publication number Publication date
US20040080040A1 (en) 2004-04-29
JP2004152810A (ja) 2004-05-27
US7115972B2 (en) 2006-10-03
US20060231928A1 (en) 2006-10-19
US7276780B2 (en) 2007-10-02

Similar Documents

Publication Publication Date Title
JP3908146B2 (ja) 半導体装置及び積層型半導体装置
JP3908148B2 (ja) 積層型半導体装置
JP4865197B2 (ja) 半導体装置およびその製造方法
JP3908147B2 (ja) 積層型半導体装置及びその製造方法
US5481133A (en) Three-dimensional multichip package
TWI801531B (zh) 半導體結構與其形成方法
US8053898B2 (en) Connection for off-chip electrostatic discharge protection
JP5091221B2 (ja) 半導体装置
TW202038420A (zh) 晶片封裝結構及其製造方法
JP5222459B2 (ja) 半導体チップの製造方法、マルチチップパッケージ
CN111052371A (zh) 具有横向偏移堆叠的半导体裸片的半导体装置
JP2008109046A (ja) 半導体パッケージおよび積層型半導体パッケージ
TW201943039A (zh) 半導體封裝及其製造方法
US20090321950A1 (en) Stacked semiconductor package with localized cavities for wire bonding
JP2006237594A (ja) 半導体装置及びその製造方法
KR102725780B1 (ko) 반도체 패키지
US20090325342A1 (en) Method of fabricating stacked semiconductor package with localized cavities for wire bonding
JP5358089B2 (ja) 半導体装置
JP3529050B2 (ja) 半導体装置の製造方法
JP5171726B2 (ja) 半導体装置
JP2011228484A (ja) 半導体装置及びその製造方法
CN106067447B (zh) 半导体封装件及其制造方法
TWI409933B (zh) 晶片堆疊封裝結構及其製法
TWI243459B (en) Semiconductor device and method of manufacturing thereof
JP2006041218A (ja) 半導体装置の製造方法、半導体装置、及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050615

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061017

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061218

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20061218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070117

R150 Certificate of patent or registration of utility model

Ref document number: 3908146

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120126

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120126

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130126

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140126

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees