JP2011076678A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 不揮発性半導体記憶装置、特にＮＡＮＤ型フラッシュメモリにおいて、“１”書き込みの際のビット線コンタクト部における接合リークを低減して、チップの低消費電力化を実現する。
【解決手段】 ワード線の書き込み電圧を段階的に上昇させながらメモリセルトランジスタにデータが書き込まれる書き込み動作の際に、ワード線の書き込み電圧の大きさに対応して2種類以上の値の書込み禁止電圧が書き込み対象のメモリセルトランジスタに接続されたビット線に対して印加され、ビット線に印加された2種類以上の書込み禁止電圧に対応して2種類以上の値の選択ゲート線電圧が前記選択ゲートトランジスタの選択ゲート電極線に印加される。これにより、ビット線コンタクト部の逆バイアスが小さくなるため、ビット線コンタクト部のリーク電流が低減され、低消費電力が実現される。
【選択図】 図７

Description

本発明は、不揮発性半導体記憶装置のうち、特に、ＮＡＮＤ型フラッシュメモリのデータ書き込み方法に関するものである。

不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリは、大容量の記憶媒体として広く使用されている。ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたスタックゲート構造を有している。複数個のメモリセルトランジスタは、隣接するもの同士でソース若しくはドレインを共有する形で直列接続され、その両端に選択ゲートトランジスタが配置され、ＮＡＮＤストリングが構成される。

メモリセルトランジスタは、浮遊ゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的には、浮遊ゲートにチャネルから電子を注入した、しきい値電圧Ｖｔｈの高い状態を例えばデータ“０”、浮遊ゲートの電子をチャネルに放出させた、しきい値電圧Ｖｔｈの低い状態をデータ“１”として、２値データ記憶を行う。しきい値分布制御をより細分化することで、４値記憶等の多値記憶方式も行われている。

データ書き込みに際しては、あらかじめＮＡＮＤセルブロック内のメモリセルトランジスタに対して一括してデータを消去する。これは、選択されたＮＡＮＤセルブロックの全制御ゲート線（ワード線）の電圧をＶｓｓ（＝０Ｖ）とし、メモリセルアレイのｐ型ウェルには昇圧された正電圧Ｖｅｒａ（消去電圧）を与えて、浮遊ゲートの電子をチャネルに放出させることにより行われる。これにより、そのＮＡＮＤセルブロックのメモリセルトランジスタのデータは全て“１”状態（消去状態）になる。

データ書き込みは、上述した一括データ消去後に、ソース側から順に、選択された制御ゲート線に沿う複数のメモリセルトランジスタ（これを通常、１ページという）に対して一括して行われる。選択されたワード線に昇圧された正の書き込み電圧Ｖｐｇｍを与えると、“０”データの場合はチャネルから浮遊ゲートに電子が注入され（いわゆる“０”書き込み）、“１”データの場合は電子注入が禁止されて（いわゆる書き込み禁止もしくは“１”書き込み）、データ書き込みが行われる。

以上のような制御ゲート線に沿ったメモリセルトランジスタに対する一括データ書き込みに際して、データに応じてメモリセルトランジスタのチャネル電位を制御することが必要である。例えば、“０”書き込みの場合には、チャネル電位を低く保ち、制御ゲートに書き込み電圧が印加されたときに、チャネルと浮遊ゲートの間のゲート絶縁膜に大きな電界がかかるようにする。“１”書き込みの場合は、チャネル電位を昇圧させて浮遊ゲートへの電子注入を禁止する。

上述したデータ書き込みの際のチャネル電位制御の方式には種々あるが、“１”データ書き込みの場合にチャネルをフローティング状態として、制御ゲートからの容量結合によりチャネル電位を昇圧するセルフブースト方式が従来から知られている。すなわち、制御ゲート線に書き込み電圧を印加する前に、データ“０”および“１”に応じて、ビット線にデータ“０”のときにはＶｓｓ（＝０Ｖ）、データ“１”のときにはＶｄｄ（電源電圧、例えば３Ｖ）を与える方法である。このとき、ソース線側選択ゲートトランジスタはいずれの場合もオフになっている。以下、“１”書き込みのときにビット線に与えられる電圧を書込み禁止電圧という。

“０”データの場合、ビット線側選択ゲートトランジスタはオンであり、ＮＡＮＤストリングのチャネルには、Ｖｓｓが転送される。このとき、チャネル電位はＶｓｓに保たれるので、チャネルと浮遊ゲートとの間には大きな電界が印加され、チャネルから浮遊ゲートへ電子が注入される。

“１”データの場合は、まず、ＮＡＮＤストリングのチャネルが、選択ゲートトランジスタのゲートに与えられる電圧（例えばＶｄｄ＋α）から選択ゲートトランジスタのしきい値（Ｖｓｔｈ）分低下した電位（Ｖｄｄ＋α−Ｖｓｔｈ）までプリチャージされる。プリチャージされると、選択ゲートトランジスタがオフになるので、チャネルはフローティングになる。このとき、チャネル電位は、選択された制御ゲートに印加された書き込み電圧Ｖｐｇｍと、非選択の制御ゲートに印加された中間電圧Ｖｐａｓｓによる容量結合で上昇する。チャネルと浮遊ゲートとの間の電界は小さいので、チャネルから浮遊ゲートへ電子は注入されない。

特開２００２−２６０３９０号公報（第１３頁、図４）

しかしながら、前述の特許文献１に記載されているセルフブースト方式においては、“１”書き込みの際にビット線コンタクトとｐ型ウェルとの間の接合に逆バイアスが印加され、接合リーク電流が発生する。ＮＡＮＤ型フラッシュメモリの高集積化・大容量化の傾向にかんがみると、上記のリーク電流を抑制して低消費電力化を図る必要がある。そこで、本発明は、ビット線コンタクト部の接合リークを低減して、低消費電力を実現することを目的としている。

上記目的を達成するために、本発明は、半導体基板と、前記半導体基板上に第1の方向に沿って形成され、それぞれが素子分離領域によって離間された複数の素子領域と、前記複数の素子領域上に形成され、拡散層領域とゲート絶縁膜と電荷蓄積層と制御ゲート電極とを有する複数のメモリセルトランジスタと、前記複数の素子領域上に形成され、拡散層領域とゲート絶縁膜とゲート電極とを有する選択ゲートトランジスタと、前記素子領域上に直列に配置された前記複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの少なくとも一端に配置された選択ゲートトランジスタと、を備えたＮＡＮＤストリングと、前記選択ゲートトランジスタの前記メモリセルトランジスタと反対側の拡散層に接続され、前記第1の方向に沿って形成された複数のビット線と、前記第1の方向と直交する第2の方向に沿って前記複数のメモリセルトランジスタの隣接する制御ゲート電極をそれぞれ接続するワード線と、前記ワード線と平行に配置された、前記選択ゲートトランジスタの隣接するゲート電極をそれぞれ接続する選択ゲート線と、を備え、前記ワード線の書き込み電圧を段階的に上昇させながら前記メモリセルトランジスタにデータが書き込まれる書き込み動作の際に、前記ワード線の書き込み電圧の大きさに対応して2種類以上の値の書込み禁止電圧が書き込み対象のメモリセルトランジスタに接続されたビット線に対して印加され、前記ビット線に印加された2種類以上の書込み禁止電圧に対応して2種類以上の値の選択ゲート線電圧が前記選択ゲートトランジスタの選択ゲート電極線に印加されることを特徴としている。

“１”書き込みの際にビット線コンタクト部に印加される書込み禁止電圧（逆バイアス）が小さくなるため、ビット線コンタクト部のリーク電流が低減され、低消費電力が実現される。

本発明の実施例に係るＮＡＮＤ型フラッシュメモリのブロック構成である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリのメモリセルの等価回路である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの平面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＡ−Ａ´に沿って切断し、矢印方向に眺めた断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＢ−Ｂ´に沿って切断し、矢印方向に眺めた断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの“１”書き込み時のチャネル電位を説明する図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの“１”書き込み時のビット線電位および書き込みワード線電位を示す図である。 本発明の実施例の変形例に係るＮＡＮＤ型フラッシュメモリの“１”書き込み時のビット線電位および書き込みワード線電位を示す図である。

以下、本発明の実施形態について図面を参照しながら説明する。

図１は、本発明の実施例に係る不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）のブロック構成を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０１、センスアンプ兼データラッチ１０２、カラムデコーダ１０３、ロウデコーダ１０４、アドレスバッファ１０５、データ入出力バッファ１０６、基板電位制御回路１０７、Ｖｐｇｍ発生回路１０８、Ｖｐａｓｓ発生回路１０９、Ｖｒｅａｄ発生回路１１０、制御信号発生回路１１１によって構成されている。

メモリセルアレイ１０１は前述のように、不揮発性のメモリセルを直列接続したＮＡＮＤストリングを配列して構成される。

センスアンプ兼データラッチ（ビット線制御回路）１０２は、メモリセルアレイ１０１のビット線データをセンスし、あるいは書き込みデータを保持するために設けられている。この回路は、データ書き込み後の検証読出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御を行い、例えばＣＭＯＳフリップフロップを主体として構成されている。

また、センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。

ロウデコーダ１０４は、メモリセルアレイ１０１に対して、メモリセルの選択を行うため、具体的には制御ゲート及び選択ゲートを制御するために設けられている。

書き込み電圧（Ｖｐｇｍ）発生回路１０８は、メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖｐｇｍを発生するために設けられている。このＶｐｇｍ発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するための書き込み用中間電圧（Ｖｐａｓｓ）発生回路１０９、及びデータ読み出し時（検証読み出し時を含む）に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生するための読み出し用中間電圧（Ｖｒｅａｄ）発生回路１１０が設けられている。

書き込み用中間電圧Ｖｐａｓｓおよび読み出し用中間電圧Ｖｒｅａｄは、書き込み電圧Ｖｐｇｍよりは低いが、電源電圧Ｖｃｃより昇圧された電圧である。制御回路１１１は、書き込み動作、消去動作、読み出し動作、書き込み検証動作、過書き込み検証動作、データラッチ単位分のデータ消去動作、書き込み動作の初期電圧やステップアップ分の電圧パルスを可変設定するための再書き込み動作等を制御する。

図2は、メモリセルアレイ１０１の等価回路である。メモリセルトランジスタ（ＭＴ）が列方向に直列に複数個接続され、その両端に選択トランジスタ（Ｓ１、Ｓ２）が接続されたＮＡＮＤストリングが構成されている。行方向に配置された複数のＮＡＮＤストリング間で、メモリセルトランジスタＭ０〜Ｍ３１がワード線（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）によって共通接続されている。メモリセルトランジスタＭ０〜Ｍ３１と同様、行方向に配置された複数のＮＡＮＤストリング間で、選択トランジスタ（Ｓ１、Ｓ２）がドレイン側選択ゲートワード線ＳＧＤおよびソース側選択ゲートワード線ＳＧＳによって共通接続されている。それぞれのＮＡＮＤストリングの一方の端はビット線（ＢＬ１、ＢＬ２）に接続され、他方の端はソース線に接続されている。

図３は、メモリセルアレイ１０１を構成するＮＡＮＤストリングの平面図である。

図３に示すように、半導体基板３１の主面に複数の素子領域ＡＡ０〜ＡＡ２が設けられている。これらの素子領域ＡＡ０〜ＡＡ２は、それぞれ所定方向、すなわち図３の上下方向に沿って帯状に形成され、互いに離間して配置されている。

これらの素子領域ＡＡ０〜ＡＡ２は、素子分離領域３２によって絶縁分離されている。この素子領域ＡＡ０〜ＡＡ２には、メモリセルトランジスタＭＴのソース／ドレインとなる拡散領域３４が複数個、メモリセルトランジスタＭＴのワード線ＷＬによって互いに離間して形成されている。そして、隣接する拡散領域３４を共有することにより複数のメモリセルトランジスタＭＴが直列に接続され、ＮＡＮＤストリングを形成している。

素子領域ＡＡ０〜ＡＡ２および素子分離領域３２上には、複数のメモリセルトランジスタＭＴのワード線ＷＬが、上記所定方向と直交する方向、すなわち図3の横方向に沿って配置され、選択ゲートトランジスタＳ１／Ｓ２の選択ゲート線ＳＧＳ／ＳＧＤがワード線ＷＬと並行して配置されている。

そして、各素子領域ＡＡ０〜ＡＡ２と交差するワード線ＷＬ下には、メモリセルトランジスタＭＴのチャネルがそれぞれ形成され、また各素子領域ＡＡ０〜ＡＡ２と交差する選択ゲート線ＳＧＳ／ＳＧＤの下には、選択トランジスタＳ１／Ｓ２のチャネルがそれぞれ形成されている。選択トランジスタＳ１／Ｓ２の拡散領域ＳまたはＤは、ビット線コンタクトおよびソース線コンタクトにそれぞれ接続されている。

図４は、図３中のＡ−Ａ´線に沿った断面図である。

図４に示すように、各メモリセルは、半導体基板３１中に形成された（ｐ型ウェル（図示せず））上に設けられたトンネル絶縁膜Ｔox、トンネル絶縁膜Ｔox上に設けられた浮遊ゲートＦＧ、浮遊ゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤ、ゲート間絶縁膜ＩＰＤ上に設けられた制御ゲートＣＧ（４１）、および制御ゲートＣＧ（４１）上に設けられたシリサイド層４１Ｓを備えた積層構造である。それぞれのメモリセルは、浮遊ゲートＦＧに電荷を蓄積することによりしきい値が変化するメモリセルトランジスタＭＴを構成している。各浮遊ゲートＦＧは、それぞれのメモリセルトランジスタＭＴについて電気的に分離している。制御ゲートＣＧは、ワード線ＷＬ０〜ＷＬ３１に接続され、ワード線方向のメモリセルトランジスタにおいて、電気的に共通接続されている。

また、各メモリセルトランジスタＭＴは、上記積層構造の側壁上に沿って設けられたスペーサ２４、および上記積層構造を挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。

選択ゲートトランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇ、シリサイド層４２Ｓを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇ中が分離され、その上下層が電気的に接続するように設けられている。シリサイド層４２Ｓは、ゲート電極Ｇ上に設けられている。

また、選択ゲートトランジスタＳ１、Ｓ２は、ゲート電極Ｇの側壁上に沿って設けられたスペーサ２４、およびゲート電極Ｇを挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。

選択ゲートトランジスタＳ１、Ｓ２は、ビット線ＢＬ方向に沿ったＮＡＮＤストリングを選択してビット線ＢＬに接続するため、選択ゲートトランジスタＳ１、Ｓ２のゲート電極Ｇはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

選択ゲートトランジスタＳ２のソースＳは、層間絶縁膜１７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介してソース線に接続されている。

層間絶縁膜３７−１、３７−２中にビット線ＢＬ２が設けられている。ビット線ＢＬ２は、層間絶縁膜３７−１中のビット線コンタクトＢＣ１〜ＢＣ３を介して選択ゲートトランジスタＳ１のドレインＤと電気的に接続されている。

図５は、図３中のＢ−Ｂ´線に沿った断面図である。

図５に示すように、素子分離絶縁膜３３により区画された素子領域において、ワード線ＷＬ２とビット線ＢＬ０〜ＢＬ２との交差位置にメモリセルトランジスタＭＴ０〜ＭＴ２が配置されている。

なお、ＮＡＮＤストリングには、選択ゲート線ＳＧＳおよびＳＧＤはそれぞれ少なくとも１つ以上あればよい。ＮＡＮＤストリング内のメモリセルトランジスタＭＴの数は、この実施例の場合に限られない。たとえば、ＮＡＮＤストリング内のメモリセルの数は複数であれば良く、２^ｎ個（ｎは正の整数）またはそれらに１個から４個程度のダミーセルを追加した数であることがアドレスデコードをする上で望ましい。

次に、図６を用いて、本発明の実施例に係る不揮発性半導体記憶装置の“１”書き込み動作時のチャネル電位Ｖｃｈについて説明する。

最終的なチャネル電位Ｖｃｈは、ビット線からチャネルへの初期転送電位Ｖｉｎｉｔと、非選択ワード線の電位Ｖｐａｓｓからの容量結合によってブーストされた電位Ｖｂｓｔとの和になる。

Ｖｃｈ＝Ｖｉｎｉｔ＋Ｖｂｓｔ
まず、Ｖｉｎｉｔを求める。ビット線電位をＶｂｌとして、ビット線側選択ゲートトランジスタＳ１のゲート電位Ｖｓｇｄを
Ｖｓｇｄ＝Ｖｂｌ＋０．５Ｖ
とする。ここでは、ＳＧＤのしきい値Ｖｓｔｈが０．５Ｖより大きい場合を考えると、ＶｓｄｇとＶｉｎｉｔとの差がＶｓｔｈに等しくなるまでビット線電位Ｖｂｌはチャネルに転送される。その後にビット線側選択ゲートトランジスタＳ１はオフになるので（チャネルはフローティング）、
Ｖｉｎｉｔ＝Ｖｓｇｄ−Ｖｓｔｈ
となる。

次に、Ｖｂｓｔを求める。チャネルの容量をＣｃｈ、セルの容量をＣｃｅｌｌとすれば、容量結合によってブーストされた電位Ｖｂｓｔは、
Ｖｂｓｔ＝Ｖｐａｓｓ×Ｃｃｅｌｌ／（Ｃｃｅｌｌ＋Ｃｃｈ）
となる。

簡単のために、Ｃｃｈ≒Ｃｃｅｌｌとすると、結局、
Ｖｃｈ＝Ｖｉｎｉｔ＋Ｖｐａｓｓ×０．５ （式（１））
となる。

図７は、本発明の実施例１に係る不揮発性記憶装置（ＮＡＮＤフラッシュメモリ）の“１”書き込み動作時のワード線印加電圧、ビット線印加電圧、およびチャネル電位を示す。選択されたワード線には、例えばＶｐｇｍ＝１６Ｖから、１Ｖ刻みで書き込み電圧Ｖｐｇｍが増加されるステップアップ書き込みが行われる。選択されていないワード線には、Ｖｐａｓｓ＝１０Ｖの一定の電圧が印加される。ビット線には書込み禁止電圧Ｖｂｌ＝１．０Ｖ、ビット線側選択ゲートトランジスタＳ１のゲートにはＶｓｇｄ＝１．５Ｖが印加される。従来のＶｂｌは、Ｖｄｄ（３Ｖ）程度なので、Ｖｂｌを従来よりも減少させることにより、ビット線コンタクトＢＣと半導体基板（ｐ型ウェル）３１との間に印加される逆バイアスは小さくなる。これにより、ビット線コンタクトＢＣ部分での接合リーク電流も減少し、チップ全体の消費電力が低減する。

なお、Ｖｂｌ＝１Ｖ、Ｖｓｇｄ＝１．５Ｖと設定することにより、Ｖｃｈが下がり、チャネルから浮遊ゲートへの電子注入による誤書き込みが懸念される。しかし、Ｖｓｔｈ＝１Ｖ、Ｖｐａｓｓ＝１０Ｖとすれば、式（１）より、Ｖｃｈ＝５．５Ｖとなる。

チャネルと制御ゲートの電位差は１０．５Ｖ（Ｖｐｇｍ＝１６Ｖのとき）〜１３．５Ｖ（Ｖｐｇｍ＝１９Ｖのとき）なので、書き込み開始時の電位差１６Ｖよりも小さく、誤書き込みは起こらない。

Ｖｐｇｍをステップアップさせる段階で、ＶｂｌおよびＶｓｇｄのステップアップも行う。ここでは、Ｖｐｇｍ＝２０Ｖのときに、書込み禁止電圧Ｖｂｌ＝３Ｖ、Ｖｓｇｄ＝３．５Ｖとする。このＶｂｌは、従来のＶｂｌと同程度なので、ビット線コンタクト部分での接合リーク電流は、従来と変わらない。式（１）より、Ｖｃｈ＝７．５Ｖであり、チャネルと制御ゲートの電位差は、１２．５Ｖ（Ｖｐｇｍ＝２０Ｖのとき）〜１４．５Ｖ（Ｖｐｇｍ＝２２Ｖのとき）であるから、Ｖｐｇｍが１９Ｖまでの場合と同様に、誤書き込みは起こらない。

以上に説明したように、本発明の実施例に係る不揮発性半導体記憶装置によれば、Ｖｐｇｍが低い範囲で“１”書き込みの際の書込み禁止電圧Ｖｂｌを減少させることにより、ビット線コンタクトＢＣ部分での接合に印加される逆バイアスが減少し、接合リーク電流も減少する。したがって、チップ全体の消費電力を低減させることができる。

なお、本実施例では、書込み禁止電圧Ｖｂｌを2段階にステップアップさせたが、3段階以上にステップアップさせても良い。

また、ビット線コンタクト部分での接合リーク電流を低減させるためには、Ｖｂｌは小さい値の方が望ましい。しかし、ＶｂｌがＶｓｇｄ−Ｖｓｔｈより小さい場合には、選択ゲートトランジスタＳ１がオフにならず、チャネル部分がフローティングにならないので、その値がＶｂｌの下限となる。

（実施例の変形例）
次に、本発明の実施例の変形例に係る不揮発性半導体記憶装置について、図８を用いて説明する。

変形例に係る不揮発性半導体記憶装置は、実施例と構造等は同一であるが、ベリファイ電圧および“０”書き込みセルのビット線電位を変えて、メモリセルトランジスタの“０”書き込み後のしきい値ベリファイを２回行うことが前述の実施例と異なっている。図８（ｂ）に示すように、Ｖｂｌ＝Ｖｂｌ１＝０Ｖとした１回目の“０”書き込みでは、ベリファイ電圧はＶｅｒｉｆｙ２とされる。この１回目の書き込みの際に、“１”書き込みのメモリセルに対しては図８（ａ）に示すように、Ｖｐｇｍ＝１６Ｖ〜１９Ｖのときは、ビット線とビット線側選択トランジスタのゲートにそれぞれ書込み禁止電圧Ｖｂｌ＝２Ｖ、Ｖｓｇｄ＝２．５Ｖの電圧を印加する。このとき、式（１）より、Ｖｃｈ＝６．５Ｖとなり、チャネルと制御ゲートの電位差は９．５Ｖ（Ｖｐｇｍ＝１６Ｖのとき）〜１２．５Ｖ（Ｖｐｇｍ＝１９Ｖのとき）となる。

Ｖｐｇｍ＝２０Ｖ〜２２Ｖのときは、“１”書き込みのメモリセルに対しては、ビット線とビット線側選択トランジスタのゲートにそれぞれ書込み禁止電圧Ｖｂｌ＝３Ｖ、Ｖｓｇｄ＝３．５Ｖの電圧を印加する。式（１）より、Ｖｃｈ＝７．５Ｖであり、チャネルと制御ゲートの電位差は、１２．５Ｖ（Ｖｐｇｍ＝２０Ｖのとき）〜１４．５Ｖ（Ｖｐｇｍ＝２２Ｖのとき）となる。

続いて、１回目の書き込み後にしきい値がＶｅｒｉｆｙ２以上、Ｖｅｒｉｆｙ１以下のメモリセルトランジスタに対しては、ベリファイ電圧をＶｅｒｆｉｙ１、Ｖｂｌ＝Ｖｂｌ２＝０．５Ｖとした２回目の“０”書き込みを行う。この際、Ｖｂｌ２をチャネルに転送可能となるように、Ｖｓｄｇ＝２．０Ｖに設定される。このような条件の“０”書き込みは、チャネル電位が上がり、チャネルと浮遊ゲート間の電界が緩和されるため、メモリセルトランジスタのしきい値を微調整して、その分布幅を狭くするのに適している。この場合も、“１”書き込みのメモリセルに対しては、前述のように、図８（ａ）に示されたビット線電圧（書込み禁止電圧）Ｖｂｌのステップアップを行う。

以上に説明したように、本発明の実施例の変形例に係る不揮発性半導体記憶装置によれば、Ｖｐｇｍが低い範囲で“１”書き込みの際の書込み禁止電圧Ｖｂｌを減少させることにより、ビット線コンタクト部分での接合に印加される逆バイアスが減少し、接合リーク電流も減少する。したがって、チップ全体の消費電力を低減することができる。

なお、本実施例の変形例では、書込み禁止電圧Ｖｂｌを2段階にステップアップさせたが、3段階以上にステップアップさせても良い。

また、上記では浮遊ゲート電極を有するメモリセルトランジスタについて説明したが、ＭＯＮＯＳ型のメモリセルトランジスタを有するＮＡＮＤフラッシュメモリについても、本発明は有効である。

２４ スペーサ
３１ 半導体基板
３２ 素子分離領域
３３ 素子分離絶縁膜
３４ 拡散領域（ソースまたはドレイン）
３７ 層間絶縁膜
４１（ＣＧ） 制御ゲート
４２ 上部ゲート電極
４１Ｓ、４２Ｓ シリサイド層
ＢＬ０、ＢＬ１、ＢＬ２ ビット線
ＷＬ０〜ＷＬ３１ ワード線
ＳＧＳ、ＳＧＤ 選択ゲート線
ＭＴ メモリセルトランジスタ
Ｓ１、Ｓ２ 選択ゲートトランジスタ
Ｔｏｘ メモリセルトランジスタのトンネル絶縁膜
Ｇｏｘ 選択ゲートトランジスタのゲート絶縁膜
ＦＧ 浮遊ゲート
ＩＰＤ ゲート間絶縁膜
ＢＣ ビット線コンタクト
ＳＣ ソース線コンタクト
Ｓ ソース
Ｄ ドレイン
Ｇ 選択ゲートトランジスタのゲート電極
Ｖｂｌ、Ｖｂｌ１、Ｖｂｌ２ ビット線電圧
Ｖｓｇｄ ビット線側選択ゲートトランジスタのゲート電極の電位
Ｖｓｔｈ ビット線側選択ゲートトランジスタのしきい値電圧
Ｖｃｈ チャネル電位
Ｖｐｇｍ 書き込み電圧
Ｖｐａｓｓ 書き込み用中間電圧
Ｖｓｓ ソース線電位
Ｖｄｄ 電源電圧
Ｃｃｈ チャネル容量
Ｃｃｅｌｌ セル容量
１０１ メモリセルアレイ
１０２ ビット線制御回路
１０３ カラムデコーダ
１０４ ロウデコーダ
１０５ アドレスバッファ
１０６ データ入出力バッファ
１０７ 基板電位制御回路
１０８ Ｖｐｇｍ発生回路
１０９ Ｖｐａｓｓ発生回路
１１０ Ｖｒｅａｄ発生回路
１１１ 制御信号発生回路

Claims (5)

1. 半導体基板と、
   前記半導体基板上に第1の方向に沿って形成され、それぞれが素子分離領域によって離間された複数の素子領域と、
   拡散層領域とゲート絶縁膜と電荷蓄積層と制御ゲート電極とを有し、前記複数の素子領域上に直列に配置されて形成された複数のメモリセルトランジスタと、
   拡散層領域とゲート絶縁膜とゲート電極とを有し、前記複数の素子領域上に前記複数のメモリセルトランジスタの少なくとも一端に配置されて形成された選択ゲートトランジスタと、
   前記選択ゲートトランジスタの前記メモリセルトランジスタと反対側の拡散層に接続され、前記第1の方向に沿って形成された複数のビット線と、
   前記第1の方向と直交する第2の方向に沿って前記複数のメモリセルトランジスタの隣接する制御ゲート電極をそれぞれ接続するワード線と、
   前記ワード線と平行に配置された、前記選択ゲートトランジスタの隣接するゲート電極をそれぞれ接続する選択ゲート線と、
   を備え、
   前記ワード線の書き込み電圧を段階的に上昇させながら前記メモリセルトランジスタにデータが書き込まれる書き込み動作の際に、前記ワード線の書き込み電圧の大きさに対応して2種類以上の値の書込み禁止電圧が書き込み対象のメモリセルトランジスタに接続されたビット線に対して印加され、前記ビット線に印加された2種類以上の書込み禁止電圧に対応して2種類以上の値の選択ゲート線電圧が前記選択ゲートトランジスタの選択ゲート電極線に印加されることを特徴とした不揮発性半導体記憶装置。
2. 前記2種類以上の書込み禁止電圧は、前記ワード線の書き込み電圧が高電圧へステップアップされるに従って、より高電圧に設定されることを特徴とした請求項1に記載の不揮発性半導体記憶装置。
3. 前記2種類以上の選択ゲート線電圧は、前記ワード線の書き込み電圧が高電圧へステップアップされるに従って、より高電圧に設定されることを特徴とした請求項1に記載の不揮発性半導体記憶装置。
4. 前記選択ゲート線電圧から前記書込み禁止電圧を引いた値が、前記選択ゲートトランジスタのしきい値より小さいことを特徴とする請求項１から３までのいずれか１項に記載の不揮発性半導体記憶装置。
5. 前記書き込み動作が第1のベリファイ電圧に対する第1のベリファイ動作および第2のベリファイ電圧に対する第2のベリファイ動作を含み、第1および第2のベリファイ電圧に対してそれぞれ二種類の書込み禁止電圧が前記ビット線に対して印加されることを特徴とする請求項１から４までのいずれか１項に記載の不揮発性半導体記憶装置。

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