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KR100885785B1 - 플래시 메모리 소자의 프로그램 방법 - Google Patents

플래시 메모리 소자의 프로그램 방법 Download PDF

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Publication number
KR100885785B1
KR100885785B1 KR1020070091529A KR20070091529A KR100885785B1 KR 100885785 B1 KR100885785 B1 KR 100885785B1 KR 1020070091529 A KR1020070091529 A KR 1020070091529A KR 20070091529 A KR20070091529 A KR 20070091529A KR 100885785 B1 KR100885785 B1 KR 100885785B1
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KR
South Korea
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voltage
line
program
string
drain select
Prior art date
Application number
KR1020070091529A
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English (en)
Inventor
이희열
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Priority to US11/965,345 priority patent/US20090067248A1/en
Priority to JP2008017006A priority patent/JP2009070537A/ja
Priority to CN2008100740903A priority patent/CN101388250B/zh
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Abstract

본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 스트링 내의 모든 메모리 셀들을 턴온시켜 모든 채널 영역이 전기적으로 연결된 상태에서 프로그램될 셀을 포함하는 제1 스트링과 연결된 제1 비트라인에는 접지 전압을 인가하고 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하여 제2 스트링 내의 모든 채널 영역을 균일하게 프리차지 시킨다. 이어서, 프로그램 동작을 실시하면 프로그램 금지 셀을 포함하는 제2 스트링 내의 모든 채널 영역에서 채널 부스팅이 발생한다. 그 결과, 채널 부스팅 포텐셜을 증가시켜 프로그램 금지 셀의 문턱전압이 변경되는 프로그램 디스터번스 현상이 발생되는 것을 방지할 수 있다.
플래시, 프로그램, 디스터번스, 채널 부스팅, 프로그램 금지 셀

Description

플래시 메모리 소자의 프로그램 방법{Programming method of a flash memory device}
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 프로그램 동작 시 프로그램 디스터번스(Program disturbance) 현상이 발생되는 것을 최소화하기 위한 플래시 메모리 소자의 프로그램 방법에 관한 것이다.
플래시 메모리 소자는 전원공급이 중단되어도 저장된 데이터가 지워지지 않는 대표적인 비휘발성 메모리 소자이다. 플래시 메모리 소자는 프로그램 동작과 소거 동작을 통해 데이터를 저장하거나 삭제한다. 이러한 플래시 메모리 소자는 메모리 셀 어레이의 형태에 따라 노아 타입과 낸드 타입으로 구분할 수 있다. 이 중에서 낸드 플래시 메모리 소자는 노아 플래시 메모리 소자에 비해 집적도를 높일 수 있는 장점이 있다. 이하, 낸드 플래시 메모리 소자의 메모리 셀 어레이와 프로그램 동작 방법에 대하여 설명하기로 한다.
도 1은 일반적은 낸드 플래시 메모리 소자의 셀 어레이 및 프로그램 동작 방 법을 설명하기 위한 회로도이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 셀 어레이는 다수의 메모리 셀 블록을 포함하며, 각각의 셀 블록은 다수의 셀 스트링(편의상 두개의 셀 스트링만 도시됨; ST1 및 ST2)을 포함한다. 셀 스트링들은 비트라인들(BL1 및 BL2)과 각각 연결된다. 보다 구체적으로 설명하면, 셀 스트링(ST1)은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(CA0 내지 CAn) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 여기서, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인은 해당 비트라인(BL1)과 연결되며, 소오스 셀렉트 트랜지스터(SST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 한편, 각각의 셀 스트링(ST1 및 ST2)에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들(CA0 내지 CAn, CB0 내지 CBn)의 게이트가 서로 연결되어 각각의 워드라인들(WL0 내지 WLn)이 된다. 각각의 워드라인(예를 들어, WLk)을 공유하는 메모리 셀들(CAk 및 CBk)은 페이지(PG) 단위로 구분된다.
낸드 플래시 메모리 소자의 프로그램 동작은 페이지 단위로 이루어진다. 프로그램 동작 시 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 전압(예를 들어, 전원전압; Vcc)이 인가되고, 소오스 셀렉트 라인(SSL)에는 접지 전압이 인가된다. 그리고, 선택된 워드라인(예를 들어, WLk)에는 프로그램 전압이 인가되고 나머지 워드라인들에는 패스 전압이 인가된다. 상기의 조건에서 선택된 워드라인(WLk)을 공유 하는 메모리 셀들의 프로그램 동작이 이루어진다. 프로그램 동작에 의해 메모리 셀의 문턱전압은 상승하게 되고, 변화된 메모리 셀의 문턱전압에 따라 저장된 데이터의 로직값을 구분한다.
한편, 선택된 워드라인(WLk)을 공유하는 메모리 셀들(CAk 및 CBk)이 모두 프로그램될 수도 있으나, 저장되는 데이터에 따라 그렇지 않은 경우도 존재한다. 스트링 내에 프로그램될 셀과 프로그램되지 말아야 할 셀(소거 상태 또는 이전 상태를 유지해야 하는 셀) 중 어느 셀이 포함되었느냐에 따라 해당 스트링에 연결된 비트라인으로 다른 전압이 인가된다. 이하, 프로그램되지 말아야 할 셀을 '프로그램 금지 셀'(program inhibited cell)이라 하기로 한다.
구체적으로 설명하면, 프로그램될 셀(예를 들어, CAk)을 포함하는 스트링(ST1)과 연결된 비트라인(BL1)에는 접지 전압이 인가되며, 접지 전압에 의해 스트링(ST1) 내의 채널 영역의 전위가 접지 전압의 레벨로 낮아진다. 그 결과, 워드라인(WLk)과 채널 영역 사이에는 높은 전압차가 유지되고, F-N 터널링에 의해 채널 영역으로부터 전자가 메모리 셀(CAk)의 플로팅 게이트로 주입되어 메모리 셀의 문턱전압이 높아진다. 이로써, 프로그램 동작이 이루어진다.
한편, 프로그램 금지 셀(예를 들어, CBk)을 포함하는 스트링(ST2)과 연결된 비트라인(BL2)에는 채널 부스팅을 위한 프로그램 금지 전압(예를 들어, 전원전압; Vcc)이 인가되며, 전원 전압에 의해 스트링(ST2) 내의 채널 영역이 0V보다 높은 레벨(Vcc-Vth; V소는 드레인 셀렉트 트렌지스터의 문턱전압)로 프리차지된다. 채널 영역이 프리차지되면 드레인 셀렉트 트랜지스터(DST)의 Vgs(게이트와 소오스간 전 압차)가 문턱전압보다 크지 않기 때문에 드레인 셀렉트 트랜지스터(DST)는 턴오프되고, 프로그램 금지 셀(CBk)을 포함하는 스트링(ST2)의 채널 영역은 프리차지된 상태로 플로팅된다. 이어서, 워드라인들(WL0 내지 WLk)에 패스 전압과 프로그램 전압이 인가되면, 채널 부스팅 현상에 의해 채널 영역의 전위가 전원전압의 레벨보다 더 높아진다. 그 결과, 워드라인(WLk)과 채널 영역 사이의 전압차가 낮아져 F-N 터널링이 발생하지 않으며, 이에 따라 메모리 셀의 문턱전압은 변하지 않는다. 이로써, 프로그램 금지 셀은 프로그램 동작이 이루어지지 않는다. 상기에서 워드라인에 인가되는 전압과 채널 영역의 전압 차이가 클수록 우수한 채널 부스팅 특성을 얻을 수 있다.
최근 들어, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 프로그램 방법이 제공되고 있다. 2비트의 데이터를 하나의 메모리 셀에 저장하기 위해서는 메모리 셀의 문턱전압 분포가 4가지로 구분되어야 하며, 하나의 메모리 셀에 대한 프로그램 동작이 적어도 2번 이상 실시되어야 한다. 예를 들어, 소거 상태의 메모리 셀에 저장되는 데이터를 '11'로 정의할 경우, 하위 비트를 '0'으로 바꾸기 위한 제1 프로그램 동작과 상위 비트를 '0'으로 바꾸기 위한 제2 프로그램 동작을 실시해야 한다. 이러한 제1 및 제2 프로그램 동작은 첫 번째 워드라인(WL0)부터 마지막 워드라인(WLn)까지 순차적으로 실시하는 것이 일반적이다.
상기의 방법으로 k번째 워드라인(WLk)을 공유하는 메모리 셀들(CAk 및 CBk)의 프로그램 동작을 실시할 때, 소오스 셀렉트 트랜지스터(SST) 쪽에 위치하는 메모리 셀들(CB0 내지 CBk-1)은 이미 프로그램 동작이 실시되었으며, 저장되는 데이 터에 따라 프로그램 상태이거나 소거 상태로 구분된다. 그리고, 드레인 셀렉트 트랜지스터(DST) 쪽에 위치하는 메모리 셀들(CBk+1)은 프로그램 동작이 실시되지 않았기 때문에 소거 상태를 유지한다. 이때, 소오스 셀렉트 트랜지스터(SST) 쪽에 프로그램된 셀들이 많이 존재할수록 플로팅 게이트에 주입된 전자들에 의해 워드라인과 채널 영역 사이의 전압차가 감소되어 채널 부스팅 현상이 약하게 발생할 수 있다. 따라서, 스트링들 마다 프로그램된 셀들의 수가 달라지면 채널 부스팅이 서로 다른 강도로 발생하여 프로그램 특성이 달라질 수 있다. 이러한 현상은 2비트 데이터를 저장하는 프로그램 동작뿐만 아니라, 1비트 데이터를 저장하는 프로그램 방법에서도 발생할 수 있다.
이를 방지하기 위하여 선택된 워드라인(WLk)에서 드레인 셀렉트 트랜지스터(DST) 쪽에 위치하면서 소거 상태를 유지하고 있는 메모리 셀들의 채널 영역에서만 채널 부스팅을 발생시키는 EASB(erase area self boosting) 방식으로 프로그램 동작을 실시할 수 있다. 또는, 선택된 워드라인(WLk)과 인접한 메모리 셀들(WLk-1 및 WLk+1)을 턴오프시켜 선택된 워드라인(WLk)을 공유하는 메모리 셀들의 채널 영역에서만 채널 부스팅을 발생시키는 LSB(local self boosting) 방식으로 프로그램 동작을 실시하기도 한다.
상기에서 서술한 EASB 방식 또는 LSB 방식의 프로그램 방법은 선택된 워드라인(WLk)과 드레인 셀렉트 라인(DSL) 사이에 위치하는 메모리 셀들이 모두 소거 상태인 경우에 우수한 효과를 얻을 수 있다. 하지만, 선택된 워드라인을 공유하는 메모리 셀의 프로그램 동작 시 인접한 메모리 셀의 문턱전압이 변하는 간섭 현상을 최소화하기 위하여 제1 및 제2 프로그램 동작 순서나 워드라인의 순서를 변경하게 된다. 이 경우, 선택된 워드라인(WLk)과 드레인 셀렉트 라인(DSL) 사이에 프로그램 된 셀이 존재할 수 있으므로, EASB 방식 또는 LSB 방식의 프로그램 방법으로도 우수한 프로그램 특성을 얻기가 어려워진다. 특히, LSB 방식의 프로그램 동작에서는 프로그램 전압 인가 시 선택된 워드라인(WLk)의 양쪽에 턴오프된 메모리 셀의 접합 영역에서 발생되는 핫 일렉트론(hot electron)이 프로그램 전압에 의해 프로그램 금지 셀(CBk)의 플로팅 게이트로 주입되어 문턱전압이 상승하는 프로그램 디스터번스(program disturbance) 현상이 발생될 수 있다.
결국, 프로그램 디스터번스가 발생되는 것을 방지하면서 우수한 프로그램 특성을 얻기 위해서는 프로그램 금지 셀을 포함하는 스트링 내에서 채널 부스팅의 발생을 제어하는 것이 중요하다.
본 발명은 스트링 내의 모든 메모리 셀들을 턴온시켜 모든 채널 영역이 전기적으로 연결된 상태에서 프로그램될 셀을 포함하는 제1 스트링과 연결된 제1 비트라인에는 접지 전압을 인가하고 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하여 제2 스트링 내의 모든 채널 영역을 균일하게 프리차지 시킨다. 이어서, 프로그램 동작을 실시하면 프로그램 금지 셀을 포함하는 제2 스트링 내의 모든 채널 영역에서 채널 부스팅이 발생한다. 그 결과, 채널 부스팅 포텐셜을 증가시켜 프로그램 금지 셀의 문턱전압이 변경되는 프로그램 디스터번스 현상이 발생되는 것을 방지할 수 있다.
본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계와, 스트링 내의 채널 영역들이 비트라인과 전기적으로 연결되지 않은 상태에서 프로그램 금지 전압을 인가하는 단계와, 워드라인들에 패스 전압을 인가하는 단계와, 드레인 셀렉트 라인에 드레인 셀렉트 전압을 인가하는 단계, 및 워드라인들 중 선택된 워드라인에 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계와, 스트링 내의 채널 영역들이 비트라인과 전기적으로 연결되지 않은 상태에서, 프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하는 단계와, 워드라인들에 패스 전압을 인가하는 단계와, 드레인 셀렉트 라인에 드레인 셀렉트 전압을 인가하는 단계, 및 워드라인들 중 선택된 워드라인에 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 워드라인들을 공유하는 메모리 셀들이 프로그램 상태와 상관없이 패스 전압에 의해 모두 턴온된다. 프로그램 동작을 실시하는 단계에서, 선택된 워드라인에 인가된 패스 전압의 레벨이 프로그램 전압의 레벨까지 상승한다. 드레인 셀렉트 전압에 의해 제1 스트링에 포함된 드레인 셀렉트 트랜지스터가 턴온되어 제1 스트링 내의 채널 영역들이 제1 비트라인과 전기적으로 연결된다.
본 발명의 제3 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계와, 스트링 내의 채널 영역들이 비트라인과 전기적으로 연결되지 않은 플로팅 상태에서 비트라인에 프로그램 금지 전압을 인가하는 단계와, 채널 영역들이 비트라인과 전기 적으로 연결되지 않은 상태에서 채널 영역들을 전기적으로 연결시키는 단계와, 드레인 셀렉트 라인에 드레인 셀렉트 전압을 인가하는 단계, 및 워드라인들 중 선택된 워드라인에 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 채널 영역들은 워드라인들에 각각 인가되는 패스 전압에 의해 연결된다. 패스 전압에 의해 채널 영역들이 연결되면서 채널 부스팅 현상이 발생되어 채널 영역들의 전압이 높아진다. 프로그램 금지 전압이 패스 전압보다 먼저 인가되거나, 패스 전압이 프로그램 금지 전압보다 먼저 인가되거나, 패스 전압과 프로그램 금지 전압이 동시에 인가될 수 있다. 드레인 셀렉트 전압이 프로그램 금지 전압과 패스 전압이 인가된 후에 인가된다.
본 발명의 제4 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계와, 스트링들의 채널 영역들이 비트라인들과 전기적으로 연결되지 않은 플로팅 상태에서, 프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하는 단계와, 채널 영역들이 비트라인들과 연결되지 않은 상태에서 제1 스트링에 각각 포함된 메모리 셀들의 제1 채널 영역들과 제2 스트링에 각각 포함된 메모리 셀들의 제2 채널 영역들을 전기적으로 각각 연결시키는 단계와, 제1 및 제2 채널 영역들을 각각 연결시킨 상태에서 제1 채널 영역들을 제1 비트라인과 전기적으로 연결시키는 단계, 및 프로그램될 메모리 셀의 문턱전압이 높아지도록 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 제1 채널 영역들은 워드라인들에 각각 인가되는 패스 전압에 의해 서로 연결되고, 제2 채널 영역들은 워드라인들에 각각 인가되는 패스 전압에 의해 서로 연결된다. 패스 전압에 의해 제1 및 제2 채널 영역에 채널 부스팅 현상이 각각 발생되어 제1 및 제2 채널 영역들의 전압이 높아진다. 제1 채널 영역들은 드레인 셀렉트 라인에 인가되는 드레인 셀렉트 전압에 의해 제1 스트링의 드레인 셀렉트 트랜지스터가 턴온되어 제1 비트라인과 연결된다. 드레인 셀렉트 전압의 레벨이 프로그램 금지 전압의 레벨과 동일하다. 제1 및 제2 채널 영역들이 각각 연결되기 전에 프로그램 금지 전압이 먼저 인가되거나, 제1 및 제2 채널 영역들이 각각 연결된 후에 프로그램 금지 전압이 인가되거나, 프로그램 금지 전압이 인가됨과 동시에 제1 및 제2 채널 영역들이 각각 연결될 수 있다. 제1 및 제2 채널 영역들이 각각 연결되고 프로그램 금지 전압이 인가된 후에, 제1 채널 영역들이 제1 비트라인과 전기적으로 연결된다. 프로그램 금지 전압을 인가하는 단계에서, 소오스 셀렉트 라인에는 소오스 셀렉트 트랜지스터를 턴오프시키기 위한 소오스 셀렉트 전압이 인가되고, 공통 소오스 라인에는 양전압이 인가된다.
본 발명의 제5 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계와, 비트라인에 접지 전압을 인가하고 드레인 셀렉트 라인에 제1 전압을 인가하는 단계와, 워드라인들에 메모리 셀들이 턴온되도록 제2 전압을 인가하는 단계와, 비트라인에 프로그램 금지 전압을 인가하면서 제2 전압보다 높은 패스 전압을 워드라인들에 인가하는 단계, 및 워드라인들 중 선택된 워드라인에 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제6 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계와, 비트라인들에 접지 전압을 인가하고, 드레인 셀렉트 라인에 제1 전압을 인가하는 단계와, 워드라인들에 메모리 셀들이 턴온되도록 제2 전압을 인가하는 단계와, 워드라인들에 제2 전압보다 높은 패스 전압을 인가하고, 프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하는 단계, 및 워드라인들 중 선택된 워드라인에 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 메모리 셀들이 프로그램 상태 또는 소거 상태와 상관없이 제2 전압에 의해 모두 턴온된다. 프로그램 동작을 실시하는 단계에서, 선택된 워드라인에 인가된 패스 전압의 레벨이 프로그램 전압의 레벨까지 상승한다. 드레인 셀렉트 라인에 인가되는 제1 전압에 의해 제1 스트링에 포함된 드레인 셀렉트 트랜지스터가 턴온되어 제1 스트링 내의 채널 영역들이 제1 비트라인과 전기적으로 연결된다. 제2 전압에 의해 스트링 내의 채널 영역들이 전기적으로 연결된다. 스트링 내의 채널 영역은 소오스 셀렉트 라인 및 드레인 셀렉트 라인 사이의 반도체 기판에 위치하거나, 스트링 내의 채널 영역은 워드라인들 하부의 반도체 기판에 위치한다.
본 발명의 제7 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계와, 비트 라인에 접지 전압을 인가하고 드레인 셀렉트 라인에 제1 전압을 인가하는 단계와, 스트링 내의 채널 영역들을 전기적으로 연결시키는 단계와, 채널 영역들에 채널 부스팅 현상을 발생시켜 채널 영역들의 전위를 상승시키는 단계와, 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 채널 영역들은 워드라인들에 인가되는 제2 전압에 의해 워드라인들을 공유하는 메모리 셀들이 턴온되어 연결된다. 채널 영역들의 전위는 비트라인에 인가되는 프로그램 금지 전압에 의해 드레인 셀렉트 라인을 공유하는 드레인 셀렉트 트랜지스터가 턴오프되어 채널 영역들이 플로팅 상태가 되면서 워드라인에 인가되는 전압이 상승하는 값에 비례하여 높아진다.
본 발명의 제8 실시예에 따른 플래시 메모리 소자의 프로그램 방법은 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계와, 비트 라인에 접지 전압을 인가하고 드레인 셀렉트 라인에 제1 전압을 인가하는 단계와, 스트링들 중 프로그램될 메모리 셀을 포함하는 제1 스트링의 제1 채널 영역 들과, 프로그램 금지 셀을 포함하는 제2 스트링의 제2 채널 영역들을 각각 연결시키는 단계와, 제1 스트링의 제1 채널 영역에는 접지 전압을 인가하고, 제2 스트링의 제2 채널 영역에서는 채널 부스팅 현상을 발생시켜 제2 채널 영역들의 전위를 상승시키는 단계와, 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함한다.
상기에서, 워드라인들로 인가되는 제2 전압에 의해 워드라인들을 공유하는 메모리 셀들이 턴온되어 제1 채널 영역들과 제2 채널 영역들이 각각 연결된다. 드레인 셀렉트 라인을 공유하는 제1 스트링의 드레인 셀렉트 트랜지스터가 턴온되면서 제1 채널 영영들이 제1 비트라인과 전기적으로 연결되어 제1 채널 영역에 접지 전압이 인가된다. 제2 채널 영역들의 전위는 제2 비트라인에 인가되는 프로그램 금지 전압에 의해 드레인 셀렉트 라인을 공유하는 제2 스트링의 드레인 셀렉트 트랜지스터가 턴오프되어 제2 채널 영역들이 플로팅 상태가 되면서 워드라인에 인가되는 전압이 상승하는 값에 비례하여 높아진다. 드레인 셀렉트 라인에 제1 전압을 인가하는 단계에서, 소오스 셀렉트 라인에는 소오스 셀렉트 트랜지스터가 턴오프되도록 소오스 셀렉트 전압 전압이 인가되고, 공통 소오스 라인에는 양전압이 인가된다. 스트링 내의 채널 영역은 소오스 셀렉트 라인 및 드레인 셀렉트 라인 사이의 반도체 기판에 위치하거나 스트링 내의 채널 영역은 워드라인들 하부의 반도체 기판에 위치한다.
본 발명은 스트링 내의 모든 메모리 셀들을 턴온시킨 상태에서 비트라인에 프로그램 금지 전압을 을 인가하므로 스트링 내의 모든 채널 영역을 균일하게 프리차지 시킬 수 있다.
또한, 모든 채널 영역이 균일하게 프리차지 된 상태에서 채널 부스팅을 발생시키므로 채널 부스팅 포텐셜을 증가시키고, 프로그램 디스터번스가 발생되는 것을 최소화할 수 있다.
또한, 프로그램 동작 시 간섭 현상에 의해 인접한 셀의 문턱전압이 변하는 것을 방지하기 위하여 프로그램 동작 순서나 워드라인의 순서를 변경하는 경우에도 적용 가능하다. 특히, 선택된 워드라인과 드레인 셀렉트 라인 사이에 위치하는 메모리 셀이 프로그램 되어 있더라도 적용이 가능하다.
또한, 채널 부스팅이 스트링 내의 채널 영역 중 일부 영역에서만 발생되는 것이 아니라 전체 채널 영역에서 발생되므로, 일부 영역에서 채널 부스팅이 발생될 때 핫 일렉트론에 의해 프로그램 금지 셀의 문턱전압이 변하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 회로도이다. 도 3은 본 발명의 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다. 도 4는 도 2의 회로도에서 k번째 워드라인을 공유하는 메모리 셀들(CAk, CBk)의 단면도이다. 도 5a 내지 도 5d는 도 2의 회로도에 도시된 스트링의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치는 메모리 셀 어레이(210), 전압 생성부(220) 및 페이지 버퍼(230A 및 230B)를 기본적으로 포함한다. 메모리 셀 어레이(210)는 다수의 블록을 포함하며 각각의 블록들은 다수의 스트링(편의상 2개만 도시됨; ST1 및 ST2)을 포함한다. 도 4 및 도 5a에 도시된 바와 같이, 워드라인과 셀렉트 라인은 반도체 기판(301) 상에 적층 구조로 형성된 터널 절연막(305), 플로팅 게이트(307), 유전체막(308) 및 콘트롤 게이트(311)를 포함한다. 셀렉트 라인(SSL 및 DSL)에는 유전체막(308)에 홀이 형성되어 플로팅 게이트(307)와 콘트롤 게이트(311)가 연결된다. 워드라인들과 셀렉트 라인들 사이의 반도체 기판(301)에는 접합 영역(315J)이 형성된다. 공통 소오스 라인(CSL)의 일측에 형성된 소오스(315S)와 연결되고, 비트라인(BL2)은 드레인 셀렉트 라인(DSL)의 타측에 형성된 드레인(315D)과 연결된다. 메모리 셀 어레이(210)는 도 1에 도시된 메모리 셀 어레이 구조와 동일하므로 구체적인 설명은 생략하기로 한다.
다시 도 2를 참조하면, 전압 생성부(220)는 프로그램 동작 시 필요한 동작 전압들을 드레인 셀렉트 라인(DSL), 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)에 공급한다. 페이지 버퍼들(230A 및 230B)은 비트라인들(BL1 및 BL2)을 통해 각각의 스트링들(ST1 및 ST2)에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인과 연결된다. 페이지 버퍼들(230A 및 230B)은 외부로부터 입력되는 데이터에 따라 비트라인에 프로그램 금지 전압(예를 들어, 전원전압)을 인가하거나 접지 전압을 인가한다.
이하, k번째 워드라인(WLk)을 공유하는 메모리 셀들(CAk 및 CBk) 중 메모리 셀(CAk)은 프로그램될 셀이고 메모리 셀(CBk)은 이전 상태를 유지해야 하는 프로그램 금지 셀인 경우에 대한 프로그램 동작을 설명하면 다음과 같다.
도 3, 도 4 및 도 5a를 참조하면, 제1 구간(T1)에서 외부 입력 데이터에 따라 비트라인(BL1 및 BL2)에 프로그램 금지 전압 또는 접지 전압이 인가된다. 프로그램 될 제1 메모리 셀(CAk)이 포함된 제1 스트링(ST1)과 연결되는 제1 비트라인(BL1)에는 접지 전압이 인가되고, 프로그램 금지 셀인 제2 메모리 셀(CBk)이 포함된 제2 스트링(ST2)과 연결되는 제2 비트라인(BL2)에는 프로그램 금지 전압(Vpch)이 인가된다. 공통 소오스 라인(CSL)에는 전원전압이 인가되고 소오스 셀렉트 라인(SSL)에는 접지 전압이 인가된다. 이때, 드레인 셀렉트 라인(DSL)에는 접지 전압이 인가되므로, 프로그램 금지 전압(Vpch)은 제2 스트링(ST2) 내의 제2 채널 영역(313B)으로 전달되지 않는다. 즉, 프로그램 금지 전압(Vpch)이 인가되어도 제2 스트링(ST2)의 제2 채널 영역(313B)은 프리차지 되지 않는다.
도 3, 도 4 및 도 5b를 참조하면, 제2 구간(T2)에서는 프로그램 동작 시 선 택된 블록에 포함된 모든 메모리 셀들(CA0 내지 CAn, CB0 내지 CBn)이 턴온되도록 워드라인들(WL0 내지 WLn)에 패스 전압을 인가한다. 패스 전압(Vpass)은 일반적인 프로그램 동작 시 비선택된 워드라인에 연결된 메모리 셀들을 턴온시키기 위하여 인가되는 전압을 의미한다. 패스 전압(Vpass)이 인가됨에 따라 모든 메모리 셀들(CA0 내지 CAn, CB0 내지 CBn)이 턴온되고, 각각의 스트링들(ST1 및 ST2) 내에서 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 사이의 반도체 기판(301)에 모든 채널 영역이 전기적으로 연결된다. 또한, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 접지 전압이 인가되어 드레인 셀렉트 트랜지스터(DST) 및 소오스 셀렉트 트랜지스터(SST)가 턴오프 상태이므로, 스트링(ST1 및 ST2)의 제1 및 제2 채널 영역(313A 및 313B)이 플로팅 상태에서 패스 전압(Vpass)이 인가된다. 따라서, 커패시터 커플링 현상에 의해 스트링(ST1 및 ST2)에서 부스팅 현상이 발생하여 제1 및 제2 채널 영역(313A 및 313B)의 전위가 각각 높아진다.
프로그램 금지 셀(CBk)을 포함하는 제2 스트링(ST2)에서 프로그램된 셀들이 존재하더라도 모든 메모리 셀들(CB0 내지 CBn)이 턴온되어 채널 영역들이 연결되므로, 부스팅 현상이 발생된 후에 프로그램된 셀들에 상관없이 제2 스트링(ST2) 내의 모든 제2 채널 영역(313B)에서 균일한 전위를 유지하게 된다.
도 3, 도 4 및 도 5c를 참조하면, 제3 구간(T3)에서 드레인 셀렉트 라인(DSL)에 드레인 셀렉트 전압이 인가되며, 제2 비트라인(BL2)에 인가된 프로그램 금지 전압과 동일한 레벨의 드레인 셀렉트 전압이 인가되는 것이 바람직하다. 드레인 셀렉트 라인(DSL)에 드레인 셀렉트 전압이 인가되면 제1 스트링(ST1)의 드레인 셀렉트 트랜지스터(DST)가 턴온되어 접지 전압이 인가되는 제1 비트라인(BL1)과 제1 스트링(ST1)의 제1 채널 영역(313A)이 전기적으로 연결된다. 이로 인해, 제1 스트링(ST1)의 제1 채널 영역(313A)의 전위가 접지 전압의 레벨로 낮아진다. 한편, 제2 스트링(ST2)에서는 드레인 셀렉트 라인(DSL)에 드레인 셀렉트 전압이 인가되더라도 Vgs(게이트와 소오스간의 전압차)와 Vth(드레인 셀렉트 트랜지스터의 문턱전압) 차이에 의해 드레인 셀렉트 트랜지스터(DST)가 턴온되지 않는다. 따라서, 제2 스트링(ST2)의 제2 채널 영역(313B)은 부스팅 현상에 의해 높아진 전위를 유지한다. 만일, 부스팅된 제2 채널 영역(313B)의 전위가 프로그램 금지 전압보다 낮으면, 제2 스트링(ST2)의 드레인 셀렉트 트랜지스터(DST)가 턴온되어 제2 스트링(ST2)의 제2 채널 영역이 소정의 레벨(프로그램 금지 전압-드레인 셀렉트 트랜지스터의 문턱전압)로 프리차지된다. 이어서, 드레인 셀렉트 트랜지스터(DST)는 턴오프된다.
도 3, 도 4 및 도 5d를 참조하면, 제4 구간(T4)에서 선택된 워드라인(WLk)에 프로그램 전압(Vpgm)을 인가하여 프로그램 동작을 실시한다. 제1 스트링(ST1)에서는 메모리 셀(CAk)의 워드라인(WLk)과 제1 채널 영역(313A) 사이의 전압차에 의해 제1 채널 영역(313A)으로부터 메모리 셀(CAk)의 플로팅 게이트(307)로 전자가 주입되어 문턱전압이 상승하게 된다. 그 결과, 메모리 셀(CAk)이 프로그램된다.
한편, 제2 스트링(ST2)의 드레인 셀렉트 트랜지스터(DST)가 턴오프되어 제2 스트링(ST2)의 제2 채널 영역(313B)이 플로팅된 상태에서 프로그램 전압(Vpgm)이 인가되기 때문에, 제2 스트링(ST2)의 제2 채널 영역(313B)에서는 프로그램 전 압(Vpgm)에 의해 부스팅 현상이 추가로 발생하여 제2 채널 영역(313B)의 전압이 추가로 상승한다. 따라서, 프로그램 금지 셀(CBk)의 워드라인(WLk)과 제2 채널 영역(313B) 사이의 전압차가 보다 더 감소되어 프로그램 금지 셀(CBk)은 프로그램되지 않으며 프로그램 디스터번스 현상도 발생하지 않는다.
프로그램 전압(Vpgm)이 메모리 셀(CAk)을 프로그램시키기에 충분한 시간동안 인가된 후, 나머지 구간에서 프로그램 동작을 위해 인가된 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 드레인 셀렉트 라인(DSL)에 인가된 드레인 셀렉트 전압의 공급을 중단하며, 순차적으로 중단하는 것이 바람직하다. 도면에서는 도시되지 않았으나, 프로그램 금지 전압(Vpch)과, 공통 소오스 라인(CSL)에 인가된 전압의 공급도 중단한다.
프로그램 동작이 실시된 이후에는 메모리 셀(CAk)의 문턱전압이 목표 전압까지 상승했는지를 검출하기 위한 프로그램 검증 동작을 실시한다. 프로그램 검증 동작 결과, 메모리 셀(CAk)의 문턱전압이 목표 전압까지 상승하면 프로그램 동작을 완료한다. 하지만, 문턱전압이 목표 전압까지 상승하지 못하면 문턱전압이 목표 전압과 같거나 높아질 때까지 프로그램 전압(Vpgm)의 레벨을 단계적으로 상승시키면서 상기에서 서술한 방법으로 프로그램 동작을 재실시한다.
상기에서는 드레인 셀렉트 라인(DSL)에 드레인 셀렉트 전압을 인가하기 전에, 즉 스트링 내의 채널 영역들이 비트라인과 전기적으로 연결되기 전에, 비트라인에 프로그램 금지 전압이 패스 전압보다 먼저 인가된다. 하지만, 다른 방식으로 인가될 수도 있다.
도 6은 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법에서는 드레인 셀렉트 라인(DSL)에 드레인 셀렉트 전압을 인가하기 전에 워드라인들(WL0 내지 WLn)에 패스 전압을 프로그램 금지 전압보다 먼저 인가한다. 이 경우에도 도 3에서 설명한 채널 부스팅 현상을 균일하게 발생시킬 수 있다.
한편, 프로그램 금지 전압이 드레인 셀렉트 전압보다 먼저 인가되었으나, 프로그램 금지 전압과 드레인 셀렉트 전압이 동시에 인가될 수도 있다.
도 7은 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 프로그램 방법에서는 드레인 셀렉트 라인(DSL)에 드레인 셀렉트 전압을 인가하기 전에 패스 전압과 프로그램 금지 전압을 워드라인들(WL0 내지 WLn)과 비트라인에 각각 동시에 인가할 수도 있다. 이 경우에도 도 3에서 설명한 채널 부스팅 현상을 균일하게 발생시킬 수 있다.
한편, 도 6 및 도 7에서는 패스 전압이 공통 소오스 라인(CSL)에 인가되는 양전압과 동시에 인가되었으나, 패스 전압이 공통 소오스 라인(CSL)의 양전압보다 먼저 인가되는 것이 바람직하다.
도 8은 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다.
도 2, 도 4 및 도 8을 참조하면, 제1 구간(T1)에서 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 트랜지스터(DST)를 턴온시키기 위한 제1 전압이 인가된다. 그리고, 비트라인(BL1 및 BL2)과 워드라인들(WL0 내지 WLn)에는 접지 전압이 인가된다. 드레인 셀렉트 트랜지스터(DST)가 턴온되더라도 비트라인(BL1 및 BL2)에 접지전압이 인가되므로 채널 영역(313A 및 313B)은 프리차지되지 않는다.
한편, 소오스 셀렉트 라인(SSL)에는 소오스 셀렉트 트랜지스터(SST)가 턴오프되도록 소오스 셀렉트 전압이 인가되며, 0V의 소오스 셀렉트 전압이 인가될 수 있다. 그리고, 소오스 셀렉트 트랜지스터(SST)가 턴오프되더라고 공통 소오스 라인(CSL)으로의 누설 전류가 발생될 수 있으므로, 공통 소오스 라인(CSL)에 공통 소오스 전압을 인가하며, 전원전압(Vcc)을 공통 소오스 전압으로 인가할 수 있다.
제2 구간(T2)에서는 프로그램 상태에 상관없이 메모리 셀들(CA0 내지 CAn, CB0 내지 CBk)이 턴온되도록 워드라인들(WL0 내지 WLn)에 제2 전압을 인가한다. 드레인 셀렉트 트랜지스터(DST)가 턴온되고 비트라인(BL1 및 BL2)에는 접지 전압이 인가된 상태에서 메모리 셀들(CA0 내지 CAn, CB0 내지 CBk)이 턴온되면, 제1 스트링(ST1)의 제1 채널 영역(313A)과 제2 스트링(ST2)의 제2 채널 영역(313B)에 각각 접지 전압이 인가된다.
제3 구간(T3)에서 외부 입력 데이터에 따라 비트라인(BL1 및 BL2)에 프로그램 금지 전압(Vpch) 또는 접지 전압이 인가된다. 프로그램 될 제1 메모리 셀(CAk)이 포함된 제1 스트링(ST1)과 연결되는 제1 비트라인(BL1)에는 접지 전압이 인가되고, 프로그램 금지 셀인 제2 메모리 셀(CBk)이 포함된 제2 스트링(ST2)과 연결되는 제2 비트라인(BL2)에는 프로그램 금지 전압(Vpch)이 인가된다. 그리고, 워드라인들(WL0 내지 WLn)에는 제2 전압보다 높은 패스 전압(Vpass)이 인가된다. 제2 스트링(ST2)에서는 제2 비트라인(BL2)을 통해 인가된 프로그램 금지 전압(Vpch)에 의해 제2 채널 영역(313B)이 Vpch-Vth(드레인 셀렉트 트랜지스터의 문턱전압) 만큼의 레벨로 프리차지되고, 제2 채널 영역(313B)에 프리차지됨에 따라 드레인 셀렉트 트랜지스터(DST)는 턴오프되어 제2 채널 영역(313B)이 플로팅 상태가 된다. 그리고, 패스 전압(Vpass)에 의해 부스팅 현상이 발생하여 제2 채널 영역(313B)의 전압이 상승한다. 이때, 제2 구간(T2)에서 워드라인들(WL0 내지 WLn)에 인가된 제2 전압에 의해 메모리 셀들(CB0 내지 CBn)이 모두 턴온되어 메모리 셀들(CB0 내지 CBn)의 채널 영역(313B)들이 모두 연결된 상태이므로, 프로그램 상태에 상관없이 패스 전압(Vpass)에 의해 메모리 셀들(CB0 내지 CBn)의 채널 영역(313B)들에서 부스팅 현상이 균일하게 발생한다.
제4 구간(T4)에서 선택된 워드라인(WLk)에 프로그램 전압(Vpgm)을 인가하여 프로그램 동작을 실시한다. 제1 스트링(ST1)에서는 메모리 셀(CAk)의 워드라인(WLk)과 제1 채널 영역(313A) 사이의 전압차에 의해 제1 채널 영역(313A)으로부터 메모리 셀(CAk)의 플로팅 게이트(307)로 전자가 주입되어 문턱전압이 상승하게 된다. 그 결과, 메모리 셀(CAk)이 프로그램된다.
한편, 제2 스트링(ST2)의 드레인 셀렉트 트랜지스터(DST)가 턴오프되어 제2 스트링(ST2)의 제2 채널 영역(313B)이 플로팅된 상태에서 프로그램 전압(Vpgm)이 인가되기 때문에, 제2 스트링(ST2)의 제2 채널 영역(313B)에서는 프로그램 전 압(Vpgm)에 의해 부스팅 현상이 추가로 발생하여 제2 채널 영역(313B)의 전압이 추가로 상승한다. 따라서, 프로그램 금지 셀(CBk)의 워드라인(WLk)과 제2 채널 영역(313B) 사이의 전압차가 보다 더 감소되어 프로그램 금지 셀(CBk)은 프로그램되지 않으며 프로그램 디스터번스 현상도 발생하지 않는다.
프로그램 전압(Vpgm)이 메모리 셀(CAk)을 프로그램시키기에 충분한 시간동안 인가된 후, 나머지 구간에서 프로그램 동작을 위해 인가된 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 드레인 셀렉트 라인(DSL)에 인가된 드레인 셀렉트 전압의 공급을 중단하며, 순차적으로 중단하는 것이 바람직하다. 도면에서는 도시되지 않았으나, 프로그램 금지 전압(Vpch)과, 공통 소오스 라인(CSL)에 인가된 전압의 공급도 중단한다.
프로그램 동작이 실시된 이후에는 메모리 셀(CAk)의 문턱전압이 목표 전압까지 상승했는지를 검출하기 위한 프로그램 검증 동작을 실시한다. 프로그램 검증 동작 결과, 메모리 셀(CAk)의 문턱전압이 목표 전압까지 상승하면 프로그램 동작을 완료한다. 하지만, 문턱전압이 목표 전압까지 상승하지 못하면 문턱전압이 목표 전압과 같거나 높아질 때까지 프로그램 전압(Vpgm)의 레벨을 단계적으로 상승시키면서 상기에서 서술한 방법으로 프로그램 동작을 재실시한다.
상기에서 서술한 프로그램 방법을 종래 기술과 비교해보면, 종래에는 프로그램 금지 전압에 의해 스트링 내의 채널 영역이 국부적으로 프리차지된 상태에서 패스 전압이나 프로그램 전압이 인가되므로, 동일한 스트링 내에서 메모리 셀들의 프로그램 상태에 따라 부스팅 현상이 불균일하게 발생한다. 하지만, 본 발명에서는 프로그램 금지 셀을 포함하는 스트링의 전체 채널 영역에서 부스팅 현상에 의해 전압이 균일하게 상승함으로써 프로그램 디스터번스 현상이 발생되는 것을 보다 효과적으로 방지할 수 있다.
도 1은 일반적은 낸드 플래시 메모리 소자의 셀 어레이 및 프로그램 동작 방법을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다.
도 4는 도 2의 회로도에서 k번째 워드라인을 공유하는 메모리 셀들(CAk, CBk)의 단면도이다.
도 5a 내지 도 5d는 도 2의 회로도에 도시된 스트링의 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다.
도 7은 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다.
도 8은 본 발명의 제4 실시예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 메모리 셀 어레이 220 : 전압 생성부
230A, 230B : 페이지 버퍼 ST1, ST2 : 스트링
PG : 페이지 301 : 반도체 기판
303 : 소자 분리막 305 : 터널 절연막
307 : 플로팅 게이트 309 : 유전체막
311 : 콘트롤 게이트, k번째 워드라인
313A : 제1 채널 영역 313B : 제2 채널 영역
315D : 드레인 315S : 소오스
315J : 접합 영역

Claims (40)

  1. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계;
    상기 스트링 내의 채널 영역들이 상기 비트라인과 전기적으로 연결되지 않은 상태에서 프로그램 금지 전압을 인가하는 단계;
    상기 워드라인들에 패스 전압을 인가하는 단계;
    상기 드레인 셀렉트 라인에 드레인 셀렉트 전압을 인가하는 단계; 및
    상기 워드라인들 중 선택된 워드라인에 상기 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계;
    상기 스트링 내의 채널 영역들이 상기 비트라인과 전기적으로 연결되지 않은 상태에서, 프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하는 단계;
    상기 워드라인들에 패스 전압을 인가하는 단계;
    상기 드레인 셀렉트 라인에 드레인 셀렉트 전압을 인가하는 단계; 및
    상기 워드라인들 중 선택된 워드라인에 상기 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 워드라인들을 공유하는 메모리 셀들이 프로그램 상태와 상관없이 상기 패스 전압에 의해 모두 턴온되는 플래시 메모리 소자의 프로그램 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 워드라인들에 상기 패스 전압을 인가할 때 상기 선택된 워드라인에도 상기 패스 전압이 인가되고, 상기 프로그램 동작을 실시하는 단계에서 상기 선택된 워드라인에 인가되는 상기 프로그램 전압은 상기 패스 전압의 레벨이 상승된 전압인 플래시 메모리 소자의 프로그램 방법.
  5. 제 2 항에 있어서,
    상기 드레인 셀렉트 전압에 의해 상기 제1 스트링에 포함된 드레인 셀렉트 트랜지스터가 턴온되어 상기 제1 스트링 내의 채널 영역들이 상기 제1 비트라인과 전기적으로 연결되는 플래시 메모리 소자의 프로그램 방법.
  6. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계;
    상기 스트링 내의 채널 영역들이 상기 비트라인과 전기적으로 연결되지 않은 플로팅 상태에서 상기 비트라인에 프로그램 금지 전압을 인가하는 단계;
    상기 채널 영역들이 상기 비트라인과 전기적으로 연결되지 않은 상태에서 상기 채널 영역들을 전기적으로 연결시키는 단계;
    상기 드레인 셀렉트 라인에 드레인 셀렉트 전압을 인가하는 단계; 및
    상기 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 채널 영역들은 상기 워드라인들에 각각 인가되는 패스 전압에 의해 연결되는 플래시 메모리 소자의 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 패스 전압에 의해 상기 채널 영역들이 연결되면서 채널 부스팅 현상이 발생되어 상기 채널 영역들의 전압이 높아지는 플래시 메모리 소자의 프로그램 방법.
  9. 제 1 항, 제 2 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 프로그램 금지 전압이 상기 패스 전압보다 먼저 인가되는 플래시 메모리 소자의 프로그램 방법.
  10. 제 1 항, 제 2 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 패스 전압이 상기 프로그램 금지 전압보다 먼저 인가되는 플래시 메모리 소자의 프로그램 방법.
  11. 제 1 항, 제 2 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 패스 전압과 상기 프로그램 금지 전압이 동시에 인가되는 플래시 메모리 소자의 프로그램 방법.
  12. 제 1 항, 제 2 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 드레인 셀렉트 전압이 상기 프로그램 금지 전압과 상기 패스 전압이 인가된 후에 인가되는 플래시 메모리 소자의 프로그램 방법.
  13. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계;
    상기 스트링들의 채널 영역들이 상기 비트라인들과 전기적으로 연결되지 않은 플로팅 상태에서, 프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하는 단계;
    상기 채널 영역들이 상기 비트라인들과 연결되지 않은 상태에서 상기 제1 스트링에 각각 포함된 메모리 셀들의 제1 채널 영역들과 상기 제2 스트링에 각각 포함된 메모리 셀들의 제2 채널 영역들을 전기적으로 각각 연결시키는 단계;
    상기 제1 및 제2 채널 영역들을 각각 연결시킨 상태에서 상기 제1 채널 영역들을 상기 제1 비트라인과 전기적으로 연결시키는 단계; 및
    상기 프로그램될 메모리 셀의 문턱전압이 높아지도록 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 제1 채널 영역들은 상기 워드라인들에 각각 인가되는 패스 전압에 의해 서로 연결되고, 상기 제2 채널 영역들은 상기 워드라인들에 각각 인가되는 상기 패스 전압에 의해 서로 연결되는 플래시 메모리 소자의 프로그램 방법.
  15. 제 14 항에 있어서,
    상기 패스 전압에 의해 상기 제1 및 제2 채널 영역에 채널 부스팅 현상이 각각 발생되어 상기 제1 및 제2 채널 영역들의 전압이 높아지는 플래시 메모리 소자의 프로그램 방법.
  16. 제 13 항에 있어서,
    상기 제1 채널 영역들은 상기 드레인 셀렉트 라인에 인가되는 드레인 셀렉트 전압에 의해 상기 제1 스트링의 드레인 셀렉트 트랜지스터가 턴온되어 상기 제1 비트라인과 연결되는 플래시 메모리 소자의 프로그램 방법.
  17. 제 1 항, 제 2 항 및 제 16 항 중 어느 한 항에 있어서,
    상기 드레인 셀렉트 전압의 레벨이 상기 프로그램 금지 전압의 레벨과 동일한 플래시 메모리 소자의 프로그램 방법.
  18. 제 13 항에 있어서,
    상기 제1 및 제2 채널 영역들이 각각 연결되기 전에 상기 프로그램 금지 전압이 먼저 인가되는 플래시 메모리 소자의 프로그램 방법.
  19. 제 13 항에 있어서,
    상기 제1 및 제2 채널 영역들이 각각 연결된 후에 상기 프로그램 금지 전압이 인가되는 플래시 메모리 소자의 프로그램 방법.
  20. 제 13 항에 있어서,
    상기 프로그램 금지 전압이 인가됨과 동시에 상기 제1 및 제2 채널 영역들이 각각 연결되는 플래시 메모리 소자의 프로그램 방법.
  21. 제 13 항에 있어서,
    상기 제1 및 제2 채널 영역들이 각각 연결되고 상기 프로그램 금지 전압이 인가된 후에, 상기 제1 채널 영역들이 상기 제1 비트라인과 전기적으로 연결되는 플래시 메모리 소자의 프로그램 방법.
  22. 제 1 항, 제 2 항, 제 6 항 및 제 13 항 중 어느 한 항에 있어서, 상기 프로그램 금지 전압을 인가하는 단계에서,
    상기 소오스 셀렉트 라인에는 소오스 셀렉트 트랜지스터를 턴오프시키기 위한 소오스 셀렉트 전압이 인가되고, 공통 소오스 라인에는 양전압이 인가되는 플래시 메모리 소자의 프로그램 방법.
  23. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계;
    상기 비트라인에 접지 전압을 인가하고 상기 드레인 셀렉트 라인에 제1 전압을 인가하는 단계;
    상기 워드라인들에 메모리 셀들이 턴온되도록 제2 전압을 인가하는 단계;
    상기 비트라인에 프로그램 금지 전압을 인가하면서 상기 제2 전압보다 높은 패스 전압을 상기 워드라인들에 인가하는 단계; 및
    상기 워드라인들 중 선택된 워드라인에 상기 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  24. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 각각 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계;
    상기 비트라인들에 접지 전압을 인가하고, 상기 드레인 셀렉트 라인에 제1 전압을 인가하는 단계;
    상기 워드라인들에 메모리 셀들이 턴온되도록 제2 전압을 인가하는 단계;
    상기 워드라인들에 상기 제2 전압보다 높은 패스 전압을 인가하고, 프로그램될 메모리 셀을 포함하는 제1 스트링과 연결되는 제1 비트라인에는 접지전압을 인가하고, 프로그램 금지 셀을 포함하는 제2 스트링과 연결된 제2 비트라인에는 프로그램 금지 전압을 인가하는 단계; 및
    상기 워드라인들 중 선택된 워드라인에 상기 패스 전압보다 높은 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 메모리 셀들이 프로그램 상태 또는 소거 상태와 상관없이 상기 제2 전압에 의해 모두 턴온되는 플래시 메모리 소자의 프로그램 방법.
  26. 제 23 항 또는 제 24 항에 있어서,
    상기 워드라인들에 상기 패스 전압을 인가할 때 상기 선택된 워드라인에도 상기 패스 전압이 인가되고, 상기 프로그램 동작을 실시하는 단계에서 상기 선택된 워드라인에 인가되는 상기 프로그램 전압은 상기 패스 전압의 레벨이 상승된 전압인 플래시 메모리 소자의 프로그램 방법.
  27. 제 24 항에 있어서,
    상기 드레인 셀렉트 라인에 인가되는 상기 제1 전압에 의해 상기 제1 스트링에 포함된 드레인 셀렉트 트랜지스터가 턴온되어 상기 제1 스트링 내의 채널 영역들이 상기 제1 비트라인과 전기적으로 연결되는 플래시 메모리 소자의 프로그램 방법.
  28. 제 23 항 또는 제 24 항에 있어서,
    상기 제2 전압에 의해 상기 스트링 내의 채널 영역들이 전기적으로 연결되는 플래시 메모리 소자의 프로그램 방법.
  29. 제 28 항에 있어서,
    상기 스트링 내의 채널 영역은 상기 소오스 셀렉트 라인 및 상기 드레인 셀렉트 라인 사이의 반도체 기판에 위치하는 플래시 메모리 소자의 프로그램 방법.
  30. 제 29 항에 있어서,
    상기 스트링 내의 채널 영역은 상기 워드라인들 하부의 상기 반도체 기판에 위치하는 플래시 메모리 소자의 프로그램 방법.
  31. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고 비트라인 및 공통 소오스 라인 사이에 접속된 스트링을 포함하는 메모리 소자가 제공되는 단계;
    상기 비트 라인에 접지 전압을 인가하고 상기 드레인 셀렉트 라인에 제1 전압을 인가하는 단계;
    상기 스트링 내의 채널 영역들을 전기적으로 연결시키는 단계;
    상기 채널 영역들에 채널 부스팅 현상을 발생시켜 상기 채널 영역들의 전위를 상승시키는 단계;
    상기 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  32. 제 31 항에 있어서,
    상기 채널 영역들은 상기 워드라인들에 인가되는 제2 전압에 의해 상기 워드라인들을 공유하는 메모리 셀들이 턴온되어 연결되는 플래시 메모리 소자의 프로그램 방법.
  33. 제 31 항에 있어서,
    상기 채널 영역들의 전위는 상기 비트라인에 인가되는 프로그램 금지 전압에 의해 상기 드레인 셀렉트 라인을 공유하는 드레인 셀렉트 트랜지스터가 턴오프되어 상기 채널 영역들이 플로팅 상태가 되면서 상기 워드라인에 인가되는 전압이 상승하는 값에 비례하여 높아지는 플래시 메모리 소자의 프로그램 방법.
  34. 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드라인들을 포함하고, 비트라인들 및 공통 소오스 라인 사이에 접속된 스트링들을 포함하는 메모리 소자가 제공되는 단계;
    상기 비트 라인에 접지 전압을 인가하고 상기 드레인 셀렉트 라인에 제1 전압을 인가하는 단계;
    상기 스트링들 중 프로그램될 메모리 셀을 포함하는 제1 스트링의 제1 채널 영역들과, 프로그램 금지 셀을 포함하는 제2 스트링의 제2 채널 영역들을 각각 연결시키는 단계;
    상기 제1 스트링의 상기 제1 채널 영역에는 접지 전압을 인가하고, 상기 제2 스트링의 제2 채널 영역에서는 채널 부스팅 현상을 발생시켜 상기 제2 채널 영역들의 전위를 상승시키는 단계;
    상기 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  35. 제 34 항에 있어서,
    상기 워드라인들로 인가되는 제2 전압에 의해 상기 워드라인들을 공유하는 메모리 셀들이 턴온되어 상기 제1 채널 영역들과 상기 제2 채널 영역들이 각각 연 결되는 플래시 메모리 소자의 프로그램 방법.
  36. 제 35 항에 있어서,
    상기 드레인 셀렉트 라인을 공유하는 상기 제1 스트링의 드레인 셀렉트 트랜지스터가 턴온되면서 상기 제1 채널 영영들이 상기 비트라인들 중 제1 비트라인과 전기적으로 연결되어 상기 제1 채널 영역에 상기 접지 전압이 인가되는 플래시 메모리 소자의 프로그램 방법.
  37. 제 34 항에 있어서,
    상기 제2 채널 영역들의 전위는 상기 비트라인들 중 제2 비트라인에 인가되는 프로그램 금지 전압에 의해 상기 드레인 셀렉트 라인을 공유하는 상기 제2 스트링의 드레인 셀렉트 트랜지스터가 턴오프되어 상기 제2 채널 영역들이 플로팅 상태가 되면서 상기 워드라인에 인가되는 전압이 상승하는 값에 비례하여 높아지는 플래시 메모리 소자의 프로그램 방법.
  38. 제 23 항, 제 24 항, 제 31 항 및 제 34 항 중 어느 한 항에 있어서, 상기 드레인 셀렉트 라인에 상기 제1 전압을 인가하는 단계에서,
    상기 소오스 셀렉트 라인에는 소오스 셀렉트 트랜지스터가 턴오프되도록 소오스 셀렉트 전압이 인가되고, 공통 소오스 라인에는 양전압이 인가되는 플래시 메모리 소자의 프로그램 방법.
  39. 제 1 항, 제 2 항, 제 6 항, 제 13 항, 제 31 항 및 제 34 항 중 어느 한 항에 있어서,
    상기 스트링 내의 채널 영역은 상기 소오스 셀렉트 라인 및 상기 드레인 셀렉트 라인 사이의 반도체 기판에 위치하는 플래시 메모리 소자의 프로그램 방법.
  40. 제 1 항, 제 2 항, 제 6 항, 제 13 항, 제 31 항 및 제 34 항 중 어느 한 항에 있어서,
    상기 스트링 내의 채널 영역은 상기 워드라인들 하부의 반도체 기판에 위치하는 플래시 메모리 소자의 프로그램 방법.
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