JP3810863B2 - 高集積ｄｒａｍ素子及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 claims description 64
- 239000011810 insulating material Substances 0.000 claims description 42
- 239000011229 interlayer Substances 0.000 claims description 42
- 239000010410 layer Substances 0.000 claims description 34
- 125000006850 spacer group Chemical group 0.000 claims description 28
- 238000003860 storage Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 206010020710 Hyperphagia Diseases 0.000 description 1
- 102100026827 Protein associated with UVRAG as autophagy enhancer Human genes 0.000 description 1
- 101710102978 Protein associated with UVRAG as autophagy enhancer Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 235000020830 overeating Nutrition 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H01L27/10—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Description
【０００１】
【本発明の属する技術分野】
本発明はスタックキャパシターセルを具備した高集積ＤＲＡＭ素子及びその製造方法に係り、特に高縦横比を有するメモリ装置における埋立コンタクト（Buried Contact: 以下、ＢＣと略す）工程を改善したＤＲＡＭ素子及びその製造方法に関する。
【０００２】
【従来の技術】
高集積メモリ素子のデザインルールは１Ｍｂｉｔ−級ＤＲＡＭ(Dynamic Random Access Memory)時代の約１μｍ程度から、Ｇｂｉｔ−級ＤＲＡＭでは約０．１５μｍ程度に小さくなっている。これにより、シリコンに対する電気的な接触部であるコンタクトホールのサイズも小さくなっており、垂直方向には３次元キャパシター構造などを用いることにより縦横比も次第に高くなる傾向にある。このようなコンタクトホールの直径の縮小及び高縦横比は後続の写真食刻工程に大きな負担となっている。
【０００３】
かかるデザインルールは工程限界を示す因子となるが、ディープサブミクロンデザインルールにおける整列公差は素子の致命的な失敗の原因となっている。
特に、限定された単位面積でキャパシタンスを増やすためのＤＲＡＭでの技術発展により初期の平面セルキャパシター構造はスタック又はトレンチキャパシター構造に変化した。一方、スッタクキャパシター構造においても面積を増やすためにシリンダ形キャパシターまたはフィン形キャパシターなどに変化している。
【０００４】
このようなシリンダ形構造は工程順序の観点から二つに区分し得る。即ち、ビットラインの形成後にキャパシターが形成されるＣＯＢ（Capacitor Over Bit-line)構造と、ビットライン形成前にキャパシターが形成されるＣＵＢ(Capacitor Under Bit-line)構造とに大別される。
前記ＣＯＢ構造はビットライン工程マージンに係わらずにキャパシターが形成できるので制限された面積でセルのキャパシタンスを増大させ得る。反面、ＣＯＢ構造はストレージノードとトランジスタのソース領域との電気的な接続のためのＢＣ工程マージンがビットラインのデザインルールにより制限される短所もある。
【０００５】
図１は従来技術によるＤＲＡＭ素子のワードライン方向の断面図であり、参照符号１０は半導体基板、１２はフィールド領域、１３はソース領域、１４は第１層間絶縁膜、１６はポリシリコンとシリサイドとか積層されたポリサイドよりなるビットライン、１７はキャッピング絶縁膜、１８は第２層間絶縁膜、２１はスペーサ、２３はストレージノードをそれぞれ示す。
【０００６】
図１に示されたように、従来にはＢＣ工程の整列マージンの確保のためにビットライン１６による自己整合技術を用い、前記ビットライン１６とストレージノード２３とが連結されることを防止するためにＢＣの側壁にスペーサ２１を設けた。
しかしながら、前記した従来技術によりＢＣを形成する場合、Ｇｂｉｔ−級ＤＲＡＭのデザインルールではＢＣの縦横比が６以上となるので食刻過程が前記層間絶縁膜１４，１８を取り除く間止まる現象が生じている。即ち、ディープサブミクロンデザインルールでは整列マージンと共に食刻マージンも無視できない。さらに、ＢＣの直径は０．１５μｍであり、これは前記スペーサ２１を形成するには小さすぎる。
【０００７】
図２は従来の他の技術によるＤＲＡＭ素子の断面図であり、ＢＣ工程時の乾式食刻の負担を省くためにストレージノード用導電パッド２５を用いた。該技術は通常、ストレージノード２３との接続のためのストレージノード用導電パッド２５とビットラインとの接続のためのビットライン用導電パッド（図示せず）を同時に形成する方法を用いるが、これによってＢＣ形成時の食刻工程の食刻深さを縮めて食刻マージンも確保できる。
【０００８】
しかしながら、高集積度によりデザインルールはさらに制限され、よって前記導電パッドの間隔が０．１μｍ位に縮まり、よってパッド間のストリンガやブリッジが発生する問題がある。
【０００９】
【発明が解決しようとする課題】
本発明の目的は前記したストリンガやブリッジ現象を減らし、ストレージノード用ＢＣを形成するための食刻工程の整列マージンを充分に確保し、縦横比を下げて食刻中止の問題を改善させた高集積ＤＲＡＭ素子を提供することにある。
本発明の他の目的は高縦横比のＢＣ形成時写真食刻工程の整列マージン及び食刻中止の問題を同時に解決し得る高集積ＤＲＡＭ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、本発明はフィールド領域により分離された半導体基板のアクティブ領域上に一つのＭＯＳトランジスタと一つのスタックキャパシタより構成されるメモリセルを複数個具備した高集積ＤＲＡＭ素子において、前記メモリセルは、前記半導体基板中に形成された一対のソース及びドレイン領域と前記一対のソース及びドレイン領域間の前記半導体基板上に形成され両側壁にゲートスペーサを具備したワードラインと、前記ワードライン上に形成されている第１層間絶縁膜と、前記第１層間絶縁膜上に形成されている第２層間絶縁膜と、前記第２層間絶縁膜上に形成されている絶縁膜と、上部面の少なくとも一部が前記絶縁膜から露出するように前記第２層間絶縁膜及び前記絶縁膜に埋設され、前記ゲートスペーサにより絶縁されて前記ワードライン間の前記ドレイン領域に接続されるビットライン用パッドと、前記ゲートスペーサと前記第１、第２層間絶縁膜と前記絶縁膜とにより絶縁されて前記絶縁膜と前記第１及び第２層間絶縁膜とを貫通し、前記ワードライン間の前記ソース領域に接続され、上部面が前記絶縁膜の上部面と同一高さのストレージ電極用プラギングバーと、前記絶縁膜及び前記第２層間絶縁膜の一部を貫通して前記ビットライン用パッドに接続するビットラインと、前記ビットラインの両側面に位置し前記プラギングバーに直接接続されるストレージ電極とを具備することを特徴とする。
【００１２】
前記他の目的を達成するために本発明のＤＲＡＭ素子の製造方法は、少なくとも一つのＭＯＳトランジスタを形成する段階と、第１絶縁物質を蒸着した後異方性食刻によりゲートスペーサを形成する段階と、第２絶縁物質を蒸着した後１次平坦化工程により第１層間絶縁膜を形成する段階と、前記ＭＯＳトランジスタのドレイン領域上に形成されている前記第１層間絶縁膜を除去し、第１導電物質を蒸着した後にパタニングすることにより前記ドレイン領域に接続されたビットライン用パッドを形成する段階と、前記ビットライン用パッドが充分に被覆されるように第３絶縁物質を蒸着した後、２次平坦化工程により前記ビットライン用パッドを埋没させる第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜の全面に第４絶縁物質を蒸着した後前記第４絶縁物質、前記第１及び第２層間絶縁膜を食刻することにより前記ゲート間のソース領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールに第２導電物質を埋め立てた後、３次平坦化工程により前記ソース領域に接続され、上部面が前記第４絶縁物質の上部面と同一高さのプラギングバーを形成する段階と、結果物の全面に第５絶縁物質を蒸着した後前記ビットライン用パッドの上部の前記第２層間酸化膜、第４絶縁物質及び第５絶縁物質をパタニングすることによって前記ビットライン用パッドと接続するビットライン用コンタクトホールを形成する段階と、結果物の全面に第３導電物質、第６絶縁物質を順に積層した後パタニングしてビットラインを形成する段階と、前記ビットラインの側面にはスペーサを形成し、前記スペーサをマスクとして用いて前記露出された第６絶縁物質を取り除いて前記プラギングバーを露出させる段階と、前記ビットラインにより自己整列されて露出された前記プラギングバーに直接接続されるストレージ電極を形成する段階とを具備することを特徴とする。
【００１３】
好ましくは、前記第１層間絶縁膜は流動性に優れたＢＰＳＧ又はＯ3 −ＴＥＯＳを用いてリフロー工程又はリフローと結合されたエッチバック工程より形成される。
さらに、前記第２層間絶縁膜はＵＳＧ(Undoped Silica Glass)を用いてエッチバック及び機械化学的研磨（ＣＭＰ）中のいずれか一工程より形成することが好ましい。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
（実施例１）
図３は本発明の実施例１によるビットラインコンタクト用パッドを用いたＤＲＡＭセルの平面図である。図６Ｇは図３のビットライン方向（Ａ−Ａ′）の断面図であり、図７は図３のワードライン方向（Ｂ−Ｂ′）の断面図である。
【００１６】
図３乃至図７を参照して、本発明のＤＲＡＭセルの構成を調べてみる。主表面を有する半導体基板１００はアクティブ領域５０とフィールド領域１０５とに区分される。セルのトランジスタは前記半導体基板１００中に形成された一対のソース及びドレイン領域１１８，１１９と前記一対のソース及びドレイン領域１１８，１１９との間の前記半導体基板上に形成されたワードライン７０を具備する。
【００１７】
ビットライン１５０との接続のためのパッド１３０はゲートスペーサ１２０により絶縁されて前記ワードライン７０間の前記ドレイン領域１１９に接続される。ストレージ電極用プラギンバー１４０は前記ゲートスペーサ１２０と第１及び第２層間絶縁膜１２５，１３５及び窒化膜１３６により絶縁されて前記窒化膜１３６、前記第１及び第２層間絶縁膜１２５，１３５を貫通して前記ワードライン７０間のソース領域１１８に接続される。
【００１８】
前記ビットラインコンタクト用パッド１３０とストレージコンタクト用プラギングバー１４０の上部のビットライン１５０は前記窒化膜１３６及び前記第２層間絶縁膜１３５の一部を貫通して前記パッド１３０に接続し、キャパシターの下部電極を成すストレージ電極１６０は前記ビットライン１５０により自己整列されて前記プラギングバー１４０に直接接続される。
【００１９】
以下、前記の構成を有するＤＲＡＭセルの製造方法を図４Ａ乃至６Ｇを参照して詳細に説明する。図４Ａはスイッチングトランジスタが形成された半導体基板１００の表面を１次平坦化する段階を示す。まず、第１導電型の半導体基板１００上に素子隔離工程、例えばＳＴＩ(Shallow Trench Isolation)によりフィールド領域１０５を形成してトランジスタの形成されるアクティブ領域（図３の５０）を限定する。次いで、前記半導体基板１００上にゲート酸化膜１１０、第１導電層１１５、第２導電層１１６及び第１絶縁層１１７を順に積層した後パタニングしてゲートパターンを形成する。この際、ゲートは第１導電層１１５を構成する不純物の含有された多結晶シリコンと第２導電層１１６を構成する金属シリサイドとが積層されたポリサイド構造を有する。前記ゲートのキャッピング層なる第１絶縁層１１７はシリコン酸化膜及びシリコン窒化膜中のいずれか一つよりなる。
【００２０】
次いで、前記ゲートをマスクとして用いたイオン注入工程によりソース及びドレイン領域１１８、１１９を形成する。再び約５００Åの厚さの第２絶縁物質を蒸着した後、異方性食刻によりゲートスペーサ１２０を形成する。前記ゲートスペーサ１２０を構成する第２絶縁物質はシリコン窒化膜より構成される。
次いで、前記結果物の全面に前記トランジスタのゲートが充分に被覆される程度の厚さ、例えば５０００Å以下の厚さを有する第３絶縁物質を蒸着した後、１次平坦化工程を施して第１層間絶縁膜１２５を形成する。前記１次平坦化工程は第３絶縁物質として流動性に優れたＢＰＳＧやＯ3 −ＴＥＯＳを用いたリフロー工程、又はリフローと結合されたエッチバック工程を用いて平坦化する。
【００２１】
図４Ｂは第３導電物質を蒸着した後パタニングすることにより前記ドレイン領域に接続されたビットラインとの接続のためのパッド１３０を形成する段階を示す。前記パッド１３０を構成する第３導電物質は不純物の含まれた多結晶シリコンよりなる。
図４Ｃは前記パッド１３０が充分に被覆されるように第４絶縁物質を蒸着した後２次平坦化工程を施して第２層間絶縁膜１３５を形成する段階を示す。前記２次平坦化工程において、Ｏ3 −ＴＥＯＳを前記第４絶縁物質として用いたエッチバック工程を用いることができ、さらに機械化学的研磨（Chemical Mechanical Polishing ：以下、ＣＭＰと略す）工程を用い得る。
【００２２】
次に、前記平坦化された第２層間絶縁膜１３５の全面に第５絶縁層１３６を蒸着した後、ビットラインとの接続のためのＢＣ工程前にストレージ電極との接続のための工程を行う。即ち、所定のマスクパターン（図示せず）を用いて前記第５絶縁層１３６と、前記第２及び第１層間絶縁膜１３５、１２５を乾式食刻することにより前記ゲート間のソース領域１１８を露出させるコンタクトホールを形成する。
【００２３】
図５Ｄはトランジスタの前記ソース領域１１８との接続のためのストレージ電極用プラギングバー１４０を形成する段階を示す。
具体的に、前記コンタクトホールに第４導電物質を埋め立てた後第３平坦化工程により前記ソース領域１１８に接続されるプラギングバー１４０を形成する。この際、前記第５絶縁層１３６として前記第４導電物質との選択比に優れた窒化膜を用いる。さらに、前記プラギングバー１４０を構成する第４導電物質はＧｂｉｔ−級ＤＲＡＭで発生する諸問題、例えばコンタクト抵抗及び伝送ゲートの信頼性などを考慮して伝導性に優れたタングステンよりなる単一層を用いるか、又は障壁金属とタングステンとが積層された多重層を用いる。前記障壁金属としてはＴｉ／ＴｉＮが主に用いられる。
【００２４】
さらに、埋め立てられたプラギングバー１４０を平坦化するための３次平坦化工程は前記第５絶縁層１３６を研磨中止膜として用いたＣＭＰ工程を用いてプラギングされた導電バーのみを残して前記第５絶縁層１３６の上部の第４導電物質を完全に取り除く。場合によっては前記ＣＭＰの代わりに前記第５絶縁層１３６であるＳｉ3 Ｎ4 を食刻中止膜として用いたエッチバックも用い得る。
【００２５】
図５Ｅは前記パッド１３０に接続されるビットライン１５０を形成する段階を示す。
先ず、図５Ｄの結果物の全面に約５００〜１０００Åの厚さの第６絶縁層１４５を蒸着する。この際、前記第６絶縁層１４５の蒸着方法はその下部に形成された前記プラギングバー１４０の酸化を最小化するように３００〜４００℃の低温蒸着可能なＣＶＤ方法を用いる。
【００２６】
次いで、前記パッド１３０の上部の前記第２層間絶縁膜１３５の一部、第５絶縁層１３６及び第６絶縁層１４５をパタニングした後、導電物質を蒸着する。前記導電物質の全面に再び第７絶縁物質を１０００〜３０００Å位蒸着した後、写真食刻工程を用いて上部にキャッピング絶縁膜１５２を具備したビットライン１５０パターンを形成する。次いで、第８絶縁物質を積層した後異方性食刻でビットライン１５０の両側壁にスペーサ１５４を形成する。この際、前記スペーサ１５４の形成のための異方性食刻により下部の前記第６絶縁層１４５が露出される。
【００２７】
この際、前記ビットライン１５０の構成物質として伝導性に優れたタングステン又はシリサイドを主に使用し、障壁層として数百ÅのＴｉ／ＴｉＮを積層することもできる。
図５Ｆは前記スペーサ１５４をマスクとして用いて前記露出された第６絶縁層１４５を取り除いて前記第５絶縁層１３６及び前記プラギングバー１４０の表面を露出させる段階を示す。前記ビットライン１５０の上面及び両側面にそれぞれ形成された前記第７絶縁物質と第８絶縁物質は酸化物との選択比が高いシリコン窒化膜より構成される。
【００２８】
図６Ｇは前記ビットライン１５０により自己整列されて前記露出されたプラギングバー１４０に直接接続されるストレージ電極１６０を形成する段階を示す。以後の誘電膜蒸着工程（図示せず）、プレート電極形成工程（図示せず）及び配線（図示せず）等の工程は通常の半導体装置の製造方法と同一である。したがって、通常的なスタックキャパシターの形成方法により本発明のＤＲＡＭセルを制作する。
【００２９】
（実施例２）
図８は本発明の実施例２によるＤＲＡＭセルのワードライン方向（図３のＢ−Ｂ′方向）の断面図であり、実施例１の図７に対応する。容易な説明のために、実施例１と同一の部分については同一参照符号を付け、その説明は省く。
実施例１（図７参照）と実施例２との差異点は、ビットライン２５０を絶縁するためのキャッピング層２５２とスペーサ２５４の形成方法である。従って、ビットライン２５０の形成段階までは実施例１と同一である。
【００３０】
図７の実施例１においては前記ビットラインスペーサ１５４の形成のための乾式食刻時その下部の前記第６絶縁層１４５を構成する酸化物が通常窒化膜よりなされたスペーサ１５４との選択比の差により過食刻される恐れがある。これにより、後続工程で蒸着されるストレージ電極１６０物質がビットライン１５０に浸透して短絡を招く。
【００３１】
本実施例において、ビットライン２５０の短絡を防止するために、前記ビットラインの上面のキャッピング絶縁膜２５２のパタニング時前記第６絶縁層２４５も一緒にパタニングした後、ビットライン２５０と前記第６絶縁層２４５の両側面を全て被覆するスペーサ２５４を形成しストレージ電極１６０を自己整列させる。
【００３２】
（実施例３）
実施例３はビットラインとの接続のためのパッド無しにビットラインのレイアウトを変更したりアクティブ領域のレイアウトを変更することによりＤＲＡＭセルの製造方法を単純化したものである。図９は本発明の実施例３によるビットライン用パッドを用いないＤＲＡＭセルのレイアウト、図１０は図９のＣ−Ｃ′線による断面図をそれぞれ示す。
【００３３】
図９及び図１０を参照すれば、ビットライン用ＤＣ形成時写真食刻工程におけるマージンを確保するために別度のパッド無しに前記ドレイン領域１１９に直接接続されるようにアクティブ領域５００が“Ｔ”形にレイアウトされている。即ち、ビットライン２５０とのコンタクト部位が突出されるようにアクティブ領域５００を配置して工程を単純化させる。
【００３４】
本発明はこれに限らず、多様に施し得る。例えば、前記ビットライン２５０が別途のパッド無しに前記ドレイン領域１１９に直接接続されるように前記アクティブ領域５００を“Ｚ”形に変形しても同一な効果が得られる。反面、前記アクティブ領域の様子は既存の一字形をそのまま保つ上、その代わり前記ビットラインを“Ｔ”形に変形してアクティブ領域側に突出させてもパッド形成工程を省く上に同一な効果が得られる。
【００３５】
【発明の効果】
以上説明したように本発明によれば、下記のような効果が得られる。
第一に、通常のＣＯＢ構造を有するＤＲＡＭセルでビットラインをパタニングする前にストレージ電極との接続のためのＢＣ工程を先に行うことにより、ビットライン形成工程のデザインルールに係わらなくＢＣ工程を施し得る。従って、コンタクトホールの直径の減少及び縦横比の増加によるＢＣ工程の難題、例えば食刻中止問題及び整列マージンと食刻マージンとを含めた工程マージン確保問題などが改善できる。
【００３６】
第二に、ストレージ電極コンタクト用プラギングバー及びビットラインコンタクト用パッドが異なった段差で別途の写真食刻工程を通じて形成されることにより、前記プラギングバーとパッド間のストリンガやブリッジ現象を防止することができる。
第三に、縦横比を低くして食刻が止まることなく安定的にＢＣが形成でき、ストレージノードがビットラインにより自己整列方式によりプラギングバーに接続されるので整列マージンを改善し得る。
【００３７】
その結果、次世代半導体装置なるＧｂｉｔ−級ＤＲＡＭにごく有用に適用し得る。
【図面の簡単な説明】
【図１】従来技術によるパッドを用いないＤＲＡＭセルの概略的な断面図である。
【図２】従来の他の技術によるビットライン用パッドを具備したＤＲＡＭセルの断面図である。
【図３】本発明の実施例１によるビットラインビットライン用パッドを具備したＤＲＡＭセルの平面図である。
【図４】（Ａ）乃至（Ｃ）は本発明の実施例１によるＤＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階別に示した工程断面図である。
【図５】（Ｄ）乃至（Ｆ）は本発明の実施例１によるＤＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階別に示した工程断面図である。
【図６】（Ｇ）は本発明の実施例１によるＤＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階別に示した工程断面図である。
【図７】本発明の実施例１によるＤＲＡＭセルを図３のＢ−Ｂ′に沿って示した断面図である。
【図８】本発明の実施例２によるＤＲＡＭセルのワードライン方向の断面図である。
【図９】本発明の実施例３によるビットライン用パッドを用いないＤＲＡＭセルの平面図である。
【図１０】図９のＣ−Ｃ′による断面図である。
【符号の説明】
５０ アクティブ領域
７０ ワードライン
１３０ パッド
１５０ ビットライン
【本発明の属する技術分野】
本発明はスタックキャパシターセルを具備した高集積ＤＲＡＭ素子及びその製造方法に係り、特に高縦横比を有するメモリ装置における埋立コンタクト（Buried Contact: 以下、ＢＣと略す）工程を改善したＤＲＡＭ素子及びその製造方法に関する。
【０００２】
【従来の技術】
高集積メモリ素子のデザインルールは１Ｍｂｉｔ−級ＤＲＡＭ(Dynamic Random Access Memory)時代の約１μｍ程度から、Ｇｂｉｔ−級ＤＲＡＭでは約０．１５μｍ程度に小さくなっている。これにより、シリコンに対する電気的な接触部であるコンタクトホールのサイズも小さくなっており、垂直方向には３次元キャパシター構造などを用いることにより縦横比も次第に高くなる傾向にある。このようなコンタクトホールの直径の縮小及び高縦横比は後続の写真食刻工程に大きな負担となっている。
【０００３】
かかるデザインルールは工程限界を示す因子となるが、ディープサブミクロンデザインルールにおける整列公差は素子の致命的な失敗の原因となっている。
特に、限定された単位面積でキャパシタンスを増やすためのＤＲＡＭでの技術発展により初期の平面セルキャパシター構造はスタック又はトレンチキャパシター構造に変化した。一方、スッタクキャパシター構造においても面積を増やすためにシリンダ形キャパシターまたはフィン形キャパシターなどに変化している。
【０００４】
このようなシリンダ形構造は工程順序の観点から二つに区分し得る。即ち、ビットラインの形成後にキャパシターが形成されるＣＯＢ（Capacitor Over Bit-line)構造と、ビットライン形成前にキャパシターが形成されるＣＵＢ(Capacitor Under Bit-line)構造とに大別される。
前記ＣＯＢ構造はビットライン工程マージンに係わらずにキャパシターが形成できるので制限された面積でセルのキャパシタンスを増大させ得る。反面、ＣＯＢ構造はストレージノードとトランジスタのソース領域との電気的な接続のためのＢＣ工程マージンがビットラインのデザインルールにより制限される短所もある。
【０００５】
図１は従来技術によるＤＲＡＭ素子のワードライン方向の断面図であり、参照符号１０は半導体基板、１２はフィールド領域、１３はソース領域、１４は第１層間絶縁膜、１６はポリシリコンとシリサイドとか積層されたポリサイドよりなるビットライン、１７はキャッピング絶縁膜、１８は第２層間絶縁膜、２１はスペーサ、２３はストレージノードをそれぞれ示す。
【０００６】
図１に示されたように、従来にはＢＣ工程の整列マージンの確保のためにビットライン１６による自己整合技術を用い、前記ビットライン１６とストレージノード２３とが連結されることを防止するためにＢＣの側壁にスペーサ２１を設けた。
しかしながら、前記した従来技術によりＢＣを形成する場合、Ｇｂｉｔ−級ＤＲＡＭのデザインルールではＢＣの縦横比が６以上となるので食刻過程が前記層間絶縁膜１４，１８を取り除く間止まる現象が生じている。即ち、ディープサブミクロンデザインルールでは整列マージンと共に食刻マージンも無視できない。さらに、ＢＣの直径は０．１５μｍであり、これは前記スペーサ２１を形成するには小さすぎる。
【０００７】
図２は従来の他の技術によるＤＲＡＭ素子の断面図であり、ＢＣ工程時の乾式食刻の負担を省くためにストレージノード用導電パッド２５を用いた。該技術は通常、ストレージノード２３との接続のためのストレージノード用導電パッド２５とビットラインとの接続のためのビットライン用導電パッド（図示せず）を同時に形成する方法を用いるが、これによってＢＣ形成時の食刻工程の食刻深さを縮めて食刻マージンも確保できる。
【０００８】
しかしながら、高集積度によりデザインルールはさらに制限され、よって前記導電パッドの間隔が０．１μｍ位に縮まり、よってパッド間のストリンガやブリッジが発生する問題がある。
【０００９】
【発明が解決しようとする課題】
本発明の目的は前記したストリンガやブリッジ現象を減らし、ストレージノード用ＢＣを形成するための食刻工程の整列マージンを充分に確保し、縦横比を下げて食刻中止の問題を改善させた高集積ＤＲＡＭ素子を提供することにある。
本発明の他の目的は高縦横比のＢＣ形成時写真食刻工程の整列マージン及び食刻中止の問題を同時に解決し得る高集積ＤＲＡＭ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、本発明はフィールド領域により分離された半導体基板のアクティブ領域上に一つのＭＯＳトランジスタと一つのスタックキャパシタより構成されるメモリセルを複数個具備した高集積ＤＲＡＭ素子において、前記メモリセルは、前記半導体基板中に形成された一対のソース及びドレイン領域と前記一対のソース及びドレイン領域間の前記半導体基板上に形成され両側壁にゲートスペーサを具備したワードラインと、前記ワードライン上に形成されている第１層間絶縁膜と、前記第１層間絶縁膜上に形成されている第２層間絶縁膜と、前記第２層間絶縁膜上に形成されている絶縁膜と、上部面の少なくとも一部が前記絶縁膜から露出するように前記第２層間絶縁膜及び前記絶縁膜に埋設され、前記ゲートスペーサにより絶縁されて前記ワードライン間の前記ドレイン領域に接続されるビットライン用パッドと、前記ゲートスペーサと前記第１、第２層間絶縁膜と前記絶縁膜とにより絶縁されて前記絶縁膜と前記第１及び第２層間絶縁膜とを貫通し、前記ワードライン間の前記ソース領域に接続され、上部面が前記絶縁膜の上部面と同一高さのストレージ電極用プラギングバーと、前記絶縁膜及び前記第２層間絶縁膜の一部を貫通して前記ビットライン用パッドに接続するビットラインと、前記ビットラインの両側面に位置し前記プラギングバーに直接接続されるストレージ電極とを具備することを特徴とする。
【００１２】
前記他の目的を達成するために本発明のＤＲＡＭ素子の製造方法は、少なくとも一つのＭＯＳトランジスタを形成する段階と、第１絶縁物質を蒸着した後異方性食刻によりゲートスペーサを形成する段階と、第２絶縁物質を蒸着した後１次平坦化工程により第１層間絶縁膜を形成する段階と、前記ＭＯＳトランジスタのドレイン領域上に形成されている前記第１層間絶縁膜を除去し、第１導電物質を蒸着した後にパタニングすることにより前記ドレイン領域に接続されたビットライン用パッドを形成する段階と、前記ビットライン用パッドが充分に被覆されるように第３絶縁物質を蒸着した後、２次平坦化工程により前記ビットライン用パッドを埋没させる第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜の全面に第４絶縁物質を蒸着した後前記第４絶縁物質、前記第１及び第２層間絶縁膜を食刻することにより前記ゲート間のソース領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールに第２導電物質を埋め立てた後、３次平坦化工程により前記ソース領域に接続され、上部面が前記第４絶縁物質の上部面と同一高さのプラギングバーを形成する段階と、結果物の全面に第５絶縁物質を蒸着した後前記ビットライン用パッドの上部の前記第２層間酸化膜、第４絶縁物質及び第５絶縁物質をパタニングすることによって前記ビットライン用パッドと接続するビットライン用コンタクトホールを形成する段階と、結果物の全面に第３導電物質、第６絶縁物質を順に積層した後パタニングしてビットラインを形成する段階と、前記ビットラインの側面にはスペーサを形成し、前記スペーサをマスクとして用いて前記露出された第６絶縁物質を取り除いて前記プラギングバーを露出させる段階と、前記ビットラインにより自己整列されて露出された前記プラギングバーに直接接続されるストレージ電極を形成する段階とを具備することを特徴とする。
【００１３】
好ましくは、前記第１層間絶縁膜は流動性に優れたＢＰＳＧ又はＯ3 −ＴＥＯＳを用いてリフロー工程又はリフローと結合されたエッチバック工程より形成される。
さらに、前記第２層間絶縁膜はＵＳＧ(Undoped Silica Glass)を用いてエッチバック及び機械化学的研磨（ＣＭＰ）中のいずれか一工程より形成することが好ましい。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
（実施例１）
図３は本発明の実施例１によるビットラインコンタクト用パッドを用いたＤＲＡＭセルの平面図である。図６Ｇは図３のビットライン方向（Ａ−Ａ′）の断面図であり、図７は図３のワードライン方向（Ｂ−Ｂ′）の断面図である。
【００１６】
図３乃至図７を参照して、本発明のＤＲＡＭセルの構成を調べてみる。主表面を有する半導体基板１００はアクティブ領域５０とフィールド領域１０５とに区分される。セルのトランジスタは前記半導体基板１００中に形成された一対のソース及びドレイン領域１１８，１１９と前記一対のソース及びドレイン領域１１８，１１９との間の前記半導体基板上に形成されたワードライン７０を具備する。
【００１７】
ビットライン１５０との接続のためのパッド１３０はゲートスペーサ１２０により絶縁されて前記ワードライン７０間の前記ドレイン領域１１９に接続される。ストレージ電極用プラギンバー１４０は前記ゲートスペーサ１２０と第１及び第２層間絶縁膜１２５，１３５及び窒化膜１３６により絶縁されて前記窒化膜１３６、前記第１及び第２層間絶縁膜１２５，１３５を貫通して前記ワードライン７０間のソース領域１１８に接続される。
【００１８】
前記ビットラインコンタクト用パッド１３０とストレージコンタクト用プラギングバー１４０の上部のビットライン１５０は前記窒化膜１３６及び前記第２層間絶縁膜１３５の一部を貫通して前記パッド１３０に接続し、キャパシターの下部電極を成すストレージ電極１６０は前記ビットライン１５０により自己整列されて前記プラギングバー１４０に直接接続される。
【００１９】
以下、前記の構成を有するＤＲＡＭセルの製造方法を図４Ａ乃至６Ｇを参照して詳細に説明する。図４Ａはスイッチングトランジスタが形成された半導体基板１００の表面を１次平坦化する段階を示す。まず、第１導電型の半導体基板１００上に素子隔離工程、例えばＳＴＩ(Shallow Trench Isolation)によりフィールド領域１０５を形成してトランジスタの形成されるアクティブ領域（図３の５０）を限定する。次いで、前記半導体基板１００上にゲート酸化膜１１０、第１導電層１１５、第２導電層１１６及び第１絶縁層１１７を順に積層した後パタニングしてゲートパターンを形成する。この際、ゲートは第１導電層１１５を構成する不純物の含有された多結晶シリコンと第２導電層１１６を構成する金属シリサイドとが積層されたポリサイド構造を有する。前記ゲートのキャッピング層なる第１絶縁層１１７はシリコン酸化膜及びシリコン窒化膜中のいずれか一つよりなる。
【００２０】
次いで、前記ゲートをマスクとして用いたイオン注入工程によりソース及びドレイン領域１１８、１１９を形成する。再び約５００Åの厚さの第２絶縁物質を蒸着した後、異方性食刻によりゲートスペーサ１２０を形成する。前記ゲートスペーサ１２０を構成する第２絶縁物質はシリコン窒化膜より構成される。
次いで、前記結果物の全面に前記トランジスタのゲートが充分に被覆される程度の厚さ、例えば５０００Å以下の厚さを有する第３絶縁物質を蒸着した後、１次平坦化工程を施して第１層間絶縁膜１２５を形成する。前記１次平坦化工程は第３絶縁物質として流動性に優れたＢＰＳＧやＯ3 −ＴＥＯＳを用いたリフロー工程、又はリフローと結合されたエッチバック工程を用いて平坦化する。
【００２１】
図４Ｂは第３導電物質を蒸着した後パタニングすることにより前記ドレイン領域に接続されたビットラインとの接続のためのパッド１３０を形成する段階を示す。前記パッド１３０を構成する第３導電物質は不純物の含まれた多結晶シリコンよりなる。
図４Ｃは前記パッド１３０が充分に被覆されるように第４絶縁物質を蒸着した後２次平坦化工程を施して第２層間絶縁膜１３５を形成する段階を示す。前記２次平坦化工程において、Ｏ3 −ＴＥＯＳを前記第４絶縁物質として用いたエッチバック工程を用いることができ、さらに機械化学的研磨（Chemical Mechanical Polishing ：以下、ＣＭＰと略す）工程を用い得る。
【００２２】
次に、前記平坦化された第２層間絶縁膜１３５の全面に第５絶縁層１３６を蒸着した後、ビットラインとの接続のためのＢＣ工程前にストレージ電極との接続のための工程を行う。即ち、所定のマスクパターン（図示せず）を用いて前記第５絶縁層１３６と、前記第２及び第１層間絶縁膜１３５、１２５を乾式食刻することにより前記ゲート間のソース領域１１８を露出させるコンタクトホールを形成する。
【００２３】
図５Ｄはトランジスタの前記ソース領域１１８との接続のためのストレージ電極用プラギングバー１４０を形成する段階を示す。
具体的に、前記コンタクトホールに第４導電物質を埋め立てた後第３平坦化工程により前記ソース領域１１８に接続されるプラギングバー１４０を形成する。この際、前記第５絶縁層１３６として前記第４導電物質との選択比に優れた窒化膜を用いる。さらに、前記プラギングバー１４０を構成する第４導電物質はＧｂｉｔ−級ＤＲＡＭで発生する諸問題、例えばコンタクト抵抗及び伝送ゲートの信頼性などを考慮して伝導性に優れたタングステンよりなる単一層を用いるか、又は障壁金属とタングステンとが積層された多重層を用いる。前記障壁金属としてはＴｉ／ＴｉＮが主に用いられる。
【００２４】
さらに、埋め立てられたプラギングバー１４０を平坦化するための３次平坦化工程は前記第５絶縁層１３６を研磨中止膜として用いたＣＭＰ工程を用いてプラギングされた導電バーのみを残して前記第５絶縁層１３６の上部の第４導電物質を完全に取り除く。場合によっては前記ＣＭＰの代わりに前記第５絶縁層１３６であるＳｉ3 Ｎ4 を食刻中止膜として用いたエッチバックも用い得る。
【００２５】
図５Ｅは前記パッド１３０に接続されるビットライン１５０を形成する段階を示す。
先ず、図５Ｄの結果物の全面に約５００〜１０００Åの厚さの第６絶縁層１４５を蒸着する。この際、前記第６絶縁層１４５の蒸着方法はその下部に形成された前記プラギングバー１４０の酸化を最小化するように３００〜４００℃の低温蒸着可能なＣＶＤ方法を用いる。
【００２６】
次いで、前記パッド１３０の上部の前記第２層間絶縁膜１３５の一部、第５絶縁層１３６及び第６絶縁層１４５をパタニングした後、導電物質を蒸着する。前記導電物質の全面に再び第７絶縁物質を１０００〜３０００Å位蒸着した後、写真食刻工程を用いて上部にキャッピング絶縁膜１５２を具備したビットライン１５０パターンを形成する。次いで、第８絶縁物質を積層した後異方性食刻でビットライン１５０の両側壁にスペーサ１５４を形成する。この際、前記スペーサ１５４の形成のための異方性食刻により下部の前記第６絶縁層１４５が露出される。
【００２７】
この際、前記ビットライン１５０の構成物質として伝導性に優れたタングステン又はシリサイドを主に使用し、障壁層として数百ÅのＴｉ／ＴｉＮを積層することもできる。
図５Ｆは前記スペーサ１５４をマスクとして用いて前記露出された第６絶縁層１４５を取り除いて前記第５絶縁層１３６及び前記プラギングバー１４０の表面を露出させる段階を示す。前記ビットライン１５０の上面及び両側面にそれぞれ形成された前記第７絶縁物質と第８絶縁物質は酸化物との選択比が高いシリコン窒化膜より構成される。
【００２８】
図６Ｇは前記ビットライン１５０により自己整列されて前記露出されたプラギングバー１４０に直接接続されるストレージ電極１６０を形成する段階を示す。以後の誘電膜蒸着工程（図示せず）、プレート電極形成工程（図示せず）及び配線（図示せず）等の工程は通常の半導体装置の製造方法と同一である。したがって、通常的なスタックキャパシターの形成方法により本発明のＤＲＡＭセルを制作する。
【００２９】
（実施例２）
図８は本発明の実施例２によるＤＲＡＭセルのワードライン方向（図３のＢ−Ｂ′方向）の断面図であり、実施例１の図７に対応する。容易な説明のために、実施例１と同一の部分については同一参照符号を付け、その説明は省く。
実施例１（図７参照）と実施例２との差異点は、ビットライン２５０を絶縁するためのキャッピング層２５２とスペーサ２５４の形成方法である。従って、ビットライン２５０の形成段階までは実施例１と同一である。
【００３０】
図７の実施例１においては前記ビットラインスペーサ１５４の形成のための乾式食刻時その下部の前記第６絶縁層１４５を構成する酸化物が通常窒化膜よりなされたスペーサ１５４との選択比の差により過食刻される恐れがある。これにより、後続工程で蒸着されるストレージ電極１６０物質がビットライン１５０に浸透して短絡を招く。
【００３１】
本実施例において、ビットライン２５０の短絡を防止するために、前記ビットラインの上面のキャッピング絶縁膜２５２のパタニング時前記第６絶縁層２４５も一緒にパタニングした後、ビットライン２５０と前記第６絶縁層２４５の両側面を全て被覆するスペーサ２５４を形成しストレージ電極１６０を自己整列させる。
【００３２】
（実施例３）
実施例３はビットラインとの接続のためのパッド無しにビットラインのレイアウトを変更したりアクティブ領域のレイアウトを変更することによりＤＲＡＭセルの製造方法を単純化したものである。図９は本発明の実施例３によるビットライン用パッドを用いないＤＲＡＭセルのレイアウト、図１０は図９のＣ−Ｃ′線による断面図をそれぞれ示す。
【００３３】
図９及び図１０を参照すれば、ビットライン用ＤＣ形成時写真食刻工程におけるマージンを確保するために別度のパッド無しに前記ドレイン領域１１９に直接接続されるようにアクティブ領域５００が“Ｔ”形にレイアウトされている。即ち、ビットライン２５０とのコンタクト部位が突出されるようにアクティブ領域５００を配置して工程を単純化させる。
【００３４】
本発明はこれに限らず、多様に施し得る。例えば、前記ビットライン２５０が別途のパッド無しに前記ドレイン領域１１９に直接接続されるように前記アクティブ領域５００を“Ｚ”形に変形しても同一な効果が得られる。反面、前記アクティブ領域の様子は既存の一字形をそのまま保つ上、その代わり前記ビットラインを“Ｔ”形に変形してアクティブ領域側に突出させてもパッド形成工程を省く上に同一な効果が得られる。
【００３５】
【発明の効果】
以上説明したように本発明によれば、下記のような効果が得られる。
第一に、通常のＣＯＢ構造を有するＤＲＡＭセルでビットラインをパタニングする前にストレージ電極との接続のためのＢＣ工程を先に行うことにより、ビットライン形成工程のデザインルールに係わらなくＢＣ工程を施し得る。従って、コンタクトホールの直径の減少及び縦横比の増加によるＢＣ工程の難題、例えば食刻中止問題及び整列マージンと食刻マージンとを含めた工程マージン確保問題などが改善できる。
【００３６】
第二に、ストレージ電極コンタクト用プラギングバー及びビットラインコンタクト用パッドが異なった段差で別途の写真食刻工程を通じて形成されることにより、前記プラギングバーとパッド間のストリンガやブリッジ現象を防止することができる。
第三に、縦横比を低くして食刻が止まることなく安定的にＢＣが形成でき、ストレージノードがビットラインにより自己整列方式によりプラギングバーに接続されるので整列マージンを改善し得る。
【００３７】
その結果、次世代半導体装置なるＧｂｉｔ−級ＤＲＡＭにごく有用に適用し得る。
【図面の簡単な説明】
【図１】従来技術によるパッドを用いないＤＲＡＭセルの概略的な断面図である。
【図２】従来の他の技術によるビットライン用パッドを具備したＤＲＡＭセルの断面図である。
【図３】本発明の実施例１によるビットラインビットライン用パッドを具備したＤＲＡＭセルの平面図である。
【図４】（Ａ）乃至（Ｃ）は本発明の実施例１によるＤＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階別に示した工程断面図である。
【図５】（Ｄ）乃至（Ｆ）は本発明の実施例１によるＤＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階別に示した工程断面図である。
【図６】（Ｇ）は本発明の実施例１によるＤＲＡＭセルの製造方法を図３のＡ−Ａ′に沿って各段階別に示した工程断面図である。
【図７】本発明の実施例１によるＤＲＡＭセルを図３のＢ−Ｂ′に沿って示した断面図である。
【図８】本発明の実施例２によるＤＲＡＭセルのワードライン方向の断面図である。
【図９】本発明の実施例３によるビットライン用パッドを用いないＤＲＡＭセルの平面図である。
【図１０】図９のＣ−Ｃ′による断面図である。
【符号の説明】
５０ アクティブ領域
７０ ワードライン
１３０ パッド
１５０ ビットライン
Claims (14)
- フィールド領域により分離された半導体基板のアクティブ領域上に一つのＭＯＳトランジスタと一つのスタックキャパシターとより構成されるメモリセルを複数個具備した高集積ＤＲＡＭ素子において、
前記メモリセルは、前記半導体基板中に形成された一対のソース及びドレイン領域と前記一対のソース及びドレイン領域間の前記半導体基板上に形成され両側壁にゲートスペーサを具備したワードラインと、
前記ワードライン上に形成されている第１層間絶縁膜と、
前記第１層間絶縁膜上に形成されている第２層間絶縁膜と、
前記第２層間絶縁膜上に形成されている絶縁膜と、
上部面の少なくとも一部が前記絶縁膜から露出するように前記第２層間絶縁膜及び前記絶縁膜に埋設され、前記ゲートスペーサにより絶縁されて前記ワードラインの間の前記ドレイン領域に接続されるビットライン用パッドと、
前記ゲートスペーサと前記第１及び第２層間絶縁膜と前記絶縁膜とにより絶縁されて前記絶縁膜と前記第１及び第２層間絶縁膜とを貫通し、前記ワードライン間の前記ソース領域に接続され、上部面が前記絶縁膜の上部面と同一高さのストレージ電極用プラギングバーと、
前記絶縁膜及び前記第２層間絶縁膜の一部を貫通して前記ビットライン用パッドに接続するビットラインと、
前記プラギングバーに直接接続されてその下面が前記ビットラインの両側面に位置するストレージ電極を具備することを特徴とするＤＲＡＭ素子。 - 前記ストレージ電極が前記ビットラインにより自己整列されるように前記ビットラインの両側壁にスペーサを具備することを特徴とする請求項１に記載のＤＲＡＭ素子。
- 第１導電型の半導体基板上に少なくとも一つのＭＯＳトランジスタを形成する段階と、
第１絶縁物質を蒸着した後異方性食刻によりゲートスペーサを形成する段階と、
第２絶縁物質を蒸着した後１次平坦化工程により第１層間絶縁膜を形成する段階と、
前記ＭＯＳトランジスタのドレイン領域上に形成されている前記第１層間絶縁膜を除去し、第１導電物質を蒸着した後にパタニングすることにより前記ドレイン領域に接続されたビットライン用パッドを形成する段階と、
前記ビットライン用パッドが充分に被覆されるように第３絶縁物質を蒸着した後、２次平坦化工程により前記ビットライン用パッドを埋没させる第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜の全面に第４絶縁物質を蒸着した後前記第４絶縁物質、前記第１及び第２層間絶縁膜を食刻することにより前記ゲート間のソース領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールに第２導電物質を埋め立てた後、３次平坦化工程により前記ソース領域に接続され、上部面が前記第４絶縁物質の上部面と同一高さのプラギングバーを形成する段階と、
結果物の全面に第５絶縁物質を蒸着した後前記ビットライン用パッドの上部の前記第２層間絶縁膜、第４絶縁物質及び第５絶縁物質をパタニングすることによってビットライン用コンタクトホールを形成する段階と、
結果物の全面に第３導電物質、第６絶縁物質を順に積層した後パタニングすることによって前記ビットライン用パッドと接続するビットラインを形成する段階と、
前記ビットラインの側面にはスペーサを形成し、前記スペーサをマスクとして用いて露出された前記第５絶縁物質を取り除いて前記プラギングバーを露出させる段階と、
前記ビットラインにより自己整列されて露出された前記プラギングバーに直接接続されるストレージ電極を形成する段階とを具備することを特徴とする高集積ＤＲＡＭ素子の製造方法。 - 前記ゲートスペーサを構成する第１絶縁物質はシリコン窒化膜よりなることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記第１層間絶縁膜は流動性に優れたＢＰＳＧ(Borophosphorus Silica Glass)及びオゾン（Ｏ3)−ＴＥＯＳ層のいずれか一つを前記第２絶縁物質として用いたリフロー工程又はリフローと結合されたエッチバック工程より形成されることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記ビットライン用パッドを構成する前記第１導電物質は不純物の含まれた多結晶シリコンよりなることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記第３絶縁物質はＯ3−ＴＥＯＳであり、前記第２平坦化工程において前記第３絶縁物質をエッチバックまたは機械化学的研磨のいずれか一方の方法により平坦化することによって前記第２層間絶縁膜を形成することを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記第４絶縁物質は前記第２導電物質との選択比に優れた窒化膜を用いることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記プラギングバーを構成する第２導電物質は伝導性に優れたタングステン（Ｗ）よりなる単一層及び障壁金属とタングステンとが積層された多重層のいずれか一つよりなることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記障壁金属はＴｉ／ＴｉＮよりなることを特徴とする請求項９に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記プラギングバーを形成するための前記３次平坦化工程には前記第４絶縁物質を食刻中止膜として用いたエッチバックまたは前記第４絶縁物質を研磨中止膜として用いた機械化学的研磨のいずれか一方の方法を用いることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記第５絶縁物質はその下部の前記プラギングバーの酸化を最小化するように３００〜４００℃の低温蒸着可能なＣＶＤ方法で蒸着されることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記ビットラインは伝導性に優れたタングステンよりなる単一層及びＴｉＮの障壁金属とタングステンとが積層された二重層のうちいずれか一つよりなることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
- 前記ビットラインの上面及び両側面にそれぞれ形成された前記第６絶縁物質と前記スペーサは酸化物との選択比が高いシリコン窒化膜よりなることを特徴とする請求項３に記載の高集積ＤＲＡＭ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P17159 | 1995-06-23 | ||
| KR1019950017159A KR0170312B1 (ko) | 1995-06-23 | 1995-06-23 | 고집적 dram 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917978A JPH0917978A (ja) | 1997-01-17 |
| JP3810863B2 true JP3810863B2 (ja) | 2006-08-16 |
Family
ID=19418066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15569896A Expired - Fee Related JP3810863B2 (ja) | 1995-06-23 | 1996-06-17 | 高集積ｄｒａｍ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5936272A (ja) |
| JP (1) | JP3810863B2 (ja) |
| KR (1) | KR0170312B1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3533037B2 (ja) * | 1996-05-29 | 2004-05-31 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| TW418462B (en) * | 1997-02-04 | 2001-01-11 | Matsushita Electronics Corp | Semiconductor device and manufacturing method thereof |
| US6849557B1 (en) * | 1997-04-30 | 2005-02-01 | Micron Technology, Inc. | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
| KR100486610B1 (ko) * | 1997-12-30 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체장치의커패시터제조방법 |
| KR100487915B1 (ko) * | 1997-12-31 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
| KR100278654B1 (ko) * | 1998-03-12 | 2001-02-01 | 윤종용 | 디램소자의셀커패시터형성방법 |
| US6221711B1 (en) | 1998-05-11 | 2001-04-24 | Micron Technology, Inc. | Methods of electrically contacting to conductive plugs, methods of forming contact openings, and methods of forming dynamic random access memory circuitry |
| JPH11345877A (ja) * | 1998-06-03 | 1999-12-14 | Mitsubishi Electric Corp | 半導体装置 |
| KR100468713B1 (ko) * | 1998-06-30 | 2005-06-08 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 |
| US6277758B1 (en) | 1998-07-23 | 2001-08-21 | Micron Technology, Inc. | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher |
| KR100557644B1 (ko) * | 1998-12-28 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법_ |
| TW415083B (en) * | 1999-03-01 | 2000-12-11 | United Microelectronics Corp | Fabrication method for self-aligned storage node of DRAM |
| JP4260275B2 (ja) * | 1999-03-18 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2000286254A (ja) * | 1999-03-31 | 2000-10-13 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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| US6989108B2 (en) * | 2001-08-30 | 2006-01-24 | Micron Technology, Inc. | Etchant gas composition |
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| KR100844936B1 (ko) * | 2002-07-19 | 2008-07-09 | 주식회사 하이닉스반도체 | 반도체소자 및 그 제조 방법 |
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| US6724026B2 (en) * | 2002-09-19 | 2004-04-20 | Infineon Technologies Aktiengesellschaft | Memory architecture with memory cell groups |
| KR100483430B1 (ko) * | 2002-09-26 | 2005-04-14 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법. |
| KR100564429B1 (ko) * | 2003-06-30 | 2006-03-28 | 주식회사 하이닉스반도체 | 랜딩 플러그 제조 방법 |
| KR100593746B1 (ko) * | 2004-12-24 | 2006-06-28 | 삼성전자주식회사 | 디램의 커패시터들 및 그 형성방법들 |
| KR100648632B1 (ko) * | 2005-01-25 | 2006-11-23 | 삼성전자주식회사 | 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법 |
| US7670902B2 (en) * | 2005-07-26 | 2010-03-02 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and structure for landing polysilicon contact |
| KR100673117B1 (ko) * | 2005-07-29 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100660881B1 (ko) * | 2005-10-12 | 2006-12-26 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3749610A (en) * | 1971-01-11 | 1973-07-31 | Itt | Production of silicon insulated gate and ion implanted field effect transistor |
| EP0370407A1 (en) * | 1988-11-18 | 1990-05-30 | Nec Corporation | Semiconductor memory device of one transistor - one capacitor memory cell type |
| JPH05243517A (ja) * | 1992-02-25 | 1993-09-21 | Nec Corp | 半導体装置 |
| KR950000660B1 (ko) * | 1992-02-29 | 1995-01-27 | 현대전자산업 주식회사 | 고집적 소자용 미세콘택 형성방법 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5383088A (en) * | 1993-08-09 | 1995-01-17 | International Business Machines Corporation | Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics |
| KR970007830B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 반도체 장치 및 그 제조방법 |
| US5763286A (en) * | 1994-09-14 | 1998-06-09 | Micron Semiconductor, Inc. | Process for manufacturing a DRAM capacitor having an annularly-grooved, cup-shaped storage-node plate which stores charge on inner and outer surfaces |
-
1995
- 1995-06-23 KR KR1019950017159A patent/KR0170312B1/ko not_active IP Right Cessation
-
1996
- 1996-06-17 JP JP15569896A patent/JP3810863B2/ja not_active Expired - Fee Related
- 1996-06-21 US US08/670,229 patent/US5936272A/en not_active Expired - Lifetime
-
1998
- 1998-05-11 US US09/075,723 patent/US6074918A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6074918A (en) | 2000-06-13 |
| KR0170312B1 (ko) | 1999-02-01 |
| US5936272A (en) | 1999-08-10 |
| JPH0917978A (ja) | 1997-01-17 |
| KR970003953A (ko) | 1997-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040726 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060125 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060525 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130602 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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