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JPH11345877A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH11345877A
JPH11345877A JP10154384A JP15438498A JPH11345877A JP H11345877 A JPH11345877 A JP H11345877A JP 10154384 A JP10154384 A JP 10154384A JP 15438498 A JP15438498 A JP 15438498A JP H11345877 A JPH11345877 A JP H11345877A
Authority
JP
Japan
Prior art keywords
film
insulating film
wiring layer
silicon oxide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10154384A
Other languages
English (en)
Inventor
Isao Tottori
功 鳥取
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10154384A priority Critical patent/JPH11345877A/ja
Priority to US09/198,363 priority patent/US6207987B1/en
Priority to TW087119622A priority patent/TW434746B/zh
Priority to KR1019990004333A priority patent/KR100326220B1/ko
Publication of JPH11345877A publication Critical patent/JPH11345877A/ja
Priority to US09/780,461 priority patent/US6368956B2/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 配線層の下地の平坦性を確保し、かつ、配線
層の位置ずれを抑制し、高い集積度の半導体装置を提供
する。 【解決手段】 ゲート電極部5を覆うシリコン酸化膜8
上に、リフローされ、かつ、研磨されたBPSG膜9が
形成されている。BPSG膜9上に第2配線層12が形
成されている。その第2配線層12を覆うように、第2
配線層12の実質的な厚さ以上の厚さを有するシリコン
酸化膜13がシリコン酸化膜10上に形成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、層間絶縁膜の平坦性が確保され、また、配線の位
置ずれが防止されて、高い集積度が得られる半導体装置
に関するものである。
【0002】
【従来の技術】従来の半導体装置の一例として、MOS
トランジスタを備えた半導体装置について図を用いて説
明する。図47を参照して、シリコン半導体基板51の
表面に、ゲート絶縁膜54を介在させて多結晶シリコン
膜55a、タングステンシリサイド膜55bおよびシリ
コン酸化膜55cを含む複数のゲート電極部55が形成
されている。1つのゲート電極部55を挟んで、シリコ
ン半導体基板51の表面には1対の不純物拡散層56
a、56bが形成されている。他のゲート電極部55を
挟んで、シリコン半導体基板51の表面には1対の不純
物拡散層56c、56dが形成されている。ゲート電極
部55の両側面上には、サイドウォール絶縁膜57がそ
れぞれ形成されている。ゲート電極部55および1対の
不純物拡散層56a、56bにより1つのMOSトラン
ジスタが構成される。また、ゲート電極部55および1
対の不純物拡散層56c、56dにより他のMOSトラ
ンジスタが構成される。各MOSトランジスタのゲート
電極部55は第1配線層となる。各MOSトランジスタ
は、シリコン半導体基板51の表面の素子間分離用溝5
2に形成された分離酸化膜53によって互いに電気的に
絶縁されている。
【0003】ゲート電極部55を覆うように、シリコン
半導体基板51上にシリコン酸化膜58が形成されてい
る。そのシリコン酸化膜58上に、ボロンとリンが添加
されたシリコン酸化膜、すなわち、BPSG(Boro-Pho
spho-Silicate-Glass )膜59が形成されている。その
BPSG膜59上にシリコン酸化膜60が形成されてい
る。そのシリコン酸化膜60上に、多結晶シリコン膜6
2a、タングステンシリサイド膜62bおよびシリコン
酸化膜62cを含む複数の第2配線層62が形成されて
いる。1つの第2配線層62は、BPSG膜59および
シリコン酸化膜60、58に形成されたコンタクトホー
ル61aに埋込まれた多結晶シリコン膜によって、第1
配線層としてのゲート電極部55と電気的に接続されて
いる。また、他の第2配線層62は、BPSG膜59お
よびシリコン酸化膜60、58に形成されたコンタクト
ホール61bに埋込まれた多結晶シリコン膜によって、
不純物拡散層56bと電気的に接続されている。第2配
線層62を覆うように、シリコン酸化膜60上にシリコ
ン酸化膜63が形成されている。そのシリコン酸化膜6
3上にさらにBPSG膜64が形成されている。そのB
PSG膜64上に複数の第3配線層67が形成されてい
る。
【0004】第3配線層67は、BPSG膜59、64
およびシリコン酸化膜63、60、58に形成されたコ
ンタクトホール65a、65b、65cに埋込まれたタ
ングステンなどのプラグ66a、66b、66cによっ
てゲート電極部55、不純物拡散層56c、56dにそ
れぞれ電気的に接続されている。また、第3配線層67
は、BPSG膜64およびシリコン酸化膜63に形成さ
れたコンタクトホール65dに埋込まれたプラグ66d
によって、第2配線層62と電気的に接続されている。
従来の半導体装置は上記のように構成される。
【0005】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。まず図48を参照し
て、シリコン半導体基板51の表面に、所定のフォトリ
ソグラフィ法およびRIE(Reactive Ion Etching)法
により、素子間分離用溝52を形成する。その後、その
素子間分離用溝52を埋めるように、シリコン半導体基
板51上にCVD法により膜厚約300〜800nmの
シリコン酸化膜(図示せず)を形成する。そのシリコン
酸化膜をCMP(Chemical Mechanical Polishing )法
により研磨することによって、素子間分離用溝52内に
分離酸化膜53を形成する。その後、熱酸化法によりシ
リコン半導体基板51の表面に膜厚5〜15nmのゲー
ト酸化膜54形成する。そのゲート酸化膜54上に、リ
ンまたはヒ素を含んだ多結晶シリコン膜、タングステン
シリサイド膜およびシリコン酸化膜(いずれも図示せ
ず)を形成する。そして、所定のフォトリソグラフィ法
およびRIE法により、多結晶シリコン膜55a、タン
グステンシリサイド膜55bおよびシリコン酸化膜55
cを含む第1配線層としての複数のゲート電極部55を
形成する。そのゲート電極部55マスクとして所定の導
電型の不純物をシリコン半導体基板51に注入すること
により、比較的不純物濃度の低い領域(図示せず)を形
成する。
【0006】その後、ゲート電極部55を覆うようにシ
リコン半導体基板51上に、CVD法により膜厚約10
〜50nmのシリコン酸化膜(図示せず)を形成する。
そのシリコン酸化膜にRIE法によるエッチングを施す
ことにより、ゲート電極部55の両側面上にサイドウォ
ール絶縁膜57を形成する。そのサイドウォール絶縁膜
57およびゲート電極部55をマスクとして、所定の導
電型の不純物をシリコン半導体基板51に注入すること
により、比較的不純物濃度の高い領域(図示せず)を形
成する。このようにして、ゲート電極部55を挟んでシ
リコン半導体基板51の表面に、1対の不純物拡散層5
6a、56bおよび不純物拡散層56c、56dがそれ
ぞれ形成される。その後、ゲート電極部55を覆うよう
にシリコン半導体基板51上に、CVD法により比較的
薄いシリコン酸化膜58を形成する。そのシリコン酸化
膜58上にCVD法によりBPSG膜59を形成する。
【0007】次に図49を参照して、温度約850℃に
てBPSG膜59に熱処理を施すことにより、BPSG
膜59の表面を局所的に平坦化する。すなわち、BPS
G膜59をリフローさせる。局所的に平坦化されたBP
SG膜59にRIE法またはフッ酸水溶液にてエッチン
グを施すことにより、BPSG膜59をより薄くする。
【0008】次に図50を参照して、BPSG膜59上
にCVD法により比較的薄いシリコン酸化膜60を形成
する。その後、所定のフォトリソグラフィ法およびRI
E法により、BPSG膜59、シリコン酸化膜60、5
8にゲート電極部55のタングステンシリサイド膜55
bの表面を露出するコンタクトホール61aおよび不純
物拡散層56bの表面を露出するコンタクトホール61
bをそれぞれ形成する。その後、シリコン酸化膜60上
に、CVD法により多結晶シリコン膜、タングステンシ
リサイド膜およびシリコン酸化膜(いずれも図示せず)
を形成する。その後、所定のフォトリソグラフィ法およ
びRIE法により多結晶シリコン膜62a、タングステ
ンシリサイド膜62bおよびシリコン酸化膜62cを含
む第2配線層62を形成する。
【0009】次に図51を参照して、第2配線層62を
覆うように、シリコン酸化膜60上にCVD法により比
較的薄いシリコン酸化膜63を形成する。その後、その
シリコン酸化膜63上にCVD法によりBPSG膜64
を形成する。
【0010】次に図52を参照して、温度約800℃に
てBPSG膜64に熱処理を施すことにより、BPSG
膜64の表面を局所的に平坦化する。その後、必要に応
じてRIE法またはフッ酸水溶液により、BPSG膜6
4にエッチングを施すことにより、さらにBPSG膜6
4の表面を平坦化する。
【0011】次に図53を参照して、所定のフォトリソ
グラフィ法およびRIE法により、BPSG膜64にゲ
ート電極部55のタングステンシリサイド膜55bの表
面を露出するコンタクトホール65a、不純物拡散層5
6c、56dの表面を露出するコンタクトホール65
b、65cおよび第2配線層62のタングステンシリサ
イド膜62bの表面を露出するコンタクトホール65d
をそれぞれ形成する。その後、各コンタクトホール65
a、65b、65c、65d内に所定の導電型の不純物
を注入する。そして、BPSG膜64を局所的に平坦化
した熱処理の温度よりも低い温度750℃にて熱処理を
施すことにより不純物を活性化する。
【0012】その後、WF6 などを原料とするCVD法
により、BPSG膜64上にタングステン薄膜(図示せ
ず)を形成する。そのタングステン薄膜にRIE法によ
るエッチングを施すことにより、コンタクトホール65
a、65b、65c、65d内にタングステンのプラグ
(図示せず)をそれぞれ形成する。そして、BPSG膜
64上にスパッタ法によりアルミニウム銅合金膜(図示
せず)を形成する。その後、所定のフォトリソグラフィ
法およびRIE法により、ゲート電極部55、不純物拡
散層56c、56dなどと電気的に接続された第3配線
層が形成され、図47に示す半導体装置が完成する。従
来の半導体装置は上記のように製造される。
【0013】
【発明が解決しようとする課題】近年LSIの微細化に
伴い、コンタクトホール61a、61b、65a〜65
dや第2配線層62および第3配線層67の寸法精度の
高い加工が困難になりつつある。特に、横方向の所定の
寸法精度を確保するために、フォトリソグラフィ法で
は、露光装置に用いられるレンズのNA値(開口数:Nu
merical Aperture)をより高い値に設定することで写真
製版における解像力の向上が図られている。しかしなが
ら、レジストが塗布される表面の平坦性が乏しいとハレ
ーションによって寸法精度の高いパターンを形成するこ
とが困難になる。また、レンズのNA値をより高い値に
設定することと相まって、焦点深度の確保が困難にな
る。さらに、BPSG膜59、64などに形成されたコ
ンタクトホール61a、61b、65a〜65dに多結
晶シリコンやタングステンなどを埋込む際に、BPSG
膜59、64の段差部に、多結晶シリコンやタングステ
ンがエッチングされずに残ることがある。このため、第
2配線層62の下地となるBPSG膜59や第3配線層
67の下地となるBPSG膜64には、より平坦な表面
形状が要求される。
【0014】ところでBPSG膜は熱処理によって局所
的な段差部分が平坦化される。平坦化の程度は、BPS
G膜に含まれるボロンの濃度、リンの濃度および熱処理
の温度などに依存し、ボロン、リン濃度が高いほど、ま
た、温度が高いほどBPSG膜は局所的により平坦化さ
れる。
【0015】そこで、第2配線層62の下地の平坦性を
確保するために、下層のBPSG膜59のボロン濃度お
よびリン濃度を、上層のBPSG膜64のボロン濃度お
よびリン濃度と同程度にすると、上層のBPSG膜64
に熱処理を施す際に下層のBPSG膜59もリフローを
起こして変形する。このため、BPSG膜59上に形成
された第2配線層62が、BPSG膜59の変形に伴っ
て、位置ずれを起こすことがあった。このことにより、
たとえば、第2配線層62がタングステンのプラグ66
bと接触して電気的不良が発生することがあった。
【0016】このような第2配線層62の位置ずれを抑
制するために、上層のBPSG膜64に施す熱処理の温
度をより低く設定することで、その位置ずれを1μm程
度に抑制することができる。しかしながら、LSIの微
細化に伴う熱処理の低温化の要求に対応するため、上層
のBPSG膜に施される熱処理の温度の低温化は限界に
近づきつつある。また、さらなるLSIの微細化に伴
い、第2配線層62の位置ずれを0.1μm程度に抑え
ることが要求されている。このため、従来の半導体装置
では、第2配線層等の下地の平坦性を確保しつつ、第2
配線層の位置ずれを防止することは極めて困難になるこ
とが想定される。その結果、容易にLSIの微細化を図
ることが困難になると考えられる。
【0017】本発明は上記想定される問題点を解決する
ためになされたものであり、各配線層の下地の平坦性を
確保し、かつ、半導体装置の製造過程における配線層の
位置ずれを抑制して、高い集積度が得られる半導体装置
を提供することを目的とする。
【0018】
【課題を解決するための手段】本発明の1つの局面にお
ける半導体装置は、半導体基板と、第1配線層と、第1
層間絶縁膜と、第2配線層と、第2層間絶縁膜とを備え
ている。半導体基板は主表面を有している。第1配線層
は半導体基板上に形成されている。第1層間絶縁膜は、
第1配線層を覆うように半導体基板上に形成されてい
る。第2配線層は第1層間絶縁膜上に形成されている。
第2層間絶縁膜は、第2配線層を覆うように第1層間絶
縁膜上に形成されている。第1層間絶縁膜は研磨された
面を有している。
【0019】この構成によれば、第1層間絶縁膜には研
磨が施されているため、第1層間絶縁膜の表面はその製
造工程において、ウェハ全面にわたって平坦になる。こ
れにより、第1層間絶縁膜上に寸法精度の高い第2配線
層を容易に形成することができる。また、その第2配線
層を覆うように第1層間絶縁膜上に第2層間絶縁膜を形
成する際には、第1層間絶縁膜には処理に伴う熱が加え
られる。このとき、第1層間絶縁膜の表面がウェハ全面
にわたって平坦なため、その表面に凹凸がある場合と比
較すると、第1層間絶縁膜の変形が抑えられる。これに
より、第2配線層が下地の第1層間絶縁膜の変形に伴っ
て移動する第2配線層の位置ずれを抑制することができ
る。これらの結果、より集積度の高い半導体装置が得ら
れる。
【0020】好ましくは、第1層間絶縁膜は所定の不純
物を含んでリフローされた不純物添加絶縁膜を含み、そ
のリフローされた不純物添加絶縁膜が研磨された面を有
している。
【0021】この場合には、研磨はリフローされて表面
の凹凸が局所的に緩和された不純物添加絶縁膜に施され
る。このため、表面の凹凸が緩和されない膜と比べる
と、不純物添加絶縁膜に研磨を施す際に、ウェハ面内に
おける研磨量のばらつき、ひいては、ウェハ面内の不純
物添加絶縁膜の膜厚のばらつきを低減することができ
る。
【0022】好ましくは、第1層間絶縁膜は、所定の不
純物を含んでリフローされた不純物添加絶縁膜と、その
リフローされた不純物添加絶縁膜上に形成され、所定の
不純物を含まない不純物無添加絶縁膜とを含み、その不
純物無添加絶縁膜が研磨された面を有している。
【0023】この場合には、不純物添加絶縁膜は不純物
無添加絶縁膜によって覆われている。このため、第2層
間絶縁膜を形成する際に、たとえ、不純物添加絶縁膜が
熱によってリフローを起こして変形しようとしても、そ
の変形が抑えられる。その結果、第2配線層の位置ずれ
をさらに抑制することができる。
【0024】好ましくは、第1層間絶縁膜は所定の不純
物を含まない不純物無添加絶縁膜を含み、その不純物無
添加絶縁膜が研磨された面を有している。
【0025】この場合には、不純物無添加絶縁膜には所
定の不純物が含まれていない。このため、第2層間絶縁
膜を形成する際の熱によって不純物無添加絶縁膜がリフ
ローを起こして変形することはない。これにより、第2
配線層が位置ずれを起こすことがなくなる。
【0026】また好ましくは、第1層間絶縁膜は、スピ
ンオングラス法により第1配線層間を埋めるように半導
体基板上に形成された第1塗布絶縁膜を含み、不純物無
添加絶縁膜はその第1塗布絶縁膜上に形成されている。
【0027】この場合には、第1塗布絶縁膜により、研
磨を施す前の不純物無添加絶縁膜の表面の凹凸が緩和さ
れる。これにより、不純物無添加絶縁膜に研磨を施す際
に、ウェハ面内の研磨量のばらつきを低減することがで
きる。
【0028】好ましくは、第2層間絶縁膜は、第2配線
層を固定保持できる厚さを有して第2の配線層を覆う配
線被覆絶縁膜を含んでいる。
【0029】この場合には、第2配線層は配線被覆絶縁
膜によって、より強固に第1層間絶縁膜上に固定され
る。これにより、その後の製造工程における熱によっ
て、たとえ、第1層間絶縁膜が変形しようとしても、第
2配線層の位置ずれをさらに抑制することができる。
【0030】好ましくは、第2層間絶縁膜は、スピンオ
ングラス法により第2配線層間を埋めるように、また
は、第2配線層を覆うように第1層間絶縁膜上に形成さ
れた第2塗布絶縁膜を含んでいる。
【0031】この場合には、第2配線層は第2塗布絶縁
膜によって、より強固に第1層間絶縁膜上に固定され
る。これにより、その後の製造工程における熱によっ
て、たとえ第1層間絶縁膜が変形しようとしても、第2
配線層の位置ずれを効果的に抑制することができる。ま
た、第2塗布絶縁膜により、ウェハ表面の凹凸が緩和さ
れる。これにより、第2塗布絶縁膜上に形成される膜の
平坦性を確保することが容易になる。
【0032】また好ましくは、第2層間絶縁膜は、第2
配線層と第2塗布絶縁膜との間に形成された配線保護膜
を含んでいる。
【0033】この場合には、第2塗布絶縁膜中に含まれ
る水素などの不純物が第2配線層へ拡散するのを防止す
ることができる。
【0034】本発明の他の局面における半導体装置は、
半導体基板と、第1配線層と、第1層間絶縁膜と、第2
配線層と、第2層間絶縁膜とを備えている。半導体基板
は主表面を有している。第1配線層は半導体基板上に形
成されている。第1層間絶縁膜は、第1配線層を覆うよ
うに半導体基板上に形成されている。第2配線層は第1
層間絶縁膜上に形成されている。第2層間絶縁膜は、第
2配線層を覆うように第1層間絶縁膜上に形成されてい
る。第1層間絶縁膜は、所定の不純物を含んでリフロー
された不純物添加絶縁膜を含んでいる。第2層間絶縁膜
は、第2配線層を固定保持できる厚さを有して第2配線
層を覆う配線被覆絶縁膜を有している。
【0035】この構成によれば、第1層間絶縁膜の表面
は不純物添加絶縁膜により、その製造工程において、局
所的に平坦になる。これにより、第1層間絶縁膜上に、
寸法精度の高い第2配線層を容易に形成することができ
る。また、第2配線層は配線被覆絶縁膜によって、より
強固に第1層間絶縁膜上に固定される。これにより、そ
の後の製造工程における熱によって、たとえ、不純物添
加絶縁膜がリフローを起こして変形しようとしても、第
2配線層が不純物添加絶縁膜の変形に伴って移動する第
2配線層の位置ずれを抑制することができる。これらの
結果、より集積度の高い半導体装置が得られる。
【0036】好ましくは、配線被覆絶縁膜は、第2配線
層の厚さ以上の厚さを有している。この場合には、第2
配線層は配線被覆絶縁膜によって、より確実に第1層間
絶縁膜上に固定される。これにより、第2配線層の位置
ずれをより確実に抑制することができる。
【0037】好ましくは、第2層間絶縁膜には研磨、ま
たは、リフロー処理が施されている。
【0038】この場合には、第2層間絶縁膜上に寸法精
度の高いパターンを容易に形成することができる。
【0039】好ましくは、配線被覆絶縁膜は、スピンオ
ングラス法により第2配線層間を埋めるように、また
は、第2配線層を覆うように形成された第3塗布絶縁膜
を含んでいる。
【0040】この場合には、第3塗布絶縁膜により、ウ
ェハ表面の凹凸が緩和され、その後第3塗布絶縁膜上に
形成される膜の平坦性を確保することが容易になる。
【0041】また好ましくは、第2層間絶縁膜は、第2
配線層と第3塗布絶縁膜との間に形成された配線保護膜
を含んでいる。
【0042】この場合には、第3塗布絶縁膜中に含まれ
る水素などの不純物が第2配線層へ拡散するのを防止す
ることができる。
【0043】さらに好ましくは、不純物添加絶縁膜の上
面または下面には、所定の不純物を含まない絶縁膜が形
成されている。
【0044】この場合には、絶縁膜によって不純物添加
絶縁膜中に含まれる所定の不純物が不純物添加絶縁膜の
上方または下方に拡散するのを防止することができる。
【0045】さらに好ましくは、第1層間絶縁膜は、半
導体基板を覆う基板被覆絶縁膜を含んでいる。
【0046】この場合には、基板被覆絶縁膜によって、
不純物添加絶縁膜中に含まれる所定の不純物が半導体基
板へ拡散するのを阻止することができる。
【0047】所定の前記不純物としては、ボロン、リン
およびヒ素からなる群から選ばれる少なくとも1つの不
純物を適用することができる。
【0048】
【発明の実施の形態】実施の形態1 実施の形態1に係る半導体装置について図を用いて説明
する。図1を参照して、シリコン半導体基板1の表面上
にゲート絶縁膜4を介在させて多結晶シリコン膜5a、
タングステンシリサイド膜5bおよびシリコン酸化膜5
cを含む複数のゲート電極部5が形成されている。1つ
のゲート電極部5を挟んでシリコン半導体基板1の表面
には、1対の不純物拡散層6a、6bが形成されてい
る。また、他のゲート電極部5を挟んでシリコン半導体
基板1の表面には、1対の不純物拡散層6c、6dが形
成されている。ゲート電極部5の両側面上には、サイド
ウォール絶縁膜7がそれぞれ形成されている。ゲート電
極部5および1対の不純物拡散層6a、6bにより1つ
のMOSトランジスタが構成される。また、ゲート電極
部5および1対の不純物拡散層6c、6dにより他のM
OSトランジスタが構成される。各MOSトランジスタ
のゲート電極部5は第1配線層をなしている。また、各
MOSトランジスタは、シリコン半導体基板1の表面の
素子間分離用溝2に形成された分離酸化膜3によって互
いに電気的に絶縁されている。
【0049】ゲート電極部5を覆うように、シリコン半
導体基板1上にシリコン酸化膜8が形成されている。そ
のシリコン酸化膜8上に、BPSG膜9が形成されてい
る。そのBPSG膜9は、熱処理によってリフローした
後に、その表面に研磨が施されている。研磨されたBP
SG膜9上には、シリコン酸化膜10が形成されてい
る。そのシリコン酸化膜10上に多結晶シリコン膜12
a、タングステンシリサイド膜12bおよびシリコン酸
化膜12cを含む複数の第2配線層12が形成されてい
る。1つの第2配線層12は、BPSG膜9およびシリ
コン酸化膜10、8に形成されたコンタクトホール11
aに埋込まれた多結晶シリコン膜によって第1配線層と
してのゲート電極部5と電気的に接続されている。ま
た、他の第2配線層12は、BPSG膜9およびシリコ
ン酸化膜10、8に形成されたコンタクトホール11b
に埋込まれた多結晶シリコン膜によって不純物拡散層6
bと電気的に接続されている。
【0050】第2配線層12を覆うように、シリコン酸
化膜10上にシリコン酸化膜13が形成されている。シ
リコン酸化膜13は、第2配線層12シリコン酸化膜1
0上に固定保持できる厚さとして、第2配線層12の実
質的な厚さ(多結晶シリコン膜12aの厚さ+タングス
テンシリサイド膜12bの厚さ)以上の厚さを有してい
る。そのシリコン酸化膜13上に、さらにBPSG膜1
4が形成されている。そのBPSG膜14は熱処理によ
ってリフローされ、その表面が平坦化されている。その
BPSG膜14上に、アルミニウム銅合金膜からなる複
数の第3配線層17が形成されている。第3配線層17
は、BPSG膜14、9およびシリコン酸化膜13、1
0、8に形成されたコンタクトホール15a、15b、
15cに埋込まれたプラグ16a、16b、16cによ
って、ゲート電極部5、不純物拡散層6c、6dとそれ
ぞれ電気的に接続されている。また、第3配線層17
は、BPSG膜14およびシリコン酸化膜13に形成さ
れたコンタクトホール15dに埋込まれたプラグ16d
によって、第2配線層12と電気的に接続されている。
本実施の形態にかかる半導体装置は上記のように構成さ
れる。
【0051】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。まず、図2を参照し
て、シリコン半導体基板1の表面に、所定のフォトリソ
グラフィ法およびRIE法により素子間分離用溝2を形
成する。その後、その素子間分離用溝2を埋めるよう
に、シリコン半導体基板1上にCVD法により膜厚約3
00〜800nmのシリコン酸化膜(図示せず)を形成
する。そのシリコン膜をCMP法により研磨することに
より、素子間分離用溝2内に分離酸化膜3を形成する。
その後、熱酸化法によりシリコン半導体基板1の表面に
膜厚5〜15nmのゲート酸化膜4を形成する。そのゲ
ート酸化膜4上に、リンまたはヒ素を含んだ多結晶シリ
コン膜、タングステンシリサイド膜およびシリコン酸化
膜(いずれも図示せず)を形成する。そして、所定のフ
ォトリソグラフィ法およびRIE法により、多結晶シリ
コン膜5a、タングステンシリサイド膜5bおよびシリ
コン酸化膜5cを含む第1配線層としての複数のゲート
電極部5を形成する。
【0052】そのゲート電極部5をマスクとして、所定
の導電型の不純物をシリコン半導体基板1に注入するこ
とにより、比較的不純物濃度の薄い領域(図示せず)を
形成する。その後、ゲート電極部5を覆うようにシリコ
ン半導体基板1上にCVD法により膜厚約10〜50n
mのシリコン酸化膜(図示せず)を形成する。そのシリ
コン酸化膜にRIE法によるエッチングを施すことによ
り、ゲート電極部5の両側面上にサイドウォール絶縁膜
7をそれぞれ形成する。そのサイドウォール絶縁膜7お
よびゲート電極部5をマスクとして、所定の導電型の不
純物をシリコン半導体基板1に注入することにより、比
較的不純物濃度の高い領域(図示せず)を形成する。こ
のようにして、ゲート電極部5を挟んでシリコン半導体
基板1の表面に、1対の不純物拡散層6a、6bおよび
不純物拡散層6c、6dがそれぞれ形成される。その
後、ゲート電極部5等を覆うようにシリコン半導体基板
1上に、CVD法により、膜厚約10nmのシリコン酸
化膜8を形成する。そのシリコン酸化膜8上に、CVD
法により、BPSG膜9を形成する。
【0053】次に図3を参照して、温度約800℃にて
BPSG膜9に熱処理を施すことにより、BPSG膜9
の表面を局所的に平坦化する。すなわち、BPSG膜9
をリフローさせる。このとき、ウェハ表面の局所的な凹
凸は緩和されるが、たとえば、MOSトランジスタが集
積しているメモリセル領域と、周辺領域のようにメモリ
セルほどトランジスタなどの素子が集積していない領域
とでは、BPSG膜では両者の境界部分の段差を緩和さ
せることができず、いわゆる絶対段差が生じている。次
に図4を参照して、局所的に平坦化されたBPSG膜9
を、CMP法により、約150nm研磨する。この研磨
により、BPSG膜9における絶対段差がなくなり、B
PSG膜9の表面はウェハの全面にわたって平坦にな
る。
【0054】次に図5を参照して、研磨されたBPSG
膜9上に、CVD法により、膜厚約100nmのシリコ
ン酸化膜10を形成する。その後、所定のフォトリソグ
ラフィ法およびRIE法により、ゲート電極部5のタン
グステンシリサイド膜5bの表面を露出するコンタクト
ホール11aおよび不純物拡散層6bの表面を露出する
コンタクトホール11bをそれぞれ形成する。そのコン
タクトホール11aおよび11bを埋めるように、シリ
コン酸化膜10上に多結晶シリコン膜(図示せず)を形
成する。その後、CVD法により、タングステンシリサ
イド膜およびシリコン酸化膜(いずれも図示せず)を形
成する。その後、所定のフォトリソグラフィ法およびR
IE法により、多結晶シリコン膜12a、タングステン
シリサイド膜12bおよびシリコン酸化膜12cを含む
複数の第2配線層12を形成する。なお、このときコン
タクトホール11aおよび11bには多結晶シリコンの
プラグが形成される。その後、第2配線層12を覆うよ
うに、シリコン酸化膜10上に、CVD法により、シリ
コン酸化膜13を形成する。このシリコン酸化膜13
は、第2配線層12をシリコン酸化膜10上に固定保持
できる厚さとして、第2配線層の実質的な厚さ(多結晶
シリコン膜12aの厚さ+タングステンシリサイド膜1
2bの厚さ)以上の厚さを有している。
【0055】次に図6を参照して、シリコン酸化膜13
上に、CVD法によりBPSG膜14を形成する。その
BPSG膜14に温度約800℃にて熱処理を施すこと
により、その表面をリフローさせて局所的に平坦化す
る。なお、図7に示すように、必要に応じてRIE法ま
たはフッ酸水溶液にてリフローされたBPSG膜14の
表面にエッチングを施して薄膜化することにより、さら
に平滑な表面に加工してもよい。またさらに、リフロー
されたBPSG膜14の表面にCMP法による研磨を施
してもよい。
【0056】次に図8を参照して、所定のフォトリソグ
ラフィ法およびRIE法により、ゲート電極部5のタン
グステンシリサイド膜5bの表面を露出するコンタクト
ホール15a、不純物拡散層6cの表面を露出するコン
タクトホール15b、不純物拡散層6dの表面を露出す
るコンタクトホール15cおよび第2配線層12のタン
グステンシリサイド膜12bの表面を露出するコンタク
トホール15dをそれぞれ形成する。その後、各コンタ
クトホール15a、15b、16c、15d内に所定の
導電型の不純物を注入し、その不純物を活性化させるた
めに、所定の熱処理を施す。このときの熱処理の温度
は、BPSG膜14をリフローさせるための熱処理の温
度より低いことが望ましい。その後、WF6 などを原料
とするCVD法により、各コンタクトホール15a、1
5b、15c、15d内にタングステンのプラグをそれ
ぞれ形成する。その後、スパッタリング法により、BP
SG膜14上にアルミニウム銅合金膜を形成する。その
後、所定のフォトリソグラフィ法およびRIE法により
第3配線層を形成する。以上により、図1に示す半導体
装置が完成する。
【0057】上述した半導体装置によれば、BPSG膜
9は、図4に示す工程において研磨が施される。これに
より、ウェハ全面にわたってBPSG膜が平坦になる。
そしてBPSG膜9が平坦になることによって、図5に
示す工程において第2配線層12をパターニングする際
に、ハレーションなどが抑えられて、寸法精度の高い第
2配線層12が形成される。
【0058】また、図6に示す工程において、BPSG
膜14には熱処理が施されて、BPSG膜14はリフロ
ーする。このとき、BPSG膜9もその熱処理に伴って
リフローを起こそうとする。しかし、BPSG膜9がウ
ェハ全面にわたって平坦なため、BPSG膜の表面に凹
凸や段差がある場合と比較すると、BPSG膜9のリフ
ローによる変形が抑えられる。これにより、第2配線層
12がBPSG膜9の変形に伴って移動する第2配線層
12の位置ずれを抑制することができる。
【0059】しかも、第2配線層12を覆うように形成
されたシリコン酸化膜13は、第2配線層12の実質的
な厚さ(多結晶シリコン膜12aの厚さ+タングステン
シリサイド膜12bの厚さ)以上の厚さを有している。
このことにより、第2配線層12はこのシリコン酸化膜
13によってシリコン酸化膜10上により強固に固定さ
れ、第2配線層12の位置ずれをさらに抑制することが
できる。以上の結果、集積度の高い半導体装置が得られ
る。
【0060】この効果に加えて、上述した半導体装置で
は、次のような効果も得られる。第2配線層12の位置
ずれが抑えられることによって、たとえば、第2配線層
12とプラグ10aとが電気的に接触して発生する電気
的不良が抑制される。また、BPSG膜がウェハの全面
にわたって平坦になることによって、BPSG膜9、シ
リコン酸化膜10などに形成されたコンタクトホール1
1a、11bに多結晶シリコン膜を埋込む際に、エッチ
ングに伴う多結晶シリコン膜の残渣が生じるのを防ぐこ
とができる。
【0061】また、シリコン酸化膜8、10により、B
PSG膜9中のボロンやリンが第1配線層としてのゲー
ト電極部5や第2配線層12等へ拡散するのを阻止する
ことができる。特に、BPSG膜9の表面に形成された
シリコン酸化膜10は、BPSG膜9の吸湿によってそ
の表面に異物が形成されるのを防止することもできる。
これに第2配線層12のパターニングを良好に行なうこ
ともできる。さらに、シリコン酸化膜10は、第2配線
層12をパターニングする際のレジストの密着性を高め
る効果もある。シリコン酸化膜13は、BPSG膜14
中のボロンやリンが第2配線層12へ拡散するのを阻止
することができる。
【0062】また、図6に示す工程において、BPSG
膜14の熱処理を、水蒸気雰囲気中で行なう場合には、
シリコン酸化膜13は第2配線層12が酸化されるのを
阻止することができる。
【0063】次に、図1に示す半導体装置の第1の変形
例について図を用いて説明する。図9を参照して、BP
SG膜14上には、膜厚約100nmのシリコン酸化膜
18が形成されている。そのシリコン酸化膜18上に第
3配線層17が形成されている。これ以外の構成につい
ては、図1に示す半導体装置と同様なので、同一部材に
は同一符号を付し、その説明を省略する。
【0064】この半導体装置によれば、シリコン酸化膜
18により、BPSG膜14中のボロンやリンが第3配
線層17へ拡散するのを阻止することができる。また、
シリコン酸化膜18は、BPSG膜14の吸湿に伴って
その表面に異物が形成されるのを阻止することができ
る。このことによって、第3配線層17の信頼性が異物
によって低下するのを防止することができる。さらに、
シリコン酸化膜18は、第3配線層17のパターニング
を行なう際のレジストの密着性を高める効果も有してい
る。なお、BPSG膜14上に形成される膜としては、
シリコン酸化膜の他に、シリコン酸窒化膜や窒化膜とシ
リコン酸化膜との積層構造の膜であってもよい。これら
の場合には、コンタクトホール15a、15b、15c
を形成するための写真製版における反射防止膜としての
役目も果たすことができる。この場合の膜厚としては約
40nmが望ましい。
【0065】次に、図1に示す半導体装置の第2の変形
例について図を用いて説明する。図10を参照して、シ
リコン酸化膜10上には、第2配線層12を覆うように
PSG(Phospho Silicate Glass)膜20が形成されて
いる。そのPSG膜20上にBPSG膜14が形成され
ている。なおこれ以外の構成については、図1に示す半
導体装置と同様なので同一部材には同一符号を付し、そ
の説明を省略する。
【0066】次に、図10に示す半導体装置の製造方法
の一例について簡単に説明する。図11を参照して、シ
リコン酸化膜10上に第2配線層12を形成するまで
は、図2から図5に示す工程と同様である。その第2配
線層12を覆うようにシリコン酸化膜10上に、CVD
法により、PSG膜20を形成する。このPSG膜20
は、第2配線層12の実質的な厚さ(多結晶シリコン膜
12aの厚さ+タングステンシリサイド膜12bの厚
さ)以上の厚さを有している。
【0067】次に図12を参照して、図6から図8に示
す工程と同様の工程を経ることにより、コンタクトホー
ル15a、15b、15c、15dをそれぞれ形成す
る。その後、コンタクトホール15a、15b、15
c、15dを埋込むタングステンのプラグを形成すると
ともに、シリコン酸化膜18にアルミニウム銅合金膜な
どの第3配線層を形成することにより、図10に示す半
導体装置が完成する。
【0068】上述した半導体装置では、第2配線層12
はPSG膜20によって覆われている。このPSG膜2
0は、BPSG膜14をリフローさせる際の熱処理によ
っては軟化しないため、第2配線層12をシリコン酸化
膜10上により強固に固定することができる。これによ
り、図1に示すシリコン酸化膜13の代わりに、PSG
膜20を適用しても第2配線層12の位置ずれを抑える
ことができる。
【0069】実施の形態2 実施の形態2に係る半導体装置について図を用いて説明
する。図13を参照して、シリコン酸化膜10上に、第
2配線層12を覆うように比較的厚いPSG膜22が形
成されている。そのPSG膜22には、CMP法による
研磨が施されている。そのPSG膜22上にシリコン酸
化膜18が形成されている。そのシリコン酸化膜18上
に第3配線層17が形成されている。これ以外の構成に
ついては、実施の形態1において説明した図1に示す半
導体装置と同様なので、同一部材には同一符号を付しそ
の説明を省略する。
【0070】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。図14を参照して、シ
リコン酸化膜10上に第2配線層12を形成するまで
は、実施の形態1において説明した図2から図5に示す
工程と同様である。その後、その第2配線層12を覆う
ように、シリコン酸化膜10上に、CVD法により、比
較的厚いPSG膜22を形成する。
【0071】次に図15を参照して、PSG膜22にC
MP法による研磨を施すことにより、ウェハの全面にわ
たってPSG膜22を平坦化する。研磨されたPSG膜
22上に、CVD法により、シリコン酸化膜18を形成
する。その後、所定のフォトリソグラフィ法およびRI
E法により、コンタクトホール15a、15b、15
c、15dをそれぞれ形成する。その後、コンタクトホ
ール15a、15b、15c、15dにタングステンの
プラグを埋込むとともに、シリコン酸化膜18上に第3
配線層を形成することにより、図13に示す半導体装置
が完成する。
【0072】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12は、比較的厚いPS
G膜22によって覆われているため、第2配線層12を
シリコン酸化膜10上により強固に固定することができ
る。その結果、第2配線層12の位置ずれをさらに抑制
することができる。また、PSG膜22の表面は、CM
P法による研磨が施されているため、ウェハの全面にわ
たって平坦になる。これにより、寸法精度の高い第3配
線層17を容易に形成することができる。以上により、
集積度の高い半導体装置が得られる。
【0073】実施の形態3 実施の形態3に係る半導体装置について図を用いて説明
する。図16を参照して、シリコン酸化膜10上には、
第2配線層12を覆うようにPSG膜20が形成されて
いる。そのPSG膜20は、第2配線層12の実質的な
厚さ以上の厚さを有している。そのPSG膜20上に、
比較的厚いシリコン酸化膜23が形成されている。その
シリコン酸化膜23には、CMP法により研磨が施され
ている。そのシリコン酸化膜23上に第3配線層17が
形成されている。これ以外の構成については、実施の形
態1において説明した図1に示す半導体装置と同様なの
で、同一部材には同一符号を付しその説明を省略する。
【0074】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。図17を参照して、シ
リコン酸化膜10上に第2配線層12を形成するまで
は、実施の形態1において説明した図2から図5に示す
工程と同様である。その後、その第2配線層12を覆う
ように、シリコン酸化膜10上に、CVD法によりPS
G膜20を形成する。そのPSG膜20上に、CVD法
により、比較的厚いシリコン酸化膜23を形成する。
【0075】次に図18を参照して、PSG膜23にC
MP法による研磨を施すことにより、ウェハの全面にわ
たってPSG膜23の表面を平坦にする。その後、所定
のフォトリソグラフィ法およびRIE法によりコンタク
トホール15a、15b、15c、15dを形成する。
そのコンタクトホール15a、15b、15c、15d
にタングステンなどのプラグを形成するとともに、シリ
コン酸化膜23上に第3配線層を形成することにより、
図16に示す半導体装置が完成する。
【0076】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12がPSG膜20によ
り強固にシリコン酸化膜10上に固定されて、第2配線
層12の位置ずれがより抑えられる。そしてまた、シリ
コン酸化膜23によって、PSG膜20に含まれるリン
が第3配線層17へ拡散するのを阻止することができ
る。さらに、シリコン酸化膜23の表面はCMP法によ
る研磨が施されているため、ウェハの全面にわたって平
坦になる。これにより、より寸法精度の高い第3配線層
17を容易に形成することができる。
【0077】実施の形態4 実施の形態4に係る半導体装置について図を用いて説明
する。図19を参照して、シリコン酸化膜10上には、
第2配線層12の間を埋込むように、塗布法(スピンオ
ングラス法)による絶縁膜(以下「SOG膜」と記
す。)24が形成されている。そのSOG膜24上にB
PSG膜21が形成されている。このBPSG膜21は
熱処理によってリフローしている。リフローされたBP
SG膜21上にはシリコン酸化膜18が形成されてい
る。そのシリコン酸化膜18上に第3配線層17が形成
されている。これ以外の構成については、実施の形態1
において説明した図1に示す半導体装置と同様なので、
同一部材には同一符号を付しその説明を省略する。
【0078】次に、上述した半導体装置の製造方法の一
例について図を用い説明する。図20を参照して、シリ
コン酸化膜10上に第2配線層12を形成するまでは、
実施の形態1において説明した図2から図5に示す工程
と同様である。その後、第2配線層12の間を埋込むよ
うに、シリコン酸化膜10上に、塗布法によりSOG膜
24を形成する。
【0079】次に図21を参照して、SOG膜24上
に、CVD法により、BPSG膜21を形成する。その
BPSG膜21に熱処理を施すことによりBPSG膜2
1をリフローさせる。リフローされたBPSG膜21上
にシリコン酸化膜18を形成する。その後、所定のリソ
グラフィ法およびRIE法により、コンタクトホール1
5a、15b、15c、15dを形成する。そのコンタ
クトホール15a、15b、15c、15dにタングス
テンのプラグを埋込むとともに、シリコン酸化膜18上
に第3配線層を形成することにより、図19に示す半導
体装置が完成する。
【0080】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12はSOG膜24によ
り強固にシリコン酸化膜10上に固定される。これによ
り、BPSG膜21をリフローさせる際の熱処理によっ
て、たとえ、BPSG膜9が変形しようとしても、第2
配線層12の位置ずれを効果的に抑制することができ
る。また、SOG膜24により、ウェハ表面の凹凸が緩
和されるため、そのSOG膜24上に形成されるBPS
G膜21の表面の凹凸が緩和される。これにより、BP
SG膜21をリフローさせた後の表面がより平坦にな
る。このため、寸法精度の高い第3配線層17を容易に
形成することができる。
【0081】実施の形態5 実施の形態5に係る半導体装置について図を用いて説明
する。図22を参照して、シリコン酸化膜10上には、
第2配線層12の間を埋めるようにSOG膜24が形成
されている。そのSOG膜24上にシリコン酸化膜25
が形成されている。そのシリコン酸化膜25にはCMP
法による研磨が施されている。そのシリコン酸化膜25
上に第3配線層17が形成されている。これ以外の構成
については、実施の形態1において説明した図1に示す
半導体装置と同様なので、同一部材には同一符号を付し
その説明を省略する。
【0082】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。図23を参照して、実
施の形態4において説明した図20に示す工程の後、S
OG膜24上に、CVD法により、比較的厚いシリコン
酸化膜25を形成する。
【0083】次に図24を参照して、シリコン酸化膜2
5にCMP法による研磨を施す。これにより、シリコン
酸化膜25の表面は、ウェハの全面にわたって平坦にな
る。その後、所定のフォトリソグラフィ法およびRIE
法により、コンタクトホール15a、15b、15c、
15dを形成する。そのコンタクトホール15a、15
b、15c、15dにタングステンなどのプラグを埋込
むとともに、シリコン酸化膜25上に第3配線層を形成
することにより、図22に示す半導体装置が完成する。
【0084】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12はSOG膜24によ
り強固にシリコン酸化膜10上に固定される。これによ
り、第2配線層12の位置ずれを効果的に抑制すること
ができる。また、SOG膜24により、ウェハ表面の凹
凸が緩和されるため、そのSOG膜24上に形成される
シリコン酸化膜25の表面の凹凸が緩和される。これに
より、シリコン酸化膜25にCMP法による研磨を施す
際に、研磨量のばらつきを抑えることができる。なお、
SOG膜24上にはシリコン酸化膜25を形成したが、
この他に、PSG膜を形成してもよい。
【0085】実施の形態6 実施の形態6に係る半導体装置について図を用いて説明
する。図25を参照して、シリコン酸化膜10上には、
第2配線層12を覆うように、SOG膜26が形成され
ている。そのSOG膜26にはCMP法による研磨が施
されている。SOG膜26上に第3配線層17が形成さ
れている。これ以外の構成については、実施の形態1に
おいて説明した図1に示す半導体装置と同様なので、同
一部材には同一符号を付しその説明を省略する。
【0086】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。図26を参照して、シ
リコン酸化膜10上に第2配線層12を形成するまで
は、実施の形態1において説明した図2から図5に示す
工程を同様である。その後、その第2配線層12を覆う
ように、シリコン酸化膜10上に比較的厚いSOG膜2
6を形成する。そのSOG膜26にCMP法による研磨
を施す。その後、所定のフォトリソグラフィ法およびR
IE法により、コンタクトホール15a、15b、15
c、15dを形成する。そのコンタクトホール15a、
15b、15c、15dにタングステンなどのプラグを
埋込むとともに、SOG膜26上に第3配線層を形成す
ることにより、図25に示す半導体装置が完成する。
【0087】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12は比較的厚いSOG
膜26によって強固にシリコン酸化膜10上に固定され
る。このため、BPSG膜9がウェハの全面にわたって
平坦であることとともに、第2配線層12の位置ずれを
さらに抑制することができる。また、SOG膜26は研
磨により、ウェハの全面にわたって平坦なため、寸法精
度の高い第3配線層17をより容易に形成することがで
きる。
【0088】実施の形態7 実施の形態7に係る半導体装置について図を用いて説明
する。図27を参照して、シリコン酸化膜10上には、
第2配線層12を覆うように、比較的薄いシリコン酸化
膜27が形成されている。そのシリコン酸化膜27上に
は、SOG膜24が形成されている。そのSOG膜24
上にBPSG膜21が形成されている。そのBPSG膜
21は熱処理によってリフローされている。リフローさ
れたBPSG膜21上にはシリコン酸化膜18が形成さ
れている。そのシリコン酸化膜18上に第3配線層17
が形成されている。これ以外の構成については、実施の
形態1において説明した図1に示す半導体装置と同様な
ので、同一部材には同一符号を付しその説明を省略す
る。
【0089】次に上述した半導体装置の製造方法につい
て図を用いて説明する。図28を参照して、シリコン酸
化膜10上に第2配線層12を形成した後、その第2配
線層12を覆うように、CVD法により、シリコン酸化
膜10上に比較的薄いシリコン酸化膜27を形成する。
そのシリコン酸化膜27上にSOG膜24を形成する。
その後、実施の形態4において説明した図21に示す工
程と同様の工程を経ることにより、図27に示す半導体
装置が完成する。
【0090】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12を覆うようにシリコ
ン酸化膜27が形成されている。これにより、実施の形
態4において説明した第2配線層12の位置ずれのさら
なる抑制効果などに加えて、SOG膜24に含まれる水
素などの不純物が第2配線層12などに拡散するのを阻
止することができる。
【0091】なお、本実施の形態では、第2配線層12
を保護する膜としてシリコン酸化膜27を、図19に示
す半導体装置に適用した場合について説明したが、この
他に、図22や図25にそれぞれ示された半導体装置に
適用しても同様の効果を得ることができる。
【0092】実施の形態8 実施の形態8に係る半導体装置について図を用いて説明
する。図29を参照して、シリコン酸化膜8上にBPS
G膜28が形成されている。そのBPSG膜28は熱処
理によってリフローされている。リフローされたBPS
G膜28上に、シリコン酸化膜29が形成されている。
そのシリコン酸化膜29には、CMP法による研磨が施
されている。そのシリコン酸化膜29上に第2配線層1
2が形成されている。その第2配線層12を覆うよう
に、シリコン酸化膜29上にシリコン酸化膜30が形成
されている。シリコン酸化膜30上にBPSG膜14が
形成されている。BPSG膜14は、熱処理によりリフ
ローしている。リフローしたBPSG膜14上にシリコ
ン酸化膜18が形成されている。そのシリコン酸化膜1
8上に第3配線層17が形成されている。これ以外の構
成については実施の形態1において説明した図1に示す
半導体装置と同様なので、同一部材には同一符号を付し
その説明を省略する。
【0093】次に、上述した半導体装置の製造方法につ
いて図を用いて説明する。図30を参照して、シリコン
酸化膜8を形成するまでは、実施の形態1において説明
した図2、3に示す工程と同様である。その後、そのシ
リコン酸化膜8上に、CVD法により膜厚約300nm
のBPSG膜28を形成する。そのBPSG膜28に、
温度約800℃で熱処理を施すことによりBPSG膜2
8をリフローさせる。リフローしたBPSG膜28上
に、CVD法により膜厚約600nmのシリコン酸化膜
29を形成する。
【0094】次に図31を参照して、シリコン酸化膜2
9に、CMP法による研磨を施す。これにより、シリコ
ン酸化膜29の表面はウェハの全面にわたって平坦にな
る。
【0095】次に図32を参照して、シリコン酸化膜2
9上に第2配線層12を形成する。その第2配線層12
を覆うようにシリコン酸化膜29上に、シリコン酸化膜
30を形成する。このシリコン酸化膜30は、第2配線
層12の実質的な厚さ以上の厚さを有している。そのシ
リコン酸化膜30上に、CVD法により、BPSG膜1
4を形成する。そのBPSG膜14に熱処理を施すこと
により、BPSG膜14をリフローさせる。リフローし
たBPSG膜14上に、CVD法によりシリコン酸化膜
18を形成する。その後、所定のフォトリソグラフィ法
およびRIE法により、コンタクトホール15a、15
b、15c、15dを形成する。そのコンタクトホール
15a、15b、15d、15dに、タングステンなど
のプラグを埋込むとともに、シリコン酸化膜18上に第
3配線層を形成することにより図29に示す半導体装置
が完成する。
【0096】上述した半導体装置では、特に、次のよう
な効果が得られる。リフローされたBPSG膜28はシ
リコン酸化膜29によって固定される。しかも、シリコ
ン酸化膜29には研磨が施されているため、ウェハの全
面にわたってシリコン酸化膜29が平坦になる。さら
に、第2配線層12はシリコン酸化膜30によって強固
にそのシリコン酸化膜29上に固定されている。このこ
とにより、BPSG膜14に熱処理を施してリフローさ
せる際に、たとえ、BPSG膜28が変形しようとして
も、第2配線層12の位置ずれをさらに効果的に抑制す
ることができる。
【0097】また、シリコン酸化膜29はリフローされ
たBPSG膜28上に形成されているため、その表面の
凹凸が緩和される。これにより、シリコン酸化膜29の
研磨量のばらつきを低減することができる。
【0098】なお、本実施の形態の変形例として、第2
配線層12より上層の構造として、図10、13、1
6、19、22、25、27にそれぞれ示された半導体
装置の対応する構造を適用しても、第2配線層12の位
置ずれの抑制効果や寸法精度の高い各配線層が得られる
などの効果を得ることができる。
【0099】実施の形態9 実施の形態9に係る半導体装置について図を用いて説明
する。図33を参照して、シリコン酸化膜8上にBPS
G膜28が形成されている。そのBPSG膜28は熱処
理によってリフローされている。リフローされたBPS
G膜28上にシリコン酸化膜10が形成されている。そ
のシリコン酸化膜10上に第2配線層12が形成されて
いる。その第2配線層12を覆うように、シリコン酸化
膜10上にシリコン酸化膜20が形成されている。その
シリコン酸化膜20上にBPSG膜14が形成されてい
る。そのBPSG膜14は熱処理によってフローされて
いる。リフローされたBPSG膜14上にシリコン酸化
膜18が形成されている。そのシリコン酸化膜18上に
第3配線層17が形成されている。これ以外の構成につ
いては、実施の形態1において説明した図1に示す半導
体装置の構成と同様なので、同一部材には同一符号を付
しその説明を省略する。特に本実施の形態に係る半導体
装置は、実施の形態1において説明した図1に示す半導
体装置のBPSG膜9に施されるCMP法による研磨を
省略した構造と同様である。
【0100】次に、上述した半導体装置の製造方法につ
いて図を用いて説明する。図34を参照して、シリコン
酸化膜8を形成するまでは、実施の形態1において説明
した図2に示す工程と同様である。そのシリコン酸化膜
8上に、CVD法により、膜厚約600nmのBPSG
膜28を形成する。そのBPSG膜28に、温度800
℃にて熱処理を施すことにより、BPSG膜28をリフ
ローさせる。
【0101】次に図35を参照して、リフローしたBP
SG膜28上に、CVD法により、膜厚100nmのシ
リコン酸化膜10を形成する。そのシリコン酸化膜10
上に第2配線層12を形成する。その第2配線層12を
覆うように、シリコン酸化膜10上に、CVD法によ
り、シリコン酸化膜20を形成する。シリコン酸化膜2
0は、第2配線層12の実質的な厚さ以上の厚さを有し
ている。
【0102】次に図36を参照して、シリコン酸化膜2
0上に、CVD法により、膜厚約1000nmのBPS
G膜14を形成する。そのBPSG膜14に熱処理を施
すことにより、BPSG膜14をリフローさせる。この
とき、リフローされたBPSG膜14に、RIE法また
は弗酸水溶液によるエッチングを施すことにより、BP
SG膜14の平坦性を向上させてもよい。さらに、リフ
ローしたBPSG膜14に、CMP法による研磨を施し
て平坦性を確保してもよい。その後、BPSG膜14上
に、CVD法によりシリコン酸化膜18を形成する。所
定のフォトリソグラフィ法およびRIE法により、コン
タクトホール15a、15b、15c、15dを形成す
る。そのコンタクトホール15a、15b、15c、1
5dにタングステンなどのプラグを埋込むとともに、シ
リコン酸化膜18上に第3配線層を形成することによ
り、図33に示す半導体装置が完成する。
【0103】上述した半導体装置では、特に、次のよう
な効果が得られる。シリコン酸化膜20により、第2配
線層12がシリコン酸化膜10上に強固に固定される。
これにより、BPSG膜14をリフローさせる際の熱処
理によって、たとえ、BPSG膜28が変形しようとし
ても、第2配線層12の位置ずれを抑制することができ
る。
【0104】なお、本実施の形態に係る半導体装置の変
形例として、第2配線層12より上層の構造として、図
10、13、16、19、22、25、27にそれぞれ
示された半導体装置の対応する構造を適用しても、第2
配線層12の位置ずれ抑制の効果や寸法精度の高い各配
線層が形成される効果などを得ることができる。
【0105】実施の形態10 実施の形態10に係る半導体装置について図を用いて説
明する。図37を参照して、シリコン酸化膜8上にはP
SG膜33が形成されている。そのPSG膜33上にシ
リコン酸化膜34が形成されている。そのシリコン酸化
膜34は、CMP法による研磨が施されている。そのシ
リコン酸化膜34上に第2配線層12が形成されてい
る。第2配線層12を覆うようにシリコン酸化膜34上
にシリコン酸化膜30が形成されている。そのシリコン
酸化膜30は、第2配線層12の実質的な厚さ以上の厚
さを有している。そのシリコン酸化膜30上にBPSG
膜21が形成されている。そのBPSG膜21は、熱処
理によりリフローされている。そのBPSG膜21上に
シリコン酸化膜18が形成されている。そのシリコン酸
化膜18上に第3配線層17が形成されている。これ以
外の構成については、実施の形態1において説明した図
1に示す半導体装置の構成と同様なので、同一部材には
同一符号を付しその説明を省略する。
【0106】次に、上述した半導体装置の製造方法につ
いて図を用いて説明する。図38を参照して、シリコン
酸化膜8を形成するまでは、実施の形態1において説明
した図2に示す工程と同様である。その後、そのシリコ
ン酸化膜8上に、CVD法により、膜厚約600nmの
PSG膜33を形成する。そのPSG膜33上に、比較
的厚いシリコン酸化膜(図示せず)を形成する。そのシ
リコン酸化膜に、CMP法による研磨を施す。これによ
り、シリコン酸化膜34はウェハの全面にわたって平坦
になる。
【0107】次に図39を参照して、シリコン酸化膜3
4上に第2配線層12を形成する。その第2配線層12
を覆うようにシリコン酸化膜34上に、CVD法により
シリコン酸化膜30を形成する。そのシリコン酸化膜3
0上に、CVD法により、BPSG膜21を形成する。
そのBPSG膜21に、温度約800℃にて熱処理を施
すことにより、BPSG膜21をリフローさせる。その
後、必要に応じてリフローされたBPSG膜21をRI
E法またはフッ酸水溶液によるエッチングを施すことに
より、さらにBPSG膜21を平坦化してもよい。ま
た、リフローされたBPSG膜21に、CMP法による
研磨を施してもよい。そのBPSG膜21上に、CVD
法により膜厚約100nmのシリコン酸化膜18を形成
する。その後、所定のフォトリソグラフィ法およびRI
E法により、コンタクトホール15a、15b、15
c、15dを形成する。そのコンタクトホール15a、
15b、15c、15dにタングステンなどのプラグを
埋込むとともに、シリコン酸化膜18上に第3配線層を
形成することにより、図37に示す半導体装置が完成す
る。
【0108】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12より下層では、PS
G膜35およびシリコン酸化膜36などが形成され、B
PSG膜は形成されていない。このため、BPSG膜2
1をリフローさせるために熱処理を施しても、PSG膜
35、シリコン酸化膜36などが変形することはなく、
第2配線層12の位置ずれを容易になくすことができ
る。
【0109】なお、本実施の形態の半導体装置の変形例
として、第2配線層12より上層の構造として、図1
0、13、16、19、22、25、27にそれぞれ示
された半導体装置の対応する構造を適用しても、同様の
効果が得られる。
【0110】実施の形態11 実施の形態11に係る半導体装置について図を用いて説
明する。図40を参照して、シリコン酸化膜8上にSO
G膜35が形成されている。そのSOG膜35上にシリ
コン酸化膜36が形成されている。そのシリコン酸化膜
36には、CMP法により研磨が施されている。これ以
外の構成については、実施の形態10において説明した
図37に示す半導体装置と同様なので同一部材には同一
符号を付しその説明を省略する。
【0111】次に上述した半導体装置の製造方法につい
て図を用いて説明する。図41を参照して、シリコン酸
化膜8を形成するまでは、実施の形態1において説明し
た図2に示す工程と同様である。そのシリコン酸化膜8
上に、膜厚約600nmのSOG膜35を形成する。そ
のSOG膜35上に、CVD法により、比較的厚いシリ
コン酸化膜(図示せず)を形成する。そのシリコン酸化
膜に、CMP法による研磨を施すことにより、シリコン
酸化膜36を形成する。これにより、シリコン酸化膜3
6はウェハの全面にわたって平坦になる。
【0112】次に、図42を参照して、シリコン酸化膜
36上に第2配線層12を形成する。その第2配線層1
2を覆うように、シリコン酸化膜36上にシリコン酸化
膜30を形成する。そのシリコン酸化膜30上に、CV
D法により、BPSG膜21を形成する。そのBPSG
膜21に熱処理を施すことにより、BPSG膜21をリ
フローさせる。リフローしたBPSG膜21上に、CV
D法により、シリコン酸化膜18を形成する。所定のフ
ォトリソグラフィ法およびRIE法により、コンタクト
ホール15a、15b、15c、15dを形成する。そ
のコンタクトホール15a、15b、15c、15d
に、タングステンなどのプラグを埋込むとともに、シリ
コン酸化膜18上に第3配線層を形成することにより、
図40に示す半導体装置が完成する。
【0113】上述した半導体装置では、特に、次のよう
な効果が得られる。第2配線層12より下方の層にはシ
リコン酸化膜36およびSOG膜35などが形成され、
BPSG膜は形成されていない。このため、BPSG膜
21をリフローさせるために熱処理を施しても、シリコ
ン酸化膜36、SOG膜35などが変形することはな
い。これにより、第2配線層12の位置ずれを容易にな
くすことができる。
【0114】また、シリコン酸化膜36はSOG膜35
上に形成されている。このため、研磨を施す前のシリコ
ン酸化膜36の表面の凹凸が緩和される。これによっ
て、シリコン酸化膜36を研磨する際の研磨量のばらつ
きを低減することができる。
【0115】なお、本実施の形態の半導体装置の変形例
として、第2配線層12より上層の構造として、図1
0、13、16、19、22、25、27にそれぞれ示
された半導体装置の対応する構造を適用しても、同様の
効果が得られる。
【0116】実施の形態12 実施の形態12に係る半導体装置について図を用いて説
明する。図43を参照して、シリコン半導体基板1の表
面およびゲート電極部5の両側面上にシリコン酸化膜3
7が形成されている。ゲート電極部5の両側面に形成さ
れたシリコン酸化膜37上にサイドウォール絶縁膜7が
形成されている。これ以外の構成については、実施の形
態1において説明した図1に示す半導体装置の構成と同
様なので同一部材には同一符号を付しその説明を省略す
る。
【0117】次に、上述した半導体装置の製造方法につ
いて図を用いて説明する。図44を参照して、実施の形
態1において説明した図2に示す工程と同様にして、シ
リコン半導体基板1上にゲート電極部5および不純物拡
散層6a、6b、6c、6dなどを形成する。その後、
熱酸化法により、ゲート電極部5の両側面上および不純
物拡散層6a、6b、6c、6d上にシリコン酸化膜3
7を形成する。そのシリコン酸化膜37上に、CVD法
により膜厚10〜50nmのシリコン酸化膜(図示せ
ず)を形成する。そのシリコン酸化膜に、RIE法によ
るエッチングを施すことにより、サイドウォール絶縁膜
7をそれぞれ形成する。その後、実施の形態1において
説明した図2から図8に示す工程を経ることによって、
図43に示す半導体装置が完成する。
【0118】上述した半導体装置によれば、実施の形態
1において説明した効果に加えて、シリコン酸化膜37
により、BPSG膜9に含まれるボロンやリンがシリコ
ン半導体基板1へ拡散するのを阻止することができる。
これにより、たとえば、不純物拡散層6a、6b、6
c、6dの不純物濃度は変動するのを抑制することがで
きる。
【0119】ところで、コンタクトホール11b、15
b、15cなどを形成する際に、ゲート電極部5をエッ
チングしないようにセルフアラインコンタクト法によっ
て、コンタクトホールを形成することがある。この場合
には、ゲート電極部5の両側面上に形成される絶縁膜と
して、シリコン酸化膜とシリコン窒化膜の積層構造が適
用される。上述した半導体装置の場合、そのシリコン酸
化膜としてシリコン酸化膜37を適用し、サイドウォー
ル絶縁膜7にシリコン窒化膜を適用することによって、
セルフアラインコンタクト法によるコンタクトホールの
形成が可能になる。
【0120】なお、本実施の形態に係る半導体装置の変
形例として、ゲート電極部5より上層の構造として、前
述した各実施の形態における半導体装置のそれぞれ対応
する構造を適用してもよい。
【0121】実施の形態13 実施の形態13に係る半導体装置について図を用いて説
明する。図45を参照して、シリコン半導体基板1に形
成された不純物拡散層6a、6b、6c、6d上にシリ
コン酸化膜38が形成されている。そのシリコン酸化膜
38およびゲート電極部5上にBPSG膜9が形成され
ている。これ以外の構成については実施の形態1におい
て説明した図1に示す半導体装置と同様の構成なので、
同一部材には同一符号を付しその説明を省略する。
【0122】次に、上述した半導体装置の製造方法につ
いて図を用いて説明する。図46を参照して、実施の形
態1において説明した図2に示す工程と同様にして、シ
リコン半導体基板1上にゲート電極部5、サイドウォー
ル絶縁膜7および不純物拡散層6a、6b、6c、6d
などを形成する。その後、熱酸化法により、不純物拡散
層6a、6b、6c、6d上にシリコン酸化膜38を形
成する。その後、実施の形態1において説明した図2か
ら図8に示す工程と同様の工程を経ることによって、図
45に示す半導体装置が完成する。
【0123】上述した半導体装置によれば、実施の形態
1において説明した効果に加えて、シリコン酸化膜38
により、BPSG膜9に含まれるボロンやリンがシリコ
ン半導体基板1へ拡散するのを阻止することができる。
これにより、たとえば、不純物拡散層6a、6b、6
c、6dの不純物濃度が変動するのを抑制することがで
きる。また、図46に示す工程において、ゲート電極部
5を覆うようにシリコン酸化膜38上にさらに、図1に
示すシリコン酸化膜8を形成することにより、ボロンや
リンがシリコン半導体基板1へ拡散するのをさらに効果
的に阻止することができる。
【0124】なお、本実施の形態に係る半導体装置の変
形例として、ゲート電極部5より上層の構造として、前
述した各実施の形態における半導体装置のそれぞれ対応
する構造を適用してもよい。
【0125】前述した各実施の形態において示した分離
酸化膜、シリコン酸化膜、シリコン窒化膜、各配線層、
プラグなどの形成方法は一例であり、他の適当な方法を
用いて形成してもよい。また、プラグの材質として、多
結晶シリコン膜やタングステンを例に挙げたが、この他
に、アルミニウムや銅を適用してもよい。さらに、熱処
理を施すことによりリフローさせて表面を平坦化する膜
として、BPSG膜を適用したが、この他に、リン、ボ
ロンおよびヒ素などの少なくとも1つの不純物を含有す
るシリコン酸化膜を適用してもよい。また、シリコン酸
化膜が軟化する温度を下げる不純物であれば、これらの
不純物に限られない。
【0126】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0127】
【発明の効果】本発明の1つの局面における半導体装置
によれば、第1層間絶縁膜の表面はウェハ全面にわたっ
て平坦になる。これにより、第1層間絶縁膜上に寸法精
度の高い第2配線層を容易に形成することができる。ま
た、第1層間絶縁膜の表面がウェハ全面にわたって平坦
なため、その表面に凹凸がある場合と比較すると、第1
層間絶縁膜の変形が抑えられる。これにより、第2配線
層が下地の第1層間絶縁膜の変形に伴って移動する第2
配線層の位置ずれを抑制することができる。これらの結
果、より集積度の高い半導体装置が得られる。
【0128】好ましくは、第1層間絶縁膜は所定の不純
物を含んでリフローされた不純物添加絶縁膜を含み、そ
のリフローされた不純物添加絶縁膜が研磨された面を有
していることにより、不純物添加絶縁膜に研磨を施す際
に、ウェハ面内における研磨量のばらつき、ひいては、
ウェハ面内の不純物添加絶縁膜の膜厚のばらつきを低減
することができる。
【0129】好ましくは、第1層間絶縁膜は、所定の不
純物を含んでリフローされた不純物添加絶縁膜と、その
リフローされた不純物添加絶縁膜上に形成され、所定の
不純物を含まない不純物無添加絶縁膜とを含み、その不
純物無添加絶縁膜が研磨された面を有していることによ
り、第2層間絶縁膜を形成する際に、不純物添加絶縁膜
が熱によってリフローを起こして変形しようとしても、
その変形が抑えられる。その結果、第2配線層の位置ず
れをさらに抑制することができる。
【0130】好ましくは、第1層間絶縁膜は所定の不純
物を含まない不純物無添加絶縁膜を含み、その不純物無
添加絶縁膜が研磨された面を有していることにより、第
2層間絶縁膜を形成する際の熱によって不純物無添加絶
縁膜がリフローを起こして変形することはない。これに
より、第2配線層が位置ずれを起こすことがなくなる。
【0131】また好ましくは、第1層間絶縁膜は、スピ
ンオングラス法により第1配線層間を埋めるように半導
体基板上に形成された第1塗布絶縁膜を含み、不純物無
添加絶縁膜はその第1塗布絶縁膜上に形成されているこ
とにより、不純物無添加絶縁膜に研磨を施す際に、ウェ
ハ面内における研磨量のばらつきを低減することができ
る。
【0132】好ましくは、第2層間絶縁膜は、第2配線
層を固定保持できる厚さを有して第2の配線層を覆う配
線被覆絶縁膜を含んでいることにより、たとえ、第1層
間絶縁膜が変形しようとしても、第2配線層の位置ずれ
をさらに抑制することができる。
【0133】好ましくは、第2層間絶縁膜は、スピンオ
ングラス法により第2配線層間を埋めるように、また
は、第2配線層を覆うように第1層間絶縁膜上に形成さ
れた第2塗布絶縁膜を含んでいることにより、たとえ、
第1層間絶縁膜が変形しようとしても、第2配線層の位
置ずれを効果的に抑制することができる。また、第2塗
布絶縁膜により、ウェハ表面の凹凸が緩和される。これ
により、第2塗布絶縁膜上に形成される膜の平坦性を確
保することが容易になる。
【0134】また好ましくは、第2層間絶縁膜は、第2
配線層と第2塗布絶縁膜との間に形成された配線保護膜
を含んでいることにより、第2塗布絶縁膜中に含まれる
水素などの不純物が第2配線層へ拡散するのを防止する
ことができる。
【0135】本発明の他の局面における半導体装置によ
れば、第1層間絶縁膜の表面は局所的に平坦になる。こ
れにより、第1層間絶縁膜上に、寸法精度の高い第2配
線層を容易に形成することができる。また、第2配線層
は配線被覆絶縁膜によって、より強固に第1絶縁膜上に
固定される。これにより、その後の製造工程における熱
によって、たとえ、不純物添加絶縁膜がリフローを起こ
して変形しようとしても、第2配線層が不純物添加絶縁
膜の変形に伴って移動する第2配線層の位置ずれを抑制
することができる。これらの結果、より集積度の高い半
導体装置が得られる。
【0136】好ましくは、配線被覆絶縁膜は、第2配線
層の厚さ以上の厚さを有していることにより、第2配線
層は配線被覆絶縁膜によって、より確実に第1層間絶縁
膜上に固定される。これにより、第2配線層の位置ずれ
をより確実に抑制することができる。
【0137】好ましくは、第2層間絶縁膜は研磨、また
は、リフローされた面を有していることにより、第2層
間絶縁膜上に寸法精度の高いパターンを容易に形成する
ことができる。
【0138】好ましくは、配線被覆絶縁膜は、スピンオ
ングラス法により第2配線層間を埋めるように、また
は、第2配線層を覆うように形成された第3塗布絶縁膜
を含んでいることにより、第3塗布絶縁膜上に形成され
る膜の平坦性を確保することが容易になる。
【0139】また好ましくは、第2層間絶縁膜は、第2
配線層と第3塗布絶縁膜との間に形成された配線保護膜
を含んでいることにより、第3塗布絶縁膜中に含まれる
水素などの不純物が第2配線層へ拡散するのを防止する
ことができる。
【0140】さらに好ましくは、不純物添加絶縁膜の上
面または下面には、所定の不純物を含まない絶縁膜が形
成されていることにより、不純物添加絶縁膜中に含まれ
る所定の不純物が不純物添加絶縁膜の上方または下方に
拡散するのを防止することができる。
【0141】さらに好ましくは、第1層間絶縁膜は、第
1層間絶縁膜と半導体基板との間に、半導体基板を覆う
基板被覆絶縁膜を含んでいることにより、不純物添加絶
縁膜中に含まれる所定の不純物が半導体基板へ拡散する
のを阻止することができる。
【0142】所定の前記不純物としては、ボロン、リン
およびヒ素からなる群から選ばれる少なくとも1つの不
純物を適用することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係る半導体装置の断
面図である。
【図2】 同実施の形態において、図1に示す半導体装
置の製造方法の1工程を示す断面図である。
【図3】 同実施の形態において、図2に示す工程の後
に行なわれる工程を示す断面図である。
【図4】 同実施の形態において、図3に示す工程の後
に行なわれる工程を示す断面図である。
【図5】 同実施の形態において、図4に示す工程の後
に行なわれる工程を示す断面図である。
【図6】 同実施の形態において、図5に示す工程の後
に行なわれる工程を示す断面図である。
【図7】 同実施の形態において、図6に示す工程の後
に行なわれる工程を示す断面図である。
【図8】 同実施の形態において、図7に示す工程の後
に行なわれる工程を示す断面図である。
【図9】 同実施の形態において、第1の変形例の半導
体装置の断面図である。
【図10】 同実施の形態において、第2の変形例の半
導体装置の断面図である。
【図11】 同実施の形態において、図10に示す半導
体装置の製造方法の1工程を示す断面図である。
【図12】 同実施の形態において、図11に示す工程
の後に行なわれる工程を示す断面図である。
【図13】 本発明の実施の形態2に係る半導体装置の
断面図である。
【図14】 同実施の形態において、図13に示す半導
体装置の製造方法の1工程を示す断面図である。
【図15】 同実施の形態において、図14に示す工程
の後に行なわれる工程を示す断面図である。
【図16】 本発明の実施の形態3に係る半導体装置の
断面図である。
【図17】 同実施の形態において、図16に示す半導
体装置の製造方法の1工程を示す断面図である。
【図18】 同実施の形態において、図17に示す工程
の後に行なわれる工程を示す断面図である。
【図19】 本発明の実施の形態4に係る半導体装置の
断面図である。
【図20】 同実施の形態において、図19に示す半導
体装置の製造方法の1工程を示す断面図である。
【図21】 同実施の形態において、図20に示す工程
の後に行なわれる工程を示す断面図である。
【図22】 本発明の実施の形態5に係る半導体装置の
断面図である。
【図23】 同実施の形態において、図22に示す半導
体装置の製造方法の1工程を示す断面図である。
【図24】 同実施の形態において、図23に示す工程
の後に行なわれる工程を示す断面図である。
【図25】 本発明の実施の形態6に係る半導体装置の
断面図である。
【図26】 同実施の形態において、図25に示す半導
体装置の製造方法の1工程を示す断面図である。
【図27】 本発明の実施の形態7に係る半導体装置の
断面図である。
【図28】 同実施の形態において、図27に示す半導
体装置の製造方法の1工程を示す断面図である。
【図29】 本発明の実施の形態8に係る半導体装置の
断面図である。
【図30】 同実施の形態において、図29に示す半導
体装置の製造方法の1工程を示す断面図である。
【図31】 同実施の形態において、図30に示す工程
の後に行なわれる工程を示す断面図である。
【図32】 同実施の形態において、図31に示す工程
の後に行なわれる工程を示す断面図である。
【図33】 本発明の実施の形態9に係る半導体装置の
断面図である。
【図34】 同実施の形態において、図33に示す半導
体装置の製造方法の1工程を示す断面図である。
【図35】 同実施の形態において、図34に示す工程
の後に行なわれる工程を示す断面図である。
【図36】 同実施の形態において、図35に示す工程
の後に行なわれる工程を示す断面図である。
【図37】 本発明の実施の形態10に係る半導体装置
の断面図である。
【図38】 同実施の形態において、図37に示す半導
体装置の製造方法の1工程を示す断面図である。
【図39】 同実施の形態において、図38に示す工程
の後に行なわれる工程を示す断面図である。
【図40】 本発明の実施の形態11に係る半導体装置
の断面図である。
【図41】 同実施の形態において、図40に示す半導
体装置の製造方法の1工程を示す断面図である。
【図42】 同実施の形態において、図41に示す半導
体装置の製造方法の1工程を示す断面図である。
【図43】 本発明の実施の形態12に係る半導体装置
の断面図である。
【図44】 同実施の形態において、図43に示す半導
体装置の製造方法の1工程を示す断面図である。
【図45】 本発明の実施の形態13に係る半導体装置
の断面図である。
【図46】 同実施の形態において、図45に示す半導
体装置の製造方法の1工程を示す断面図である。
【図47】 従来の半導体装置の1断面図である。
【図48】 図47に示す半導体装置の製造方法の1工
程を示す断面図である。
【図49】 図48に示す工程の後に行なわれる工程を
示す断面図である。
【図50】 図49に示す工程の後に行なわれる工程を
示す断面図である。
【図51】 図50に示す工程の後に行なわれる工程を
示す断面図である。
【図52】 図51に示す工程の後に行なわれる工程を
示す断面図である。
【図53】 図52に示す工程の後に行なわれる工程を
示す断面図である。
【符号の説明】
1 半導体シリコン基板、2 素子間分離用溝、3 分
離酸化膜、4 ゲート酸化膜、5 ゲート電極部、6a
〜6d 不純物拡散層、7 サイドウォール絶縁膜、
8,10,13,18,23,25,27,29,3
0,34,36,37,38,39 シリコン酸化膜、
9,14,21,28 BPSG膜、11a,11b
コンタクトホール、12 第2配線層、15a〜15d
コンタクトホール、16a〜16d プラグ、17
第3配線層、20,33 PSG膜、24,26,35
SOG膜。

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 主表面を有する半導体基板と、 前記半導体基板上に形成された第1配線層と、 前記第1配線層を覆うように、前記半導体基板上に形成
    された第1層間絶縁膜と、 前記第1層間絶縁膜上に形成された第2配線層と、 前記第2配線層を覆うように、前記第1層間絶縁膜上に
    形成された第2層間絶縁膜とを備え、 前記第1層間絶縁膜は研磨された面を有する、半導体装
    置。
  2. 【請求項2】 前記第1層間絶縁膜は、所定の不純物を
    含んでリフローされた不純物添加絶縁膜を含み、 リフローされた前記不純物添加絶縁膜が前記研磨された
    面を有している、請求項1記載の半導体装置。
  3. 【請求項3】 前記第1層間絶縁膜は、 所定の不純物を含んでリフローされた不純物添加絶縁膜
    と、 リフローされた前記不純物添加絶縁膜上に形成され、所
    定の前記不純物を含まない不純物無添加絶縁膜とを含
    み、 前記不純物無添加絶縁膜が前記研磨された面を有してい
    る、請求項1記載の半導体装置。
  4. 【請求項4】 前記第1層間絶縁膜は、所定の不純物を
    含まない不純物無添加絶縁膜を含み、 前記不純物無添加絶縁膜が前記研磨された面を有してい
    る、請求項1記載の半導体装置。
  5. 【請求項5】 前記第1層間絶縁膜は、スピンオングラ
    ス法により、前記第1配線層間を埋めるように前記半導
    体基板上に形成された第1塗布絶縁膜を含み、 前記不純物無添加絶縁膜は前記第1塗布絶縁膜上に形成
    されている、請求項4記載の半導体装置。
  6. 【請求項6】 前記第2層間絶縁膜は、前記第2配線層
    を固定保持できる厚さを有して前記第2の配線層を覆う
    配線被覆絶縁膜を含む、請求項1記載の半導体装置。
  7. 【請求項7】 前記第2層間絶縁膜は、スピンオングラ
    ス法により、前記第2配線層間を埋めるように、また
    は、前記第2配線層を覆うように前記第1層間絶縁膜上
    に形成された第2塗布絶縁膜を含む、請求項1記載の半
    導体装置。
  8. 【請求項8】 前記第2層間絶縁膜は、前記第2配線層
    と前記第2塗布絶縁膜との間に形成された配線保護膜を
    含む、請求項7記載の半導体装置。
  9. 【請求項9】 主表面を有する半導体基板と、 前記半導体基板上に形成された第1配線層と、 前記第1配線層を覆うように、前記半導体基板上に形成
    された第1層間絶縁膜と、 前記第1層間絶縁膜上に形成された第2配線層と、 前記第2配線層を覆うように、前記第1層間絶縁膜上に
    形成された第2層間絶縁膜とを備え、 前記第1層間絶縁膜は、所定の不純物を含んでリフロー
    された不純物添加絶縁膜を含み、 前記第2層間絶縁膜は、前記第2配線層を固定保持でき
    る厚さを有して前記第2配線層を覆う配線被覆絶縁膜を
    有する、半導体装置。
  10. 【請求項10】 前記配線被覆絶縁膜は、前記第2配線
    層の厚さ以上の厚さを有している、請求項6または9に
    記載の半導体装置。
  11. 【請求項11】 前記第2層間絶縁膜は研磨、または、
    リフローされた面を有する、請求項1または9に記載の
    半導体装置。
  12. 【請求項12】 前記配線被覆絶縁膜は、スピンオング
    ラス法により前記第2配線層間を埋めるように、また
    は、前記第2配線層を覆うように形成された第3塗布絶
    縁膜を含む、請求項9記載の半導体装置。
  13. 【請求項13】 前記第2層間絶縁膜は、前記第2配線
    層と前記第3塗布絶縁膜との間に形成された配線保護膜
    を含む、請求項12記載の半導体装置。
  14. 【請求項14】 前記不純物添加絶縁膜の上面または下
    面には、所定の前記不純物を含まない絶縁膜が形成され
    ている、請求項2、3、9のいずれかに記載の半導体装
    置。
  15. 【請求項15】 前記第1層間絶縁膜は、前記半導体基
    板を覆う基板被覆絶縁膜を含む、請求項2、3、9のい
    ずれかに記載の半導体装置。
  16. 【請求項16】 所定の前記不純物は、ボロン、リンお
    よびヒ素からなる群から選ばれる少なくとも1つの不純
    物である、請求項2、3、9のいずれかに記載の半導体
    装置。
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