JP3865517B2 - Ｄｒａｍ装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高集積半導体メモリ装置に関するものであり、より詳しくは、スタックド（ｓｔａｃｋｅｄ）キャパシタを備えたダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下ＤＲＡＭと称する）装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭの技術変化において、限定された単位面積で情報を貯蔵するためのセルキャパシタ（Ｃｅｌｌ Ｃａｐａｃｉｔｏｒ）のキャパシタンスを増大させるため多くの努力が集中されてきたことによって、ＤＲＡＭ装置は、初期の平面セルキャパシタ構造からスタックド、又はトレンチ（ｓｔａｃｋｅｄ ｏｒ ｔｒｅｎｃｈ）キャパシタ構造に変化されてきた。一方、スタックドキャパシタ構造の技術変化において、シリンダー型キャパシタ、又はフィン（ｆｉｎ）型キャパシタ等で面積を増大させるための構造で技術変化が行われている。
【０００３】
このような技術変化を工程順序の観点から調べてみると、キャパシタ構造は、大略ビットラインを形成した後、セルキャパシタを形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造と、ビットラインを形成する前、セルキャパシタを形成するＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）構造で区分されることができる。
【０００４】
ＣＯＢ構造は、ＣＵＢ構造と比較して、ビットラインを形成した後、セルキャパシタを形成するため、ビットライン工程マージンに関係なしにセルキャパシタを形成することができる。その結果制限された面積でセルキャパシタのキャパシタンは、ＣＵＢ構造の割に相対的に増加されることができる。これと反対にＣＯＢ構造は、ストレージ電極（Ｓｔｏｒａｇｅ Ｅｌｅｃｔｒｏｄｅ）とメモリセルを構成するスイッチトランジスター（ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒ）のソースに電気的な接続のための埋め立てコンタクト（Ｂｕｒｉｅｄ ｃｏｎｔａｃｔ：以下ＢＣと称する）工程マージンがビットラインデザインルールによって制限される１面を有する。
【０００５】
図１を参照すると、従来技術によるＤＲＡＭ装置の構造を示す断面図が図示されてきた。図１で、セルアレー領域（ｃｅｌｌａｒｒａｙ ａｒｅａ）にビットライン１３０が形成されることと共にコア領域及び周辺領域（ｃｏｒｅ ａｒｅａ ａｎｄ ｐｅｒｉｐｈｅｒａｌ ａｒｅａ）のスイッチトランジスターと他の層との相互連結のためのコネクト（ｉｎｔｅｒｃｏｎｎｅｃｔｏｒ）としてビットライン１３０用導電物質（ｃｏｎｄｕｃｔｉｖｅ ｓｕｂｓｔａｎｃｅ）を利用して層間配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）１３０’が形成される。即ちコア領域及び周辺領域に追加的に導電物質層を形成しなくても層間配線１３０’としてビットライン１３０用導電物質を利用することによって、デバイスの製造単価を下げてきた。
【０００６】
従来ＤＲＡＭ装置において、セルアレー領域とコア領域及び周辺領域に各々ビットライン１３０及び層間配線１３０’を同時に形成した後、ビットライン１３０及び層間配線１３０’が後続工程によって損傷されることを防止するための、シリコン窒化膜Ｓｉ3Ｎ4からなるキャッピング膜（ｃａｐｐｉｎｇ ｆｉｌｍ）１３２・１３４がビットライン１３０及び層間配線１３０’上部表面に形成される。以後、図１に図示されたように、セルキャパシタ下部電極（又は、ストレージ電極、１３６）、誘電膜及びセルキャパシタ上部電極（又は、プレート電極、１４０）が順次的に形成される。
【０００７】
しかし、半導体メモリ装置が高集積化されることによって、即ちＭ−ｂｉｔ ＤＲＡＭからＧ−ｂｉｔＤＲＡＭに、上で言及されたＣＯＢ構造のＤＲＡＭ装置において、ストレージ電極１３６を形成するためのエッチング工程時、コア領域及び周辺領域に存在するストレージ電極１３６を構成する導電物質を完全に除去するため過エッチング（ｏｖｅｒｅｔｃｈ）を行うため、コア領域及び周辺領域の層間配線１３０’を保護するためのキャッピング膜１３２・１３４の一部がエッチングされることができる。以後、続く誘電膜及びプレート電極を形成する時もなおコア領域及び周辺領域のキャッピング膜１３２・１３４が損傷されることができる。
【０００８】
結局、ビットライン１３０を形成する時、同時に形成されたコア領域及び周辺領域の層間配線１３０’が露出されることができ、その結果として層間配線１３０’のオープンによる失敗（ｏｐｅｎ ｆａｉｌ）が誘発されることができる。それだけではなく、言及された問題点を改善するため、コア領域及び周辺領域でエッチングされる量を減らす場合、層間配線１３０’、又はビットライン１３０の間にストレージ電極１３６、誘電膜及びプレート電極１４０を構成する物質が完全に除去されないで、残存するため後続コンタクトホール工程時エッチングを妨害する物質として作用するようになる。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、セルアレー領域のビットラインに対応するコア領域及び周辺領域の層間配線をビットラインが形成される段階以前に形成することによって、ビットラインと同一の段階で形成されたコア領域及び周辺領域の層間配線がオープンによる失敗されたり、コア領域及び周辺領域のキャパシタを構成する導電物質が後続コンタクトホール形成を妨害する物質として作用することが防止できるＤＲＡＭ装置の製造方法を提供することである。
【００１０】
本発明の他の目的は、セルアレー領域のビットラインに対応するコア領域及び周辺領域の層間配線をビットラインが形成される段階以前に形成することによって、Ｇ−ｂｉｔ以上の集積度を有するＤＲＡＭ装置でコア領域及び周辺領域のデザイン−ルールを緩和（ｒｅｌａｘ）させることができ、コア領域及び周辺領域の工程マージンが改善できるＤＲＡＭ装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
（構成）
上述の目的を達成するための本発明の第１の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソースドレーン及びゲートを有するトランジスターを形成する段階と、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パットと、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を同時に形成する段階と、導電パッド及び層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソース／ドレーンと電気的に連結されるセルキャパシタ−ストレージ電極用プラグを形成する段階と、第２絶縁層を貫通して導電パッドと電気的に連結されるビットライン用導電層を形成する段階と、第２絶縁層上部に露出された導電層を覆うようにキャッピング膜を形成する段階と、プラグと電気的に接続されるように第２絶縁層上にセルキャパシタのストレージ電極を形成する。
【００１２】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソース、ドレーン及びゲートを有するトランジスターを形成する段階と、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パッドを形成する段階と、導電パッドを含んで第１絶縁層上に第２絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、層間配線を含んで第２絶縁層上に第３絶縁層を形成する段階と、第３、第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソース／ドレーンと電気的に連結されるセルキャパシタ−ストレージ電極用プラグを形成する段階と、第３及び第２絶縁層を貫通して導電パッドと電気的に連結されるビットライン用導電層を形成する段階と、第３絶縁層上部に露出された導電層を覆うようにキャッピング膜を形成する段階と、プラグと電気的に接続されるようにセルキャパシタのストレージ電極を形成する。
【００１３】
この望ましい実施形態において、層間配線は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
【００１４】
セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソースドレーン及びゲートを有するトランジスターを形成する段階と、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソースドレーンと電気的に連結されるセルキャパシタストレージ電極用プラグを形成する段階と、第２及び第１絶縁層を貫通してセルアレー領域のトランジターのソース／ドレーンと電気的に連結されるビットライン用導電層を形成する段階と、第２絶縁層上部に露出された導電層を覆うようにキャッピング膜を形成する段階と、プラグと電気的に接続されるようにセルキャパシタのストレージ電極を形成する。
【００１５】
この望ましい実施形態において、層間配線は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
【００１６】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソースドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パッドと、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結されるビットラインに対応する層間配線を同時に形成する段階と、導電パッド及び層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、第２絶縁層を通して導電パッドと電気的に連結されるビットライン用導電層を形成する。
【００１７】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソースドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パットを形成する段階と、導電パッドを含んで第１絶縁層上に第２絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結されるビットラインに対応する層間配線を形成する段階と、層間配線を含んで第２絶縁層上に第３絶縁層を形成する段階と、第３及び第２絶縁層を貫通して導電パッドと電気的に連結されるビットライン用導電層を形成する。
【００１８】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソース、ドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、
第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電層を形成する。
【００１９】
このような方法によって、ビットラインに対応するコア領域及び周辺領域の層間配線をビットラインが形成される段階以前に形成できる。
【００２０】
【発明の実施の形態】
以下、本発明の第１から第３までの実施の形態について、参照図面、図２から図１０に基づいて詳細に説明する。
【００２１】
図２から図５を参照すると、本発明の新規したＤＲＡＭ装置の製造方法は、セルアレー領域のビットラインに対応するコア領域及び周辺領域の層間配線１２２をビットライン１２０が形成される段階以前に形成することである。これによって、本発明のＤＲＡＭ装置において、第一、従来の場合、ビットライン１３０と同一の段階でコア領域及び周辺領域に形成された層間配線１３０’がスタックドキャパシタ製造段階で損傷されることが防止できる。第二、Ｇ−ｂｉｔ級以上のＤＲＡＭ装置でコア領域及び周辺領域デザイン−ルールがビットラインのルールに制限されないため従来と比較して緩和されることができ、コア領域及び周辺領域の工程マージンが改善されることができる。
【００２２】
図２から図５を参照すると、本発明の望ましい第１の実施の形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図が図示されている。
【００２３】
図２は、ビットライン用導電パッド１２０及びビットライン１３０に対応する層間配線１２２を形成する段階を示す。
【００２４】
まず、第１導電型の半導体基板１００に素子隔離工程、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を通してセルアレー領域（ｃｅｌｌ ａｒｒａｙ ａｒｅａ）とコア領域と周辺領域（ｃｏｒｅ ａｎｄ ｐｅｒｉｐｈｅｒａｌ ａｒｅａ）を定義し、定義された領域にスイッチトランジスタが形成される活性領域も、なおＳＴＩ工程によって定義される。続いて、半導体基板１００上にゲート酸化膜１０４、第１導電層１０６、第２導電層１０８及び第１絶縁層１１０を順次的に積層し、パターニングしてゲートパターンを形成する。
【００２５】
ここで、ゲートは、第１導電層１０６を構成する不純物が含まれた多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）と第２導電層１０８を構成する金属シリサイド（ｍｅｔａｌ ｓｉｌｉｃｉｄｅ）が積層されたポリサイド（ｐｏｌｙｃｉｄｅ）構造、又はメタルのうち、いずれか１つを有する。ゲートのキャッピング層（ｃａｐｐｉｎｇ ｌａｙｅｒ）である第１絶縁層１１０は、シリコン酸化膜及びシリコン窒化膜のうち、いずれか１つからなる。
【００２６】
続いて、ゲートをマスクとして使用したイオン注入工程によってソース／ドレーン領域１１２及び１１４を形成する。再び約５００オングストローム厚さの第２絶縁物質を前述された工程の結果物全面に蒸着した後、ゲートパターン両側壁に異方性エッチング（ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈ）してゲートスペーサー１１６を形成する。ゲートスペーサー１１６を構成する第２絶縁物質は、シリコン窒化膜で構成される。
【００２７】
続いて、半導体基板１００全面にゲートキャッピング膜１１０及びゲートスペーサー１１６が十分に覆うように大略５０００オングストローム以下の厚さを有する第３絶縁物質を蒸着した後、この分野でよく知られたように平坦化工程を行って第１層間絶縁膜１１８を形成する。平坦化工程は、第３絶縁物質として流動性が良好なＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａ Ｇｌａｓｓ）とか、Ｏ3−ＴＥＯＳを使用したリフロー（ｒｅｆｌｏｗ）工程、又はリフローと結合されたエッチ−バック（ｅｔｃｈ−ｂａｃｋ）工程を利用して平坦化できる。
【００２８】
続いて、写真エッチング工程（図示せず）を利用してビットライン用導電パッド及び層間配線のためのコンタクトホールを形成する。そして、コンタクトホールを含んで第１層間絶縁膜１１８上に第３導電物質を蒸着した後、パタニングすることによってドレーン領域１１４に接続されたビットラインとのコンタクトのための導電パッド１２０とビットライン１３０に対応するコア領域及び周辺領域の層間配線１２２が同時に形成される。導電パッド１２０及び層間配線１２２を構成する第３導電物質は不純物が注入された多結晶シリコンからなる。
【００２９】
図３は、セルアレー領域に形成されたスイッチトランジスターのソース領域１１２とセルキャパシタのストレージ電極との電気的な接続のためのストレージ電極用プラグ（ｐｌｕｇ）１２６を形成する段階を示す。
【００３０】
まず、導電パッド１２０及び層間配線１２２が十分に覆うように半導体基板１００全面に第４絶縁物質を蒸着した後、平坦化工程を通して第２層間絶縁膜１２４を形成する。平坦化工程ではＯ3−ＴＥＯＳを第４絶縁物質で使用したエッチ−バック工程を利用でき、又機械化学的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｉｎｇ：以下、ＣＭＰと称する）工程が使用できる。
【００３１】
続いて、ビットライン１３０とのコンタクトのためのＢＣ工程以前にストレージ電極とのコンタクトのためのＢＣ工程を行う。即ち、所定のマスクパターン（図示せず）を利用して第２及び第１層間絶縁膜１２４及び１１８を乾式エッチングすることによってセルアレー領域に形成されたスイッチトランジスターのソース領域１１２の表面が露出されるようにコンタクトホールを形成する。続いて、コンタクトホールを含んで第４導電物質を第２層間絶縁膜１２４上に蒸着した後、平坦化工程によってソース領域１１２に接続されるプラグ１２６を形成する。
【００３２】
図４は、導電パッド１２０に接続されるビットライン１３０を形成する段階を示す。
【００３３】
まず、プラグ１２６を含んで第２層間絶縁膜１２４上に約５００〜１０００オングストローム厚さの第５絶縁層１２８を蒸着する。この時、第５絶縁層１２８の蒸着方法は、その下部に形成されたプラグ１２６の酸化が最小化されるように３００〜４００℃の低温蒸着ができるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法を使用する。
【００３４】
続いて、導電パッド１２０領域内の第５絶縁層１２８、第２層間絶縁膜１２４をパタニングしてビットライン１３０のためのコンタクトホールを形成した後、コンタクトホールを含んで第２層間絶縁膜１２４上にビットライン１３０用導電物質を蒸着する。導電物質上に再び第６絶縁物質を約１０００〜３０００オングストローム厚さで蒸着した後、写真エッチング工程を利用して上部にキャッピング絶縁膜１３２を備えたビットライン１３０パターンを形成する。この時、本発明の技術的思想によってコア領域及び周辺領域にビットライン用導電物質を利用した層間配線は形成されないことに注意しなければならない。
【００３５】
続いて、キャッピング絶縁膜１３２を含んで第７絶縁物質を積層した後、異方性エッチングでビットライン１３０の両側壁にスペーサー１３４を形成する。この時、スペーサー１３４形成のための異方性エッチングによって第２層間絶縁膜１２４及びプラグ１２６の上部表面が露出される。ここで、ビットライン１３０の構成物質として伝導性の有終なタングステンＷ、又はシリサイドを主に使用し、障壁層（ｂａｒｒｉｅｒ ｌａｙｅｒ）で数百オングストロームのＴｉも、又はＴｉＮも積層できる。
【００３６】
図５は、ビットライン１３０によって自己整列（ｓｅｌｆ−ａｌｉｇｎ）されたプラグ１２６に電気的に接続されるストレージ電極１３６を形成した後、誘電膜蒸着工程、プレート電極形成工程及び配線等の工程は、この分野の通常的な知識を持っている者によく知られた通常の半導体装置の製造方法と同一である。
【００３７】
図６から図９は、本発明の望ましい第２の実施の形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図が図示されている。図６乃至図９において、図２乃至図５の構成要素と同一の部分に対しては同一の参照番号を併記する。
【００３８】
第２の実施の形態によるＤＲＡＭ装置において、ビットライン１３０に対応するコア領域及び周辺領域の層間配線２０２が形成される段階が第１実施形態の段階とは異なる。従って、ビットライン１３０用導電パッド１２０を形成する段階までは第１実施形態の段階と同一であるため、説明の重複を避けるため、ここでそれに対する説明は省略される。
【００３９】
図６を参照すると、導電パッド１２０が形成された後、導電パッド１２０を含んで第１層間絶縁膜１１８上に上部表面が平坦な絶縁物質２００を蒸着した後、写真エッチング工程（図示せず）を利用してコア領域及び周辺領域に形成されたトランジスターとの電気的な連結のための層間配線用コンタクトホールを形成する。続いてコネクト用コンタクトホールを含んで絶縁物質２００上に層間配線用導電物質を蒸着した後パタニングして層間配線２０２を形成する。以後、図６から図９に図示された製造工程は、第１の実施の形態のことと同一である。従って説明の重複を避けるためそれに対する説明は省略される。
【００４０】
ここで、図面には図示していなかったが、第１及び第２実施形態による製造方法を混用してコア領域及び周辺領域の層間配線が形成できることは、この分野の通常的な知識を持っているものには自明である。
【００４１】
図１０は、本発明による変形形態に示す断面図である。図１０の変形形態で分かるように、ビットラインとのコンタクトのための導電パッド１２０のないＤＲＡＭ装置に本発明による技術的な思想を適用したことで、第１及び第２実施形態の工程段階で導電パッド１２０を形成する段階及びそれに関連された段階を除外した余りの工程段階は同一である。本発明による技術的な思想は、前述された実施形態に限定されなく、多様に実施されることができることは、この分野の通常的な知識を持っている者には自明である。又、図１１は本発明の他の変形形態を示す断面図である。図１１で分かるように、第１及び第２の実施の形態でセルアレー内のビットラインコンタクト用導電パッド１２０と共にストレージノードコンタクトＢＣ用導電パッドもなお形成されることができる。
【００４２】
【発明の効果】
ビットラインに対応するコア領域及び周辺領域の層間配線をビットライン形成段階以前にセルアレー領域の導電物質で、又はコア領域及び周辺領域だけ使用される導電物質で形成することによって、第一、従来ＣＯＢ構造でビットラインと同一の段階で形成されたコア領域及び周辺領域の層間配線がオープン失敗されることと、後続工程が異物質としてセルキャパシタの導電物質が作用することが防止できる。第二、Ｇ−ｂｉｔ級ＤＲＡＭ装置でコア領域及び周辺領域に形成されるビットラインに対応する層間配線のデザイン−ルールを緩和できるだけではなく、コア領域及び周辺領域の工程マージンが改善できる。
【図面の簡単な説明】
【図１】 従来技術によるＤＲＡＭ装置の構造を示す断面図である。
【図２】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図３】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図４】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図５】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図６】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図７】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図８】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図９】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図１０】 本発明による変形形態を示す断面図である。
【図１１】 本発明による他の変形形態を示す断面図である。
【符号の説明】
１００：半導体基板
１０４：ゲート酸化膜
１１８、１２４、２００：層間絶縁膜
１２０：導電パッド
１２２、２０２：層間配線
１２６：ストレージ電極用プラグ
１３０：ビットライン
１３６：ストレージ電極
１４０：プレート電極
【発明の属する技術分野】
本発明は、高集積半導体メモリ装置に関するものであり、より詳しくは、スタックド（ｓｔａｃｋｅｄ）キャパシタを備えたダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下ＤＲＡＭと称する）装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭの技術変化において、限定された単位面積で情報を貯蔵するためのセルキャパシタ（Ｃｅｌｌ Ｃａｐａｃｉｔｏｒ）のキャパシタンスを増大させるため多くの努力が集中されてきたことによって、ＤＲＡＭ装置は、初期の平面セルキャパシタ構造からスタックド、又はトレンチ（ｓｔａｃｋｅｄ ｏｒ ｔｒｅｎｃｈ）キャパシタ構造に変化されてきた。一方、スタックドキャパシタ構造の技術変化において、シリンダー型キャパシタ、又はフィン（ｆｉｎ）型キャパシタ等で面積を増大させるための構造で技術変化が行われている。
【０００３】
このような技術変化を工程順序の観点から調べてみると、キャパシタ構造は、大略ビットラインを形成した後、セルキャパシタを形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造と、ビットラインを形成する前、セルキャパシタを形成するＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）構造で区分されることができる。
【０００４】
ＣＯＢ構造は、ＣＵＢ構造と比較して、ビットラインを形成した後、セルキャパシタを形成するため、ビットライン工程マージンに関係なしにセルキャパシタを形成することができる。その結果制限された面積でセルキャパシタのキャパシタンは、ＣＵＢ構造の割に相対的に増加されることができる。これと反対にＣＯＢ構造は、ストレージ電極（Ｓｔｏｒａｇｅ Ｅｌｅｃｔｒｏｄｅ）とメモリセルを構成するスイッチトランジスター（ｓｗｉｔｃｈ ｔｒａｎｓｉｓｔｏｒ）のソースに電気的な接続のための埋め立てコンタクト（Ｂｕｒｉｅｄ ｃｏｎｔａｃｔ：以下ＢＣと称する）工程マージンがビットラインデザインルールによって制限される１面を有する。
【０００５】
図１を参照すると、従来技術によるＤＲＡＭ装置の構造を示す断面図が図示されてきた。図１で、セルアレー領域（ｃｅｌｌａｒｒａｙ ａｒｅａ）にビットライン１３０が形成されることと共にコア領域及び周辺領域（ｃｏｒｅ ａｒｅａ ａｎｄ ｐｅｒｉｐｈｅｒａｌ ａｒｅａ）のスイッチトランジスターと他の層との相互連結のためのコネクト（ｉｎｔｅｒｃｏｎｎｅｃｔｏｒ）としてビットライン１３０用導電物質（ｃｏｎｄｕｃｔｉｖｅ ｓｕｂｓｔａｎｃｅ）を利用して層間配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）１３０’が形成される。即ちコア領域及び周辺領域に追加的に導電物質層を形成しなくても層間配線１３０’としてビットライン１３０用導電物質を利用することによって、デバイスの製造単価を下げてきた。
【０００６】
従来ＤＲＡＭ装置において、セルアレー領域とコア領域及び周辺領域に各々ビットライン１３０及び層間配線１３０’を同時に形成した後、ビットライン１３０及び層間配線１３０’が後続工程によって損傷されることを防止するための、シリコン窒化膜Ｓｉ3Ｎ4からなるキャッピング膜（ｃａｐｐｉｎｇ ｆｉｌｍ）１３２・１３４がビットライン１３０及び層間配線１３０’上部表面に形成される。以後、図１に図示されたように、セルキャパシタ下部電極（又は、ストレージ電極、１３６）、誘電膜及びセルキャパシタ上部電極（又は、プレート電極、１４０）が順次的に形成される。
【０００７】
しかし、半導体メモリ装置が高集積化されることによって、即ちＭ−ｂｉｔ ＤＲＡＭからＧ−ｂｉｔＤＲＡＭに、上で言及されたＣＯＢ構造のＤＲＡＭ装置において、ストレージ電極１３６を形成するためのエッチング工程時、コア領域及び周辺領域に存在するストレージ電極１３６を構成する導電物質を完全に除去するため過エッチング（ｏｖｅｒｅｔｃｈ）を行うため、コア領域及び周辺領域の層間配線１３０’を保護するためのキャッピング膜１３２・１３４の一部がエッチングされることができる。以後、続く誘電膜及びプレート電極を形成する時もなおコア領域及び周辺領域のキャッピング膜１３２・１３４が損傷されることができる。
【０００８】
結局、ビットライン１３０を形成する時、同時に形成されたコア領域及び周辺領域の層間配線１３０’が露出されることができ、その結果として層間配線１３０’のオープンによる失敗（ｏｐｅｎ ｆａｉｌ）が誘発されることができる。それだけではなく、言及された問題点を改善するため、コア領域及び周辺領域でエッチングされる量を減らす場合、層間配線１３０’、又はビットライン１３０の間にストレージ電極１３６、誘電膜及びプレート電極１４０を構成する物質が完全に除去されないで、残存するため後続コンタクトホール工程時エッチングを妨害する物質として作用するようになる。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、セルアレー領域のビットラインに対応するコア領域及び周辺領域の層間配線をビットラインが形成される段階以前に形成することによって、ビットラインと同一の段階で形成されたコア領域及び周辺領域の層間配線がオープンによる失敗されたり、コア領域及び周辺領域のキャパシタを構成する導電物質が後続コンタクトホール形成を妨害する物質として作用することが防止できるＤＲＡＭ装置の製造方法を提供することである。
【００１０】
本発明の他の目的は、セルアレー領域のビットラインに対応するコア領域及び周辺領域の層間配線をビットラインが形成される段階以前に形成することによって、Ｇ−ｂｉｔ以上の集積度を有するＤＲＡＭ装置でコア領域及び周辺領域のデザイン−ルールを緩和（ｒｅｌａｘ）させることができ、コア領域及び周辺領域の工程マージンが改善できるＤＲＡＭ装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
（構成）
上述の目的を達成するための本発明の第１の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソースドレーン及びゲートを有するトランジスターを形成する段階と、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パットと、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を同時に形成する段階と、導電パッド及び層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソース／ドレーンと電気的に連結されるセルキャパシタ−ストレージ電極用プラグを形成する段階と、第２絶縁層を貫通して導電パッドと電気的に連結されるビットライン用導電層を形成する段階と、第２絶縁層上部に露出された導電層を覆うようにキャッピング膜を形成する段階と、プラグと電気的に接続されるように第２絶縁層上にセルキャパシタのストレージ電極を形成する。
【００１２】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソース、ドレーン及びゲートを有するトランジスターを形成する段階と、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パッドを形成する段階と、導電パッドを含んで第１絶縁層上に第２絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、層間配線を含んで第２絶縁層上に第３絶縁層を形成する段階と、第３、第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソース／ドレーンと電気的に連結されるセルキャパシタ−ストレージ電極用プラグを形成する段階と、第３及び第２絶縁層を貫通して導電パッドと電気的に連結されるビットライン用導電層を形成する段階と、第３絶縁層上部に露出された導電層を覆うようにキャッピング膜を形成する段階と、プラグと電気的に接続されるようにセルキャパシタのストレージ電極を形成する。
【００１３】
この望ましい実施形態において、層間配線は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
【００１４】
セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソースドレーン及びゲートを有するトランジスターを形成する段階と、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソースドレーンと電気的に連結されるセルキャパシタストレージ電極用プラグを形成する段階と、第２及び第１絶縁層を貫通してセルアレー領域のトランジターのソース／ドレーンと電気的に連結されるビットライン用導電層を形成する段階と、第２絶縁層上部に露出された導電層を覆うようにキャッピング膜を形成する段階と、プラグと電気的に接続されるようにセルキャパシタのストレージ電極を形成する。
【００１５】
この望ましい実施形態において、層間配線は、Ｔｉ／ＴｉＮ／Ｗの単一、又は複合構造からなる。
【００１６】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソースドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パッドと、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結されるビットラインに対応する層間配線を同時に形成する段階と、導電パッド及び層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、第２絶縁層を通して導電パッドと電気的に連結されるビットライン用導電層を形成する。
【００１７】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソースドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パットを形成する段階と、導電パッドを含んで第１絶縁層上に第２絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結されるビットラインに対応する層間配線を形成する段階と、層間配線を含んで第２絶縁層上に第３絶縁層を形成する段階と、第３及び第２絶縁層を貫通して導電パッドと電気的に連結されるビットライン用導電層を形成する。
【００１８】
本発明の他の特徴によると、セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソース、ドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、ゲートを含んで半導体基板全面に第１絶縁層を形成する段階と、コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、層間配線を含んで第１絶縁層上に第２絶縁層を形成する段階と、
第２及び第１絶縁層を貫通してセルアレー領域のトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電層を形成する。
【００１９】
このような方法によって、ビットラインに対応するコア領域及び周辺領域の層間配線をビットラインが形成される段階以前に形成できる。
【００２０】
【発明の実施の形態】
以下、本発明の第１から第３までの実施の形態について、参照図面、図２から図１０に基づいて詳細に説明する。
【００２１】
図２から図５を参照すると、本発明の新規したＤＲＡＭ装置の製造方法は、セルアレー領域のビットラインに対応するコア領域及び周辺領域の層間配線１２２をビットライン１２０が形成される段階以前に形成することである。これによって、本発明のＤＲＡＭ装置において、第一、従来の場合、ビットライン１３０と同一の段階でコア領域及び周辺領域に形成された層間配線１３０’がスタックドキャパシタ製造段階で損傷されることが防止できる。第二、Ｇ−ｂｉｔ級以上のＤＲＡＭ装置でコア領域及び周辺領域デザイン−ルールがビットラインのルールに制限されないため従来と比較して緩和されることができ、コア領域及び周辺領域の工程マージンが改善されることができる。
【００２２】
図２から図５を参照すると、本発明の望ましい第１の実施の形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図が図示されている。
【００２３】
図２は、ビットライン用導電パッド１２０及びビットライン１３０に対応する層間配線１２２を形成する段階を示す。
【００２４】
まず、第１導電型の半導体基板１００に素子隔離工程、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程を通してセルアレー領域（ｃｅｌｌ ａｒｒａｙ ａｒｅａ）とコア領域と周辺領域（ｃｏｒｅ ａｎｄ ｐｅｒｉｐｈｅｒａｌ ａｒｅａ）を定義し、定義された領域にスイッチトランジスタが形成される活性領域も、なおＳＴＩ工程によって定義される。続いて、半導体基板１００上にゲート酸化膜１０４、第１導電層１０６、第２導電層１０８及び第１絶縁層１１０を順次的に積層し、パターニングしてゲートパターンを形成する。
【００２５】
ここで、ゲートは、第１導電層１０６を構成する不純物が含まれた多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）と第２導電層１０８を構成する金属シリサイド（ｍｅｔａｌ ｓｉｌｉｃｉｄｅ）が積層されたポリサイド（ｐｏｌｙｃｉｄｅ）構造、又はメタルのうち、いずれか１つを有する。ゲートのキャッピング層（ｃａｐｐｉｎｇ ｌａｙｅｒ）である第１絶縁層１１０は、シリコン酸化膜及びシリコン窒化膜のうち、いずれか１つからなる。
【００２６】
続いて、ゲートをマスクとして使用したイオン注入工程によってソース／ドレーン領域１１２及び１１４を形成する。再び約５００オングストローム厚さの第２絶縁物質を前述された工程の結果物全面に蒸着した後、ゲートパターン両側壁に異方性エッチング（ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈ）してゲートスペーサー１１６を形成する。ゲートスペーサー１１６を構成する第２絶縁物質は、シリコン窒化膜で構成される。
【００２７】
続いて、半導体基板１００全面にゲートキャッピング膜１１０及びゲートスペーサー１１６が十分に覆うように大略５０００オングストローム以下の厚さを有する第３絶縁物質を蒸着した後、この分野でよく知られたように平坦化工程を行って第１層間絶縁膜１１８を形成する。平坦化工程は、第３絶縁物質として流動性が良好なＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａ Ｇｌａｓｓ）とか、Ｏ3−ＴＥＯＳを使用したリフロー（ｒｅｆｌｏｗ）工程、又はリフローと結合されたエッチ−バック（ｅｔｃｈ−ｂａｃｋ）工程を利用して平坦化できる。
【００２８】
続いて、写真エッチング工程（図示せず）を利用してビットライン用導電パッド及び層間配線のためのコンタクトホールを形成する。そして、コンタクトホールを含んで第１層間絶縁膜１１８上に第３導電物質を蒸着した後、パタニングすることによってドレーン領域１１４に接続されたビットラインとのコンタクトのための導電パッド１２０とビットライン１３０に対応するコア領域及び周辺領域の層間配線１２２が同時に形成される。導電パッド１２０及び層間配線１２２を構成する第３導電物質は不純物が注入された多結晶シリコンからなる。
【００２９】
図３は、セルアレー領域に形成されたスイッチトランジスターのソース領域１１２とセルキャパシタのストレージ電極との電気的な接続のためのストレージ電極用プラグ（ｐｌｕｇ）１２６を形成する段階を示す。
【００３０】
まず、導電パッド１２０及び層間配線１２２が十分に覆うように半導体基板１００全面に第４絶縁物質を蒸着した後、平坦化工程を通して第２層間絶縁膜１２４を形成する。平坦化工程ではＯ3−ＴＥＯＳを第４絶縁物質で使用したエッチ−バック工程を利用でき、又機械化学的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｉｎｇ：以下、ＣＭＰと称する）工程が使用できる。
【００３１】
続いて、ビットライン１３０とのコンタクトのためのＢＣ工程以前にストレージ電極とのコンタクトのためのＢＣ工程を行う。即ち、所定のマスクパターン（図示せず）を利用して第２及び第１層間絶縁膜１２４及び１１８を乾式エッチングすることによってセルアレー領域に形成されたスイッチトランジスターのソース領域１１２の表面が露出されるようにコンタクトホールを形成する。続いて、コンタクトホールを含んで第４導電物質を第２層間絶縁膜１２４上に蒸着した後、平坦化工程によってソース領域１１２に接続されるプラグ１２６を形成する。
【００３２】
図４は、導電パッド１２０に接続されるビットライン１３０を形成する段階を示す。
【００３３】
まず、プラグ１２６を含んで第２層間絶縁膜１２４上に約５００〜１０００オングストローム厚さの第５絶縁層１２８を蒸着する。この時、第５絶縁層１２８の蒸着方法は、その下部に形成されたプラグ１２６の酸化が最小化されるように３００〜４００℃の低温蒸着ができるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法を使用する。
【００３４】
続いて、導電パッド１２０領域内の第５絶縁層１２８、第２層間絶縁膜１２４をパタニングしてビットライン１３０のためのコンタクトホールを形成した後、コンタクトホールを含んで第２層間絶縁膜１２４上にビットライン１３０用導電物質を蒸着する。導電物質上に再び第６絶縁物質を約１０００〜３０００オングストローム厚さで蒸着した後、写真エッチング工程を利用して上部にキャッピング絶縁膜１３２を備えたビットライン１３０パターンを形成する。この時、本発明の技術的思想によってコア領域及び周辺領域にビットライン用導電物質を利用した層間配線は形成されないことに注意しなければならない。
【００３５】
続いて、キャッピング絶縁膜１３２を含んで第７絶縁物質を積層した後、異方性エッチングでビットライン１３０の両側壁にスペーサー１３４を形成する。この時、スペーサー１３４形成のための異方性エッチングによって第２層間絶縁膜１２４及びプラグ１２６の上部表面が露出される。ここで、ビットライン１３０の構成物質として伝導性の有終なタングステンＷ、又はシリサイドを主に使用し、障壁層（ｂａｒｒｉｅｒ ｌａｙｅｒ）で数百オングストロームのＴｉも、又はＴｉＮも積層できる。
【００３６】
図５は、ビットライン１３０によって自己整列（ｓｅｌｆ−ａｌｉｇｎ）されたプラグ１２６に電気的に接続されるストレージ電極１３６を形成した後、誘電膜蒸着工程、プレート電極形成工程及び配線等の工程は、この分野の通常的な知識を持っている者によく知られた通常の半導体装置の製造方法と同一である。
【００３７】
図６から図９は、本発明の望ましい第２の実施の形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図が図示されている。図６乃至図９において、図２乃至図５の構成要素と同一の部分に対しては同一の参照番号を併記する。
【００３８】
第２の実施の形態によるＤＲＡＭ装置において、ビットライン１３０に対応するコア領域及び周辺領域の層間配線２０２が形成される段階が第１実施形態の段階とは異なる。従って、ビットライン１３０用導電パッド１２０を形成する段階までは第１実施形態の段階と同一であるため、説明の重複を避けるため、ここでそれに対する説明は省略される。
【００３９】
図６を参照すると、導電パッド１２０が形成された後、導電パッド１２０を含んで第１層間絶縁膜１１８上に上部表面が平坦な絶縁物質２００を蒸着した後、写真エッチング工程（図示せず）を利用してコア領域及び周辺領域に形成されたトランジスターとの電気的な連結のための層間配線用コンタクトホールを形成する。続いてコネクト用コンタクトホールを含んで絶縁物質２００上に層間配線用導電物質を蒸着した後パタニングして層間配線２０２を形成する。以後、図６から図９に図示された製造工程は、第１の実施の形態のことと同一である。従って説明の重複を避けるためそれに対する説明は省略される。
【００４０】
ここで、図面には図示していなかったが、第１及び第２実施形態による製造方法を混用してコア領域及び周辺領域の層間配線が形成できることは、この分野の通常的な知識を持っているものには自明である。
【００４１】
図１０は、本発明による変形形態に示す断面図である。図１０の変形形態で分かるように、ビットラインとのコンタクトのための導電パッド１２０のないＤＲＡＭ装置に本発明による技術的な思想を適用したことで、第１及び第２実施形態の工程段階で導電パッド１２０を形成する段階及びそれに関連された段階を除外した余りの工程段階は同一である。本発明による技術的な思想は、前述された実施形態に限定されなく、多様に実施されることができることは、この分野の通常的な知識を持っている者には自明である。又、図１１は本発明の他の変形形態を示す断面図である。図１１で分かるように、第１及び第２の実施の形態でセルアレー内のビットラインコンタクト用導電パッド１２０と共にストレージノードコンタクトＢＣ用導電パッドもなお形成されることができる。
【００４２】
【発明の効果】
ビットラインに対応するコア領域及び周辺領域の層間配線をビットライン形成段階以前にセルアレー領域の導電物質で、又はコア領域及び周辺領域だけ使用される導電物質で形成することによって、第一、従来ＣＯＢ構造でビットラインと同一の段階で形成されたコア領域及び周辺領域の層間配線がオープン失敗されることと、後続工程が異物質としてセルキャパシタの導電物質が作用することが防止できる。第二、Ｇ−ｂｉｔ級ＤＲＡＭ装置でコア領域及び周辺領域に形成されるビットラインに対応する層間配線のデザイン−ルールを緩和できるだけではなく、コア領域及び周辺領域の工程マージンが改善できる。
【図面の簡単な説明】
【図１】 従来技術によるＤＲＡＭ装置の構造を示す断面図である。
【図２】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図３】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図４】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図５】 本発明の望ましい第１実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図６】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図７】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図８】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図９】 本発明の望ましい第２実施形態によるＤＲＡＭ装置の製造方法を順次的に示す断面図である。
【図１０】 本発明による変形形態を示す断面図である。
【図１１】 本発明による他の変形形態を示す断面図である。
【符号の説明】
１００：半導体基板
１０４：ゲート酸化膜
１１８、１２４、２００：層間絶縁膜
１２０：導電パッド
１２２、２０２：層間配線
１２６：ストレージ電極用プラグ
１３０：ビットライン
１３６：ストレージ電極
１４０：プレート電極
Claims (6)
- セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソース、ドレーン及びゲートを有するトランジスターを形成する段階と、
前記ゲートを含んで前記半導体基板全面に第１絶縁層を形成する段階と、
前記第１絶縁層を貫通すると共に前記セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パッドを形成する段階と、
前記導電パッドを含んで前記第１絶縁層上に第２絶縁層を形成する段階と、
前記第１絶縁層及び第２絶縁層を貫通すると共に前記コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、
前記層間配線を含んで前記第２絶縁層上に第３絶縁層を形成する段階と、
前記第３絶縁層、第２絶縁層及び第１絶縁層を貫通して前記セルアレー領域の前記トランジスターのソース／ドレーンと電気的に連結されるセルキャパシタストレージ電極用プラグを形成する段階と、
前記第３絶縁層及び第２絶縁層を貫通して前記導電パッドと電気的に連結されるビットライン用導電層を形成する段階と、
前記第３絶縁層上部に露出された前記導電層を覆うようにキャッピング膜を形成する段階と、
前記プラグと電気的に接続されるように前記セルキャパシタのストレージ電極を形成する段階とを含むことを特徴とするＤＲＡＭ装置の製造方法。 - 前記層間配線は、Ｗの単体又はＴｉ／ＴｉＮ／Ｗの積層構造からなることを特徴とする請求項１に記載のＤＲＡＭ装置の製造方法。
- セルアレー領域、コア領域及び周辺領域が定義された半導体基板にソース、ドレーン及びゲートを有するトランジスターを形成する段階と、
前記ゲートを含んで前記半導体基板全面に第１絶縁層を形成する段階と、
前記第１絶縁層を貫通すると共に前記コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、
前記層間配線を含む前記第１絶縁層上に第２絶縁層を形成する段階と、
前記第２絶縁層及び第１絶縁層を貫通して前記セルアレー領域の前記トランジスターのソース／ドレーンと電気的に連結されるセルキャパシタストレージ電極用プラグを形成する段階と、
前記第２絶縁層及び第１絶縁層を貫通して前記セルアレー領域の前記トランジスターのソース／ドレーンと電気的に連結されるビットライン用導電層を形成する段階と、
前記第２絶縁層上部に露出された前記導電層を覆うようにキャッピング膜を形成する段階と、
前記プラグと電気的に接続されるように前記セルキャパシタのストレージ電極を形成する段階とを含むことを特徴とするＤＲＡＭ装置の製造方法。 - 前記層間配線は、Ｗの単体又はＴｉ／ＴｉＮ／Ｗの積層構造からなることを特徴とする請求項３に記載のＤＲＡＭ装置の製造方法。
- セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソース、ドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、
前記ゲートを含んで前記半導体基板全面に第１絶縁層を形成する段階と、
前記第１絶縁層を貫通すると共に前記セルアレー領域に形成された少なくとも１つのトランジスターのソース／ドレーンと電気的に連結されるビットライン用導電パッドを形成する段階と、
前記導電パッドを含んで前記第１絶縁層上に第２絶縁層を形成する段階と、
前記第１絶縁層及び第２絶縁層を貫通すると共に前記コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、
前記層間配線を含んで前記第２絶縁層上に第３絶縁層を形成する段階と、
前記第３絶縁層及び第２絶縁層を貫通して前記導電パッドと電気的に連結されるビットライン用導電層を形成する段階とを含むＤＲＡＭ装置の製造方法。 - セルアレー領域、コア領域及び周辺領域が定義された半導体基板に形成され、各々がソース、ドレーン及びゲートを有するトランジスターを備えたＤＲＡＭ装置の製造方法において、
前記ゲートを含んで前記半導体基板全面に第１絶縁層を形成する段階と、
前記第１絶縁層を貫通すると共に前記コア領域及び周辺領域に形成された少なくとも１つのトランジスターと電気的に連結される層間配線を形成する段階と、
前記層間配線を含んで前記第１絶縁層上に第２絶縁層を形成する段階と、
前記第２絶縁層及び第１絶縁層を貫通してセルアレー領域の前記トランジスターのソース／ドレーンと電気的に連結されるビットライン用導電層を形成する段階とを含むことを特徴とするＤＲＡＭ装置の製造方法。
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