KR100844936B1 - 반도체소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비트라인콘택과 랜딩플러그의 접촉면적 부족으로 인한 동작속도 저하를 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판에 활성영역을 정의하는 필드산화막을 형성하는 단계, 상기 필드산화막을 포함한 상기 반도체기판상에 제1층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 활성영역의 전영역 및 상기 필드산화막의 일부 영역 상부까지 걸치는 랜딩플러그를 형성하는 단계, 상기 랜딩플러그를 포함한 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계, 및 상기 제2 층간절연막과 상기 랜딩플러그를 동시에 관통하여 상기 필드산화막에 접하는 비트라인을 형성하는 단계을 포함한다.
비트라인, 동작속도, 콘택저항, 랜딩플러그
Description
도 1a는 종래기술에 따른 반도체소자를 도시한 도면,
도 1b는 도 1a의 A-A'선에 따른 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3e는 도 2c의 B-B'선에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
37a : 제1 층간절연막 38a : 랜딩플러그
39 : 제2 층간절연막 40 : 배리어메탈
41 : 비트라인배선막 42 : 캡핑막
43 : 스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비트라인콘택의 저항을 감소시키도록 한 반도체소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다. 한편, 통상의 자기정렬콘택 공정은 배리어 질화막(barrier nitride)을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩플러그 콘택(Landing plug contact; LPC)을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.
도 1a는 종래기술에 따른 반도체소자를 도시한 도면이고, 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a를 참조하면, 필드산화막(12)이 형성된 반도체기판(11)상에 게이트산화막(13), 게이트전극(14) 및 하드마스크(15)의 순서로 적층된 워드라인이 형성되고, 워드라인의 양측벽에 스페이서(16)가 형성되며, 워드라인 사이의 반도체기판(11)에 랜딩플러그(18a,18b)가 연결되며, 랜딩플러그(18a,18b)가 형성되지 않은 워드라인들 사이는 제1 층간절연막(ILD, 17)이 채워져 있다. 여기서, 랜딩플러그(18a,18b)와 제1 층간절연막(17)은 워드라인 표면을 노출시키면서 평탄화되어 있으며, 랜딩 플러그(18a,18b)는 비트라인이 콘택될 랜딩플러그(18a)와 스토리지노드가 콘택될 랜딩플러그(18b)로 구분된다.
그리고, 제1 층간절연막(17)과 랜딩플러그(18a,18b)를 포함한 전면에 제2 층간절연막(19)이 형성되고, 제2 층간절연막(19)을 관통하는 비트라인콘택홀을 통해 배리어메탈(20)을 사이에 두고 비트라인이 랜딩플러그(18a)에 연결된다. 여기서, 비트라인은 비트라인배선막(21)과 캡핑막(22)의 적층구조물이고 적층구조물의 측벽에 스페이서(23)가 형성된다.
도 1b를 참조하면, 비트라인이 콘택될 랜딩플러그(18a)가 반도체기판(11)의 활성영역은 물론 필드산화막(12)의 일부분까지 걸쳐서 형성되고, 랜딩플러그(18a)의 노즈부위에만 비트라인이 연결된다.
그러나, 상술한 종래기술은 비트라인콘택을 랜딩플러그의 노즈(nose) 부위에만 형성되도록 하므로, 비트라인콘택과 랜딩플러그의 접촉면적이 크지 못하여 콘택체인(contact chain) 저항 특성이 나쁘다. 결국, 소자의 동작속도가 저하될 수밖에 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 비트라인콘택과 랜딩플러그의 접촉면적 부족으로 인한 동작속도 저하를 방지하는데 적합한 반도체소자 및 그 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판, 상기 반도체기판에 형성되어 활성영역을 정의하는 필드산화막, 상기 활성영역의 전영역 및 상기 필드산화막의 일부 영역 상부까지 걸쳐서 형성된 랜딩플러그, 상기 랜딩플러그를 절연시키는 상기 필드산화막의 나머지 영역상의 제1 층간절연막, 상기 랜딩플러그를 포함한 상기 제1 층간절연막상에 형성된 제2 층간절연막, 및 상기 제2 층간절연막과 상기 랜딩플러그를 동시에 관통하여 상기 필드산화막에 접하는 비트라인을 포함함을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판에 활성영역을 정의하는 필드산화막을 형성하는 단계, 상기 필드산화막을 포함한 상기 반도체기판상에 제1층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 활성영역의 전영역 및 상기 필드산화막의 일부 영역 상부까지 걸치는 랜딩플러그를 형성하는 단계, 상기 랜딩플러그를 포함한 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계, 및 상기 제2 층간절연막과 상기 랜딩플러그를 동시에 관통하여 상기 필드산화막에 접하는 비트라인을 형성하는 단계을 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도 시한 레이아웃 공정도이고, 도 3a 내지 도 3e는 도 2c의 B-B'선에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a 및 도 3a에 도시된 바와 같이, 반도체기판(31)에 필드산화막(32)을 형성한 후, 반도체기판(31)상에 게이트산화막(33), 게이트전극(34) 및 하드마스크(35)의 순서로 적층된 워드라인(WL)을 형성한다.
여기서, 워드라인(WL)을 형성하는 방법은, 먼저 게이트산화막(33), 게이트전극(34)용 도전막 및 하드마스크(35)를 차례로 증착한 후, 하드마스크(35)상에 포토레지스트를 도포하고 노광 및 현상을 통해 게이트라인을 정의하는 마스크를 형성한다. 다음으로, 마스크를 식각마스크로 하여 하드마스크(35)를 먼저 식각한 후 마스크를 제거하고, 식각처리된 하드마스크(35)를 식각마스크로 게이트전극(34)용 도전막과 게이트산화막(33)을 식각하여 워드라인을 형성한다.
한편, 하드마스크(35)는 질화막을 이용한다.
다음으로, 워드라인의 양측벽에 접하는 스페이서(36)를 형성한 후, 스페이서(36)를 포함한 전면에 제1 층간절연막(ILD, 37)을 형성한다.
도 2b 및 도 3b에 도시된 바와 같이, 반도체기판(31)에 연결되는 랜딩플러그(38a, 38b)를 형성한다. 도면에 도시되지 않았지만, 랜딩플러그(38a, 38b)를 형성하는 방법은, 먼저 제1 층간절연막(37)상에 랜딩플러그를 정의하는 콘택마스크를 형성한 후, 이 콘택마스크를 식각마스크로 하여 제1 층간절연막(37)을 식각하므로써 워드라인 사이의 반도체기판(31)을 노출시키는 콘택홀을 형성한다. 다음에, 콘택마스크를 제거한 후, 콘택홀을 포함한 전면에 폴리실리콘막을 증착한 다. 그리고, 하드마스크(34)의 표면이 드러날때까지 제1 층간절연막(37)을 화학적기계적연마(CMP)하여 랜딩플러그(38a, 38b)를 형성한다. 여기서, 랜딩플러그(38a, 38b)는 후속 비트라인이 콘택될 랜딩플러그(38a) 및 스토리지노드가 콘택될 랜딩플러그(38b)이고, 화학적기계적연마후 제1 층간절연막(37a)이 잔류한다. 그리고, 스토리지노드가 콘택될 랜딩플러그(38b)는 활성영역상에만 형성되지만, 도 3b에 도시된 바와 같이, 비트라인이 콘택될 랜딩플러그(38a)는 반도체기판(31)의 활성영역과 필드산화막(32)의 일부분까지 걸쳐서 형성되며, 이웃한 랜딩플러그(38a)와는 제1 층간절연막(37)에 의해 절연되고 있다.
도 2c 및 도 3c에 도시된 바와 같이, 랜딩플러그(38a,38b)가 형성된 반도체기판(31)의 전면에 제2 층간절연막(39)을 형성한다.
도 2d, 도 3d 및 도 3e에 도시된 바와 같이, 제2 층간절연막(39)을 식각하여 비트라인이 콘택될 랜딩플러그(38a)를 노출시키는 비트라인콘택홀(X)을 형성한 후, 비트라인콘택홀(X)을 통해 랜딩플러그(38a)에 연결되는 비트라인을 형성한다. 이때, 비트라인은 배리어메탈(40)을 사이에 두고 랜딩플러그(38a)와 연결되며, 비트라인배선막(41)과 캡핑막(42)의 적층물이며, 적층물의 측벽에 스페이서(43)가 구비된다.
도 3d 내지 도 3e를 참조하면, 제2 층간절연막(39)를 식각하고 연속해서 드러나는 랜딩플러그(38a)를 추가로 식각하여 필드산화막(32) 상부를 노출시키는 비트라인콘택홀(X)을 형성한다.
다음에, 비트라인콘택홀내에만 배리어메탈(40)을 잔류시킨 후, 비트라인배선 막(41)과 캡핑막(42)으로 이루어진 비트라인을 형성하고, 비트라인의 측벽에 스페이서(43)를 형성한다.
결국, 비트라인을 이루는 배리어메탈(40)의 일측면은 랜딩플러그(38a)의 측면에 접하고, 배리어메탈(40)의 타측면은 제1 층간절연막(37a)에 접한다.
전술한 실시예에 의하면, 필드산화막(32) 상부까지 비트라인콘택홀(X)을 형성하므로써 비트라인과 랜딩플러그(38a)간 접촉면적을 증대시킨다. 또한, 종래에는 비트라인콘택 크기가 비트라인 길이(length)보다 컸지만, 본 발명을 이용하면, 비트라인콘택홀의 크기를 줄이는 효과도 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 랜딩플러그의 측면에도 비트라인을 접촉시키므로써 비트라인과 랜딩플러그간 접촉면적을 증대시켜 데이터가 입출력되는 비트라인의 동작속도를 향상시킬 수 있는 효과가 있다.
Claims (5)
- 반도체기판;상기 반도체기판에 형성되어 활성영역을 정의하는 필드산화막;상기 활성영역의 전영역 및 상기 필드산화막의 일부 영역 상부까지 걸쳐서 형성된 랜딩플러그;상기 랜딩플러그를 절연시키는 상기 필드산화막의 나머지 영역상의 제1 층간절연막;상기 랜딩플러그를 포함한 상기 제1 층간절연막상에 형성된 제2 층간절연막; 및상기 제2 층간절연막과 상기 랜딩플러그를 동시에 관통하여 상기 필드산화막에 접하는 비트라인을 포함함을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 비트라인의 일측면은 상기 랜딩플러그의 측면에 접하고, 상기 비트라인의 타측면은 상기 제1 층간절연막에 접하는 것을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 비트라인은 배리어메탈을 포함하는 다층구조물이고, 상기 배리어메탈은 상기 랜딩플러그의 측면과 필드산화막의 상면, 제1,2 층간절연막의 측면에 동시에 접하는 것을 특징으로 하는 반도체소자.
- 반도체기판에 활성영역을 정의하는 필드산화막을 형성하는 단계;상기 필드산화막을 포함한 상기 반도체기판상에 제1층간절연막을 형성하는 단계:상기 제1 층간절연막을 관통하여 상기 활성영역의 전영역 및 상기 필드산화막의 일부 영역 상부까지 걸치는 랜딩플러그를 형성하는 단계;상기 랜딩플러그를 포함한 상기 제1 층간절연막상에 제2 층간절연막을 형성하는 단계; 및상기 제2 층간절연막과 상기 랜딩플러그를 동시에 관통하여 상기 필드산화막에 접하는 비트라인을 형성하는 단계을 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제4항에 있어서,상기 비트라인을 형성하는 단계는,상기 제2 층간절연막과 상기 랜딩플러그를 동시에 식각하여 상기 필드산화막의 일부 영역을 노출시키는 비트라인콘택홀을 형성하는 단계;상기 비트라인콘택홀을 통해 상기 필드산화막에 접하는 비트라인을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
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