[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3868766B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3868766B2
JP3868766B2 JP2001201012A JP2001201012A JP3868766B2 JP 3868766 B2 JP3868766 B2 JP 3868766B2 JP 2001201012 A JP2001201012 A JP 2001201012A JP 2001201012 A JP2001201012 A JP 2001201012A JP 3868766 B2 JP3868766 B2 JP 3868766B2
Authority
JP
Japan
Prior art keywords
solder
layer
semiconductor device
bonding
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001201012A
Other languages
English (en)
Other versions
JP2003017531A (ja
Inventor
荘一 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001201012A priority Critical patent/JP3868766B2/ja
Publication of JP2003017531A publication Critical patent/JP2003017531A/ja
Application granted granted Critical
Publication of JP3868766B2 publication Critical patent/JP3868766B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29399—Coating material
    • H01L2224/294—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81409—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9221—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係わり、さらに詳しくは、半導体素子が配線基板にフリップチップ接続された半導体装置に関する。
【０００２】
【従来の技術】
従来から、半導体チップを配線基板に搭載し接続する実装技術の一つとして、フリップチップ接続がある。フリップチップ接続部の構造の一例を、以下に示す。
【０００３】
フリップチップ接続部では、図２２に示すように、配線基板５１の配線パッド５２形成面上に、半導体チップ５３がフェースダウンで搭載され、この半導体チップ５３の電極端子５４と基板側の配線パッド５２とが、金（Ａｕ）バンプ５５などを介してはんだ５６により電気的・機械的に接続されている。なお、この図において、符号５７および５８は、配線パッド５２上に積層されて形成されたＮｉ層およびＡｕ層をそれぞれ示し、５９はソルダーレジスト層、６０はパッシベーション膜をそれぞれ示す。また、図示を省略したが、このようなフリップチップ接続部の外側には、エポキシ樹脂のような絶縁樹脂の封止層がポッティングなどにより形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来のフリップチップ接続部においては、以下に示す問題があった。すなわち、Ａｕバンプ５５とはんだ５６（例えば、Ｓｎ−Ｐｂはんだ）層との界面にＡｕ−Ｓｎ金属間化合物が生成するが、このＡｕ−Ｓｎ金属間化合物の接合が過度に進行すると、接合強度が低下して、接合部に歪みが加わったとき接続信頼性が低下するという問題があった。
【０００５】
この問題を解決するため、はんだ量を少なくしてＡｕ−Ｓｎ金属間化合物の生成を抑える方法が考えられるが、その方法でははんだの融着による接続が良好に行われないという問題があった。
【０００６】
さらに、Ａｕバンプ５５に代えて、はんだのボール状バンプを用いて接合を行ったフリップチップ接続部も用いられている。しかし、そのようなフリップチップ接続部では、はんだバンプのスタンドオフ効果が十分でないため、電極端子間の短絡防止や半導体チップと基板との間隔維持効果が十分に得られないという問題があった。
【０００７】
本発明は、これらの問題を解決するためになされたもので、半導体素子が配線基板にフリップチップ接続された半導体装置において、接続部の信頼性を高めることを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、請求項１に記載するように、絶縁基板の少なくとも一方の主面に配線層が形成された配線基板と、前記配線基板の配線層形成面上にフェースダウンに搭載された半導体素子と、前記半導体素子の電極端子と前記配線基板の配線層の少なくとも一方の上に形成されたバンプを備え、前記半導体素子の電極端子と前記配線基板の配線層とが、前記バンプを介し、はんだとそれに濡れる金属との溶融による接合と、同種または異種の金属相互の拡散または圧接による接合という２種類の接合形態により接続されていることを特徴とする。
【００１１】
本発明の半導体装置においては、請求項２に記載するように、はんだとそれに濡れる金属との溶融による接合として、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅの金属単独、これらの金属の混合物または化合物から選ばれるはんだと、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ａｇから選ばれるはんだに濡れる金属との間の、前記はんだの溶融による接合形態を用いることができる。
【００１２】
また、請求項３に記載するように、同種または異種の金属相互の拡散または圧接による接合として、Ｃｕ，Ｎｉ、Ａｕ、Ｐｄ、Ｗ、Ｔｉ、Ｃｒ、ＴｉＮ（窒化チタン）、Ｔａ、ＴａＮ（窒化タンタル）、Ｎｂ、Ｆｅ、Ａｇの単独、これらの混合物または化合物から選ばれる金属の１種または２種以上の間の拡散または接触による接合形態を用いることができる。
【００１４】
本発明に使用する絶縁基板としては、ガラス基板、セラミック基板、樹脂含浸ガラスクロス基板、あるいはポリイミド樹脂テープのような樹脂基板などが挙げられる。
【００１５】
本発明においては、このような絶縁基板の少なくとも一方の主面に、銅、銅系合金、金等から成る配線層が形成されている。配線層の形成は、樹脂含浸ガラスクロス基板や樹脂基板では、銅箔のエッチングなどにより行なわれ、ガラス基板やセラミック基板のような無機材料系の絶縁基板においては、真空蒸着やスパッタリングなどの物理的蒸着（ＰＶＤ）法や化学的蒸着（ＣＶＤ）法により薄膜を形成した後、パターニングする方法、あるいは導電ペーストを所定のパターンで印刷した後焼成する方法などで行うことができる。
【００１６】
また、銅配線層の上には、銅の酸化を防ぎ、金バンプ等との接合を強固にするために、Ｎｉ層を介してＡｕ層を積層し、Ｎｉ−Ａｕ層を形成することが好ましい。なお、配線層全体に亘ってＮｉ−Ａｕ層を形成しても良いが、接続用のパッド部のみに形成しても十分な効果を上げることができる。
【００１７】
本発明において、バンプは、半導体素子の電極端子上または配線基板の配線パッド上あるいはその両方に設けられる。バンプとしては、例えば金のボール状バンプが挙げられる。金バンプの形成は、ワイヤボンダのキャピラリー先端に金ボールを形成し、この金ボールを半導体素子の電極端子上等に接合し、キャピラリーでボールのネック部を切断する方法により行なうことができる。
【００１８】
本発明の半導体装置では、配線基板の配線層と半導体素子の電極端子とが、前記した金バンプのようなバンプを介した２種類以上の接合形態により接続されているので、接合部の接続信頼性が向上する。また、金バンプを用いることで、バンプのスタンドオフ効果により、電極端子間の短絡の防止や半導体素子と基板との間隔維持が達成され、安定した信頼性の高いフリップチップ接続が実現される。
【００１９】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
【００２０】
図１は、本発明の半導体装置の第１の実施例を示す断面図である。図において、符号１は、ポリイミド樹脂テープ、樹脂基板、セラミック基板のような絶縁基板を示す。この絶縁基板１の片面（図では上面）にＣｕからなる配線層が設けられ、その配線パッド（Ｃｕパッド）２上に、Ｎｉ層３とＡｕ層４が積層されて形成されている。そして、このような配線基板の配線層形成面において、配線パッド２以外の領域には、エポキシ樹脂等のソルダーレジスト層５が設けられている。また、配線パッド２上に形成されたＡｕ層４の上には、はんだ（Ｓｎ−Ｐｂはんだ）層６が中央部を除いてドーナツ状に形成されている。
【００２１】
一方、符号７はシリコン等の半導体チップを示し、そのＡｌからなる電極パッド８上には、先端に小突起を有するボール状の金バンプ９が形成されている。なお、符号１０は、パッシベーション膜を示す。
【００２２】
このような半導体チップ７が、フェースダウンに配置され、配線基板上に搭載されている。そして、金バンプ９の先端部が基板側の配線パッド２のＡｕ層４に圧接され、界面にＡｕとＡｕの相互拡散による接合（Ａｕ−Ａｕ拡散接合）が形成されている。また、金バンプ９の側周部は、基板側にドーナツ状に形成されたはんだ層６と接合されている。すなわち、金バンプ９の側周部とはんだ層６との間には、はんだの溶融（融着）による接合部が形成されている。
【００２３】
さらに、半導体チップ７と配線基板との間には、図示を省略したが、エポキシ樹脂、アクリル樹脂、シリコーン樹脂等の絶縁樹脂が充填され、これらの絶縁樹脂によりフリップチップ接続部が封止されている。
【００２４】
このような第１の実施例の半導体装置は、以下に示すように製造される。
【００２５】
まず、図２に示すように、シリコン等の半導体ウェハ１１（例えば、直径６インチ、厚さ６２５μｍ）の全面に、Ａｌ電極パッド８を形成した後、その上に、電極パッド８の中心部を開口部とするパッシベーション膜１０を形成する。なお、Ａｌ電極パッド８の大きさは例えば８０μｍ角とし、これらの電極パッド８は、後工程で形成される個々の半導体チップ（３ｍｍ×３ｍｍ）の周辺部に相当する領域に、１２０μｍのピッチで形成されている。
【００２６】
この半導体ウェハ１１のＡｌ電極パッド８上に、先端に小突起を有するボール状の金バンプ９を、ワイヤボンダにより１個ずつ形成する。金バンプ９の径は６０μｍ、高さは７０μｍとする。
【００２７】
また、図３に示すように、ポリイミド樹脂テープ、樹脂基板、セラミック基板などの絶縁基板１の片面にＣｕの配線パッド２が設けられ、配線パッド２以外の領域にエポキシ樹脂等のソルダーレジスト層５が形成された配線基板を用意し、その配線パッド２上に、無電解めっきなどによりＮｉ層３とＡｕ層４を積層して形成する。そして、図４に示すように、このＡｕ層４の中央部にレジスト層１２を形成する。
【００２８】
次いで、Ａｕ層４の上にＳｎ−Ｐｂはんだ層６をめっきにより形成した後、レジスト層１２を剥離・除去する。めっき法以外に、はんだを含むペーストをメタルマスクを用いて印刷する方法を採ることもできる。こうして、図５（ａ）に示すように、Ａｕ層４の上にドーナツ状のはんだ層６が形成される。このはんだ層６の上面図を、図５（ｂ）に示す。
【００２９】
次に、半導体ウェハをダイシングして個々の半導体チップとした後、半導体チップを以下に示すようにフリップチップ接続して、半導体装置とする。
【００３０】
すなわち、図６に示すように、チップ側に形成された金バンプ９の先端部が基板側のＡｕ層４の中央部（ドーナツ状のはんだ層６の穴部より露出した部分）に当接するように、半導体チップ７と配線基板との位置合わせを行い、熱圧着法、超音波併用熱圧着法などにより接合を行う。図７は、超音波を併用した熱圧着により接合する工程を模式的に示す図である。この図において、符号１３は、超音波印加ツールを示し、符号１４は真空穴を示す。
【００３１】
熱圧着法では、例えば３５０度の温度で２０秒間加熱して接合する。超音波併用熱圧着法では、２００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超音波を印加し、バンプ１個当たり１００ｇの荷重をかけて接合を行う。
【００３２】
こうして、金バンプ９の先端部と基板側のＡｕ層４との圧接部に、Ａｕ−Ａｕ拡散接合部が形成される。また、金バンプ９の側周部と基板側のはんだ層６との間に、はんだの溶融（融着）による接合部が形成される。
【００３３】
その後、エポキシ樹脂、アクリル樹脂、シリコーン樹脂などの絶縁樹脂を、半導体チップ７と配線基板との間のギャップに、毛細管現象を利用して、あるいは真空印刷樹脂封止法、真空モールド法などにより充填し、接続部を封止する。
【００３４】
なお、封止用樹脂は、フリップチップ接続を行う前に半導体チップ側に形成してもよいし、配線基板側に形成して、接続と樹脂封止を一括して行ってもよい。一括して封止する樹脂は、ペースト状でもよいし、固体状（例えば、予め成形されたシート）でもよい。
【００３５】
こうして製造される第１の実施例の半導体装置においては、半導体チップ７のフリップチップ接続部が、Ａｕ−Ａｕの拡散による接合とはんだの溶融による接合という２種類の接合形態を有する。そして、はんだの融着部に生成するＡｕ−Ｓｎ金属間化合物による接続信頼性の低下を、Ａｕ−Ａｕの拡散接合部が補っているので、安定した信頼性の高いフリップチップ接続が実現される。また、金のスタッドバンプが使用されているため、十分なスタンドオフ効果が得られ、高い接続信頼性が得られる。
【００３６】
前述の工程にしたがって製造された第１の実施例の半導体装置を、実際に温度サイクル試験に供して、接続信頼性を調べた。なお、半導体チップとしては、５０個の金バンプが形成された３ｍｍ角のシリコンチップを使用し、これをポリイミド樹脂基板上に実装して試験サンプルとした。温度サイクル試験は、（−６５℃×３０分）〜（２５℃×５分）〜（１５０℃×３０分）を１サイクルとして行った。
【００３７】
温度サイクル試験の結果、３０００サイクル後でも接続箇所（フリップチップ接続部）に破断の発生が全く認められなかった。また、金バンプの接合強度（シェア強度）は、バンプ１個当たり４０ｇｆ／個で、従来のフリップチップ接続部における２０ｇｆ／個に比べて大幅に向上しており、バンプの剥離および強度の劣化は全く起こらなかった。さらに、バンプ間でのショートも発生しなかった。
【００３８】
次に、第１の参考例について説明する。
【００３９】
第１の参考例の半導体装置は、以下に示すようにして製造される。まず、図８に示すように、シリコン等の半導体ウェハ１１（例えば、直径６インチ、厚さ６２５μｍ）の全面に、Ａｌ電極パッド８を形成した後、その上に電極パッド８の中心部を開口部とするパッシベーション膜１０を形成する。なお、電極パッド８の大きさは例えば１００μｍ角とし、これらの電極パッド８は、後工程で形成される個々の半導体チップ（１５ｍｍ×１５ｍｍ）の全面に、２５０μｍのピッチでエリア状に形成されている。
【００４０】
次に、図９に示すように、この半導体ウェハ１１の全面に、Ｔｉ膜１５、Ｎｉ膜１６およびＰｄ膜１７を、スパッタリング、電子ビーム蒸着などの方法により順に積層して形成し、バリアメタル層とする。
【００４１】
次いで、図１０に示すように、このバリアメタル層上に、フォトレジストを塗布し、５０μｍ程度の厚さのレジスト層１８を形成した後、このレジスト層１８を露光・現像し、Ａｌ電極パッド８に重なるように１００μｍ角の開口部を形成する。そして、このレジスト層１８の開口部内にはんだめっきを行い、５０μｍ厚のバンプ形成用のはんだ層１９を形成する。
【００４２】
なお、はんだめっきは、以下に示すように行われる。例えばＳｎ−Ｐｂ共晶はんだをめっきするには、スズ１２ｇ／Ｌ、鉛８ｇ／Ｌ、アルキルスルホン酸１００ｇ／Ｌ、および界面活性剤を主成分とする添加剤を含有する溶液中に、レジスト層１８のパターンが形成された半導体ウェハ１１を浸漬し、浴温度２０℃でバリアメタル層を陰極、はんだ板（スズ６３重量％、鉛３７重量％）を陽極として、電流密度１Ａ／ｄｍ２の条件で緩やかに撹拌しながら電解めっきを行う。
【００４３】
その後、図１１に示すように、アセトンや公知のレジスト剥離液を用いてレジストパターンを剥離した後、下地電極として残ったＰｄ膜１７およびＮｉ膜１６を、王水系のエッチング液を用いてエッチング除去する。さらに、Ｔｉ膜１５を、エチレンジアミン四酢酸系溶液を用いてエッチングする。
【００４４】
次いで、この半導体ウェハ１１にロジン系フラックスを塗布した後、窒素雰囲気中で２２０℃の温度に３０秒間加熱してはんだをリフローし、図１２に示すように、突起状のはんだ電極（はんだバンプ）２０を形成する。その後、電気的なテストを行った後、半導体ウェハをダイシングして個々の半導体チップとする。
【００４５】
一方、図１３に示すように、ポリイミド樹脂テープ、樹脂基板、セラミック基板などの絶縁基板１の片面にＣｕ配線パッド２が設けられ、かつ配線パッド２以外の領域にエポキシ樹脂等のソルダーレジスト層５が形成された配線基板を用意し、その配線パッド２上に、無電解めっきなどによりＮｉ層３とＡｕ層４を積層して形成する。そして、このＡｕ層４の中央部にレジスト層を形成した後、Ａｕ層４上に、Ｓｎ−Ｐｂはんだなどのはんだ層６をめっき法や印刷法などによりドーナツ状に形成する。
【００４６】
次に、このドーナツ形状のはんだ層６の中央穴部に、先端に小突起を有するボール状の金バンプ（スタッドバンプ）９を、ワイヤボンダにより１個ずつ形成する。
【００４７】
次いで、図１４に示すように、このように金バンプ９が形成された配線基板と前記したはんだバンプ２０を有する半導体チップ７とを、金バンプ９がチップ側のはんだバンプ２０に圧入するように位置合わせして仮止めし、加熱してはんだをリフローさせる。
【００４８】
こうして、チップ側のはんだバンプ２０と基板側のＡｕ層４上に形成されたはんだ層６とが溶融一体化し、図１５に示すように、はんだ融着層２１が形成されるとともに、基板側に形成された金バンプ９とチップ側のはんだバンプ２０とが、はんだの溶融により接合される。
【００４９】
次いで、半導体チップ７と配線基板との間のギャップにシリコーン樹脂を、毛細管現象を利用してあるいは真空印刷樹脂封止法、真空モールド法などにより充填した後硬化させ、接続部を封止する。
【００５０】
こうして製造される第１の参考例の半導体装置においては、半導体チップ７のフリップチップ接続部に、はんだ同士の溶融による接合とはんだの溶融（融着）による接合という２種類の接合形態が含まれている。そして、はんだの融着部に生成するＡｕ−Ｓｎ金属間化合物による接続信頼性の低下を、はんだ同士の溶融による接合が補っているので、安定した信頼性の高いフリップチップ接続が実現される。
【００５１】
また、少量のフラックスでの接合が可能となるうえに、リフロー雰囲気によっては、フラックスなしでの接合も可能になる。さらに、金のスタッドバンプが使用されているため、十分なスタンドオフ効果が得られ、高い接続信頼性が得られる。
【００５２】
前述の工程にしたがって製造された第１の参考例の半導体装置を、実際に温度サイクル試験に供して接続信頼性を調べた。なお、半導体チップとしては、２５００個のはんだバンプが形成された１０ｍｍ角のシリコンチップを使用し、これをポリイミド樹脂基板上に実装してサンプルとした。温度サイクル試験は、（−６５℃×３０分）〜（２５℃×５分）〜（１５０℃×３０分）を１サイクルとして行った。
【００５３】
温度サイクル試験の結果、３０００サイクル後でも接続箇所に破断の発生が全く認められなかった。また、はんだバンプの接合強度（シェア強度）は、バンプ１個当たり４０ｇｆ／個で、従来のフリップチップ接続部における２０ｇｆ／個に比べて大幅に向上しており、バンプの剥離および強度の劣化は起こらなかった。さらに、バンプ間でのショートも発生しなかった。
【００５４】
次に、第２の参考例について説明する。
【００５５】
第２の参考例の半導体装置を製造するには、まず図１６に示すように、シリコン等の半導体ウェハ１１（例えば、直径６インチ、厚さ６２５μｍ）の全面に、Ａｌ電極パッド８を形成した後、その上にパッドの中心部を開口部とするパッシベーション膜１０を形成する。なお、電極パッド８の大きさは例えば８０μｍ角とし、これらの電極パッド８は、後工程で形成される個々の半導体チップ（３ｍｍ×３ｍｍ）の周辺部に相当する領域に、１２０μｍのピッチで形成されている。
【００５６】
そして、半導体ウェハ１１のＡｌ電極パッド８上に、先端に小突起を有するボール状の金バンプ（スタッドバンプ）９を、ワイヤボンダにより１個ずつ形成する。金バンプ９の径は６０μｍ、高さは７０μｍとする。
【００５７】
また、図１７に示すように、ポリイミド樹脂テープ、樹脂基板、セラミック基板などの絶縁基板１の片面にＣｕの配線パッド２が設けられ、かつ配線パッド２以外の領域にエポキシ樹脂等のソルダーレジスト層５が形成された配線基板を用意し、その配線パッド２上に、無電解めっきなどによりＮｉ層３とＡｕ層４を積層して形成する。
【００５８】
次いで、図１８に示すように、このＡｕ層４の上に、異方性導電層２２を形成する。異方性導電層２２は、絶縁性樹脂２３中に導電性粒子２４が混入された構造を有する。導電性粒子２４は、図１９に拡大して示すように、フィラーからなるコア２５の周りに金属めっき層２６が被覆された構造を有する。ここで、金属めっき層２６としては、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ａｇから選ばれる金属のめっき層が挙げられる。これらの金属層は単層としてもよいが、２層以上を積層することもできる。また、導電性粒子２４としては、フィラーを使用せず、前記金属の粒子（５〜１０μｍ径）をそのまま混入することもできる。
【００５９】
異方性導電層２２の形成は、異方性導電シートを貼着する方法で、あるいは異方性導電ペーストを塗布する方法で行われる。異方性導電シートは、シート状に成形された絶縁性樹脂シート中に前記した導電性粒子が混入された構造を有する。異方性導電ペーストは、ペースト状の絶縁性樹脂中に前記した導電性粒子を混入したものである。
【００６０】
異方性導電シートを使用して異方性導電層２２を形成する場合には、配線パッド２に相当する部分に開口を設けるようにする。このとき、開口の径は、配線パッドの径（８０μｍ）よりも小さくし、例えば５０μｍとする。また、異方性導電ペーストを使用する場合は、印刷マスク等を用いて、５０μｍ径の開口が得られるようにペーストを塗布する。
【００６１】
次に、図２０に示すように、チップ側に形成された金バンプ９の先端部が基板側のＡｕ層４の中央部に当接するように、半導体チップ７と配線基板との位置合わせを行い、熱圧着法、超音波併用熱圧着法などにより接合を行う。
【００６２】
熱圧着法では、例えば、２００度の温度で１分間加熱して接合する。超音波併用熱圧着法では、２００度の温度に加熱し、かつ超音波強度５Ｗで１秒間超音波を印加し、バンプ１個当たり１００ｇの荷重をかけて接合を行う。
【００６３】
こうして、図２１に示すように、金バンプ９の先端部と基板側のＡｕ層４との圧接部にＡｕ−Ａｕ拡散接合部が形成される。また、金バンプ９の側周部は、異方性導電層２２中の導電性粒子２４同士の接触により、基板側のＡｕ層４と接続される。
【００６４】
こうして製造される第２の参考例の半導体装置においては、パッドの中央部に金属同士の拡散による接合（Ａｕ−Ａｕ拡散接合）が形成され、抵抗が低くかつ強固な接続がなされる。また、パッドの周辺部には、異方性導電層２２中の導電性粒子２４同士の接触による接合がなされ、かつ異方性導電層２２中の樹脂による機械的接合もなされるので、前記したＡｕ−Ａｕ拡散接合が補強され、より信頼性の高い接続部が得られる。
【００６５】
実際に、前述の工程にしたがって製造された第２の参考例の半導体装置を、温度サイクル試験に供して接続信頼性を調べた。なお、半導体チップ７として５０個の金バンプが形成された３ｍｍ角のシリコンチップを使用し、これをポリイミド樹脂基板上に実装して試験サンプルとした。温度サイクル試験は、（−６５℃×３０分）〜（２５℃×５分）〜（１５０℃×３０分）を１サイクルとして行った。
【００６６】
温度サイクル試験の結果、３０００サイクル後でも接続箇所に破断の発生が認められなかった。さらに、バンプ間でのショートも発生しなかった。
【００６７】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に限定されるものではなく、例えば、金バンプとして、金ボール以外に金めっきバンプや金ペーストの印刷によるバンプを用いることができる。またこれらのバンプにおいて、金（Ａｕ）に代えて、Ｃｕ、Ｎｉ、Ｐｄ、Ａｇなどを用いてもよく、一方はんだとしては、Ｓｎ−Ｐｂ以外のはんだであってもよい。
【００６８】
さらに、このような接合部材中には、微量のＯやＮが含有されていても差し支えなく、その他本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００６９】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置では、半導体素子の電極端子と配線基板の配線層とが、バンプを介した２種類の接合形態により接続されているので、接合部の信頼性が向上する。また、バンプのスタンドオフ効果により、電極端子間の短絡防止や半導体素子と基板との間隔維持を実現することができ、安定した信頼性の高いフリップチップ接続部が得られる。
【図面の簡単な説明】
【図１】 第１の実施例の半導体装置を示す断面図。
【図２】 第１の実施例の半導体装置の製造方法を説明するための断面図。
【図３】 第１の実施例の半導体装置の製造方法を説明するための断面図。
【図４】 第１の実施例の半導体装置の製造方法を説明するための断面図。
【図５】 第１の実施例の半導体装置の製造方法を示し、（ａ）は断面図、（ｂ）ははんだ層の上面図。
【図６】 第１の実施例の半導体装置の製造方法を説明するための断面図。
【図７】 第１の実施例の半導体装置の製造方法を説明するための断面図。
【図８】 第１の参考例の半導体装置の製造方法を説明するための断面図。
【図９】 第１の参考例の半導体装置の製造方法を説明するための断面図。
【図１０】 第１の参考例の半導体装置の製造方法を説明するための断面図。
【図１１】 第１の参考例の半導体装置の製造方法を説明するための断面図。
【図１２】 第１の参考例の半導体装置の製造方法を説明するための断面図。
【図１３】 第１の参考例の半導体装置の製造方法を説明するための断面図。
【図１４】 第１の参考例の半導体装置の製造方法を説明するための断面図。
【図１５】 第１の参考例の半導体装置を示す断面図。
【図１６】 第２の参考例の半導体装置の製造方法を説明するための断面図。
【図１７】 第２の参考例の半導体装置の製造方法を説明するための断面図。
【図１８】 第２の参考例の半導体装置の製造方法を説明するための断面図。
【図１９】 第２の参考例の半導体装置の製造方法を説明するための断面図。
【図２０】 第２の参考例の半導体装置の製造方法を説明するための断面図。
【図２１】 第２の参考例の半導体装置を示す断面図。
【図２２】 従来のフリップチップ接続部の構造を示す断面図。
【符号の説明】
１………絶縁基板、２………配線パッド、４………Ａｕ層、６………はんだ層、７………半導体チップ、８………Ａｌ電極パッド、９………金バンプ、１２、１８………レジスト層、２０………はんだバンプ、２１………はんだ融着層、２２………異方性導電層、２３………導電性粒子

Claims (3)

  1. 絶縁基板の少なくとも一方の主面に配線層が形成された配線基板と、
    前記配線基板の配線層形成面上にフェースダウンに搭載された半導体素子と、
    前記半導体素子の電極端子と前記配線基板の配線層の少なくとも一方の上に形成されたバンプを備え、
    前記半導体素子の電極端子と前記配線基板の配線層とが、前記バンプを介し、はんだとそれに濡れる金属との溶融による接合と、同種または異種の金属相互の拡散または圧接による接合という２種類の接合形態により接続されていることを特徴とする半導体装置。
  2. 前記はんだとそれに濡れる金属との溶融による接合が、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅの金属単独、これらの金属の混合物または化合物から選ばれるはんだと、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、Ａｇから選ばれるはんだに濡れる金属との間の、前記はんだの溶融による接合であることを特徴とする請求項１記載の半導体装置。
  3. 前記同種または異種の金属相互の拡散または圧接による接合が、Ｃｕ，Ｎｉ、Ａｕ、Ｐｄ、Ｗ、Ｔｉ、Ｃｒ、ＴｉＮ、Ｔａ、ＴａＮ、Ｎｂ、Ｆｅ、Ａｇの単独、これらの混合物または化合物から選ばれる金属の１種または２種以上の間の拡散または接触による接合であることを特徴とする請求項１記載の半導体装置。
JP2001201012A 2001-07-02 2001-07-02 半導体装置 Expired - Fee Related JP3868766B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001201012A JP3868766B2 (ja) 2001-07-02 2001-07-02 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001201012A JP3868766B2 (ja) 2001-07-02 2001-07-02 半導体装置

Publications (2)

Publication Number Publication Date
JP2003017531A JP2003017531A (ja) 2003-01-17
JP3868766B2 true JP3868766B2 (ja) 2007-01-17

Family

ID=19038042

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001201012A Expired - Fee Related JP3868766B2 (ja) 2001-07-02 2001-07-02 半導体装置

Country Status (1)

Country Link
JP (1) JP3868766B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909100B2 (en) * 2002-07-25 2005-06-21 Ii-Vi Incorporated Radiation detector assembly
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
JP4709563B2 (ja) * 2005-03-31 2011-06-22 株式会社東芝 半導体装置の製造方法
JP4654865B2 (ja) * 2005-09-30 2011-03-23 パナソニック株式会社 電子部品実装方法
US8410374B2 (en) * 2009-02-27 2013-04-02 Ibiden Co., Ltd. Printed wiring board
JP5322774B2 (ja) * 2009-05-25 2013-10-23 パナソニック株式会社 実装構造体、およびその製造方法
JP5482170B2 (ja) * 2009-12-11 2014-04-23 富士通株式会社 半導体装置、半導体装置の製造方法、回路基板及び回路基板の製造方法
JP2011176201A (ja) * 2010-02-25 2011-09-08 Nec Corp 半導体デバイス実装体とその製造方法
JP5742109B2 (ja) * 2010-04-09 2015-07-01 コニカミノルタ株式会社 インクジェットヘッド、インクジェットヘッドの製造方法及びインクジェット描画装置
JP2011258794A (ja) * 2010-06-10 2011-12-22 Denso Corp 電子装置およびその製造方法
JP5659663B2 (ja) * 2010-09-28 2015-01-28 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP5705565B2 (ja) * 2011-01-28 2015-04-22 京セラ株式会社 実装構造体
KR102666884B1 (ko) * 2016-07-15 2024-05-17 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
WO2018105391A1 (ja) * 2016-12-05 2018-06-14 オリンパス株式会社 電子回路ユニット、撮像ユニット、内視鏡および電子回路ユニットの接続方法

Also Published As

Publication number Publication date
JP2003017531A (ja) 2003-01-17

Similar Documents

Publication Publication Date Title
JP3859403B2 (ja) 半導体装置及びその製造方法
US8525350B2 (en) Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud bumps
US6608374B1 (en) Semiconductor chip assembly with bumped conductive trace
KR101344553B1 (ko) 구리 필러 범프 상의 금속간 화합물의 접착을 위한 방법 및 구조
JP3829325B2 (ja) 半導体素子およびその製造方法並びに半導体装置の製造方法
KR101592044B1 (ko) 열 기계 플립 칩 다이 본딩
US6627824B1 (en) Support circuit with a tapered through-hole for a semiconductor chip assembly
US6440835B1 (en) Method of connecting a conductive trace to a semiconductor chip
US6653742B1 (en) Semiconductor chip assembly with interlocked conductive trace
JP3868766B2 (ja) 半導体装置
WO2004081990A2 (en) Coated metal stud bump formed by a coated wire for flip chip
JPH09266230A (ja) 半導体装置およびその製造方法
JP2004281491A (ja) 半導体装置及びその製造方法
WO2000041841A1 (en) Conductive leads with non-wettable surfaces
US6350632B1 (en) Semiconductor chip assembly with ball bond connection joint
JP3836349B2 (ja) 半導体装置およびその製造方法
JP4115306B2 (ja) 半導体装置の製造方法
JP3171477B2 (ja) 半導体装置
US6511865B1 (en) Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6537851B1 (en) Method of connecting a bumped compliant conductive trace to a semiconductor chip
US6956293B2 (en) Semiconductor device
JP3836449B2 (ja) 半導体装置の製造方法
JP2004047537A (ja) 半導体装置及びその製造方法
JP2001094004A (ja) 半導体装置、外部接続端子構造体及び半導体装置の製造方法
JP2002222898A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050304

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060502

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060725

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061011

R151 Written notification of patent or utility model registration

Ref document number: 3868766

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101020

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131020

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees