JP3857042B2 - 基板構造 - Google Patents
基板構造 Download PDFInfo
- Publication number
- JP3857042B2 JP3857042B2 JP2000358903A JP2000358903A JP3857042B2 JP 3857042 B2 JP3857042 B2 JP 3857042B2 JP 2000358903 A JP2000358903 A JP 2000358903A JP 2000358903 A JP2000358903 A JP 2000358903A JP 3857042 B2 JP3857042 B2 JP 3857042B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- component
- via hole
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
- H05K1/113—Via provided in pad; Pad over filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09436—Pads or lands on permanent coating which covers the other conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Combinations Of Printed Boards (AREA)
- Structure Of Printed Boards (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の属する技術分野】
本発明は高温度環境下に載置可能とした基板構造に関する。例えば、車両におけるトランスミッションのハウジング内に載置することを可能とした基板構造に関する。
【0002】
【従来の技術】
以下、図を用いて本発明の従来技術について説明する。
【0003】
図3は、従来における基板構造を表わす図である。
【0004】
図3に表わすように、従来から一般的に用いられている基板構造100は、多層に形成されたガラスエポキシ材等からなる基板110の表面に、回路を形成するパターン140をエッチング法等で形成し、そのパターン140に応じて実装部品120を、ハンダ150を介して実装していくものである。この実装部品120の実装方法としては、パターン140上の、実装部品120を実装したい部分にハンダペーストを塗布し、その上に実装部品120を搭載した後、基板110をリフロー炉等の高温度雰囲気下におくことによってハンダペーストを硬化させ、実装する方法などがある。
【0005】
また、実装部品120を基板110の両面に実装する際には、基板110の上面から下面に貫通するスルーホール130を基板110に設け、スルーホール130の内部表面に銅を電気めっきによって付着させることによって導電部160を形成し、基板110の上面と下面とに設けられたパターン140を導通させている。
【0006】
【発明が解決しようとする課題】
しかしながら、上記のような基板構造はあくまで通常の環境下に載置することを前提に形成されているものであり、例えば、周囲温度を−30℃〜80℃間で3000サイクルさせた場合であったり、周囲温度105℃の環境下に1000時間おいた場合であっても、正常に機能するように形成されている。
【0007】
よって、このような設定環境の範囲を外れてしまう環境、例えば、車両におけるトランスミッションのハウジング内(周囲温度が120℃程度)のような周囲温度が設定環境を超えてしまう環境下に載置すると、以下のような問題点が生じてしまう。
【0008】
従来の基板構造では、基板表面のパターン配置が複雑であることから、結露等で回路がショートしてしまう可能性があり、これを防ぐためにパターンやハンダを覆うようにレジスト膜が設けられている。しかしながら、このようなレジスト膜は上記のような高温度環境下に耐えることができないため、断裂が生じてしまう。そして、レジスト膜に断裂が生じてしまうと、そのレジスト膜が覆っていたパターンやハンダにも断裂が生じてしまうという問題がある。
【0009】
また、ガラスエポキシ材で形成した基板の熱による線膨張係数は、水平方向(基板の長手方向)が14ppm、垂直方向(基板の厚み方向)が50ppmもあるため、基板表面にベアチップを搭載した場合には、水平方向の熱応力によってベアチップの電極と基板との接続部分で断裂が発生してしまい、また、基板にスルーホールを設けた場合には、垂直方向の熱応力によってスルーホール内部表面の導電部に断裂が生じてしまうという問題がある。
【0010】
また、ガラスエポキシ材自体の高温耐性が120〜130℃であるため、120℃以上の高温度環境下では基板自体が軟化してしまうという問題点がある。
【0011】
そして、このような高温度環境下でも耐えられる基板構造として、従来では、基板をガラスエポキシ材ではなく、熱による高温耐性に優れ、線膨張係数の低いセラミック材によって形成する方法が考えられている。この方法では、基板自体の線膨張係数が低く、また、基板の表面に形成するパターンも焼成工法によって形成することが可能であるため、上記のガラスエポキシ材の場合に発生した問題点が生じず、高温度環境下にも載置することが可能となる。
【0012】
しかしながら、このセラミック材を用いた基板構造は、通常のガラスエポキシ材を用いた基板構造に比べ、格段にコストが高くなってしまう問題点がある。
【0013】
本願発明は、以上のような問題点を解決すべく成されたものであり、高温度環境下に載置することが可能な基板構造を、低いコストで提供することを目的とする。
【0014】
【課題を解決するための手段】
車両のトランスミッションを制御するためにトランスミッションのハウジング内に設けられ、表面に部品が実装される多層からなる基板の構造であって、
前記基板は多層のアラミド材で構成されるものであり、
前記部品の電極に対応するように前記基板に設けられた部品パッドと、
該基板内部の層に設けられた回路パターンと、
前記部品パッドと該基板内部の層の回路パターン及び該基板内部の隣接する層の回路パターン同士を電気的に接続するために設けられた非貫通孔であり、内部を導電ペーストで充填されたビアホールと、が設けられ、
前記回路パターンは全て基板内部の層に形成されると共に、
前記ビアホールは、前記部品パッドと該基板内部の層の回路パターンとを電気的に接続する場合には、該部品パッドの直下に設けられていることを特徴とする基板構造。
【0019】
【発明の実施の形態】
以下、図を用いて本発明の実施例について説明する。
【0020】
図1は、本発明の第1実施例に係る基板構造を表わす図である。
【0021】
図1に表わす本発明の第1実施例に係る基板構造00は、車両におけるトランスミッションのハウジング内に載置され、このトランスミッションをコントロールするための制御基板の基板構造を表わしたものである。
【0022】
基板10は、アラミド材等の耐熱性の高い樹脂材などからなる板部材を多層化することによって形成したものである。この基板10の形成方法は、アラミド材からなる板部材の表面に回路パターンを形成し、形成されたパターンを挟み込むように別の板部材を積層していくことによって形成する。そして、板部材同士の接合は、部材の接合部表面を熱によって溶解させて接合するが、この接合方法に限るものではなく、接着剤を用いるなどさまざまな方法によって接合することが可能である。
【0023】
基板10の表面には導電性の部品パッド40が形成されており、表面実装部品である実装部品20は、この部品パッド40の上に搭載され、実装される。この実装部品20の実装方法としては、部品パッド40上の、実装部品20を実装したい部分にハンダペーストを塗布し、その上に実装部品20を搭載した後、基板10をリフロー炉等の高温度雰囲気下におくことによってハンダペーストを溶解させたり、導電ペーストを塗布して硬化させることによって実装する方法などがある。
【0024】
部品パッド40の底部、すなわち基板10の内部には、部品パッド40と多層からなる基板10の内部層に形成された回路パターンとを接続するためのビアホール30が設けられている。また、ビアホール30は、内部層における異なる層に形成された回路パターン同士を接続するためにも設けられている。そして、ビアホール30の内部にはハンダペーストが充填され、ビアホール30が埋められる形で導電部60が形成されているため、垂直方向(基板の厚み方向)の熱応力に対して強い形状となっている。
【0025】
また、ビアホール30は、スルーホールのように基板10の上面と下面とを貫通するものではなく、基本的に基板10における隣接する層同士を接続するように設けられているため、垂直方向の距離(基板の厚み)がスルーホールに比べて短くなっている。よって、ビアホール30に働く垂直方向の熱応力はスルーホールに比べ小さくなる。
【0026】
また、ビアホール30の内部をハンダペーストで充填する構成であるため、ビアホール30の真上に部品パッド40を形成することが可能となる。よって、ビアホール30を部品パッド40と異なる部分に形成した場合と比べ、格段に実装効率を向上させることが可能となる。
【0027】
そして、本実施例における基板構造00では、回路パターンが基板10の内部にすべて形成され、基板10の表面には実装部品20を搭載するための部品パッド40が設けられるのみであるため、基板10の表面部に形成される部品パッド40の配置は、結露等によって回路がショートする可能性をなくせる程度に簡略なものとすることができる。よって、部品パッド40等を覆うレジスト膜を省くことが可能となるため、高温度環境下でのレジスト膜の断裂に伴う回路パターンの断裂を防ぐことが可能となる。
【0028】
図2は、本発明の第1実施例に係る基板断面の詳細を表わす図である。
【0029】
図2に表わした基板構造00は、層を6層設けた場合の基板10の断面を表わしたものである。
【0030】
基板10に設けた層のうち、基板の上下面それぞれの表面に露出する表面層11には、部品パッド40のみが形成される構成であり、そして、部品パッド40も実装部品20をハンダ50によって実装することによって表面に露出しない構成となっている。そして、この表面層11に隣接する基板内部の層は、電源層12、接地層14であり、電源層12は電源と接続され、接地層14は接地されている。その他の、電源層12と接地層14に挟まれる層は回路層13であり、基板10の表面に実装された実装部品20と、電源層12、接地層14を任意に接続し、回路パターンを形成するための層である。そして、基板10の各層の間はビヤホール30で電気的に接続されている。
【0031】
このように、基板10における回路層13を電源層12と接地層14とで挟むことによって、外部から回路層13に混入するノイズを電源層12と接地層14とで遮断することが可能となる。
【0032】
次に、基板10をアラミド材で形成したことによって発生する効果について説明する。
【0033】
基板10に用いているアラミド材の高温耐性は170〜180℃であるため、トランスミッションのハウジング内(周囲温度が120℃程度)に設けても軟化することはなくなる。
【0034】
また、基板10をアラミド材で形成することによって、基板10の熱による線膨張係数を、水平方向(基板の長手方向)が8ppm程度になるため、ガラスエポキシ材で形成した基板よりも水平方向発生する熱応力が格段に低くくなる。そして、水平方向の熱応力が低くなることから、実装部品20として、チップ外部に電極を備えるベアチップ部品25も基板10に実装することが可能となる。
【0035】
また、アラミド材はガラスエポキシ材に比べ強度的に優れているため、基板10の厚さが、例えば、ガラスエポキシ材で形成した場合に1.6mm必要であったとすると、アラミド材では0.6〜0.8mmに抑えることが可能となる。
【0036】
また、アラミド材は誘電率が低いという特性があるため、基板10にアラミド材を用いることによって、基板10の各層の間で発生するノイズが吸収されるという効果が発生する。
【0037】
以上のような、本発明の第1実施例における基板構造00によれば、周囲温度を−40℃〜125℃間で3000サイクルさせた場合であったり、周囲温度130℃の環境下に2000時間おいた場合であっても、正常に機能することが実験により確認されている。
【0038】
したがって、本発明の第1実施例における基板構造00は、車両におけるトランスミッションのハウジング内(周囲温度が120℃程度)のような高温度環境下であっても正常に機能するといえる。
【0039】
なお、本実施例では、基板構造00を車両におけるトランスミッションのハウジング内に載置する場合を想定して説明したが、当然、どのような高温度環境下に対しても適用が可能であるし、周囲環境が高温度環境下ではない場合であっても適用することが可能である。
【0040】
なお、本実施例では、基板10の材料としてアラミド材を用いていたが、材料としては、基板を載置する温度環境下での高温耐性があるものであればどのような材料を用いても良い。
【0041】
なお、本実施例では、基板10が6層からなる場合を説明したが、本発明はこれに限るものではない。
【0042】
なお、本実施例では、ビアホール30における垂直方向の熱応力に対して耐性をつけるために、ビアホール30の内部にハンダペーストを充填し、また、ビアホール30を隣接する層同士を接続するように設け、さらに基板10の材料としてアラミド材を用いているが、本発明は、必ずこの全てのことを留意しなければならないものではなく、少なくとも1つのことを行なうことによって、基板を載置する温度環境下での垂直方向の熱応力に対して十分な耐性が得られるのであれば、それだけのことを留意した構成であっても良い。
【0043】
【発明の効果】
以上説明したように、本発明における基板構造は、基板を高温耐性のある樹脂材料等で形成すると共に、基板表面にレジスト膜を設けなくても良い構成とし、基板の垂直方向(基板の厚み方向)の熱応力を抑える構成としたことから、高温度環境下に載置することが可能な基板構造を、低いコストで提供することを可能としている。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る基板構造を表わす図である。
【図2】本発明の第1実施例に係る基板断面の詳細を表わす図である。
【図3】従来における基板構造を表わす図である。
【符号の説明】
00、100・・・基板構造
10、110・・・基板
11・・・表面層
12・・・電源層
13・・・回路層
14・・・接地層
20、120・・・実装部品
25・・・ベアチップ部品
30・・・ビヤホール
40・・・部品パッド
50、150・・・ハンダ
60、160・・・導電部
130・・・スルーホール
140・・・パターン
Claims (1)
- 車両のトランスミッションを制御するためにトランスミッションのハウジング内に設けられ、表面に部品が実装される多層からなる基板の構造であって、
前記基板は多層のアラミド材で構成されるものであり、
前記部品の電極に対応するように前記基板に設けられた部品パッドと、
該基板内部の層に設けられた回路パターンと、
前記部品パッドと該基板内部の層の回路パターン及び該基板内部の隣接する層の回路パターン同士を電気的に接続するために設けられた非貫通孔であり、内部を導電ペーストで充填されたビアホールと、が設けられ、
前記回路パターンは全て基板内部の層に形成されると共に、
前記ビアホールは、前記部品パッドと該基板内部の層の回路パターンとを電気的に接続する場合には、該部品パッドの直下に設けられていることを特徴とする基板構造。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000358903A JP3857042B2 (ja) | 2000-11-27 | 2000-11-27 | 基板構造 |
CNB011397039A CN1190114C (zh) | 2000-11-27 | 2001-11-27 | 基板结构 |
EP01309936A EP1209957B1 (en) | 2000-11-27 | 2001-11-27 | Substrate structure |
US09/993,561 US6750537B2 (en) | 2000-11-27 | 2001-11-27 | Substrate structure |
DE60143981T DE60143981D1 (de) | 2000-11-27 | 2001-11-27 | Substratstruktur |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000358903A JP3857042B2 (ja) | 2000-11-27 | 2000-11-27 | 基板構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002164666A JP2002164666A (ja) | 2002-06-07 |
JP3857042B2 true JP3857042B2 (ja) | 2006-12-13 |
Family
ID=18830736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000358903A Expired - Fee Related JP3857042B2 (ja) | 2000-11-27 | 2000-11-27 | 基板構造 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6750537B2 (ja) |
EP (1) | EP1209957B1 (ja) |
JP (1) | JP3857042B2 (ja) |
CN (1) | CN1190114C (ja) |
DE (1) | DE60143981D1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012142371A (ja) * | 2010-12-28 | 2012-07-26 | Mitsubishi Electric Corp | 半導体パッケージ |
JP2023043862A (ja) * | 2021-09-16 | 2023-03-29 | 方略電子股▲ふん▼有限公司 | 電子装置 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3639443A1 (de) | 1986-11-18 | 1988-05-26 | Ant Nachrichtentech | Leiterplatte und verfahren zu deren herstellung |
GB8705543D0 (en) | 1987-03-10 | 1987-04-15 | Int Computers Ltd | Printed circuit board |
US4967314A (en) * | 1988-03-28 | 1990-10-30 | Prime Computer Inc. | Circuit board construction |
JPH0499394A (ja) | 1990-08-17 | 1992-03-31 | Cmk Corp | 多層プリント配線板 |
JPH05218618A (ja) * | 1992-01-30 | 1993-08-27 | Cmk Corp | プリント配線板の製造方法 |
JP2721093B2 (ja) * | 1992-07-21 | 1998-03-04 | 三菱電機株式会社 | 半導体装置 |
US5371403A (en) * | 1993-09-24 | 1994-12-06 | Vlsi Technology, Inc. | High performance package using high dielectric constant materials for power/ground and low dielectric constant materials for signal lines |
JPH08116174A (ja) | 1994-08-25 | 1996-05-07 | Matsushita Electric Ind Co Ltd | 回路形成基板およびその製造方法 |
US5509200A (en) | 1994-11-21 | 1996-04-23 | International Business Machines Corporation | Method of making laminar stackable circuit board structure |
US5672911A (en) * | 1996-05-30 | 1997-09-30 | Lsi Logic Corporation | Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package |
US5708296A (en) * | 1996-06-24 | 1998-01-13 | Intel Corporation | Power-ground plane for a C4 flip-chip substrate |
DE19642929A1 (de) | 1996-10-17 | 1997-07-17 | Siemens Ag | Kontaktierung wenigstens eines Bauelementes auf einer mehrlagigen Leiterplatte |
JP3405545B2 (ja) * | 1996-10-31 | 2003-05-12 | サーノフ コーポレイション | 集積された電子回路 |
JPH10284838A (ja) | 1997-04-01 | 1998-10-23 | Murata Mfg Co Ltd | 多層回路基板及びその実装方法 |
US5847936A (en) * | 1997-06-20 | 1998-12-08 | Sun Microsystems, Inc. | Optimized routing scheme for an integrated circuit/printed circuit board |
JP4099837B2 (ja) | 1997-08-27 | 2008-06-11 | 株式会社村田製作所 | 低温焼成セラミック多層基板の製造方法 |
CN100426491C (zh) * | 1997-10-17 | 2008-10-15 | 揖斐电株式会社 | 封装基板 |
WO1999034654A1 (fr) * | 1997-12-29 | 1999-07-08 | Ibiden Co., Ltd. | Plaquette a circuits imprimes multicouche |
US5898217A (en) * | 1998-01-05 | 1999-04-27 | Motorola, Inc. | Semiconductor device including a substrate having clustered interconnects |
US6064113A (en) * | 1998-01-13 | 2000-05-16 | Lsi Logic Corporation | Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances |
US6008534A (en) * | 1998-01-14 | 1999-12-28 | Lsi Logic Corporation | Integrated circuit package having signal traces interposed between power and ground conductors in order to form stripline transmission lines |
US6187652B1 (en) * | 1998-09-14 | 2001-02-13 | Fujitsu Limited | Method of fabrication of multiple-layer high density substrate |
JP2000100985A (ja) * | 1998-09-17 | 2000-04-07 | Nitto Denko Corp | 半導体素子実装用基板およびその製造方法と用途 |
US6239485B1 (en) * | 1998-11-13 | 2001-05-29 | Fujitsu Limited | Reduced cross-talk noise high density signal interposer with power and ground wrap |
US6413620B1 (en) * | 1999-06-30 | 2002-07-02 | Kyocera Corporation | Ceramic wiring substrate and method of producing the same |
US6137161A (en) * | 1999-09-14 | 2000-10-24 | International Business Machines Corporation | Interposer array module for capacitive decoupling and filtering |
JP2001168125A (ja) * | 1999-12-03 | 2001-06-22 | Nec Corp | 半導体装置 |
US6388207B1 (en) * | 2000-12-29 | 2002-05-14 | Intel Corporation | Electronic assembly with trench structures and methods of manufacture |
-
2000
- 2000-11-27 JP JP2000358903A patent/JP3857042B2/ja not_active Expired - Fee Related
-
2001
- 2001-11-27 DE DE60143981T patent/DE60143981D1/de not_active Expired - Lifetime
- 2001-11-27 US US09/993,561 patent/US6750537B2/en not_active Expired - Fee Related
- 2001-11-27 CN CNB011397039A patent/CN1190114C/zh not_active Expired - Fee Related
- 2001-11-27 EP EP01309936A patent/EP1209957B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP1209957B1 (en) | 2011-02-02 |
DE60143981D1 (de) | 2011-03-17 |
US6750537B2 (en) | 2004-06-15 |
CN1356862A (zh) | 2002-07-03 |
US20020063325A1 (en) | 2002-05-30 |
CN1190114C (zh) | 2005-02-16 |
EP1209957A3 (en) | 2003-07-23 |
EP1209957A2 (en) | 2002-05-29 |
JP2002164666A (ja) | 2002-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2790122B2 (ja) | 積層回路基板 | |
US8035979B2 (en) | Printed wiring board with built-in semiconductor element, and process for producing the same | |
US4496793A (en) | Multi-layer metal core circuit board laminate with a controlled thermal coefficient of expansion | |
KR20040103329A (ko) | 반도체 장치용 패키지 | |
JP4201436B2 (ja) | 多層配線基板の製造方法 | |
JP2006165299A5 (ja) | ||
JP2004200201A (ja) | 電子部品内蔵型多層基板 | |
JPH06120670A (ja) | 多層配線基板 | |
JP4183708B2 (ja) | 部品内蔵基板の製造方法 | |
JP3633136B2 (ja) | 印刷配線基板 | |
JPH0579995U (ja) | 高周波シールド構造を有する多層配線基板 | |
JP5229401B2 (ja) | 電子部品内蔵樹脂基板および電子回路モジュール | |
JP3857042B2 (ja) | 基板構造 | |
JP2008118155A (ja) | 半導体装置用パッケージ | |
JPH1187984A (ja) | 実装回路装置 | |
JP4013339B2 (ja) | バンプを有する電子部品の製造方法 | |
JP2002246745A (ja) | 三次元実装パッケージ及びその製造方法、三次元実装パッケージ製造用接着材 | |
GB2080729A (en) | A multi-layer metal core circuit board laminate with a controlled thermal coefficient of expansion and method for making same. | |
KR102199413B1 (ko) | 임베디드 인쇄회로기판 및 그 제조 방법 | |
JP2009010201A (ja) | プリント回路板、及び電子機器 | |
KR102553052B1 (ko) | 방열형 회로기판 및 그 제조 방법 | |
US6462282B1 (en) | Circuit board for mounting bare chip | |
JP2007335487A5 (ja) | ||
JP2007335487A (ja) | 半導体装置およびその製造方法 | |
JP2006294749A (ja) | 高放熱回路基板およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060913 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3857042 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |