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JP3730826B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの１つとして着目されている。
図１は、かかるプラズマディスプレイパネルと、これを駆動する駆動装置とからなるプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、データ電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、一対の行電極Ｘ及びＹにてＰＤＰにおける１行分に対応した表示ラインを担っている。これら列電極Ｄと、行電極Ｘ及びＹは、放電空間を挟んで互いに対向して配置された２つのガラス基板各々に形成されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００４】
この際、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の２つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。
そこで、駆動装置１００は、このようなＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、入力された映像信号を各画素毎に対応した例えば４ビットの画素データに変換し、この４ビットのビット桁各々に対応させて１フィールドを図２に示されるが如く４個のサブフィールドＳＦ１〜ＳＦ４に分割する。
図３は、１サブフィールド内において、駆動装置１００が上記ＰＤＰ１０の行電極対及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。
【０００６】
図３に示されるように、先ず、駆動装置１００は、正極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn、負極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。その直後に、駆動装置１００は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加する。これにより、全ての放電セルには消去放電が生起され、上記壁電荷が消滅する(一斉リセット行程Ｒｃ)。すなわち、かかる一斉リセット行程Ｒｃによれば、ＰＤＰ１０における全ての放電セルは、"非発光セル"の状態に初期化されるのである。
【０００７】
次に、駆動装置１００は、入力された映像信号に対応した１行分毎の画素データパルス群ＤＰ1〜ＤＰnを順次、列電極Ｄ1-mに印加して行くと共に、各画素データパルス群ＤＰの印加タイミングにて走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗc)。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択書込放電）が生じて壁電荷が形成される。これにより、上記一斉リセット行程Ｒｃにおいて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択書込放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"非発光セル"の状態が保持される。
【０００８】
次に、駆動装置１００は、図３に示されるように、維持パルスＩＰXを繰り返し行電極Ｘ1〜Ｘnに印加すると共に、かかる維持パルスＩＰXとはそのタイミングをずらして維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙnに印加する(発光維持行程Ｉｃ)。尚、１サブフィールド内において維持パルスＩＰX及びＩＰYが印加される回数は、図２に示されるが如く、各サブフィールドの重み付けに応じて設定されている。ここで、壁電荷が存在している放電セル、すなわち"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが印加される度に維持放電する。つまり、上記画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、図２に示されているが如き、サブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。
【０００９】
駆動装置１００は、以上の如き動作を各サブフィールド毎に実施する。この際、各サブフィールドで生起された上記維持放電の回数の合計(１フィールドでの)により、映像信号に対応した中間調の輝度が表現されるのである。
尚、上記サブフィールド法によって表現出来る輝度の階調数は、分割されたサブフィールドの数が多いほど多くなる。ところが、１フィールドの表示期間は予め定められているので、サブフィールドの数を多くする為には、図３に示されるが如き各種駆動パルスのパルス幅を短くする必要がある。
【００１０】
しかしながら、駆動パルスのパルス幅を短くすると誤放電が生じるようになり、結果として良好な表示品質が得られなくなるという問題が生じた。
【００１１】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、プラズマディスプレイパネルに印加する駆動パルスのパルス幅を短くしても良好な画像表示を行うことが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、複数の表示ライン各々に対応した行電極対と前記行電極対に交叉して配列された列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、前記表示ライン各々を複数の表示ライン群でグループ化すると共に入力映像信号の単位表示期間を複数の分割表示期間に分割し、前記分割表示期間の内の先頭の前記分割表示期間においてのみで全ての前記放電セルを発光セルの状態に初期化するリセット放電を生起せしめるリセット行程を実行し、前記分割表示期間の各々において、前記入力映像信号に対応した画素データに応じて前記放電セルの各々を前記発光セル又は非発光セルのいずれか一方の状態に設定する画素データ書込行程と、前記表示ライン群各々の内の１の表示ライン群に属する前記放電セルに対する前記画素データ書込行程が終了する度に、全ての前記行電極対各々の一方の行電極に同時に第１駆動パルスを印加すると共に前記第１駆動パルスとは異なるタイミングにて全ての前記行電極対各々の他方の行電極に同時に第２駆動パルスを印加することにより、前記放電セルの内で前記発光セルの状態にあるものを維持放電せしめる発光維持行程と、を実行する。
又、請求項７記載によるプラズマディスプレイパネルの駆動方法は、複数の表示ライン各々に対応した行電極と前記行電極に交叉して配列された列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルを入力映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記入力映像信号の単位表示期間を複数に分割した分割表示期間各々の内の先頭の前記分割表示期間においてのみで全ての前記放電セルを発光セルの状態に初期化するリセット放電を生起せしめるリセット行程を実行し、前記分割表示期間の各々において、前記入力映像信号に基づく各画素毎の画素データに従って前記放電セルの各々を前記表示ライン毎に走査しながら前記発光セル又は非発光セルのいずれか一方の状態に設定して行く画素データ書込行程と、夫々が複数の前記表示ラインからなる表示ライン群各々の内の１の表示ライン群に属する前記放電セルに対する前記画素データ書込行程が終了する度に、全ての前記行電極対各々の一方の行電極に同時に第１駆動パルスを印加すると共に前記第１駆動パルスとは異なるタイミングにて全ての前記行電極対各々の他方の行電極に同時に第２駆動パルスを印加することにより、前記放電セルの内で前記発光セルの状態にあるものを所定回数だけ維持放電せしめる第１発光維持行程と、前記放電セルの内で前記発光セルの状態にある全てを一斉に発光させる前記維持放電を前記分割表示期間各々の重み付けに対応した回数だけ生起せしめる第２発光維持行程と、を実行する。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図を参照しつつ説明する。
図４は、本発明による駆動方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
図４に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２、データ変換回路３０、メモリ４、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部と、から構成されている。
【００１４】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々２ｎ個の行電極Ｘ1〜Ｘ2n及び行電極Ｙ1〜Ｙ2nを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１つの表示ラインに対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１５】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、入力されたアナログの入力映像信号をサンプリングしてこれを１画素毎に対応した例えば８ビットの画素データＤに変換し、これをデータ変換回路３０に供給する。
図５は、かかるデータ変換回路３０の内部構成を示す図である。
【００１６】
図５に示されるように、データ変換回路３０は、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４によって構成される。
第１データ変換回路３２は、Ａ／Ｄ変換器１から供給された８ビット(０〜２５５)の画素データＤを図６に示されるが如き変換特性に従って、８ビット(０〜２２４)の変換画素データＤHに変換して多階調化処理回路３３に供給する。例えば、第１データ変換回路３２は、図７及び図８に示されるデータ変換テーブルに基づいて、画素データＤを変換画素データＤHに変換する。
【００１７】
このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて表示階調数、多階調化による圧縮ビット数に合わせたデータ変換を施すことにより、多階調化処理による輝度飽和及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
図９は、多階調化処理回路３３の内部構成を示す図である。
【００１８】
図９に示されるように、かかる多階化調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＤH中の上位６ビット分を表示データ、下位２ビット分を誤差データとして夫々分離する。加算器３３２は、かかる誤差データとしての第１変換画素データＤH中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(第１変換画素データＤH中の下位２ビット)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記表示データ(第１変換画素データＤH中の上位６ビット分)に、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００１９】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１０に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々に対して、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算を実施する。次に、この加算結果に、第１変換画素データＤH中の下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビットのキャリアウト信号ＣOを第１変換画素データＤH中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００２０】
すなわち、誤差拡散処理回路３３０は、第１変換画素データＤH中の上位６ビット分を表示データ、残りの下位ビットを誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ(j,k)｝における下位ビットに対応した輝度成分が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００２１】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド(フレーム)毎に変更するようにしても良い。
【００２２】
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００２３】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００２４】
図１１は、かかるディザ処理回路３５０の内部構成を示す図である。
図１１において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
これらディザ係数ａ〜ｄ各々は、例えば、図１２に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる互いに隣接した４つの画素各々に割り当てられる。ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１２に示されるように１フィールド毎に変更して行く。
【００２５】
すなわち、ディザ係数発生回路３５２は、最初の第１フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ａ
画素Ｇ(j,k+1) ：ディザ係数ｂ
画素Ｇ(j+1,k) ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｂ
画素Ｇ(j,k+1) ：ディザ係数ａ
画素Ｇ(j+1,k) ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｄ
画素Ｇ(j,k+1) ：ディザ係数ｃ
画素Ｇ(j+1,k) ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｃ
画素Ｇ(j,k+1) ：ディザ係数ｄ
画素Ｇ(j+1,k) ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００２６】
例えば、図１２に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして出力する。
【００２７】
このように、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した４ビットの多階調化画素データＤSを求め、これを第２データ変換回路３４に供給する。
第２データ変換回路３４は、かかる４ビットの多階調化画素データＤSを図１３に示されるが如き変換テーブルに従って第１〜第１４ビットからなる表示駆動データＧＤに変換してこれをメモリ４に供給する。尚、これら第１〜第１４ビットの各々は、後述するサブフィールドＳＦ１〜ＳＦ１４の各々に対応したものである。
【００２８】
以上の如く、上記第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４からなるデータ変換回路３０は、８ビットで２５６階調を表現し得る画素データＤを、図１３に示されるが如き１５種類の表示駆動データＧＤの内のいずれか１つに変換してメモリ４に供給するのである。
メモリ４は、上記駆動制御回路２から供給されてくる書込信号に従って上記表示駆動データＧＤを順次書き込んで記憶する。かかる書込動作により、１画面（ｎ行、ｍ列）分の表示駆動データＧＤ11-nmの書き込みが終了すると、メモリ４は、駆動制御回路２から供給されてくる読出信号に応じて、表示駆動データＧＤ11-nmを同一ビット桁同士にて１行分毎に順次読み出し、アドレスドライバ６に供給する。すなわち、メモリ４は、各々が１４ビットからなる１画面分の表示駆動データＧＤ11-nmを各ビット桁毎に、
ＤＢ１11-nm：表示駆動データＧＤ11-nmの第１ビット目
ＤＢ２11-nm：表示駆動データＧＤ11-nmの第２ビット目
ＤＢ３11-nm：表示駆動データＧＤ11-nmの第３ビット目
ＤＢ４11-nm：表示駆動データＧＤ11-nmの第４ビット目
ＤＢ５11-nm：表示駆動データＧＤ11-nmの第５ビット目
ＤＢ６11-nm：表示駆動データＧＤ11-nmの第６ビット目
ＤＢ７11-nm：表示駆動データＧＤ11-nmの第７ビット目
ＤＢ８11-nm：表示駆動データＧＤ11-nmの第８ビット目
ＤＢ９11-nm：表示駆動データＧＤ11-nmの第９ビット目
ＤＢ1011-nm：表示駆動データＧＤ11-nmの第10ビット目
ＤＢ1111-nm：表示駆動データＧＤ11-nmの第11ビット目
ＤＢ1211-nm：表示駆動データＧＤ11-nmの第12ビット目
ＤＢ1311-nm：表示駆動データＧＤ11-nmの第13ビット目
ＤＢ1411-nm：表示駆動データＧＤ11-nmの第14ビット目
の如く１４分割した表示駆動データビットＤＢ１11-nm〜ＤＢ１４11-nmとして捉え、これらＤＢ１11-nm、ＤＢ２11-nm、・・・・、ＤＢ１４11-nm各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給するのである。
【００２９】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。
更に、駆動制御回路２は、図１４に示されるが如き発光駆動フォーマットに基づいて、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００３０】
図１４に示される発光駆動フォーマットは、１フィールド(以下、１フレームをも含む表現とする)の表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割して、ＰＤＰ１０に対する階調駆動を行うものである。
図１５は、駆動制御回路２から供給されたタイミング信号に応じて、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タイミングの一例を示す図である。尚、図１５においては、図１４に示されるサブフィールドＳＦ１〜ＳＦ１４の内から、ＳＦ１及びＳＦ２での駆動パルスの印加タイミングを抜粋して示している。
【００３１】
図１５では、先ず、サブフィールドＳＦ１において、第２サスティンドライバ８が、図１５に示されるが如き負極性のリセットパルスＲＰxを発生してこれをＰＤＰ１０の全ての行電極Ｘ1〜Ｘnに同時に印加する。これと同時に、第１サスティンドライバ７は、図１５に示されるが如き正極性のリセットパルスＲＰYを発生してこれをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは一旦、"発光セル"に設定される。
【００３２】
上記一斉リセット行程Ｒｃの終了後、第２サスティンドライバ８は、図１５に示されるが如き正極性のプライミングパルスＰＰXをＰＤＰ１０の全ての行電極Ｘ1〜Ｘnに同時印加する。かかるプライミングパルスＰＰXの印加と同時に、第１サスティンドライバ７は、図１５に示されるが如き正極性で低レベルのキャンセルパルスＣＰをＰＤＰ１０の第ｋ＋１行〜第２ｋ行を担う行電極群(以下、行電極群Ｓ２と称する)、並びに第２ｋ＋１行〜第ｎ行を担う行電極群(以下、行電極群Ｓ３と称する)夫々に属する行電極Ｙk+1〜Ｙnに同時印加する。かかるキャンセルパルスＣＰの印加後、第１サスティンドライバ７は、図１５に示されるが如き正極性のプライミングパルスＰＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加する(プライミング行程Ｐc1)。これらプライミングパルスＰＰX及びＰＰYの印加により、ＰＤＰ１０における第１行〜第ｋ行を担う行電極群(以下、行電極群Ｓ１と称する)に属する行電極Ｙ及びＸ間のみで２回分のプライミング放電が生起され、この行電極群Ｓ１に属する各放電セルの放電空間内に荷電粒子が形成される。尚、上記キャンセルパルスＣＰが印加されたＰＤＰ１０の第ｋ＋１行〜第ｎ行に属する各放電セルでは、例え、プライミングパルスＰＰX及びＰＰYが印加されても放電は生じない。
【００３３】
かかるプライミング行程Ｐc1の実行後、アドレスドライバ６は、上記メモリ４から供給された表示駆動データビットＤＢ１11-nm〜ＤＢ１４11-nmの中からサブフィールドＳＦ１に対応した表示駆動データビットＤＢ１11-nmを選出し、更にその中から、第１行〜第ｋ行に対応した分、つまりＤＢ１11-kmを抽出する。アドレスドライバ６は、かかるＤＢ１11-km各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ1〜ＤＰkとして、順次列電極Ｄ1-mに印加して行く。すなわち、先ず、上記ＤＢ１11-kmの内から第１行目に対応した分、つまりＤＢ１11-1mを抽出し、これらＤＢ１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ1を生成して列電極Ｄ1-mに印加する。次に、かかるＤＢ１11-kmの内の第２行目に対応した分であるＤＢ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ2を生成して列電極Ｄ1-mに印加する。以下、同様にして、上記画素データ書込行程Ｗ1内では、アドレスドライバ６が、ＰＤＰ１０の第３行〜第ｋ行に対応した画素データパルス群ＤＰ3〜ＤＰkを１行分毎に順次列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、この表示駆動データビットＤＢが例えば論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生するものとする。第２サスティンドライバ８は、これら画素データパルス群ＤＰ1〜ＤＰk各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkへと順次印加して行く(画素データ書込行程Ｗ1)。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された上記行電極群Ｓ１に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。
【００３４】
尚、上記画素データ書込行程Ｗ1内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜Ｔkに示されるように、上記プライミング行程Ｐc1の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。すなわち、プライミング行程Ｐc1の直後においては、このプライミング行程Ｐc1にて生起されたプライミング放電により各放電セルの放電空間内には荷電粒子が形成されているので、例え走査パルス及び画素データパルスのパルス幅を短くしても良好に選択消去放電を生起させることが可能となるからである。
【００３５】
上記画素データ書込行程Ｗ1の実行後、第２サスティンドライバ８は、図１５に示されるが如き正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに同時印加する。その直後に、第１サスティンドライバ７は、図１５に示されるが如き正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第１発光維持行程Ｉ１1)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ１に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００３６】
従って、上記画素データ書込行程Ｗ1での選択消去放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、上記２回分の維持放電によって再形成される。
又、上記第１発光維持行程Ｉ１1と同時に、第２サスティンドライバ８は、図１５に示されるが如き正極性のプライミングパルスＰＰXを上記行電極群Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加する。かかるプライミングパルスＰＰXの印加と同時に、第１サスティンドライバ７は、図１５に示されるが如き正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する。かかるキャンセルパルスＣＰの印加後、第１サスティンドライバ７は、図１５に示されるが如き正極性のプライミングパルスＰＰYを上記行電極群Ｓ２及びＳ３に属する行電極Ｙk+1〜Ｙnに同時印加する(プライミング行程Ｐc2)。これらプライミングパルスＰＰX及びＰＰYの印加により、ＰＤＰ１０における上記行電極群Ｓ２に属する行電極Ｙ及びＸ間のみで２回分のプライミング放電が生起され、この行電極群Ｓ２に属する各放電セルの放電空間内に荷電粒子が形成される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ３に属する各放電セルでは、例え、プライミングパルスＰＰX及びＰＰYが印加されても上記プライミング放電は生じない。
【００３７】
上記第１発光維持行程Ｉ１1及びプライミング行程Ｐc2の実行後、アドレスドライバ６は、上述した如きサブフィールドＳＦ１に対応した表示駆動データビットＤＢ１11-nmの中から第ｋ＋１行〜第２ｋ行に対応した分、つまりＤＢ１(k+1),1-2k,mを抽出する。アドレスドライバ６は、このＤＢ１(k+1),1-2k,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰk+1〜ＤＰ2kとして、順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰk+1〜ＤＰ2k各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kへと順次印加して行く(画素データ書込行程Ｗ2)。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された上記行電極群Ｓ２に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、現在の状態が保持される。
【００３８】
尚、上記画素データ書込行程Ｗ2内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜Ｔkに示されるように、上記プライミング行程Ｐc2の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。すなわち、プライミング行程Ｐc2の直後においては、このプライミング行程Ｐc2にて生起されたプライミング放電により各放電セルの放電空間内には荷電粒子が形成されているので、例え走査パルス及び画素データパルスのパルス幅を短くしても良好に選択消去放電を生起させることが可能となるからである。
【００３９】
上記画素データ書込行程Ｗ2の実行後、第２サスティンドライバ８は、図１５に示されるが如き正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１及びＳ２に属する行電極Ｘ1〜Ｘ2kに同時印加する。これと同時に第１サスティンドライバ７は、図１５に示されるが如き正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する。その直後に、第１サスティンドライバ７は、図１５に示されるが如き正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１及びＳ２に属する行電極Ｙ1〜Ｙ2kに同時印加する(第１発光維持行程Ｉ１2)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ２に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００４０】
従って、上記画素データ書込行程Ｗ2での選択消去放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、上記２回分の維持放電によって再形成される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ１に属する各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印加されても上記維持放電は生じない。
【００４１】
又、上記第１発光維持行程Ｉ１2と同時に、第２サスティンドライバ８は、図１５に示されるが如き正極性のプライミングパルスＰＰXをＰＤＰ１０の行電極群Ｓ３に属する行電極Ｘ1〜Ｘkに同時印加する。かかるプライミングパルスＰＰXの印加後、第１サスティンドライバ７は、図１５に示されるが如き正極性のプライミングパルスＰＰYをＰＤＰ１０の行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する(プライミング行程Ｐc3)。これらプライミングパルスＰＰX及びＰＰYの印加により、ＰＤＰ１０における上記行電極群Ｓ３に属する行電極Ｙ及びＸ間のみで２回分のプライミング放電が生起され、この行電極群Ｓ３に属する各放電セルの放電空間内に荷電粒子が形成される。
【００４２】
これら第１発光維持行程Ｉ１2及びプライミング行程Ｐc3の実行後、アドレスドライバ６は、上述した如きサブフィールドＳＦ１に対応した表示駆動データビットＤＢ１11-nmの中から第２ｋ＋１行〜第ｎ行に対応した分、つまりＤＢ１(2k+1),1-n,mを抽出する。アドレスドライバ６は、かかるＤＢ１(2k+1),1-n,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ2k+1〜ＤＰnとして順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰ2k+1〜ＤＰn各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗ3)。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された行電極群Ｓ３に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、現在の状態が保持される。
【００４３】
尚、上記画素データ書込行程Ｗ3内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜Ｔkに示されるように、上記プライミング行程Ｐc3の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。すなわち、プライミング行程Ｐc3の直後においては、このプライミング行程Ｐc3にて生起されたプライミング放電により各放電セルの放電空間内には荷電粒子が形成されているので、例え走査パルス及び画素データパルスのパルス幅を短くしても良好に選択消去放電を生起させることが可能となるからである。
【００４４】
上記画素データ書込行程Ｗ3の実行後、第２サスティンドライバ８は、図１５に示されるが如き正極性の維持パルスＩＰXをＰＤＰ１０における全ての行電極Ｘ1〜Ｘnに同時印加する。これと同時に、第１サスティンドライバ７は、図１５に示されるが如き正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ１及びＳ２に属する行電極Ｙ1〜Ｙ2kに同時印加する。その直後に、第１サスティンドライバ７は、図１５に示されるが如き正極性の維持パルスＩＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加する(第１発光維持行程Ｉ１3)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ３に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００４５】
従って、上記画素データ書込行程Ｗ3での選択消去放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、上記２回分の維持放電によって再形成される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ１及びＳ２に属する各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印加されても上記維持放電は生じない。
【００４６】
次に、第２サスティンドライバ８は、図１５に示されるが如き正極性の維持パルスＩＰXをＰＤＰ１０における全ての行電極Ｘ1〜Ｘnに同時印加する。これと同時に、第１サスティンドライバ７は、図１５に示されるが如き正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ２及びＳ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する。その直後に、第１サスティンドライバ７は、図１５に示されるが如き正極性の維持パルスＩＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加する(第３発光維持行程Ｉ３1)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ１に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ２及びＳ３に属する各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印加されても上記維持放電は生じない。
【００４７】
この第３発光維持行程Ｉ３1の実行後、アドレスドライバ６は、上記メモリ４から供給された表示駆動データビットＤＢ１11-nm〜ＤＢ１４11-nmの中からサブフィールドＳＦ２に対応した表示駆動データビットＤＢ２11-nmを選出し、更にその中から、第１行〜第ｋ行に対応した分、つまりＤＢ２11-kmを抽出する。アドレスドライバ６は、かかるＤＢ２11-km各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ1〜ＤＰkとして、順次列電極Ｄ1-mに印加して行く。すなわち、先ず、上記ＤＢ２11-kmの内から第１行目に対応した分、つまりＤＢ２11-1mを抽出し、これらＤＢ２11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ1を生成して列電極Ｄ1-mに印加する。次に、かかるＤＢ２11-kmの内の第２行目に対応した分であるＤＢ２21-2mを抽出し、これらＤＢ２21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ2を生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ２での上記画素データ書込行程Ｗ1内では、アドレスドライバ６が、ＰＤＰ１０の第３行〜第ｋ行に対応した画素データパルス群ＤＰ3〜ＤＰkを１行分毎に順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰ1〜ＤＰk各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ１に属する行電極Ｙ1〜Ｙkへと順次印加して行く(画素データ書込行程Ｗ1)。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された上記行電極群Ｓ１に属する放電セルにのみ選択消去放電が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、現在の状態が保持される。
【００４８】
尚、上記サブフィールドＳＦ２での画素データ書込行程Ｗ1内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜Ｔkに示されるように、上記発光維持行程Ｉ３1の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。すなわち、発光維持行程Ｉ３1の直後においては、この発光維持行程Ｉ３1にて生起された維持放電により各放電セルの放電空間内には荷電粒子が形成されているので、例え走査パルス及び画素データパルスのパルス幅を短くしても良好に選択消去放電を生起させることが可能となるからである。
【００４９】
かかるサブフィールドＳＦ２での画素データ書込行程Ｗ1が終了すると、第２サスティンドライバ８は、図１５に示されるが如き正極性の維持パルスＩＰXをＰＤＰ１０における全ての行電極Ｘ1〜Ｘnに同時印加する。これと同時に、第１サスティンドライバ７は、図１５に示されるが如き正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ３に属する行電極Ｙに同時印加する。その直後に、第１サスティンドライバ７は、図１５に示されるが如き正極性の維持パルスＩＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加する(第３発光維持行程Ｉ３2)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ２に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ３に属する各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印加されても上記維持放電は生じない。
【００５０】
この第３発光維持行程Ｉ３2の実行後、アドレスドライバ６は、上述した如きサブフィールドＳＦ２に対応した表示駆動データビットＤＢ２11-nmの中から、第ｋ＋１行〜第２ｋ行に対応した分、つまりＤＢk+1,1-2k,mを抽出する。アドレスドライバ６は、かかるＤＢk+1,1-2k,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰk+1〜ＤＰ2kとして、順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰk+1〜ＤＰ2k各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kへと順次印加して行く(画素データ書込行程Ｗ2)。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された上記行電極群Ｓ２に属する放電セルにのみ選択消去放電が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、現在の状態が保持される。
【００５１】
尚、上記サブフィールドＳＦ２での画素データ書込行程Ｗ2内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜Ｔkに示されるように、上記発光維持行程Ｉ３2の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。すなわち、発光維持行程Ｉ３2の直後においては、この発光維持行程Ｉ３2にて生起された維持放電により各放電セルの放電空間内には荷電粒子が形成されているので、例え走査パルス及び画素データパルスのパルス幅を短くしても良好に選択消去放電を生起させることが可能となるからである。
【００５２】
かかるサブフィールドＳＦ２での画素データ書込行程Ｗ2が終了すると、第２サスティンドライバ８は、図１５に示されるが如き正極性の維持パルスＩＰXをＰＤＰ１０における全ての行電極Ｘ1〜Ｘnに同時印加する。これと同時に、第１サスティンドライバ７は、図１５に示されるが如き正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ１に属する行電極Ｙに同時印加する。その直後に、第１サスティンドライバ７は、図１５に示されるが如き正極性の維持パルスＩＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加する(第３発光維持行程Ｉ３3)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ３に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ１に属する各放電セルでは、例え、維持パルスＩＰX及びＩＰYが印加されても上記維持放電は生じない。
【００５３】
この第３発光維持行程Ｉ３3の実行後、アドレスドライバ６は、上述した如きサブフィールドＳＦ２に対応した表示駆動データビットＤＢ２11-nmの中から、第２ｋ＋１行〜第ｎ行に対応した分、つまりＤＢ2k+1,1-n,mを抽出する。アドレスドライバ６は、かかるＤＢ2k+1,1-n,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ2k+1〜ＤＰnとして、順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰ2k+1〜ＤＰn各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗ3)。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された上記行電極群Ｓ３に属する放電セルにのみ選択消去放電が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、現在の状態が保持される。
【００５４】
尚、上記サブフィールドＳＦ２での上記画素データ書込行程Ｗ3内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図１５のＴ1〜Ｔkに示されるように、上記発光維持行程Ｉ３3の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。すなわち、発光維持行程Ｉ３3の直後においては、この発光維持行程Ｉ３3にて生起された維持放電により各放電セルの放電空間内には荷電粒子が形成されているので、例え走査パルス及び画素データパルス各々のパルス幅を短くしても良好に選択消去放電を生起させることが可能となるからである。
【００５５】
このように、先頭のサブフィールドＳＦ１内では、先ず、ＰＤＰ１０の全放電セルを"発光セル"の状態に初期化せしめる一斉リセット行程Ｒcを実行する。次に、放電セル内に荷電粒子を形成させるプライミング行程Ｐc1〜Ｐc3、各放電セルを画素データに応じて"発光セル"及び"非発光セル"のいずれかに設定する画素データ書込行程Ｗ1〜Ｗ3、"発光セル"のみを夫々２回ずつ発光させる第１発光維持行程Ｉ１1〜Ｉ１3及び第３発光維持行程Ｉ３1〜Ｉ３3を順次実行する。
【００５６】
一方、サブフィールドＳＦ２〜ＳＦ１３の各々においては、図１４に示されるが如く、画素データ書込行程Ｗ1〜Ｗ3、第１発光維持行程Ｉ１1〜Ｉ１3及び第３発光維持行程Ｉ３1〜Ｉ３3の各々を上記サブフィールドＳＦ１の場合と同様に実行する。更に、サブフィールドＳＦ２〜ＳＦ１３の各々においては、図１４に示されるように、上記第１発光維持行程Ｉ１と、第３発光維持行程Ｉ３との間に、上記"発光セル"に設定されている全ての放電セルを一斉に、各サブフィールドの重み付けに対応した回数だけ繰り返し維持放電せしめる第２発光維持行程Ｉ２を実行する。
【００５７】
又、最後尾のサブフィールドＳＦ１４では、図１４に示されるように、上記画素データ書込行程Ｗ1〜Ｗ3、第１発光維持行程Ｉ１1〜Ｉ１3、及び第２発光維持行程Ｉ２、及び全放電セルに残留している壁電荷を消去させる消去行程Ｅを実行する。
尚、上記第２発光維持行程Ｉ２では、第１サスティンドライバ７及び第２サスティンドライバ８が、図１５に示されるが如く上記維持パルスＩＰX及びＩＰYをＰＤＰ１０の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに交互に繰り返し印加する。この際、維持パルスＩＰX及びＩＰYの印加回数は、図１６に示されるように、各サブフィールドの重み付けに応じて、
ＳＦ２：８
ＳＦ３：16
ＳＦ４：28
ＳＦ５：36
ＳＦ６：48
ＳＦ７：60
ＳＦ８：72
ＳＦ９：84
ＳＦ10：96
ＳＦ11：108
ＳＦ12：124
ＳＦ13：136
ＳＦ14：154
であり、その印加回数分だけ"発光セル"に設定されている放電セルが発光することになる。
【００５８】
ここで、上記第１発光維持行程Ｉ１、第２発光維持行程Ｉ２、及び第３発光維持行程Ｉ３各々での発光回数を加算したものが各サブフィールド内での総発光回数となる。つまり、第１発光維持行程Ｉ１、及び第３発光維持行程Ｉ３各々での発光回数は夫々２回であるから、サブフィールドＳＦ１〜ＳＦ１４各々での総発光回数は、
ＳＦ１：４
ＳＦ２：12
ＳＦ３：20
ＳＦ４：32
ＳＦ５：40
ＳＦ６：52
ＳＦ７：64
ＳＦ８：76
ＳＦ９：88
ＳＦ10：100
ＳＦ11：112
ＳＦ12：128
ＳＦ13：140
ＳＦ14：156
となる。
【００５９】
この際、各サブフィールド内において上記の如き回数分の発光を実施させるか否か、つまり放電セルを"発光セル"に設定するのか、又は"非発光セル"に設定するのかは、図１３に示されるが如き表示駆動データＧＤのデータパターンによって決定する。かかる表示駆動データＧＤによれば、図１３の黒丸に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗにおいてのみで選択消去放電が生起されることになる。つまり、先頭サブフィールドＳＦ１の一斉リセット行程Ｒｃにて形成された壁電荷は上記選択消去放電が生起されるまでの間残留して"発光セル"の状態を維持するのである。従って、その間に存在するサブフィールド各々(白丸にて示す)での第１発光維持行程Ｉ１〜Ｉ３において、発光を伴う維持放電が生起されることになる。この際、サブフィールドＳＦ１〜ＳＦ１４各々で実施された維持放電の回数の総和が、１フィールドでの発光輝度として表現されるのである。
【００６０】
よって、図１３に示されるが如き１５種類の表示駆動データＧＤによって得られる発光輝度は、サブフィールドＳＦ１での発光輝度を"１"とした場合、
｛0、1、4、9、16、27、40、56、75、97、122、151、182、217、256｝
なる１５階調分となる。
かかる１５段階の階調駆動と、前述した如き多階調化処理回路３３での多階調化処理により、視覚上においては２５６階調相当の輝度が表現される。
【００６１】
以上の如く、本実施例においては、ＰＤＰ１０におけるｎ個の行電極を、各々ｋ個の行電極からなる３つの行電極群Ｓ１〜Ｓ３に分けて捉え、１つの行電極群分の画素データ書込(画素データ書込行程Ｗ1〜3)終了毎に、直ちにその行電極群に対する初回分(２回)の維持放電動作を実行する(第１発光維持行程Ｉ１1〜3)。これにより、上記画素データ書込行程Ｗ1〜3での選択消去放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、かかる維持放電によって再形成される。
【００６２】
従って、続きの維持放電を生起させる(第２発光維持行程Ｉ２)直前の段階では、この行電極群に属する放電セル内には上記荷電粒子が残留しているので、例え、上記第２発光維持行程Ｉ２において印加する維持パルスＩＰのパルス幅が短くても、維持放電が正しく生起されるようになる。
更に、各行電極群Ｓ１〜Ｓ３各々に対する画素データ書込行程Ｗ1〜3各々の直前に、前のサブフィールドでの第３発光維持行程Ｉ３1〜3を夫々実行するようにしている。よって、画素データ書込行程Ｗ1〜3各々の直前の段階において、各放電セル内には、かかる第３発光維持行程Ｉ３1〜3各々での維持放電によって形成された荷電粒子が残留することになる。従って、例え、画素データ書込行程Ｗ1〜3各々において印加される走査パルス及び画素データパルスのパルス幅が短くても、良好に選択消去放電が生起されるようになる。
【００６３】
従って、本発明によれば、分割するサブフィールドの数を増加させるべくＰＤＰに印加すべき各種駆動パルス(走査パルス、画素データパルス、維持パルスＩＰ)のパルス幅を短くしても、各種放電(選択消去放電及び維持放電)を正しく生起させることが出来るので、良好な画像表示が得られるようになる。
換言すれば、各サブフィールドにおける画素データ書込行程の時間短縮が出来る為、１フィールド内に挿入できるサブフィールドの数を増加させることが可能となり、表示画質が向上するのである。
【００６４】
尚、図１５においては、各行電極群Ｓ１、Ｓ２、Ｓ３の画素データ書込行程での選択消去放電を安定化すべく、これら行電極群に印加する画素データパルスＤＰ及び走査パルスＳＰ各々を、行電極群内で走査される順にそのパルス幅が広くなるようにしているが、更に１フィールド内のサブフィールドの配列順番に応じて画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅を短くてしても良い。この場合、配列順番が後側のサブフィールドでは、それまでに十分なプライミング粒子が形成され、選択消去放電が安定するため、１フィールド内の先頭のサブフィールドから順にそのパルス幅を短くすることができる。
【００６５】
又、図１３に示される実施例においては、その黒丸にて示されるように、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗにおいてのみで、選択消去放電を生起させるようにしている。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、この選択消去放電が正常に生起されず、放電セル内の壁電荷を正常に消去できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。
【００６６】
そこで、第２データ変換回路３４において用いる変換テーブルを、上記図１３に示されるものから図１７に示されるものに変更して階調駆動を実施する。
尚、図１７に示されている"＊"は、論理レベル"１"又は"０"のいずれでも良いことを示し、三角印は、かかる"＊"が論理レベル"１"である場合に限り選択消去放電を生起させることを示している。
【００６７】
かかる図１７に示される表示駆動データＧＤによれば、少なくとも連続して２回分の選択消去放電が実施される。要するに、初回の選択消去放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去放電を行うことにより、画素データの書込を確実にし、誤った発光動作を防止しているのである。
【００６８】
又、図１４に示される実施例においては、画素データ書込行程Ｗ1の直後に第１発光維持行程Ｉ１1を実行するようにしているが、図１８に示されるように、かかる第１発光維持行程Ｉ１1を第２発光維持行程Ｉ１2と同時に実行するようにしても良い。
又、図１４に示される実施例においては、サブフィールドＳＦ１での総発光回数を４回に設定した為に、このサブフィールドＳＦ１内には第２発光維持行程Ｉが存在していない。しかしながら、その総発光回数を６回以上に設定した際には、サブフィールドＳＦ２〜ＳＦ１４と同様に、第１発光維持行程Ｉ１と第２発光維持行程Ｉ３との間に第２発光維持行程Ｉ２を設けて、４回を越えた分の発光をかかる第２発光維持行程Ｉ２に担わせるようにする。
【００６９】
又、上記実施例においては、サブフィールドＳＦ１〜ＳＦ１４の全てにおいて、行電極群Ｓ１〜Ｓ３の如きグループ単位で、画素データ書込及び発光維持を実施しているが、必ずしも全てのサブフィールドで、上記グループ毎の画素データ書込及び発光維持を行わなくても良い。例えば、サブフィールドＳＦ１〜ＳＦ１４の内の、そのサブフィールド内での総発光回数が比較的少ないサブフィールドＳＦ１〜ＳＦ７においてのみで、上述した如きグループ単位での画素データ書込及び発光維持を行うのである。
【００７０】
尚、図１４及び図１８に示される発光駆動フォーマットにおいては、第２発光維持行程Ｉ２が終了してから次の第３発光維持行程Ｉ３が開始されるまでの間隔が、行電極群Ｓ１〜Ｓ３毎に異なっている。この際、行電極群Ｓ１に属する放電セルにおいては、第２発光維持行程Ｉ２が終了してから直ちに第３発光維持行程Ｉ３1が開始される。よって、行電極群Ｓ１に属する放電セル内には、第２発光維持行程Ｉ２の段階で発生した荷電粒子が多く残っている。従って、第３発光維持行程Ｉ３1における維持パルスＩＰの印加により、行電極群Ｓ１に属する全放電セル内で、ほぼ同一時期に維持放電が生起される。それ故、かかる期間内において上記維持放電に伴う電力消費が集中しておこり、全体の電力消費量が増大することになる。かかる電力消費量の増大によって維持パルスＩＰの電圧レベルが降下してしまい、結果として維持放電に伴う発光時の輝度が低下する。
【００７１】
一方、行電極群Ｓ３に属する放電セルにおいては、第２発光維持行程Ｉ２が終了してから第３発光維持行程Ｉ３3が開始されるまでには時間が掛かる。そのため、行電極群Ｓ３に属する放電セル内では、第２発光維持行程Ｉ２の段階で発生した荷電粒子は、その時間経過につれて徐々に消滅して行く。この際、放電セル毎に荷電粒子の消滅度合いにはバラツキがあるので、維持パルスＩＰの印加から比較的早い時期に維持放電が生起される放電セルと、遅れて維持放電が生起される放電セルとがでてくる。従って、行電極群Ｓ３に属する放電セルでは、維持放電に伴う電力消費が時期的に分散することになり、ある一時期に電力消費量が増大することは無い。よって、上述した如き行電極群Ｓ１に属する放電セルでのように、維持パルスＩＰの電圧レベルが降下することも無く、維持放電に伴う発光時の輝度低下も無い。
【００７２】
このように、行電極群Ｓ１に属する放電セルで生起される維持放電と、行電極群Ｓ３に属する放電セルで生起される維持放電とでは、その維持放電に伴う発光に輝度差が生じる為、画面上で均一な表示輝度が得られないという問題が生じる。
そこで、図１４及び図１８に示される発光駆動フォーマットに代わり図１９に示される発光駆動フォーマットを採用して、かかる問題に対処する。
【００７３】
図２０は、かかる図１９に示される発光駆動フォーマットに従ってＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。尚、図２０においては、サブフィールドＳＦ１〜ＳＦ１４の内から、サブフィールドＳＦ１〜ＳＦ２までの駆動パルスの印加タイミングを抜粋して示すものである。
図２０において、先ず、サブフィールドＳＦ１において、第２サスティンドライバ８が負極性のリセットパルスＲＰxを発生してこれをＰＤＰ１０の全ての行電極Ｘ1〜Ｘnに同時に印加する。これと同時に、第１サスティンドライバ７は、正極性のリセットパルスＲＰYを発生してこれをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時に印加する(一斉リセット行程Ｒc)。かかる一斉リセット行程Ｒcの実行により、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは一旦、"発光セル"に設定される。
【００７４】
上記一斉リセット行程Ｒｃの終了後、第２サスティンドライバ８は、正極性のプライミングパルスＰＰXをＰＤＰ１０の全ての行電極Ｘ1〜Ｘnに同時印加する。かかるプライミングパルスＰＰXの印加と同時に、第１サスティンドライバ７は、図２０に示されるが如く低レベルて正極性のキャンセルパルスＣＰをＰＤＰ１０の行電極群Ｓ２及びＳ３夫々に属する行電極Ｙk+1〜Ｙnに同時印加する。かかるキャンセルパルスＣＰの印加後、第１サスティンドライバ７は、正極性のプライミングパルスＰＰYをＰＤＰ１０の全ての行電極Ｙ1〜Ｙnに同時印加する(プライミング行程ＰC1)。かかるプライミング行程ＰC1の実行により、ＰＤＰ１０の行電極群Ｓ１に属する放電セル内において２回分のプライミング放電が生起され、この行電極群Ｓ１に属する各放電セルの放電空間内に荷電粒子が形成される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ２及びＳ３に属する放電セル内では放電は生じない。
【００７５】
かかるプライミング行程ＰC1の実行後、アドレスドライバ６は、上記メモリ４から供給されたサブフィールドＳＦ１に対応した表示駆動データビットＤＢ１11-nmの中から、第１行〜第ｋ行に対応した分、つまりＤＢ１11-kmを抽出する。アドレスドライバ６は、かかるＤＢ１11-km各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ1〜ＤＰkとして、順次列電極Ｄ1-mに印加して行く。そして、これら画素データパルス群ＤＰ1〜ＤＰk各々に同期して、第２サスティンドライバ８は、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkへと順次印加して行く(画素データ書込行程Ｗ1)。この際、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された上記行電極群Ｓ１に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。尚、上記画素データ書込行程Ｗ1内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図２０のＴ1〜Ｔkに示されるように、上記プライミング行程ＰC1の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。
【００７６】
上記画素データ書込行程Ｗ1の実行後、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに同時印加する。その直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第１発光維持行程Ｉ１1)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ１に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。この際、上記画素データ書込行程Ｗ1での選択消去放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、上記２回分の維持放電によって再形成される。
【００７７】
又、上記第１発光維持行程Ｉ１1と同時に、第２サスティンドライバ８は、正極性のプライミングパルスＰＰXを上記行電極群Ｓ２及びＳ３各々に属する行電極Ｘk+1〜Ｘnに同時印加する。かかるプライミングパルスＰＰXの印加と同時に、第１サスティンドライバ７は、正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する。かかるキャンセルパルスＣＰの印加後、第１サスティンドライバ７は、正極性のプライミングパルスＰＰYを上記行電極群Ｓ２及びＳ３に属する行電極Ｙk+1〜Ｙnに同時印加する(プライミング行程ＰC2)。かかるプライミング行程ＰC2の実行により、ＰＤＰ１０における上記行電極群Ｓ２に属する行電極Ｙ及びＸ間のみで２回分のプライミング放電が生起され、この行電極群Ｓ２に属する各放電セルの放電空間内に荷電粒子が形成される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ３に属する各放電セルでは放電は生じない。
【００７８】
上記第１発光維持行程Ｉ１1及びプライミング行程ＰC2の実行後、アドレスドライバ６は、上記表示駆動データビットＤＢ１11-nmの中から第ｋ＋１行〜第２ｋ行に対応した分、つまりＤＢ１(k+1),1-2k,mを抽出する。アドレスドライバ６は、このＤＢ１(k+1),1-2k,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰk+1〜ＤＰ2kとして、順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰk+1〜ＤＰ2k各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kへと順次印加して行く(画素データ書込行程Ｗ2)。かかる画素データ書込行程Ｗ2において、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された上記行電極群Ｓ２に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒcにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、現在の状態が保持される。尚、上記画素データ書込行程Ｗ2内において印加する上記画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅は、図２０のＴ1〜Ｔkに示されるように、上記プライミング行程ＰC2の直後は短くし、時間経過と共に広くして行く。
【００７９】
上記画素データ書込行程Ｗ2の実行後、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１及びＳ２に属する行電極Ｘ1〜Ｘ2kに同時印加する。これと同時に第１サスティンドライバ７は、正極性で低レベルのキャンセルパルスＣＰを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する。その直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１及びＳ２に属する行電極Ｙ1〜Ｙ2kに同時印加する(第１発光維持行程Ｉ１2)。これら維持パルスＩＰX及びＩＰYの交互印加により、上記行電極群Ｓ２に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。この際、上記画素データ書込行程Ｗ2での選択消去放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、上記２回分の維持放電によって再形成される。尚、上記キャンセルパルスＣＰが印加された行電極群Ｓ１に属する各放電セルでは放電は生じない。
【００８０】
更に、上記第１発光維持行程Ｉ１2と同時に、第２サスティンドライバ８は、正極性のプライミングパルスＰＰXをＰＤＰ１０の行電極群Ｓ３に属する行電極Ｘ1〜Ｘkに同時印加する。かかるプライミングパルスＰＰXの印加後、第１サスティンドライバ７は、正極性のプライミングパルスＰＰYをＰＤＰ１０の行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する(プライミング行程ＰC3)。かかるプライミング行程ＰC3の実行により、ＰＤＰ１０における上記行電極群Ｓ３に属する放電セル内において２回分のプライミング放電が生起され、この行電極群Ｓ３に属する各放電セルの放電空間内に荷電粒子が形成される。
【００８１】
これら第１発光維持行程Ｉ１2及びプライミング行程Ｐc3の実行後、アドレスドライバ６は、上記表示駆動データビットＤＢ１11-nmの中から第２ｋ＋１行〜第ｎ行に対応した分、つまりＤＢ１(2k+1),1-n,mを抽出する。アドレスドライバ６は、かかるＤＢ１(2k+1),1-n,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ2k+1〜ＤＰnとして順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰ2k+1〜ＤＰn各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗ3)。かかる画素データ書込行程Ｗ3において、走査パルスＳＰが印加され、かつ高電圧の画素データパルスが印加された行電極群Ｓ３に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されないので、現在の状態が保持される。尚、上記画素データ書込行程Ｗ3内において印加する上記画素データパルスＤＰ及び走査パルスＳＰの各々は、図２０のＴ1〜Ｔkに示されるように、上記プライミング行程ＰC3の直後は、そのパルス幅を短くし、時間経過と共に広くして行く。
【００８２】
上記画素データ書込行程Ｗ3の実行後、第２サスティンドライバ８は、維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同時印加する。その直後に第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する(第１発光維持行程Ｉ１3)。かかる第１発光維持行程Ｉ１3の実行により、上記行電極群Ｓ３に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００８３】
更に、かかる第１発光維持行程Ｉ１3と同一時期に、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに同時印加する。その直後に第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第３発光維持行程Ｉ３1)。かかる第３発光維持行程Ｉ３1の実行により、上記行電極群Ｓ１に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００８４】
又、上記第１発光維持行程Ｉ１3及び第３発光維持行程Ｉ３1と同一時期に、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加する。これと同時に第１サスティンドライバ７は、図２０に示されるが如き正極性で低レベルのキャンセルパルスＣＰを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kに同時印加する。この際、上記キャンセルパルスＣＰが印加された行電極群Ｓ２に属する放電セルでは、放電は起こらない。
【００８５】
上記サブフィールドＳＦ１での第３発光維持行程Ｉ３1が終了すると、アドレスドライバ６は、上記メモリ４から供給されたサブフィールドＳＦ２に対応した表示駆動データビットＤＢ２11-nm中から第１行〜第ｋ行に対応した分、つまりＤＢ２11-kmを抽出する。アドレスドライバ６は、かかるＤＢ２11-km各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ1〜ＤＰkとして、順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰ1〜ＤＰk各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを上記行電極群Ｓ１に属する行電極Ｙ1〜Ｙkへと順次印加して行く(画素データ書込行程Ｗ1)。かかる画素データ書込行程Ｗ1において、走査パルスＳＰと同時に高電圧の画素データパルスが印加された行電極群Ｓ１に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された行電極群Ｓ１に属する放電セルは、"非発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。
【００８６】
上記画素データ書込行程Ｗ1の実行後、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに同時印加する。その直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第１発光維持行程Ｉ１1)。かかる第１発光維持行程Ｉ１1の実行により、上記行電極群Ｓ１に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。従って、上記画素データ書込行程Ｗ1での選択消去放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、上記２回分の維持放電によって再形成される。
【００８７】
上記サブフィールドＳＦ２での第１発光維持行程Ｉ１1と同一時期に、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加する。かかる維持パルスＩＰXの印加直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kに同時印加する(第３発光維持行程Ｉ３2)。かかる第３発光維持行程Ｉ３2の実行により、上記行電極群Ｓ２に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００８８】
サブフィールドＳＦ２での第１発光維持行程Ｉ１1、及びサブフィールドＳＦ１での第３発光維持行程Ｉ３2の終了後、アドレスドライバ６は、サブフィールドＳＦ２に対応した上記表示駆動データビットＤＢ２11-nmの中から第ｋ＋１行〜第２ｋ行に対応した分、つまりＤＢ１(k+1),1-2k,mを抽出する。アドレスドライバ６は、このＤＢ２(k+1),1-2k,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰk+1〜ＤＰ2kとして、順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰk+1〜ＤＰ2k各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kへと順次印加して行く(画素データ書込行程Ｗ2)。かかる画素データ書込行程Ｗ2において、走査パルスＳＰと同時に高電圧の画素データパルスが印加された行電極群Ｓ２に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された行電極群Ｓ２に属する放電セルは、"非発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。
【００８９】
上記画素データ書込行程Ｗ2の実行後、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｘ1〜Ｘkに同時印加する。その直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ１に属する行電極Ｙ1〜Ｙkに同時印加する(第４発光維持行程Ｉ４1)。かかる第４発光維持行程Ｉ４1の実行により、上記行電極群Ｓ１に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００９０】
上記第４発光維持行程Ｉ４1と同時に、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加する。かかる維持パルスＩＰXの直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kに同時印加する(第１発光維持行程Ｉ１2)。かかる第１発光維持行程Ｉ１2の実行により、上記行電極群Ｓ２に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００９１】
更に、上記第４発光維持行程Ｉ４1と同時に、第２サスティンドライバ８は、正極性の維持パルスＩＰXを行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同時印加する。かかる維持パルスＩＰXの印加直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYを上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する(第３発光維持行程Ｉ３3)。かかる第３発光維持行程Ｉ３3の実行により、上記行電極群Ｓ３に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００９２】
上記第４発光維持行程Ｉ４1、第１発光維持行程Ｉ１2及び第３発光維持行程Ｉ３3の実行後、アドレスドライバ６は、サブフィールドＳＦ２に対応した表示駆動データビットＤＢ２11-nmの中から第２ｋ＋１行〜第ｎ行に対応した分、つまりＤＢ２(2k+1),1-n,mを抽出する。アドレスドライバ６は、かかるＤＢ２(2k+1),1-n,m各々の論理レベルに対応した電圧を有する画素データパルスを発生し、これを１行分毎の画素データパルス群ＤＰ2k+1〜ＤＰnとして順次列電極Ｄ1-mに印加して行く。第２サスティンドライバ８は、これら画素データパルス群ＤＰ2k+1〜ＤＰn各々に同期して、上記画素データパルスＤＰと同一パルス幅を有する負極性の走査パルスＳＰを発生し、これを行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗ3)。かかる画素データ書込行程Ｗ3において、走査パルスＳＰと同時に高電圧の画素データパルスが印加された行電極群Ｓ３に属する放電セルにのみ放電（選択消去放電）が生起され、その放電セル内部に残存していた壁電荷が消滅する。つまり、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された行電極群Ｓ３に属する放電セルは、"非発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が保持される。
【００９３】
上記画素データ書込行程Ｗ3の実行後、第１サスティンドライバ７及び第２サスティンドライバ８各々は、上記維持パルスＩＰX及びＩＰYを図２０に示されるが如くＰＤＰ１０の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに交互に繰り返し印加する(第２発光維持行程Ｉ２)。かかる第２発光維持行程Ｉ２の実行により、ＰＤＰ１０における全放電セルの内の"発光セル"の状態にある放電セルのみに、繰り返し維持放電が生起され、この維持放電に伴う発光が繰り返される。
【００９４】
上記第２発光維持行程Ｉ２の実行後、次のサブフィールドＳＦ３での画素データ書込行程Ｗ1が、上記サブフィールドＳＦ１及びＳＦ２の場合と同様に実施される。
かかるサブフィールドＳＦ３での画素データ書込行程Ｗ1の終了後、上記サブフィールドＳＦ１及びＳＦ２の場合と同様に、第１発光維持行程Ｉ１1が実施される。 又、かかる第１発光維持行程Ｉ１1と同時期に、第２サスティンドライバ８は、正極性の維持パルスＩＰXをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｘk+1〜Ｘ2kに同時印加する。かかる維持パルスＩＰXの印加直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYをＰＤＰ１０の行電極群Ｓ２に属する行電極Ｙk+1〜Ｙ2kに同時印加する(第３発光維持行程Ｉ３2)。かかる第３発光維持行程Ｉ３2の実行により、上記行電極群Ｓ２に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００９５】
更に、上記第３発光維持行程Ｉ３2と同時に、第２サスティンドライバ８は、正極性の維持パルスＩＰXを行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同時印加する。かかる維持パルスＩＰXの印加直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYを上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する(第４発光維持行程Ｉ４ 3)。かかる第４発光維持行程Ｉ４ 3の実行により、上記行電極群Ｓ３に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００９６】
上記第３発光維持行程Ｉ３2及び第４発光維持行程Ｉ４3の実行後、次のサブフィールドＳＦ３での画素データ書込行程Ｗ2が実施される。
上記サブフィールドＳＦ３での画素データ書込行程Ｗ2の終了後、上記サブフィールドＳＦ１及びＳＦ２の場合と同様に、第４発光維持行程Ｉ４1及び第１発光維持行程Ｉ１2が実施される。
【００９７】
更に、かかる画素データ書込行程Ｗ2の終了後、第２サスティンドライバ８は、正極性の維持パルスＩＰXを行電極群Ｓ３に属する行電極Ｘ2k+1〜Ｘnに同時印加する。かかる維持パルスＩＰXの印加直後に、第１サスティンドライバ７は、正極性の維持パルスＩＰYを上記行電極群Ｓ３に属する行電極Ｙ2k+1〜Ｙnに同時印加する(第３発光維持行程Ｉ３3)。かかる第３発光維持行程Ｉ３3の実行により、上記行電極群Ｓ３に属し、かつ"発光セル"の状態にある放電セルのみに、発光を伴う２回分の維持放電が生起される。
【００９８】
以上の如く、図２０に示されるサブフィールドＳＦ２内での動作を、サブフィールドＳＦ３〜ＳＦ１３各々においても同様に実施する。
尚、上記第２発光維持行程Ｉ２において繰り返し印加する維持パルスＩＰX及びＩＰYの回数は、図２１に示されるように、行電極群Ｓ１〜Ｓ３のいずれに対しても、
ＳＦ２：８
ＳＦ３：16
ＳＦ４：28
ＳＦ５：36
ＳＦ６：48
ＳＦ７：60
ＳＦ８：72
ＳＦ９：84
ＳＦ10：96
ＳＦ11：108
ＳＦ12：124
ＳＦ13：136
である。
【００９９】
この際、図１９及び図２１に示されるように、１フィールドにおける最終のサブフィールドＳＦ１４の第２発光維持行程Ｉ２において印加する維持パルスＩＰX及びＩＰYの回数は、行電極群Ｓ１〜Ｓ３毎に異なっている。つまり、行電極群Ｓ１に対しては"１５２"回だけ印加し(第２発光維持行程Ｉ２1)、行電極群Ｓ２に対しては"１５４"回だけ印加し(第２発光維持行程Ｉ２2)、行電極群Ｓ３に対しては"１５６"回だけ印加する(第２発光維持行程Ｉ２3)。そして、サブフィールドＳＦ１４では、上記第２発光維持行程Ｉ２3の終了後、全放電セルに残留している壁電荷を消去させる消去行程Ｅを実行する。
【０１００】
ここで、図２１に示されるように、上記第１発光維持行程Ｉ１、第２発光維持行程Ｉ２、第３発光維持行程Ｉ３、第４発光維持行程Ｉ４各々での発光回数を加算したものが各サブフィールド内での総発光回数となる。この際、第１発光維持行程Ｉ１、第３発光維持行程Ｉ３及び第４発光維持行程Ｉ４各々での発光回数は夫々２回であるから、サブフィールドＳＦ１〜ＳＦ１４各々での総発光回数は、図２１に示されるが如く、
ＳＦ１：４
ＳＦ２：12
ＳＦ３：20
ＳＦ４：32
ＳＦ５：40
ＳＦ６：52
ＳＦ７：64
ＳＦ８：76
ＳＦ９：88
ＳＦ10：100
ＳＦ11：112
ＳＦ12：128
ＳＦ13：140
ＳＦ14：156
となる。
【０１０１】
尚、各サブフィールド内において上記の如き回数分の発光を実施させるか否か、つまり放電セルを"発光セル"に設定するのか、又は"非発光セル"に設定するのかは、図１３に示される表示駆動データＧＤのデータパターンによって決定する。この表示駆動データＧＤによれば、図１３の黒丸に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗにおいてのみで選択消去放電が生起されることになる。つまり、先頭サブフィールドＳＦ１の一斉リセット行程Ｒｃにて形成された壁電荷は上記選択消去放電が生起されるまでの間残留して"発光セル"の状態を維持するのである。従って、その間に存在するサブフィールド各々(白丸にて示す)での第１発光維持行程Ｉ１〜第４発光維持行程Ｉ４において、発光を伴う維持放電が生起されることになる。この際、サブフィールドＳＦ１〜ＳＦ１４各々で実施された維持放電の回数の総和が、１フィールドでの発光輝度として表現される。よって、図１３に示されるが如き１５種類の表示駆動データＧＤによって得られる発光輝度は、サブフィールドＳＦ１での発光輝度を"１"とした場合、
｛0、1、4、9、16、27、40、56、75、97、122、151、182、217、256｝
なる１５階調分となる。
【０１０２】
以上の如く、図１９に示される発光駆動フォーマットを採用しても図１４及び図１８に示される発光駆動フォーマットと同様な１５段階分の階調駆動が為される。又、これら図１４及び図１８に示される発光駆動フォーマットと同様に、１行電極群分に対する画素データ書込行程の直前及び直後に夫々維持放電を生起させているので、走査パルスＳＰ、画素維持パルスＩＰ各々のパルス幅を短くすることが可能になる。
【０１０３】
更に、図１９に示される発光駆動フォーマットでは、第４発光維持行程Ｉ４を設けることにより、１サブフィールド内において分散させて実施する各発光維持行程間の時間間隔を行電極群Ｓ１〜Ｓ３のいずれに対する駆動時においても略同一にしている。よって、維持パルスＩＰの印加直前に放電セル内に残留している荷電粒子の量は、行電極群Ｓ１〜Ｓ３のいずれに属する放電セル内でも略同一となるので、行電極群Ｓ１〜Ｓ３各々が担う各画面領域中における維持放電に伴う発光輝度が略同一になる。従って、ＰＤＰ１０における画面上において均一な輝度を有する画像表示が為されるようになるのである。
【０１０４】
ところが、図１９に示される発光駆動フォーマットでは、上記一斉リセット行程Ｒcの終了時点と、プライミング行程ＰC1〜ＰC3各々の開始時点との時間間隔が行電極群Ｓ１〜Ｓ３毎に異なっている。よって、プライミング行程ＰC1〜ＰC3各々の開始直前に、各放電セル内に残存している荷電粒子の量は、行電極群Ｓ１〜Ｓ３各々に属する放電セル間で異なる。従って、プライミング行程ＰC1〜ＰC3各々で生起されるプライミング放電に伴う発光に輝度差が生じ、その結果、黒表示の際にＰＤＰ１０の画面上部領域と下部領域とで輝度差が出てしまう。
【０１０５】
そこで、かかる黒表示の際に生じる画面上の輝度差を防止すべく、図２２(ａ)に示される発光駆動フォーマットと、図２２(ｂ)に示される発光駆動フォーマットとを１フィールド毎に交互に切り換えてＰＤＰ１０に対する発光駆動を行う。尚、図２２(ａ)は、図１９に示される発光駆動フォーマットと同一であり、図２２(ｂ)は、図１９に示される発光駆動フォーマットを元にその画面走査方向を逆に変更したものである。すなわち、図２２(ａ)に示される発光駆動フォーマットでは第１行から第ｎ行へと１行ずつ順次画素データの書込を行っていたものを、図２２(ｂ)においては、第ｎ行から第１行へとその画素データの書込方向を逆に変えたのである。
【０１０６】
図２３は、かかる図２２(ｂ)に示される発光駆動フォーマットに従って各行程内において印加する各種駆動パルスの印加タイミングを示す図である。尚、図２３においては、図２０に示されるものと同様にサブフィールドＳＦ１及びＳＦ２内での動作のみを抜粋して示すものである。この際、図２３中の各行程内において印加する駆動パルスの種類、及びその駆動パルスの印加によって生起される放電の種類、並びに作用は、図２０に示されるものと同一である。
【０１０７】
図２２に示される駆動によれば、ＰＤＰ１０の画面上部領域が下部領域よりも暗くなる状態と、画面上部領域の方が明るくなる状態とが１フィールド毎に切り替わるので、黒表示又は低輝度表示の際にも両者の輝度差は感じられなくなる。尚、図１９及び図２２のサブフィールドＳＦ１内において実行しているプライミング行程ＰC1〜ＰC3と、第１発光維持行程Ｉ１1〜Ｉ１3とを省き、第３発光維持行程Ｉ３1〜Ｉ３3各々で実行すべき維持放電の回数を４回にしても良い。この際、プライミング行程自体が無くなるので、当然、上述した如き黒表示の際の輝度差は生じなくなる。
【０１０８】
【発明の効果】
以上詳述した如く、本発明においては、ＰＤＰ１０における複数の表来ラインの内の１表示ライン群に対する画素データ書込が終了する度に、その１表示ライン群に属する発光セルの各々に対して維持放電動作を実行するようにしている。よって、画素データ書込の際に発生したものの時間経過とともに減少してしまった放電セル内の荷電粒子は上記維持放電によって再形成されるので、例え、その後にＰＤＰに印加すべき駆動パルスのパルス幅を短くしても誤放電が生じにくくなり、良好な画像表示が得られるようになる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】発光駆動フォーマットの一例を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する駆動パルスの印加タイミングを示す図である。
【図４】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図５】データ変換回路３０の内部構成を示す図である。
【図６】第１データ変換回路３２における変換特性を示す図である。
【図７】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図８】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図９】多階調処理化回路３３の内部構成を示す図である。
【図１０】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１１】ディザ処理回路３５０の内部構成を示す図である。
【図１２】ディザ処理回路３５０の動作を説明する為の図である。
【図１３】第２データ変換回路３４の変換テーブル及び発光駆動パターンを示す図である。
【図１４】本発明による駆動方法に基づく発光駆動フォーマットの一例を示す図である。
【図１５】図１４に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングの一部を示す図である。
【図１６】サブフィールドＳＦ１〜ＳＦ１４各々での維持放電回数を示す図である。
【図１７】第２データ変換回路３４の変換テーブル及び発光駆動パターンの他の一例を示す図である。
【図１８】本発明による駆動方法に基づく発光駆動フォーマットの他の例を示す図である。
【図１９】本発明による駆動方法に基づく発光駆動フォーマットの他の例を示す図である。
【図２０】図１９に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングの一部を示す図である。
【図２１】図１９に示される発光駆動フォーマットに基づいてサブフィールドＳＦ１〜ＳＦ１４各々で生起すべき維持放電回数を示す図である。
【図２２】黒表示の際における画面上の輝度差を低減させる駆動方法を説明する為の図である。
【図２３】図２２(ａ)に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングの一部を示す図である。
【主要部分の符号の説明】
２ 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
10 ＰＤＰ

Claims (11)

  1. 複数の表示ライン各々に対応した行電極対と前記行電極対に交叉して配列された列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
    前記表示ライン各々を複数の表示ライン群でグループ化すると共に入力映像信号の単位表示期間を複数の分割表示期間に分割し、前記分割表示期間の内の先頭の前記分割表示期間においてのみで全ての前記放電セルを発光セルの状態に初期化するリセット放電を生起せしめるリセット行程を実行し、
    前記分割表示期間の各々において、前記入力映像信号に対応した画素データに応じて前記放電セルの各々を前記発光セル又は非発光セルのいずれか一方の状態に設定する画素データ書込行程と、
    前記表示ライン群各々の内の１の表示ライン群に属する前記放電セルに対する前記画素データ書込行程が終了する度に、全ての前記行電極対各々の一方の行電極に同時に第１駆動パルスを印加すると共に前記第１駆動パルスとは異なるタイミングにて全ての前記行電極対各々の他方の行電極に同時に第２駆動パルスを印加することにより、前記放電セルの内で前記発光セルの状態にあるものを維持放電せしめる発光維持行程と、を実行することを特徴とするプラズマディスプレイパネルの駆動方法。
  2. 前記単位表示期間内でのいずれか１の前記分割表示期間での前記画素データ書込行程においてのみで前記放電セルを前記非発光セルの状態に設定する選択消去放電を生起せしめることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  3. 前記先頭の前記分割表示期間において、前記表示ライン群各々の内の１の表示ライン群に属する前記放電セルに対する前記画素データ書込行程の直前に前記１の表示ライン群に属する前記放電セル各々に対してプライミング放電を生起せしめるプライミング行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  4. 前記先頭の前記分割表示期間を除く前記分割表示期間の各々において、前記発光維持行程の終了後に前記発光セルの状態にある全ての前記放電セルを一斉に維持放電せしめる第２の発光維持行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  5. 前記先頭の前記分割表示期間を除く前記分割表示期間の各々において、前記表示ライン群各々の内の１の表示ライン群に属する前記放電セルに対する前記画素データ書込行程の直前に前記１の表示ライン群に属する前記放電セルの内で前記発光セルの状態にあるものを維持放電せしめる第３の発光維持行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  6. 前記１の表示ライン群を除く前記表示ライン群各々の内の少なくとも１に属する前記行電極対各々の前記他方の行電極に前記第１駆動パルスと同一タイミングにてキャンセルパルスを印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  7. 複数の表示ライン各々に対応した行電極と前記行電極に交叉して配列された列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルを入力映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
    前記入力映像信号の単位表示期間を複数に分割した分割表示期間各々の内の先頭の前記分割表示期間においてのみで全ての前記放電セルを発光セルの状態に初期化するリセット放電を生起せしめるリセット行程を実行し、
    前記分割表示期間の各々において、前記入力映像信号に基づく各画素毎の画素データに従って前記放電セルの各々を前記表示ライン毎に走査しながら前記発光セル又は非発光セルのいずれか一方の状態に設定して行く画素データ書込行程と、
    夫々が複数の前記表示ラインからなる表示ライン群各々の内の１の表示ライン群に属する前記放電セルに対する前記画素データ書込行程が終了する度に、全ての前記行電極対各々の一方の行電極に同時に第１駆動パルスを印加すると共に前記第１駆動パルスとは異なるタイミングにて全ての前記行電極対各々の他方の行電極に同時に第２駆動パルスを印加することにより、前記放電セルの内で前記発光セルの状態にあるものを所定回数だけ維持放電せしめる第１発光維持行程と、
    前記放電セルの内で前記発光セルの状態にある全てを一斉に発光させる前記維持放電を前記分割表示期間各々の重み付けに対応した回数だけ生起せしめる第２発光維持行程と、を実行することを特徴とするプラズマディスプレイパネルの駆動方法。
  8. 前記表示ライン群各々の内の１の表示ライン群に属する前記放電セルに対する前記画素データ書込行程の直前に前記１の前記表示ライン群に属する前記放電セルの内で前記発光セルの状態にあるものを維持放電せしめる第３発光維持行程を更に実行することを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
  9. 前記第１発光維持行程及び前記第３発光維持行程と同一時期に、前記第１発光維持行程及び前記第３発光維持行程各々の実施されている表示ライン群を除く少なくとも１の表示ライン群に属する前記放電セルの内で前記発光セルの状態にあるものを維持放電せしめる第４発光維持行程を更に実行することを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
  10. 前記画素データ書込行程において、前記表示ライン各々に対する前記走査の方向を１フィールド毎に変更することを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
  11. 前記１の表示ライン群を除く前記表示ライン群各々の内の少なくとも１に属する前記行電極対各々の前記他方の行電極に前記第１駆動パルスと同一タイミングにてキャンセルパルスを印加することを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
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