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KR100592320B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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KR100592320B1
KR100592320B1 KR1020050006078A KR20050006078A KR100592320B1 KR 100592320 B1 KR100592320 B1 KR 100592320B1 KR 1020050006078 A KR1020050006078 A KR 1020050006078A KR 20050006078 A KR20050006078 A KR 20050006078A KR 100592320 B1 KR100592320 B1 KR 100592320B1
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KR
South Korea
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electrode lines
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period
scan
Prior art date
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강태경
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삼성에스디아이 주식회사
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Abstract

본 발명은 패널 전체에 어드레스 방전이 균일하게 수행되며, 어드레스 기간이 단축된 플라즈마 디스플레이 패널의 구동방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위하여, 본 발명은, 주사전극 라인들과 유지전극 라인들이 나란하게 연장되고, 어드레스 전극 라인들이 주사전극 라인들 및 유지전극 라인들에 교차하도록 연장되며, 교차하는 영역에서 방전셀들이 구획되는 플라즈마 디스플레이 패널에 대하여, 전체 방전셀들이 초기화되는 리셋 기간, 전체 방전셀들 중 켜져야 할 방전셀이 선택되는 어드레스 기간, 및 선택된 방전셀에서 유지 방전이 수행되는 유지 기간으로 나뉘는 구동신호가 각 전극 라인들에 인가되는 플라즈마 디스플레이 패널의 구동방법에 있어서,
주사전극 라인들이 복수개의 블록으로 나뉘어, 어드레스 기간은 블록별 어드레스 방전이 수행되는 블록별 어드레스 기간 및 블록별 어드레스 기간 사이에 블록별 하강펄스 인가 기간을 구비하고,
블록별 어드레스 기간에서, 주사전극 라인들에는 블록별 스캔하이 전압이 인가되다가 순차적으로 블록별 스캔로우 전압이 인가되며, 블록별 어드레스 기간의 종료시점에는 블록별 스캔하이 전압에 소정 전압이 더 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of driving plasma display panel}
도 1은 종래의 3 전극 플라즈마 디스플레이 패널의 전극 배치를 간략히 도시한 도면이다.
도 2는 도 1에 도시된 전극 배치를 갖는 3 전극 플라즈마 디스플레이 패널을 구동하기 위한 종래의 구동신호를 보여주는 타이밍도이다.
도 3은 본 발명의 구동방법을 적용하기 위하여, 주사전극 라인들 및 유지전극 라인들을 3개의 블록으로 블록화하는 것을 보여주는 도면이다.
도 4는 본 발명의 구동방법의 일실시예에 의한 구동신호를 보여주는 타이밍도이다.
도 5는 본 발명의 구동방법의 다른 실시예에 의한 구동신호를 보여주는 타이밍도이다.
도 6은 본 발명의 구동방법의 또 다른 실시예에 의한 구동신호를 보여주는 타이밍도이다.
도 7은 본 발명의 구동방법의 또 다른 실시예에 의한 구동신호를 보여주는 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
Y1, ..., Yn...주사전극 라인들
X1, ..., Xn...유지전극 라인들
A1, ..., Am...어드레스 전극 라인들
Vs...제1 전압 Vset...제2 전압
Vset+Vs...제3 전압 Vnf...제4 전압
Vb1,Vb2,Vb3...제1,제2,제3 블록 바이어스 전압
Vsch1,Vsch2,Vsch3...제1,제2,제3 블록 스캔하이 전압
Vscl1,Vscl2,Vscl3...제1,제2,제3 블록 스캔로우 전압
Va...어드레스 전압 Vx...제5 전압
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로서, 더 상세하게는 주사전극 라인들을 복수개의 블록으로 나눠 블록별로 어드레스 방전이 수행되는 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
근래에 들어 대형평판 디스플레이 장치로서 주목 받고 있는 플라즈마 디스플레이 패널(plasma display panel)은, 복수개의 전극이 형성된 두 기판 사이에 방전가스가 봉입된 후 방전 전압이 가해지고, 이로 인하여 발생되는 자외선에 의해 소정의 패턴으로 형성된 형광체가 여기되어 원하는 화상을 얻는 장치이다.
일본공개공보 1999-120924호에는 통상적인 플라즈마 디스플레이 패널의 구조 가 개시되어 있다. 즉, 통상적인 플라즈마 디스플레이 패널의 전면 및 후면기판 사이에는, 어드레스 전극 라인들, 유전체층, 주사전극 라인들, 유지전극 라인들, 형광체층, 격벽 및 일산화마그네슘 (MgO) 보호층이 마련되어 있다.
어드레스 전극 라인들은 후면기판의 앞쪽에 일정한 패턴으로 형성된다. 후방유전체층은 어드레스 전극 라인들의 앞쪽에 도포된다. 후방유전체층의 앞쪽에는 격벽들이 어드레스 전극 라인들과 평행한 방향으로 형성된다. 이 격벽들은 각 방전셀의 방전 영역을 구획하고, 각 방전셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광체층은 격벽들 사이에서 어드레스 전극 라인들 상의 후방유전체층의 앞에 도포되며, 순차적으로 적색발광 형광체층, 녹색발광 형광체층, 청색발광 형광체층이 배치된다.
유지전극 라인들과 주사전극 라인들은 어드레스 전극 라인들과 직교되도록 전면기판의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 방전셀을 설정한다. 각 유지전극 라인과 각 주사전극 라인은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인과 전도도를 높이기 위한 금속 전극(버스 전극) 라인이 결합되어 형성될 수 있다. 전방유전체층은 유지전극 라인들과 주사전극 라인들의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널을 보호하기 위한 보호층 예를 들어, 일산화마그네슘(MgO)층은 전방유전체층의 뒤쪽에 전면 도포되어 형성된다. 방전 공간에는 플라즈마 형성용 가스가 밀봉된다.
도 1은 종래의 3 전극 플라즈마 디스플레이 패널의 전극 배치를 간략히 도시한 도면이다. 도면을 참조하여 설명하면, 주사전극 라인들(Y1, ...,Yn)과 유지전극 라인들(X1, ...,Xn)이 평행하게 나란히 배치되며, 어드레스 전극 라인들(A1, ...,Am)은 주사전극 라인들(Y1, ...,Yn) 및 유지전극 라인들(X1, ...,Xn)에 교차하도록 배치되며, 교차되는 영역은 방전셀(Ce)을 구획한다.
도 2는 도 1에 도시된 전극 배치를 갖는 3 전극 플라즈마 디스플레이 패널을 구동하기 위한 종래의 구동신호를 보여주는 타이밍도이다.
한 서브필드(SFn)는 리셋 기간(PR), 어드레스 기간(PA), 유지 기간(PS)으로 나뉘며, 복수개의 서브필드가 모여 화상을 표현하기 위한 프레임이 형성된다. 리셋 기간(PR)에는 전체 방전셀들이 초기화하기 위한 리셋 방전이 수행되도록 주사전극 라인들(Y1, ...,Yn)에 상승램프펄스와 하강램프펄스로 이루어진 리셋펄스가 인가되며, 어드레스 기간(PA)에는 전체 방전셀들 중 켜져야 할 방전셀을 선택하는 어드레스 방전이 수행되기 위해 주사전극 라인들(Y1, ...,Yn)에 주사펄스가 순차적으로 인가되고, 어드레스 전극 라인들(A1, ...,Am)에 주사펄스에 맞춰 표시 데이터 신호가 인가되며, 유지기간(PS)에는 선택된 방전셀에서 유지 방전이 수행되도록 유지펄스가 주사전극 라인들(Y1, ...,Yn)과 유지전극 라인들(X1, ...,Xn)에 교호하게 인가된다.
한편, 패널의 대형화 및 고해상도의 추세에도 불구하고, 도 2에 도시된 구동신호를 플라즈마 디스플레이 패널에 인가한다면, 패널 상부에서 하부방향으로 순차적으로 어드레스 방전이 수행되므로, 패널의 상부에서 하부방향으로 갈수록, 리셋 방전후부터 어드레스 방전까지의 기간이 길어지게 된다. 또한 패널의 하부에서 상부방향으로 갈수록, 어드레스 방전이후 유지 방전까지의 기간이 길어지게 된다. 이 와 같이 패널의 상,하부에 따라 리셋 방전 후부터 어드레스 방전까지의 기간과, 어드레스 방전 후부터 유지 방전까지의 기간이 달라지므로, 패널 전체의 방전조건이 고르지 못하여 균일한 방전이 수행되지 못한다는 문제점이 있다.
이와 같은 문제점을 해결하기 위하여, 패널의 상부에서 하부방향으로 주사전극 라인들 및 유지전극 라인들을 복수개의 블록으로 나누어 블록별로 어드레스 방전을 수행하려는 노력이 시행되고 있으며, 이에 의해서 패널 전체의 균일한 어드레스 방전과 유지 방전이 수행될 수 있으나, 어드레스 기간이 길어져 고해상도 및 대형의 플라즈마 디스플레이 패널에는 적용되지 못한다는 단점이 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 패널 전체에 어드레스 방전이 균일하게 수행되며, 어드레스 기간이 단축된 플라즈마 디스플레이 패널의 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, 주사전극 라인들과 유지전극 라인들이 나란하게 연장되고, 어드레스 전극 라인들이 주사전극 라인들 및 유지전극 라인들에 교차하도록 연장되며, 교차하는 영역에서 방전셀들이 구획되는 플라즈마 디스플레이 패널에 대하여, 전체 방전셀들이 초기화되는 리셋 기간, 전체 방전셀들 중 켜져야 할 방전셀이 선택되는 어드레스 기간, 및 선택된 방전셀에서 유지 방전이 수행되는 유지 기간으로 나뉘는 구동신호가 각 전극 라인들에 인가되는 플라즈마 디스플레이 패널의 구동방법에 있어서,
주사전극 라인들이 복수개의 블록으로 나뉘어, 어드레스 기간은 블록별 어드레스 방전이 수행되는 블록별 어드레스 기간 및 블록별 어드레스 기간 사이에 블록별 하강펄스 인가 기간을 구비하고,
블록별 어드레스 기간에서, 주사전극 라인들에는 블록별 스캔하이 전압이 인가되다가 순차적으로 블록별 스캔로우 전압이 인가되며, 블록별 어드레스 기간의 종료시점에는 블록별 스캔하이 전압에 소정 전압이 더 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 소정 전압은 블록별 어드레스 방전이 수행되기 전의 블록별 어드레스 기간에만 더 인가될 수 있다.
이러한 본 발명의 또 다른 특징에 의하면, 블록별 어드레스 기간 및 블록별 하강펄스 인가 기간 동안에, 유지전극 라인들에는 블록별 바이어스 전압이 인가되는 것이 바람직하다.
이러한 본 발명의 또 다른 특징에 의하면, 블록별 바이어스 전압은 블록별로 작아지는 것이 바람직하다.
이러한 본 발명의 또 다른 특징에 의하면, 어드레스 전극 라인들에 블록별 스캔로우 전압에 맞춰 표시 데이터 신호가 인가되는 것이 바람직하다.
이러한 본 발명의 또 다른 특징에 의하면, 리셋 기간에, 주사전극 라인들에 상승램프펄스와 하강램프펄스로 이루어진 리셋펄스가 인가되고, 유지전극 라인들에 하강램프펄스가 인가되는 동안에 바이어스 전압이 인가되며, 유지 기간에, 주사전극 라인들 및 유지전극 라인들에 유지펄스가 교호하게 인가되는 것이 바람직하다.
이러한 본 발명의 또 다른 특징에 의하면, 상승램프펄스는 제1 전압에서부터 제2 전압만큼 상승하여 최종적으로 제3 전압에 도달하고, 하강램프펄스는 제1 전압에서부터 하강하여 최종적으로 제4 전압에 도달하고, 유지펄스는 제1 전압과 그라운드 전압을 교대로 갖는 것이 바람직하다.
이러한 본 발명의 또 다른 특징에 의하면, 블록별 하강펄스는 단계적으로 하강할 수 있다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 상기의 플라즈마 디스플레이 패널의 구동방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체를 제공한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 3은 본 발명의 구동방법을 적용하기 위하여, 주사전극 라인들 및 유지전극 라인들을 3개의 블록으로 블록화하는 것을 보여주는 도면이다.
본 발명의 구동방법을 적용하기 위하여, 패널의 상부에서 하부방향으로 주사전극 라인들을 복수개의 블록으로 나누어 블록별로 어드레스 방전이 수행되도록 하게 할 수 있으며, 이때 복수개의 블록은 도면에서 도시된 바와 같이 세 개의 블록으로 나눌 수 있다. 즉, 제1 블록(B1),제2 블록(B2) 및 제3 블록(B3)으로 나누어 블록별로 어드레스 방전이 수행되도록 한다.
도 4는 본 발명의 구동방법의 일실시예에 의한 구동신호를 보여주는 타이밍도이다.
화상을 표시하기 위해 단위 프레임은 복수개의 서브필드로 나뉘며, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 나뉜다. 예를 들어, 계조 표시를 위해 단위 프레임을 8개의 서브필드로 나누고, 256계조가 표현되도록 한다면, 제1 서브필드에서부터 제8 서브필드의 계조 가중치는 각각 1,2,4,8,16,32,64,128로 할당할 수 있으며, 이는 설계사양에 따라 다양하게 정할 수 있다.
도면을 참조하여 설명하면, 하나의 서브필드(SF)는 리셋 기간(PR), 어드레스 기간(PA) 및 유지 기간(PS)으로 나뉜다.
리셋 기간(PR)에서는 주사전극 라인들(Y1, ...,Yn) 및 유지전극 라인들(X1, ...,Xn)과 어드레스 전극 라인들(A1, ...,Am)이 교차하는 영역인 방전셀을 초기화시키기 위하여, 리셋 방전이 수행된다. 주사전극 라인들(Y1, ...,Yn)에는 상승램프펄스와 하강램프펄스로 이루어진 리셋펄스가 인가되며, 유지전극 라인들(X1, ...,Xn)에는 상기 하강램프펄스 인가시부터 정극성의 바이어스 전압(Vb1)이 인가되며, 어드레스 전극 라인들(A1, ...,Am)에는 그라운드 전압(Vg)이 인가된다.
상승램프펄스는 정극성의 제1 전압(Vs)에서 제2 전압(Vset)만큼 상승하여 최종적으로 제3 전압(Vset+Vs)에 도달하며, 하강램프펄스는 정극성의 제1 전압(Vs)에서 하강하여 최종적으로 제4 전압(Vnf)에 도달한다. 상승램프펄스 인가에 의하여, 방전셀 내의 주사전극 부근에는 부극성의 벽전하가 쌓이며, 유지전극 및 어드레스 전극 부근에는 정극성의 벽전하가 쌓이고, 미약한 방전이 수행된다. 하강램프펄스 인가 및 바이어스 전압의 인가로 인하여, 주사전극, 유지전극 및 어드레스 전극 부근에 벽전하가 소거되기 시작하며, 미약한 방전이 수행되고, 결국 주사전극에는 소 량의 부극성의 벽전하가 쌓이며, 유지전극 부근 및 어드레스 전극 부근에는 소량의 정극성의 벽전하가 쌓이게 된다. 리셋 기간(PR) 완료시에는 전체 방전셀의 벽전하 상태가 고르게 분포되게 된다.
어드레스 기간(PA)에는 전체 방전셀 중 켜져야 할 방전셀을 선택하는 어드레스 방전이 수행된다. 블록별 어드레스 방전이 수행되도록 주사전극 라인들(Y1, ...,Yn)을 복수개의 블록으로 나눌 수 있으며, 도 3에서는 일 실시예로서 3개의 블록(B1,B2,B3)으로 나누었다. 따라서 어드레스 기간(PA)은, 제1 블록 어드레스 기간(Pb1), 제1 블록 하강펄스 인가 기간(Pf1), 제2 블록 어드레스 기간(Pb2), 제2 블록 하강펄스 인가 기간(Pf2) 및 제3 블록 어드레스 기간(Pb3)으로 나뉜다. 이에 따라 제1 블록에 속하는 주사전극 라인들(Y11, ...,Y1a)은 제1 블록 어드레스 기간(Pb1)동안에 어드레스 방전이 수행되며, 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)은 제2 블록 어드레스 기간(Pb2)동안에 어드레스 방전이 수행되며, 제3 블록에 속하는 주사전극 라인들(Y31, ...Y3c)은 제3 블록 어드레스 기간(Pb3)동안에 어드레스 방전이 수행된다. 제1 블록 하강펄스는 방전셀을 다시 초기화하여 제2 블록 어드레스 기간(Pb2)에서 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)의 어드레스 방전이 원활히 수행되도록 한다. 제2 블록 하강펄스는 방전셀을 다시 초기화하여 제3 블록 어드레스 기간(Pb3)에서 제3 블록에 속하는 주사전극 라인들(Y31, ...Y3c)의 어드레스 방전이 원활히 수행되도록 한다.
상세히 설명하면, 주사전극 라인들(Y1, ...Yn)에는 일단 제1 블록 어드레스 기간(Pb1)동안에 제1 블록 스캔하이 전압(Vsch1)이 인가되며, 제2 블록 어드레스 기간(Pb2)동안에 제2 블록 스캔하이 전압(Vsch2)이 인가되고, 제3 블록 어드레스 기간(Pb3)동안에 제3 블록 스캔하이 전압(Vsch3)이 인가된다. 이때, 제1 블록에 속하는 주사전극 라인들(Y11, ...,Y1a)에는 제1 블록 어드레스 기간(Pb1)동안에 어드레스 방전이 수행되도록 하기 위해, 제1 블록 스캔로우 전압(Vscl1)이 순차적으로 인가되며, 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)에는 제2 블록 어드레스 기간(Pb2)동안에 어드레스 방전이 수행되도록 하기 위해, 제2 블록 스캔로우 전압(Vscl2)이 순차적으로 인가되고, 제3 블록에 속하는 주사전극 라인들(Y31, ...,Y3c)에는 제3 블록 어드레스 기간(Pb3)동안에 어드레스 방전이 수행되도록 하기 위해, 제3 블록 스캔로우 전압(Vscl3)이 순차적으로 인가된다. 또한, 제1 블록 어드레스 기간(Pb1) 종료시점에는 인가되는 제1 블록 스캔하이 전압(Vsch1)에 제5 전압(Vx)이 더 인가되며, 제2 블록 어드레스 기간(Pb2) 종료시점에는 인가되는 제2 블록 스캔하이 전압(Vsch2)에 제5 전압(Vx)이 더 인가된다.
유지전극 라인들(X1, ...,Xn)에는 블록별 어드레스 기간 및 블록별 하강펄스 인가 기간동안에, 블록별 바이어스 전압이 인가된다. 즉, 제1 블록 어드레스 기간(Pb1) 및 제1 블록 하강펄스 인가기간(Pf1)에는 제1 블록 바이어스 전압(Vb1)이 인가되며, 제2 블록 어드레스 기간(Pb2) 및 제2 블록 하강펄스 인가기간(Pf2)에는 제2 블록 바이어스 전압(Vb2)이 인가되며, 제3 블록 어드레스 기간(Pb3)에는 제3 블록 바이어스 전압(Vb3)이 인가된다. 블록별 바이어어스 전압은 블록별로 작아지게 된다. 즉, 제1 블록 바이어스 전압(Vb1)의 크기는 가장 크며, 제3 블록 바이어스 전압(Vb3)의 크기가 가장 작다.
어드레스 전극 라인들(A1, ...,Am)에는 어드레스 전압(Va)을 가지는 표시 데이터 신호가 상기 블록별 스캔로우 전압(Vscl1,Vscl2,Vscl3)에 맞춰 인가된다.
이하에서는 어드레스 기간 동안 방전셀내의 벽전하 상태를 설명한다. 먼저, 제1 블록 어드레스 기간(Pb1) 동안에, 주사전극 라인들(Y1, ...Yn)에 제1 블록 스캔하이 전압(Vsch1)이 인가되면, 주사전극 부근에는 상기 제1 블록 스캔하이 전압(Vsch1)의 인가로 인하여 부극성의 벽전하가 쌓이게 된다. 이때 제1 블록에 속하는 주사전극 라인들(Y1, ...,Y1a)에 제1 블록 스캔하이 전압(Vsch1)보다 낮은 제1 블록 스캔로우 전압(Vscl1)이 인가되고, 어드레스 전극 라인들(A1, ...,Am)에 표시 데이터 신호가 인가되면, 주사전극과 어드레스 전극 사이에 어드레스 방전이 수행된다. 어드레스 방전에 의해 제1 블록에 속하는 주사전극 부근에는 정극성의 벽전하가 쌓이며, 유지전극 부근에는 부극성의 벽전하가 쌓인다. 제1 블록을 제외한 제2 블록, 제3 블록에 속하는 주사전극 라인들에는 어드레스 방전이 수행되지 않아 주사전극 부근에 계속 정극성의 벽전하가 쌓이게 된다. 제1 블록 어드레스 기간(Pb1) 종료시점에 제1 블록 스캔하이 전압(Vsch1)에 제5 전압(Vx)이 더 인가되면, 어드레스 방전이 수행된 제1 블록의 주사전극 부근에는 정극성의 벽전하가 소거되며, 어드레스 방전이 수행되지 않은 제2,제3 블록의 주사전극 부근에는 부극성의 벽전하가 더 쌓이게 된다.
제1 블록 하강펄스 기간(Pf1) 동안에, 주사전극 라인들(Y1, ...,Yn)에, 제1 블록 스캔로우 전압(Vscl1)에서부터 하강하여 최종적으로 제2 블록 스캔로우 전압(Vscl2)에 도달하는 제1 블록 하강펄스가 인가되면, 어드레스 방전이 수행된 제1 블록의 주사전극 부근에는 정극성의 벽전하가 쌓이며, 어드레스 방전이 수행되지 않은 제2,제3 블록의 주사전극 부근에는 쌓였던 부극성의 벽전하가 소거된다.
제2 블록 어드레스 기간(Pb2) 동안에, 주사전극 라인들(Y1, ...Yn)에 제2 블록 스캔하이 전압(Vsch2)이 인가되다가 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)에는 제2 블록 스캔하이 전압(Vsch2)보다 낮은 제2 블록 스캔로우 전압(Vscl2)이 인가되고, 어드레스 전극 라인들(A1, ...,Am)에 표시 데이터 신호가 인가되면, 주사전극과 어드레스 전극 사이에 어드레스 방전이 수행된다. 어드레스 방전에 의해 제2 블록에 속하는 주사전극 부근에는 정극성의 벽전하가 쌓이며, 유지전극 부근에는 부극성의 벽전하가 쌓인다. 제1 블록의 주사전극 부근에는 정극성의 벽전하가 쌓이며, 제3 블록에 속하는 주사전극 라인들(Y31, ...Y3c)에는 어드레스 방전이 수행되지 않아 주사전극 부근에 부극성의 벽전하가 쌓이게 된다. 제2 블록 어드레스 기간(Pb2) 종료시점에 제2 블록 스캔하이 전압(Vsch2)에 제5 전압(Vx)이 더 인가되면, 어드레스 방전이 수행된 제1 블록,제2 블록의 주사전극 부근에는 정극성의 벽전하가 소거되며, 어드레스 방전이 수행되지 않은 제3 블록의 주사전극 부근에는 부극성의 벽전하가 더 쌓이게 된다.
제2 블록 하강펄스 기간(Pf2) 동안에, 주사전극 라인들(Y1, ...,Yn)에, 제2 블록 스캔로우 전압(Vscl2)에서부터 하강하여 최종적으로 제3 블록 스캔로우 전압(Vscl3)에 도달하는 제2 블록 하강펄스가 인가되면, 어드레스 방전이 수행된 제1,제2 블록의 주사전극 부근에는 정극성의 벽전하가 더 쌓이며, 어드레스 방전이 수행되지 않은 제3 블록의 주사전극 부근에는 쌓였던 부극성의 벽전하가 소거된다.
제3 블록 어드레스 기간(Pb3) 동안에, 주사전극 라인들(Y1, ...Yn)에 제3 블록 스캔하이 전압(Vsch3)이 인가되다가 제3 블록에 속하는 주사전극 라인들(Y31, ...,Y3c)에는 제3 블록 스캔하이 전압(Vsch3)보다 낮은 제3 블록 스캔로우 전압(Vscl3)이 인가되고, 어드레스 전극 라인들(A1, ...,Am)에 표시 데이터 신호가 인가되면, 주사전극과 어드레스 전극 사이에 어드레스 방전이 수행된다. 어드레스 방전에 의해 제3 블록에 속하는 주사전극 부근에는 정극성의 벽전하가 쌓이며, 유지전극 부근에는 부극성의 벽전하가 쌓인다.
결국 유지 기간(PS) 직전의 각 블록별 주사전극 부근에는 정극성의 벽전하가 쌓여있으며, 유지전극 부근에는 부극성의 벽전하가 쌓이게 된다.
블록별로 어드레스 방전이 수행되도록, 블록별 어드레스 기간과, 블록별 어드레스 기간 사이에 블록별 하강펄스 인가기간을 두어 블록별 어드레스 방전 직전에 다시 블록별로 방전셀을 초기화함으로써, 패널의 상부에서 하부까지의 어드레스 방전의 불균형을 해소할 수 있다. 또한, 각 블록별 어드레스 기간의 종료시점에 각 블록별 스캔하이 전압에 제5 전압(Vx)을 더 인가함으로써, 어드레스 방전 수행 전에 미리 방전셀 내부의 주사전극 부근에 부극성의 벽전압을 쌓을 수 있어, 블록별 어드레스 방전 전에 블록별로 방전셀 내부를 초기화를 시키는 각 블록별 하강펄스의 인가기간을 단축시킬 수가 있게 된다.
유지 기간(PS)에서는 주사전극 라인들(Y1, ...,Yn) 및 유지전극 라인들(X1, ...,Xn)에 유지펄스가 교호하게 인가된다. 유지펄스는 제1 전압(Vs)과 그라운드 전압(Vg)을 교대로 가지며, 계조 가중치에 따라 유지펄스의 인가시간이 결정된다.
주사전극에 제1 전압(Vs)이 인가되면, 주사전극에 인가된 제1 전압(Vs)과, 유지전극에 인가된 그라운드 전압(Vg)과, 주사전극 부근에 쌓여있던 정극성의 벽전하와, 유지전극 부근에 쌓여있던 부극성의 벽전하로 인하여 유지방전이 수행되며, 주사전극 부근에는 부극성의 벽전하가 쌓이며, 유지전극 부근에는 정극성의 벽전하가 쌓인다.
유지전극에 제1 전압(Vs)이 인가되면, 유지전극에 인가된 제1 전압(Vs)과, 주사전극에 인가된 그라운드 전압(Vg)과, 유지전극 부근에 쌓여있던 정극성의 벽전하와, 주사전극 부근에 쌓여있던 부극성의 벽전하로 인하여 유지방전이 수행되며, 유지전극 부근에는 부극성의 벽전하가 쌓이며, 주사전극 부근에는 정극성의 벽전하가 쌓인다. 유지펄스는 계조 가중치에 따라 인가기간이 결정되므로, 제1 전압(Vs)이 계조 가중치에 따라 주사전극과 유지전극에 교대로 인가되면서 유지방전이 계속 수행되게 된다.
한편, 어드레스 기간(PA)의 블록별 어드레스 기간 및 블록별 하강펄스의 인가 기간으로 인하여, 어드레스 기간 종료시에는 패널의 상부에서 하부까지의 방전셀에서 균일한 벽전하 상태가 조성될 수 있어, 유지 기간(PS)의 유지방전시에도 균일한 유지방전이 수행될 수 있다.
도 5는 본 발명의 구동방법의 다른 실시예에 의한 구동신호를 보여주는 타이밍도이다. 도 5의 구동신호는 도 4의 구동신호와 유사하므로 이하에서는 도 4와의 차이점을 중심으로 설명한다.
도 5의 구동신호는 리셋 기간(PR), 어드레스 기간(PA), 유지 기간(PS)으로 나뉘며, 리셋 기간(PR) 동안에는 도 4에 도시된 구동신호와 동일한 구동신호가 각각 주사전극 라인들(Y1, ...,Yn) 및 유지전극 라인들(X1, ...,Xn) 및 어드레스 전극 라인들(A1, ...,Am)에 인가된다.
어드레스 기간(PS)은 도 4와 같이 블록별 어드레스 기간과 블록별 하강펄스 인가기간으로 나뉜다. 블록별 어드레스 기간에는 블록별 어드레스 방전을 위해 블록별 스캔하이 전압을 유지하다가 순차적으로 블록별 스캔로우 전압을 가지며, 블록별 어드레스 기간 종료시점에 방전셀내에 벽전하를 더 쌓기 위해 제5 전압(Vx)이 더 인가된다. 특히 도 5에서는 블록별 하강펄스에 주요 특징이 있다. 블록별 하강펄스는 도 4에서 도시된 것과 같이 연속적으로 하강하는 하강펄스가 아니라, 도 5에 도시된 것과 같이 단계적으로 하강하는 하강펄스인 것을 특징으로 한다. 단계적으로 하강하게 되면, 연속적으로 하강하는 것과 달리, 방전셀 내의 주사전극 부근의 벽전하가 조금씩 단계별로 소거되므로, 안정적으로 방전셀을 초기화 시킬 수 있게 된다.
유지 기간(PS)에는 주사전극 라인들과 유지전극 라인들에 유지펄스가 교호하게 인가된다.
도 6은 본 발명의 구동방법의 또 다른 실시예에 의한 구동신호를 보여주는 타이밍도이다.
리셋 기간(PR)에서는 주사전극 라인들(Y1, ...,Yn)에는 상승램프펄스와 하강램프펄스로 이루어진 리셋펄스가 인가되며, 유지전극 라인들(X1, ...,Xn)에는 상기 하강램프펄스 인가시부터 정극성의 바이어스 전압(Vb1)이 인가되며, 어드레스 전극 라인들(A1, ...,Am)에는 그라운드 전압(Vg)이 인가된다.
상승램프펄스는 정극성의 제1 전압(Vs)에서 제2 전압(Vset)만큼 상승하여 최종적으로 제3 전압(Vset+Vs)에 도달하며, 하강램프펄스는 정극성의 제1 전압(Vs)에서 하강하여 최종적으로 제4 전압(Vnf)에 도달한다. 상승램프펄스 및 하강펄스의 인가에 의하여, 방전셀 내에서 미약한 방전이 수행되며, 결국 주사전극 및 유지전극 부근에는 소량의 부극성의 벽전하가 쌓이며, 어드레스 전극 부근에는 소량의 정극성의 벽전하가 쌓이게 된다. 리셋 기간(PR) 완료시에는 전체 방전셀의 벽전하 상태가 고르게 분포되게 된다.
어드레스 기간(PA)에는 전체 방전셀 중 켜져야 할 방전셀을 선택하는 어드레스 방전이 수행된다. 어드레스 기간(PA)에는 전체 방전셀 중 켜져야 할 방전셀을 선택하는 어드레스 방전이 수행된다. 블록별 어드레스 방전이 수행되도록 주사전극 라인들(Y1, ...,Yn)을 복수개의 블록으로 나눌 수 있으며, 도 3에서는 일 실시예로서 3개의 블록(B1,B2,B3)으로 나누었다. 따라서 어드레스 기간(PA)은, 제1 블록 어드레스 기간(Pb1), 제1 블록 하강펄스 인가 기간(Pf1), 제2 블록 어드레스 기간(Pb2), 제2 블록 하강펄스 인가 기간(Pf2) 및 제3 블록 어드레스 기간(Pb3)으로 나뉜다. 이에 따라 제1 블록에 속하는 주사전극 라인들(Y11, ...,Y1a)은 제1 블록 어드레스 기간(Pb1)동안에 어드레스 방전이 수행되며, 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)은 제2 블록 어드레스 기간(Pb2)동안에 어드레스 방전이 수행되며, 제3 블록에 속하는 주사전극 라인들(Y31, ...Y3c)은 제3 블록 어드레스 기간(Pb3)동안에 어드레스 방전이 수행된다. 제1 블록 하강펄스는 방전셀을 다시 초기 화하여 제2 블록 어드레스 기간(Pb2)에서 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)의 어드레스 방전이 원활히 수행되도록 한다. 제2 블록 하강펄스는 방전셀을 다시 초기화하여 제3 블록 어드레스 기간(Pb3)에서 제3 블록에 속하는 주사전극 라인들(Y31, ...Y3c)의 어드레스 방전이 원활히 수행되도록 한다.
상세히 설명하면, 주사전극 라인들(Y1, ...Yn)에는 일단 제1 블록 어드레스 기간(Pb1)동안에 제1 블록 스캔하이 전압(Vsch1)이 인가되며, 제2 블록 어드레스 기간(Pb2)동안에 제2 블록 스캔하이 전압(Vsch2)이 인가되고, 제3 블록 어드레스 기간(Pb3)동안에 제3 블록 스캔하이 전압(Vsch3)이 인가된다. 이때, 제1 블록에 속하는 주사전극 라인들(Y11, ...,Y1a)에는 제1 블록 어드레스 기간(Pb1)동안에 어드레스 방전이 수행되도록 하기 위해, 제1 블록 스캔로우 전압(Vscl1)이 순차적으로 인가되며, 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)에는 제2 블록 어드레스 기간(Pb2)동안에 어드레스 방전이 수행되도록 하기 위해, 제2 블록 스캔로우 전압(Vscl2)이 순차적으로 인가되고, 제3 블록에 속하는 주사전극 라인들(Y31, ...,Y3c)에는 제3 블록 어드레스 기간(Pb3)동안에 어드레스 방전이 수행되도록 하기 위해, 제3 블록 스캔로우 전압(Vscl3)이 순차적으로 인가된다. 또한, 제1 블록 어드레스 기간(Pb1)의 종료시점에는, 도면에서 도시된 바와 같이, 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)에만 인가되는 제1 블록 스캔하이 전압(Vsch1)에 제5 전압(Vx)이 더 인가되며, 제2 블록 어드레스 기간(Pb2) 종료시점에는, 제3 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)에만 인가되는 제2 블록 스캔하이 전압(Vsch2)에 제5 전압(Vx)이 더 인가된다.
유지전극 라인들(X1, ...,Xn)에는 블록별 어드레스 기간 및 블록별 하강펄스 인가 기간동안에, 블록별 바이어스 전압이 인가된다. 즉, 제1 블록 어드레스 기간(Pb1) 및 제1 블록 하강펄스 인가기간(Pf1)에는 제1 블록 바이어스 전압(Vb1)이 인가되며, 제2 블록 어드레스 기간(Pb2) 및 제2 블록 하강펄스 인가기간(Pf2)에는 제2 블록 바이어스 전압(Vb2)이 인가되며, 제3 블록 어드레스 기간(Pb3)에는 제3 블록 바이어스 전압(Vb3)이 인가된다. 블록별 바이어어스 전압은 블록별로 작아지게 된다. 즉, 제1 블록 바이어스 전압(Vb1)의 크기는 가장 크며, 제3 블록 바이어스 전압(Vb3)의 크기가 가장 작다.
어드레스 전극 라인들(A1, ...,Am)에는 어드레스 전압(Va)을 가지는 표시 데이터 신호가 상기 블록별 스캔로우 전압(Vscl1,Vscl2,Vscl3)에 맞춰 인가된다.
이하에서는 어드레스 기간 동안 방전셀내의 벽전하 상태를 설명한다. 먼저, 제1 블록 어드레스 기간(Pb1) 동안에, 주사전극 라인들(Y1, ...Yn)에 제1 블록 스캔하이 전압(Vsch1)이 인가되면, 주사전극 부근에는 상기 제1 블록 스캔하이 전압(Vsch1)의 인가로 인하여 부극성의 벽전하가 쌓이게 된다. 이때 제1 블록에 속하는 주사전극 라인들(Y1, ...,Y1a)에 제1 블록 스캔하이 전압(Vsch1)보다 낮은 제1 블록 스캔로우 전압(Vscl1)이 인가되고, 어드레스 전극 라인들(A1, ...,Am)에 표시 데이터 신호가 인가되면, 주사전극과 어드레스 전극 사이에 어드레스 방전이 수행된다. 어드레스 방전에 의해 제1 블록에 속하는 주사전극 부근에는 정극성의 벽전하가 쌓이며, 유지전극 부근에는 부극성의 벽전하가 쌓인다. 제1 블록을 제외한 제2 블록, 제3 블록에 속하는 주사전극 라인들에는 어드레스 방전이 수행되지 않아 주사전극 부근에 계속 정극성의 벽전하가 쌓이게 된다. 제1 블록 어드레스 기간(Pb1) 종료시점에 제2 블록에 속하는 주사전극라인들(Y21, ...,Y2b)에만 제1 블록 스캔하이 전압(Vsch1)에 제5 전압(Vx)이 더 인가되면, 어드레스 방전이 수행될 제2 블록의 주사전극 부근에는 부극성의 벽전하가 더 쌓이게 된다.
제1 블록 하강펄스 기간(Pf1) 동안에, 주사전극 라인들(Y1, ...,Yn)에, 제1 블록 스캔로우 전압(Vscl1)에서부터 하강하여 최종적으로 제2 블록 스캔로우 전압(Vscl2)에 도달하는 제1 블록 하강펄스가 인가되면, 어드레스 방전이 수행된 제1 블록의 주사전극 부근에는 정극성의 벽전하가 쌓이며, 어드레스 방전이 수행되지 않은 제2,제3 블록의 주사전극 부근에는 쌓였던 부극성의 벽전하가 소거된다.
제2 블록 어드레스 기간(Pb2) 동안에, 주사전극 라인들(Y1, ...Yn)에 제2 블록 스캔하이 전압(Vsch2)이 인가되다가 제2 블록에 속하는 주사전극 라인들(Y21, ...,Y2b)에는 제2 블록 스캔하이 전압(Vsch2)보다 낮은 제2 블록 스캔로우 전압(Vscl2)이 인가되고, 어드레스 전극 라인들(A1, ...,Am)에 표시 데이터 신호가 인가되면, 주사전극과 어드레스 전극 사이에 어드레스 방전이 수행된다. 어드레스 방전에 의해 제2 블록에 속하는 주사전극 부근에는 정극성의 벽전하가 쌓이며, 유지전극 부근에는 부극성의 벽전하가 쌓인다. 제1 블록의 주사전극 부근에는 정극성의 벽전하가 쌓이며, 제3 블록에 속하는 주사전극 라인들(Y31, ...Y3c)에는 어드레스 방전이 수행되지 않아 주사전극 부근에 부극성의 벽전하가 쌓이게 된다. 제2 블록 어드레스 기간(Pb1) 종료시점에 제3 블록에 속하는 주사전극라인들(Y21, ...,Y2b)에만 제2 블록 스캔하이 전압(Vsch1)에 제5 전압(Vx)이 더 인가되면, 어드레스 방 전이 수행될 제3 블록의 주사전극 부근에는 부극성의 벽전하가 더 쌓이게 된다.
제2 블록 하강펄스 기간(Pf2) 동안에, 주사전극 라인들(Y1, ...,Yn)에, 제2 블록 스캔로우 전압(Vscl2)에서부터 하강하여 최종적으로 제3 블록 스캔로우 전압(Vscl3)에 도달하는 제2 블록 하강펄스가 인가되면, 어드레스 방전이 수행된 제1,제2 블록의 주사전극 부근에는 정극성의 벽전하가 더 쌓이며, 어드레스 방전이 수행되지 않은 제3 블록의 주사전극 부근에는 쌓였던 부극성의 벽전하가 소거된다.
제3 블록 어드레스 기간(Pb3) 동안에, 주사전극 라인들(Y1, ...Yn)에 제3 블록 스캔하이 전압(Vsch3)이 인가되다가 제3 블록에 속하는 주사전극 라인들(Y31, ...,Y3c)에는 제3 블록 스캔하이 전압(Vsch3)보다 낮은 제3 블록 스캔로우 전압(Vscl3)이 인가되고, 어드레스 전극 라인들(A1, ...,Am)에 표시 데이터 신호가 인가되면, 주사전극과 어드레스 전극 사이에 어드레스 방전이 수행된다. 어드레스 방전에 의해 제3 블록에 속하는 주사전극 부근에는 정극성의 벽전하가 쌓이며, 유지전극 부근에는 부극성의 벽전하가 쌓인다.
결국 유지 기간(PS) 직전의 각 블록별 주사전극 부근에는 정극성의 벽전하가 쌓여있으며, 유지전극 부근에는 부극성의 벽전하가 쌓이게 된다.
블록별로 어드레스 방전이 수행되도록, 블록별 어드레스 기간과, 블록별 어드레스 기간 사이에 블록별 하강펄스 인가기간을 두어 블록별 어드레스 방전 직전에 다시 블록별로 방전셀을 초기화함으로써, 패널의 상부에서 하부까지의 불균일한 어드레스 방전을 해소하고, 균일한 어드레스 방전이 수행되도록 할수 있다. 또한, 각 블록별 어드레스 방전이 수행되기 전인 블록별 어드레스 기간의 종료시점에 어 드레스 방전이 수행될 블록의 주사전극 라인들에만 블록별 스캔하이 전압에 제5 전압(Vx)을 더 인가함으로써, 어드레스 방전 수행 전에 미리 방전셀 내부의 주사전극 부근에 부극성의 벽전압을 더 쌓을 수 있어 블록별로 방전셀 내부를 초기화시키는 블록별 하강펄스의 인가기간을 단축시킬 수가 있게 된다.
유지 기간(PS)에서는 주사전극 라인들(Y1, ...,Yn) 및 유지전극 라인들(X1, ...,Xn)에 유지펄스가 교호하게 인가된다. 유지펄스는 제1 전압(Vs)과 그라운드 전압(Vg)을 교대로 가지며, 계조 가중치에 따라 유지펄스의 인가시간이 결정된다.
주사전극에 제1 전압(Vs)이 인가되면, 주사전극에 인가된 제1 전압(Vs)과, 유지전극에 인가된 그라운드 전압(Vg)과, 주사전극 부근에 쌓여있던 정극성의 벽전하와, 유지전극 부근에 쌓여있던 부극성의 벽전하로 인하여 유지방전이 수행되며, 주사전극 부근에는 부극성의 벽전하가 쌓이며, 유지전극 부근에는 정극성의 벽전하가 쌓인다.
유지전극에 제1 전압(Vs)이 인가되면, 유지전극에 인가된 제1 전압(Vs)과, 주사전극에 인가된 그라운드 전압(Vg)과, 유지전극 부근에 쌓여있던 정극성의 벽전하와, 주사전극 부근에 쌓여있던 부극성의 벽전하로 인하여 유지방전이 수행되며, 유지전극 부근에는 부극성의 벽전하가 쌓이며, 주사전극 부근에는 정극성의 벽전하가 쌓인다. 유지펄스는 계조 가중치에 따라 인가기간이 결정되므로, 제1 전압(Vs)이 계조 가중치에 따라 주사전극과 유지전극에 교대로 인가되면서 유지방전이 계속 수행되게 된다.
한편, 어드레스 기간(PA)의 블록별 어드레스 기간 및 블록별 하강펄스의 인 가 기간으로 인하여, 어드레스 기간 종료시에는 패널의 상부에서 하부까지의 방전셀에서 균일한 벽전하 상태가 조성될 수 있어, 유지 기간(PS)의 유지방전시에도 균일한 유지방전이 수행될 수 있다.
도 7은 본 발명의 구동방법의 또 다른 실시예에 의한 구동신호를 보여주는 타이밍도이다. 도 7의 구동신호는 도 6의 구동신호와 유사하므로 이하에서는 도 6과의 차이점을 중심으로 설명한다.
도 7의 구동신호는 리셋 기간(PR), 어드레스 기간(PA), 유지 기간(PS)으로 나뉘며, 리셋 기간(PR) 동안에는 도 7에 도시된 구동신호와 동일한 구동신호가 각각 주사전극 라인들(Y1, ...,Yn) 및 유지전극 라인들(X1, ...,Xn) 및 어드레스 전극 라인들(A1, ...,Am)에 인가된다.
어드레스 기간(PS)은 도 6과 같이 블록별 어드레스 기간과 블록별 하강펄스 인가기간으로 나뉜다. 블록별 어드레스 기간에는 블록별 어드레스 방전을 위해 블록별 스캔하이 전압을 유지하다가 순차적으로 블록별 스캔로우 전압을 가지며, 방전셀내에 벽전하를 더 쌓기 위해, 블록별 어드레스 기간 종료시점에 어드레스 방전이 수행될 블록의 주사전극 라인들에만 제5 전압(Vx)이 더 인가된다. 특히 도 7에서는 블록별 하강펄스에 주요 특징이 있다. 블록별 하강펄스는 도 6에서 도시된 것과 같이 연속적으로 하강하는 하강펄스가 아니라, 도 7에 도시된 것과 같이 단계적으로 하강하는 하강펄스인 것을 특징으로 한다. 단계적으로 하강하게 되면, 연속적으로 하강하는 것과 달리, 방전셀 내의 주사전극 부근의 벽전하가 조금씩 단계별로 소거되므로, 안정적으로 방전셀을 초기화 시킬 수 있게 된다.
유지 기간(PS)에는 주사전극 라인들과 유지전극 라인들에 유지펄스가 교호하게 인가된다.
한편, 전술한 본 발명에 의한 플라즈마 디스플레이 패널의 구동방법은, 컴퓨터로 읽을 수 있는 기록매체에, 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동하는 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이다.
특히, 본 발명에 의한 디스플레이 패널구동방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.
상기한 바와 같은 본 발명의 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 블록별 어드레스 방전을 수행하기 위하여, 어드레스 기간이 블록별 어드레스 기간 및 블록별 하강펄스 인가기간으로 나뉘어, 블록별 어드레스 방전 전에 방전셀이 초기화되므로 패널의 상부에서 하부까지 전체적으로 균일한 어드레스 방전이 수행된다.
둘째, 블록별 하강펄스의 인가 전에, 블록별 어드레스 기간 종료시점에 인가되는 블록별 스캔하이 전압에 소정 전압(제 5 전압)을 더 인가함으로써 방전셀에 더 많은 벽전하를 축적할 수 있어, 블록별 하강펄스의 인가기간을 단축시킬 수 있으며, 따라서 대형화 또는 고해상도의 패널 구동시에 적용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (9)

  1. 주사전극 라인들과 유지전극 라인들이 나란하게 연장되고, 어드레스 전극 라인들이 상기 주사전극 라인들 및 상기 유지전극 라인들에 교차하도록 연장되며, 교차하는 영역에서 방전셀들이 구획되는 플라즈마 디스플레이 패널에 대하여, 전체 방전셀들이 초기화되는 리셋 기간, 전체 방전셀들 중 켜져야 할 방전셀이 선택되는 어드레스 기간, 및 상기 선택된 방전셀에서 유지 방전이 수행되는 유지 기간으로 나뉘는 구동신호가 상기 각 전극 라인들에 인가되는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 주사전극 라인들이 복수개의 블록으로 나뉘어, 상기 어드레스 기간은 블록별 어드레스 방전이 수행되는 블록별 어드레스 기간 및 상기 블록별 어드레스 기간 사이에 블록별 하강펄스 인가 기간을 구비하고,
    상기 블록별 어드레스 기간에서, 상기 주사전극 라인들에는 블록별 스캔하이 전압이 인가되다가 순차적으로 블록별 스캔로우 전압이 인가되며, 상기 블록별 어드레스 기간의 종료시점에는 상기 블록별 스캔하이 전압에 소정 전압이 더 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제1항에 있어서,
    상기 소정 전압은 블록별 어드레스 방전이 수행되기 전의 블록별 어드레스 기간에만 더 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제1항 또는 제2항에 있어서,
    상기 블록별 어드레스 기간 및 블록별 하강펄스 인가 기간 동안에, 상기 유지전극 라인들에는 블록별 바이어스 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제3항에 있어서,
    상기 블록별 바이어스 전압은 블록별로 작아지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제1항 또는 제2항에 있어서,
    상기 어드레스 전극 라인들에 상기 블록별 스캔로우 전압에 맞춰 표시 데이터 신호가 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제1항 또는 제2항에 있어서,
    상기 리셋 기간에, 상기 주사전극 라인들에 상승램프펄스와 하강램프펄스로 이루어진 리셋펄스가 인가되고, 상기 유지전극 라인들에 상기 하강램프펄스가 인가되는 동안에 바이어스 전압이 인가되며,
    상기 유지 기간에, 상기 주사전극 라인들 및 상기 유지전극 라인들에 유지펄스가 교호하게 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제6항에 있어서,
    상기 상승램프펄스는 제1 전압에서부터 제2 전압만큼 상승하여 최종적으로 제3 전압에 도달하고,
    상기 하강램프펄스는 상기 제1 전압에서부터 하강하여 최종적으로 제4 전압에 도달하고,
    상기 유지펄스는 상기 제1 전압과 그라운드 전압을 교대로 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제1항 또는 제2항에 있어서,
    상기 블록별 하강펄스는 단계적으로 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제8항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체.
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