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JP3736672B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
近年、表示装置の大画面化にともない薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの１つとして着目されている。
図１は、かかるプラズマディスプレイパネルと、これを駆動する駆動装置とからなるプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、データ電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰにおける表示ラインを担っている。これら列電極Ｄと、行電極Ｘ及びＹは、放電ガスの封入された放電空間を挟んで互いに対向して配置されており、この放電空間を含む各行電極対と列電極との交差部に１画素に対応した放電セルが形成される構造となっている。
【０００４】
ここで、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の２つの状態のみを取りうる。すなわち、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度のみを表現するのである。
そこで、駆動装置１００は、このようなＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を行う。サブフィールド法では、入力された映像信号を各画素毎に対応した例えば４ビットの画素データに変換し、かかる画素データのビット桁各々に対応させて１フィールドの表示期間を図２に示されるが如く４個のサブフィールドＳＦ１〜ＳＦ４に分割する。尚、各サブフィールドには、図２中に記述されているが如く、各サブフィールドの重み付けに対応した発光回数(又は発光期間)が割り当てられている。
【０００５】
図３は、駆動装置１００が、図２に示されている各サブフィールド内において上記ＰＤＰ１０の行電極対及び列電極に印加する各種駆動パルスと、その印加タイミングを示す図である。
図３に示されるように、駆動装置１００は、先ず、正極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn、負極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは"発光セル"の状態に初期化される(一斉リセット行程Ｒc)。
【０００６】
次に、駆動装置１００は、４ビットの上記画素データにおける各ビット桁をサブフィールドＳＦ１〜ＳＦ４毎に分離し、そのビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗcでは、駆動装置１００は、上記画素データの第１ビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。この際、駆動装置１００は、この第１ビット目の論理レベルが"１"である場合には高電圧のパルス電圧を有する画素データパルスを生成する一方、"０"である場合には低電圧(０ボルト)のパルス電圧を有する画素データパルスを生成する。そして、駆動装置１００は、かかる画素データパルスを、第１〜第ｎ表示ライン各々に対応した１表示ライン分毎の画素データパルス群ＤＰ1〜ＤＰnとして、図３に示されるように順次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１００は、各画素データパルス群ＤＰの印加タイミングに同期して図３に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択消去放電)が生じて、その放電セル内に形成されていた壁電荷が消滅する。これにより、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"の状態に推移する。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。すなわち、ＰＤＰ１０における各放電セルは、入力映像信号に対応した画素データに応じて、"発光セル"又は"非発光セル"のいずれか一方の状態に設定されるのである(画素データ書込行程Ｗc)。
【０００７】
次に、駆動装置１００は、図３に示されるが如き維持パルスＩＰX及びＩＰYを交互に繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに印加する。尚、サブフィールドＳＦ１〜ＳＦ４各々の発光維持行程Ｉcで印加すべき維持パルスＩＰX及びＩＰYの回数(又は、印加しつづける期間)は、サブフィールドＳＦ１の発光維持行程Ｉcでの回数を"１"とした場合、図２に示されているように、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
である。
【０００８】
この際、その放電空間内に壁電荷が残留している放電セル、つまり"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが印加される度に放電(維持放電)する。すなわち、上記画素データ書込行程Ｗcにおいて選択消去放電の生起されなかった放電セルのみが、上述した如く各サブフィールドに割り当てられている回数分だけ上記維持放電に伴う発光を繰り返し、その発光状態を維持するのである(発光維持行程Ｉc)。
【０００９】
そして、最後に駆動装置１００は、図３に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに同時印加する。かかる消去パルスＥＰの印加により、ＰＤＰ１０の全ての放電セルで消去放電が生起され、その放電セル内に残存していた壁電荷が消滅する(消去行程Ｅ)。
上記一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc、及び消去行程Ｅなる一連の動作を、図２に示されるサブフィールドＳＦ１〜ＳＦ４各々において実行する。かかる駆動によれば、１フィールドの表示期間を通して、入力映像信号の輝度レベルに対応した回数だけ維持放電に伴う発光が為され、視覚的にはその発光回数に応じた中間輝度が感じられるようになる。この際、図２に示されるが如き４つのサブフィールドＳＦ１〜ＳＦ４に基づく階調駆動によれば、"０"〜"１５"なる中間輝度を１６段階で表現(１６階調)することが可能となる。
【００１０】
ここで、分割するサブフィールドの数を増加すると、表現出来る階調数も多くなり、より高品質な表示画像が得られるようになる。例えば、図３に示されるが如く繰り返し印加する維持パルスＩＰ各々のパルス幅を狭めれば、各発光維持行程Ｉcに費やされる時間が短くなるので、その時間短縮分を利用してサブフィールド数を増加させることが出来る。
【００１１】
しかしながら、維持パルスＩＰのパルス幅を狭めると、特に、各放電セルの放電空間内に残留する荷電粒子の量が少ない場合に誤放電する恐れがあるので、そのパルス幅をむやみに狭めることは出来ない。
【００１２】
【発明が解決しようとする課題】
本発明は、放電セルを誤放電させることなく、階調数の多い高品質な画像表示を行うことが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によるプラズマディスプレイパネルの駆動方法は、表示ラインに対応する複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における１フィールドの表示期間を複数のサブフィールドに分割した際の前記サブフィールドの各々において、前記映像信号に対応した画素データに応じて前記放電セルの各々を発光セルの状態又は非発光セルの状態のいずれか一方に設定する選択放電を生起せしめる走査パルスを前記行電極の各々に順次印加する画素データ書込行程と、前記発光セルの状態にある前記放電セルのみに維持放電を生起せしめる維持パルスを前記サブフィールド各々の重み付けに対応した回数だけ前記行電極各々に印加する発光維持行程とを実行し、前記発光維持行程内において印加する前記維持パルス各々の内で最初に印加する第１維持パルスのパルス幅をそれ以降に印加する前記維持パルス各々のパルス幅よりも広くし、かつ１フィールドの表示期間内において前記第１維持パルスを印加する直前までの前記維持パルスの印加回数に応じて、前記第１維持パルスのパルス幅を狭める。
また、他の発明によるプラズマディスプレイパネルの駆動方法は、表示ラインに対応する複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における１フィールドの表示期間を複数のサブフィールドに分割した際の前記サブフィールドの各々において、前記映像信号に対応した画素データに応じて前記放電セルの各々を発光セルの状態又は非発光セルの状態のいずれか一方に設定する選択放電を生起せしめる走査パルスを前記行電極の各々に順次印加する画素データ書込行程と、前記発光セルの状態にある前記放電セルのみに維持放電を生起せしめる維持パルスを前記サブフィールド各々の重み付けに対応した回数だけ前記行電極各々に印加する発光維持行程と、を実行し、前記発光維持行程内において印加する前記維持パルス各々の内で最初に印加する第１維持パルスのパルス幅をそれ以降に印加する前記維持パルス各々のパルス幅よりも広くし、かつ前記１フィールドの表示期間のうち先頭のサブフィールドを除くサブフィールドで前記第１維持パルスを印加する直前のサブフィールド内での前記発光維持行程において印加する前記維持パルスの回数に応じて、前記第１維持パルスのパルス幅を狭めることを特徴としている。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図４は、本発明による駆動方法に基づいてプラズマディスプレイパネルを駆動する駆動部を備えたプラズマディスプレイ装置の概略構成を示す図である。
図４において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及びＹとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との交差部に、画素を担う放電セルが形成される構造となっている。
【００１５】
駆動制御回路２、Ａ／Ｄ変換器３、メモリ４、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部は、図５に示され発光駆動フォーマットに従って、上記ＰＤＰ１０を階調駆動する。尚、図５に示され発光駆動フォーマットでは、１フィールドの表示期間を４つのサブフィールドＳＦ１〜ＳＦ４に分割している。
【００１６】
かかる駆動部におけるＡ／Ｄ変換器３は、入力映像信号をサンプリングしてこれを各画素毎の４ビットの画素データＰＤに変換してメモリ４に供給する。
メモリ４は、駆動制御回路２から供給された書込信号に従って上記Ａ／Ｄ変換器３から供給された画素データＰＤを順次書き込む。そして、１画面分、つまり第１行・第１列の画素に対応した画素データＰＤ11から、第ｎ行・第ｍ列の画素に対応した画素データＰＤnmまでの(ｎ×ｍ)個分の画素データＰＤの書き込みが終了する度に、メモリ４は、以下の如き読み出し動作を行う。
【００１７】
先ず、メモリ４は、画素データＰＤ11〜ＰＤnm各々の最上位ビットである第４ビット目を画素駆動データビットＤＢ４11〜ＤＢ４nmと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、画素データＰＤ11〜ＰＤnm各々の第３ビット目を画素駆動データビットＤＢ３11〜ＤＢ３nmと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、画素データＰＤ11〜ＰＤnm各々の第２ビット目を画素駆動データビットＤＢ２11〜ＤＢ２nmと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、画素データＰＤ11〜ＰＤnm各々の最下位ビットである第１ビット目を画素駆動データビットＤＢ１11〜ＤＢ１nmと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ６に供給する。
【００１８】
尚、メモリ４は、上述した如き画素駆動データビットＤＢ４〜ＤＢ１の各々を図５に示されるサブフィールドＳＦ４〜ＳＦ１各々に対応させ、各サブフィールドのタイミングで順次読み出す。
駆動制御回路２は、図５に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべき各種タイミング信号を発生してアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００１９】
図６は、駆動制御回路２から供給された各種タイミング信号に応じて、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０に印加する各種駆動パルスと、その印加タイミングを示す図である。
図６において、各サブフィールドの先頭で実行する一斉リセット行程Ｒcでは、第１サスティンドライバ７が、負極性のリセットパルスＲＰxを発生して行電極Ｘ1〜Ｘnに印加する。更に、かかるリセットパルスＲＰxと同時に、第２サスティンドライバ８は、正極性のリセットパルスＲＰYを発生して行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの同時印加に応じて、ＰＤＰ１０の全放電セル内にリセット放電が生起され、各放電セル内に壁電荷が形成される。これにより、全ての放電セルは"発光セル"の状態に初期化される。
【００２０】
次に、画素データ書込行程Ｗcにおいて、アドレスドライバ６は、上記メモリ４から供給された画素駆動データビットＤＢに応じたパルス電圧を有する画素データパルスを生成する。つまり、サブフィールドＳＦ４では、メモリ４からは、画素駆動データビットＤＢ４が供給されるので、アドレスドライバ６は、この画素駆動データビットＤＢ４の論理レベルに応じたパルス電圧を有する画素データパルスを生成する。又、次のサブフィールドＳＦ３では、メモリ４からは、画素駆動データビットＤＢ３が供給されるので、アドレスドライバ６は、この画素駆動データビットＤＢ３の論理レベルに応じたパルス電圧を有する画素データパルスを生成する。又、次のサブフィールドＳＦ２では、メモリ４からは、画素駆動データビットＤＢ２が供給されるので、アドレスドライバ６は、この画素駆動データビットＤＢ２の論理レベルに応じたパルス電圧を有する画素データパルスを生成する。そして、最後尾のサブフィールドＳＦ１では、メモリ４からは、画素駆動データビットＤＢ１が供給されるので、アドレスドライバ６は、この画素駆動データビットＤＢ１の論理レベルに応じたパルス電圧を有する画素データパルスを生成する。この際、アドレスドライバ６は、上記画素駆動データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスドライバ６は、上述した如く生成した画素データパルスを１表示ライン分毎にグループ化した画素データパルス群ＤＰ1〜ＤＰnとして、図６に示されるが如く順次、列電極Ｄ1〜Ｄmに印加する。
【００２１】
更に、かかる画素データ書込行程Ｗcでは、第２サスティンドライバ８が、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰを発生し、これを図６に示されるが如く行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じる。かかる選択消去放電により、放電セル内に形成されていた壁電荷は消滅し、この放電セルは"非発光セル"の状態に推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。
【００２２】
すなわち、画素データ書込行程Ｗcによれば、入力映像信号に対応した画素データに応じて各放電セルが"発光セル"あるいは"非発光セル"のいずれか一方の状態に設定される、いわゆる画素データの書込が為されるのである。
次に、各サブフィールド内の発光維持行程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図６に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、サブフィールドＳＦ１〜ＳＦ４各々の発光維持行程Ｉc内において繰り返し印加する維持パルスＩＰの回数(又は期間)は、サブフィールドＳＦ１の発光維持行程Ｉcでの回数を"１"とした場合、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
である。
【００２３】
かかる動作により、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"状態にある放電セルのみが上記維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数分だけその維持放電に伴う発光状態を維持する。
そして、各サブフィールドの最後尾の消去行程Ｅでは、第２サスティンドライバ８が図６に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに印加する。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を全て消滅させる。
【００２４】
このように、プラズマディスプレイ装置の駆動部は、これら一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc、及び消去行程Ｅなる一連の動作を図６に示されるように各サブフィールド内において実行する。更に、かかる駆動部は、図６に示される１フィールド表示期間内の動作を図７に示されるが如く繰り返し実行する。
【００２５】
この際、本発明においては、各発光維持行程Ｉc内において最初に印加する維持パルスのパルス幅を、それ以降に印加する維持パルスのパルス幅よりも広くしている。
例えば、図６に示されるように、発光維持行程Ｉc内において最初に印加する第１維持パルスＩＰX1のパルス幅Ｔaを、それ以降に印加する維持パルスＩＰX2のパルス幅Ｔbよりも広くしている。これにより、各発光維持行程Ｉcの直前において各放電セル内に残留する荷電粒子の量が少なくても維持放電が正しく生起されるようになる。又、この第１維持パルスＩＰX1によって生起された維持放電に伴い各放電セル内には多くの荷電粒子が形成されるので、それ以降に印加する維持パルス、つまり維持パルスＩＰX2のパルス幅Ｔbが狭パルス幅であっても正しく維持放電を生起させることができる。よって、第１維持パルスＩＰX1が広パルス幅であるものの、それ以降に印加される維持パルスＩＰX2各々が狭パルス幅であるので、各発光維持行程Ｉcに費やされる時間が短縮される。
【００２６】
更に、本発明においては、先頭のサブフィールドを除く各サブフィールドでの上記第１維持パルスＩＰX1のパルス幅Ｔaを、夫々の直前のサブフィールドで実施された維持放電の回数が多いほど短くしている。
例えば、図６に示されるように、サブフィールドＳＦ３の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa3は、サブフィールドＳＦ２の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa2よりも狭い。そして、かかるパルス幅Ｔa2は、サブフィールドＳＦ１の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa1よりも狭い。すなわち、維持放電の回数が最も多いサブフィールドＳＦ４の次にくるサブフィールドＳＦ３の発光維持行程Ｉc内で最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa3が最も狭い。そして、第２番目に維持放電の回数が多いサブフィールドＳＦ３の次のサブフィールドＳＦ２の発光維持行程Ｉc内で最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa2が次に狭くなっている。つまり、サブフィールドＳＦ３〜ＳＦ１各々の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa3〜Ｔa1は、
Ｔa1＞Ｔa2＞Ｔa3
なる大小関係となっている。
【００２７】
すなわち、本発明においては、
1)維持放電の回数が多いほど放電セル内に残留する荷電粒子の量が多くなる。
2)放電セル内に存在する荷電粒子の量が多いときには維持パルスのパルス幅を狭めても正しく維持放電が生起される。
点に着目して、発光維持行程Ｉc内において最初に印加する第１維持パルスＩＰX1のパルス幅を、その直前のサブフィールドの発光維持行程Ｉcで実施される維持放電回数が多いほど狭めるようにしたのである。
【００２８】
よって、本発明によれば、第１維持パルスＩＰX1のパルス幅Ｔaを狭くする分だけ、各発光維持行程Ｉcに費やされる時間を更に短縮できるようになる。
ところで、図７に示されるように、先頭サブフィールドＳＦ４の直前のサブフィールドは、このフィールドの前のフィールド中における最後尾のサブフィールドＳＦ１となる。ところが、このサブフィールドＳＦ１の後には、図６及び図７に示されるように、駆動シーケンス変更の為の予備期間ＡＵが設けられている為、サブフィールドＳＦ１の発光維持行程Ｉcにおいて形成された荷電粒子の多くは上記予備期間ＡＵ内に消滅してしまう。よって、図６に示されるが如く、先頭のサブフィールドＳＦ４の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅は、比較的広いパルス幅Ｔa4にしてある。
【００２９】
尚、本発明によるプラズマディスプレイパネルの駆動方法は、図５に示される発光駆動フォーマット以外の他の発光駆動フォーマットを用いてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置にも適用可能である。
図８は、本発明によるプラズマディスプレイ装置の他の構成例を示す図である。
図８において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及びＹとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との交差部に、画素を担う放電セルが形成される構造となっている。
【００３０】
駆動制御回路１２、Ａ／Ｄ変換器１３、データ変換回路３０、メモリ１４、アドレスドライバ１６、第１サスティンドライバ１７及び第２サスティンドライバ１８からなる駆動部は、図９に示され発光駆動フォーマットに従って、上記ＰＤＰ１０を階調駆動する。尚、図９に示され発光駆動フォーマットでは、１フィールドの表示期間を８つのサブフィールドＳＦ１〜ＳＦ８に分割している。
【００３１】
かかる駆動部におけるＡ／Ｄ変換器１３は、入力映像信号をサンプリングしてこれを各画素毎の８ビットの画素データＰＤに変換してデータ変換回路３０に供給する。
図１０は、かかるデータ変換回路３０の内部構成を示す図である。
図１０において、第１データ変換回路３２は、８ビットで"０"〜"２５５"なる２５６階調分の輝度を表現し得る上記画素データＰＤを、図１１に示される変換特性に従って輝度抑制した８ビットの輝度抑制画素データＰＤPに変換する。そして、第１データ変換回路３２は、かかる輝度抑制画素データＰＤPを多階調化処理回路３３に供給する。
【００３２】
多階調化処理回路３３は、かかる８ビットの輝度抑制画素データＰＤPに対して誤差拡散処理及びディザ処理等の多階調化処理を施す。これにより、多階調化処理回路３３は、視覚上における輝度の階調表現数を略２５６階調に維持しつつもそのビット数を４ビットに圧縮した多階調化画素データＰＤSを求める。
図１２は、多階調化処理回路３３の内部構成を示す図である。
【００３３】
図１２に示されるように、かかる多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの輝度抑制画素データＰＤPの下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、上記画素データＰＤのサンプリング周期と同一時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記データ分離回路３３１から供給された誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力との加算結果に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記データ分離回路３３１から供給された表示データに、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００３４】
以下に、誤差拡散処理回路３３０の動作について、図１３に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合を例によって説明する。
先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々が、加算器３３２によって、上述した如き所定の係数値Ｋ1〜Ｋ4なる重み付けをもって加算される。更に、加算器３３２は、この加算結果に、上記輝度抑制画素データＰＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算する。そして、加算器３３３は、上記加算器３３２の加算によって得られたキャリアウト信号ＣOと、輝度抑制画素データＰＤPの上位６ビット分、すなわち画素Ｇ(j,k)における表示データとを加算したものを誤差拡散処理画素データＥＤとして出力する。
【００３５】
すなわち、誤差拡散処理回路３３０では、輝度抑制画素データＰＤPの上位６ビットを表示データ、下位２ビットを誤差データと捉える。そして、誤差拡散処理回路３３０は、周辺画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)各々で得られた上記誤差データを重み付け加算したものを上記表示データに反映させたものを誤差拡散処理画素データＥＤとして得るのである。かかる動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、８ビット分の画素データＰＤと同等の輝度階調表現が可能になるのである。尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
【００３６】
図１２に示されるディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施す。かかるディザ処理では、隣接する複数個の画素により１つの中間輝度を表現しようとするものである。例えば、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
【００３７】
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
図１４は、かかるディザ処理回路３５０の内部構成を示す図である。
図１４において、ディザ係数発生回路３５２は、例えば、図１５に示されるが如く互いに隣接する４つの画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)各々に割り当てるべきディザ係数ａ、ｂ、ｃ、ｄを発生し、これらを加算器３５１に供給する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１５に示されるように１フィールド毎に変更して行く。
【００３８】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ａ
画素Ｇ(j,k+1) ：ディザ係数ｂ
画素Ｇ(j+1,k) ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｂ
画素Ｇ(j,k+1) ：ディザ係数ａ
画素Ｇ(j+1,k) ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｄ
画素Ｇ(j,k+1) ：ディザ係数ｃ
画素Ｇ(j+1,k) ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k) ：ディザ係数ｃ
画素Ｇ(j,k+1) ：ディザ係数ｄ
画素Ｇ(j+1,k) ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを発生し、この第１フィールド〜第４フィールド各々での動作を繰り返し実行する。すなわち、上記第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００３９】
加算器３５１は、これら画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤに、夫々上記ディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
例えば、加算器３５１は、図１５に示される第１フィールドでは、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に供給するのである。
【００４０】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＰＤSとして、図１０に示される第２データ変換回路３４に供給する。
第２データ変換回路３４は、図１６に示されるが如き変換テーブルに従って、上述した如き４ビットの多階調化画素データＰＤSを８ビットの画素駆動データＧＤに変換してメモリ１４に供給する。
【００４１】
メモリ１４は、駆動制御回路１２から供給された書込信号に従って上記画素駆動データＧＤを順次書き込む。そして、１画面分、つまり第１行・第１列の画素に対応した画素駆動データＧＤ11から、第ｎ行・第ｍ列の画素に対応した画素駆動データＧＤnmまでの(ｎ×ｍ)個分の書き込みが終了する度に、メモリ１４は、以下の如き読み出し動作を行う。
【００４２】
先ず、メモリ１４は、画素駆動データＧＤ11〜ＧＤnm各々の最下位ビットである第１ビット目を画素駆動データビットＤＢ１11〜ＤＢ１nmと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ１６に供給する。次に、メモリ１４は、画素駆動データＧＤ11〜ＧＤnm各々の第２ビット目を画素駆動データビットＤＢ２11〜ＤＢ２nmと捉え、これらを１表示ライン分ずつ読み出してアドレスドライバ１６に供給する。以下、同様にしてメモリ１４は、８ビットの画素駆動データＧＤの第３ビット目〜第８ビット目を夫々分離し、各ビット桁毎の画素駆動データビットＤＢ３〜ＤＢ８を夫々１表示ライン分ずつ読み出してアドレスドライバ１６に供給する。
【００４３】
尚、メモリ１４は、上述した如き画素駆動データビットＤＢ１〜ＤＢ８の各々を図９に示されるサブフィールドＳＦ１〜ＳＦ８各々に対応させ、各サブフィールドのタイミングで順次読み出す。
駆動制御回路１２は、かかる図９に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべき各種タイミング信号を発生してアドレスドライバ１６、第１サスティンドライバ１７及び第２サスティンドライバ１８各々に供給する。
【００４４】
図１７は、駆動制御回路１２から供給された各種タイミング信号に応じて、アドレスドライバ１６、第１サスティンドライバ１７及び第２サスティンドライバ１８各々がＰＤＰ１０に印加する各種駆動パルスと、その印加タイミングを示す図である。
図１７において、各サブフィールドの先頭で実行する一斉リセット行程Ｒcでは、第１サスティンドライバ１７が、負極性のリセットパルスＲＰxを発生して行電極Ｘ1〜Ｘnに印加する。更に、かかるリセットパルスＲＰxと同時に、第２サスティンドライバ１８は、正極性のリセットパルスＲＰYを発生して行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの同時印加に応じて、ＰＤＰ１０の全放電セル内にリセット放電が生起され、各放電セル内に壁電荷が形成される。これにより、全ての放電セルは"発光セル"の状態に初期化される。
【００４５】
画素データ書込行程Ｗcでは、先ず、アドレスドライバ１６が、上記メモリ１４から供給された画素駆動データビットＤＢに応じたパルス電圧を有する画素データパルスを生成する。例えば、サブフィールドＳＦ１では、メモリ１４から画素駆動データビットＤＢ１が供給されるので、アドレスドライバ１６は、この画素駆動データビットＤＢ１の論理レベルに応じたパルス電圧を有する画素データパルスを生成する。この際、アドレスドライバ１６は、上記画素駆動データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスドライバ１６は、上記画素データパルスを１表示ライン分毎にグループ化した画素データパルス群ＤＰ1〜ＤＰnを、各サブフィールドの画素データ書込行程Ｗc内において図１７に示されるように順次、列電極Ｄ1〜Ｄmに印加する。
【００４６】
更に、かかる画素データ書込行程Ｗcでは、第２サスティンドライバ１８が、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰを発生して図１７に示されるが如く行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ選択消去放電が生じる。かかる選択消去放電により、放電セル内に形成されていた壁電荷は消滅し、この放電セルは"非発光セル"の状態に推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。
【００４７】
すなわち、画素データ書込行程Ｗcによれば、入力映像信号に対応した画素データに応じて各放電セルが"発光セル"あるいは"非発光セル"のいずれか一方の状態に設定される、いわゆる画素データの書込が為される。
次に、各サブフィールド内の発光維持行程Ｉcでは、第１サスティンドライバ１７及び第２サスティンドライバ１８各々が、図１７に示されるが如く行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、サブフィールドＳＦ１〜ＳＦ８各々の発光維持行程Ｉc内において繰り返し印加する維持パルスＩＰの回数(又は期間)は、サブフィールドＳＦ１の発光維持行程Ｉcでの回数を"１"とした場合、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
である。
【００４８】
かかる動作により、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"状態にある放電セルのみが上記維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数分だけその維持放電に伴う発光状態を維持する。
そして、各サブフィールドの最後尾の消去行程Ｅでは、第２サスティンドライバ１８が図１７に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに印加する。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を全て消滅させる。
【００４９】
図８に示されるプラズマディスプレイ装置では、これら一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc、及び消去行程Ｅなる一連の動作を図１７に示されるように各サブフィールド内において実行する。かかる駆動によれば、各サブフィールド毎の画素データ書込行程Ｗcにおいて選択消去放電の生起されなかった放電セル、つまり"発光セル"のみがそのサブフィールドに割り当てられた回数分だけ維持放電に伴う発光を繰り返す。
【００５０】
この際、サブフィールドＳＦ１〜ＳＦ８各々の画素データ書込行程Ｗcにおいて放電セルが"発光セル"、"非発光セル"のいずれに設定されるのかは、図１６に示される画素駆動データＧＤの第１〜第８ビット各々の論理レベルによって決まる。すなわち、画素駆動データＧＤにおけるビットが論理レベル"１"である場合には、図１６中の黒丸にて示されるように、そのビット桁に対応したサブフィールドＳＦでの画素データ書込行程Ｗcにおいて選択消去放電が生起される。よって、かかる選択消去放電により放電セルは"非発光セル"に設定される。一方、画素駆動データＧＤにおけるビットが論理レベル"０"である場合には、そのビット桁に対応したサブフィールドＳＦの画素データ書込行程Ｗcでは上記選択消去放電は生起されない。よって、放電セルは"発光セル"の状態を維持し、図１６中の白丸にて示されるように、そのビット桁に対応したサブフィールドＳＦでの発光維持行程Ｉcにおいて維持放電に伴う発光を繰り返す。そして、サブフィールドＳＦ１〜ＳＦ８各々の発光維持行程Ｉcにおいて実施された発光回数の総和により、各種の中間輝度が段階的に表現されるのである。ここで、８ビットからなる画素駆動データＧＤとして取り得るビットパターンは、図１６に示されるが如き９パターンに過ぎない。従って、かかる９系統の画素駆動データＧＤを用いた駆動によると、夫々の発光輝度比が、
｛0、1、7、23、47、82、128、185、255｝
なる９階調にて中間輝度を表現することが可能となる。
【００５１】
尚、上記画素データＰＤは、そもそも８ビットで２５６段階の中間調を表現し得るものである。そこで、上述した如き９階調の駆動でも、２５６段階に近い中間調の輝度表示を実現させるべく、上記多階調化処理回路３３により、誤差拡散及びディザの如き多階調化処理を行っているのである。
ところで、図１６に示されるが如き９種類の画素駆動データＧＤを用いた駆動では、輝度"０"表示の場合を除き先頭のサブフィールドＳＦ１において必ず放電セルは"発光セル"に設定されて発光が実施される。そして、サブフィールドＳＦ２以降のサブフィールドにおいて選択消去放電が生起されるまでの間、白丸に示されるように、発光を実施するサブフィールドが連続する。この際、一旦、選択消去放電が生起されると、黒丸に示されるように、それ以降のサブフィールドでも連続して選択消去放電が生起され、放電セルは"非発光セル"の状態が継続する。すなわち、１フィールド表示期間内において、放電セルが白丸にて示されるが如き"発光セル"の状態を継続する発光継続状態と、黒丸にて示されるが如き"非発光セル"の状態を継続する非発光継続状態とが存在する。そして、１フィールド表示期間内において、放電セルが上記発光継続状態から非発光継続状態へ推移する回数は１回以下であり、かつ一旦、非発光継続状態に推移した放電セルが発光状態に復帰することはない。つまり、１フィールド期間内において上記発光継続状態(白丸)と、非発光継続状態(黒丸)とが互いに反転する発光パターンは存在しない。よって、かかる駆動によれば、このように反転した発光パターンが表示画面中の互いに隣接する２つの領域において表れる場合に生じる偽輪郭の発生が抑制される。
【００５２】
この際、かかる駆動を実施する際にも、各発光維持行程Ｉc内において最初に印加する維持パルスのパルス幅をそれ以降に印加する維持パルスのパルス幅よりも広くしている。
つまり、図１７に示されるように、発光維持行程Ｉc内において最初に印加する第１維持パルスＩＰX1のパルス幅Ｔaを、それ以降に印加する維持パルスＩＰX2のパルス幅Ｔbよりも広くしている。これにより、各発光維持行程Ｉcの直前において各放電セル内に残留する荷電粒子の量が少なくても維持放電が正しく生起されるようになる。又、この第１維持パルスＩＰX1によって生起された維持放電に伴い各放電セル内には多くの荷電粒子が形成されるので、それ以降に印加する維持パルス、つまり維持パルスＩＰX2のパルス幅Ｔbが狭パルス幅であっても正しく維持放電を生起させることができる。よって、第１維持パルスＩＰX1が広パルス幅であるものの、それ以降に印加される維持パルスＩＰX2各々が狭パルス幅であるので、各発光維持行程Ｉcに費やされる時間が短縮される。
【００５３】
更に、先頭のサブフィールドＳＦ１を除くサブフィールドＳＦ２〜ＳＦ８各々での上記第１維持パルスＩＰX1のパルス幅Ｔaを、１フィールドの先頭から第１維持パルスＩＰX1が印加されるまでの間に生起された維持放電の総数が多いほど狭くしている。この際、図１６に示されるが如き発光パターンによれば、１フィールド表示期間内において後尾のサブフィールドほど、その直前までに生起された維持放電の総数は多くなる。例えば、図１７に示されるように、サブフィールドＳＦ３の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa3は、サブフィールドＳＦ２の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa2よりも狭い。又、サブフィールドＳＦ４の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa4は、サブフィールドＳＦ３の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅Ｔa3よりも狭いのである。
【００５４】
すなわち、図９、図１６、図１７に示される駆動によれば、サブフィールドＳＦ２〜ＳＦ８各々で最初に印加される第１維持パルスＩＰX1のパルス幅Ｔa2〜Ｔa8は、
Ｔa2＞Ｔa3＞Ｔa4＞Ｔa5＞Ｔa6＞Ｔa7＞Ｔa8
なる大小関係となる。
【００５５】
よって、このように第１維持パルスＩＰX1のパルス幅Ｔaを狭くする分だけ、各発光維持行程Ｉcに費やされる時間を更に短縮できるようになるのである。
尚、先頭のサブフィールドＳＦ１の直前のサブフィールドは、このフィールドの前のフィールド中における最後尾のサブフィールドＳＦ８である。そして、このサブフィールドＳＦ８の後には、前述した如き各種シーケンス変更の為の予備期間ＡＵが設けられている。この際、サブフィールドＳＦ８の発光維持行程Ｉcにおいて形成された荷電粒子は時間経過と共に徐々に消滅し、その多くは上記予備期間ＡＵ内に消滅してしまう。よって、図１７に示されるように、先頭のサブフィールドＳＦ１の発光維持行程Ｉcにおいて最初に印加する第１維持パルスＩＰX1のパルス幅は、比較的広いパルス幅Ｔa1にしてある。
【００５６】
又、上記実施例においては、図９の発光駆動フォーマットに示されるように、全てのサブフィールド内で一斉リセット行程Ｒc及び消去行程Ｅを実行するようにしているが、これらの行程を全てのサブフィールド内で実行する必要はない。
図１８は、かかる点に鑑みて、図９に示される発光駆動フォーマットに代わって用いられる発光駆動フォーマットの他の例を示す図である。
【００５７】
図１８に示される発光駆動フォーマットでは、サブフィールドＳＦ１〜ＳＦ８各々で、前述した如き画素データ書込行程Ｗcと、発光維持行程Ｉcとを夫々実施する。この際、先頭のサブフィールドＳＦ１においてのみで前述した如き一斉リセット行程Ｒcを実行し、最後尾のサブフィールドＳＦ８においてのみで消去行程Ｅを実行する。
【００５８】
図１９は、図１８に示される発光駆動フォーマットに従って、アドレスドライバ１６、第１サスティンドライバ１７及び第２サスティンドライバ１８各々がＰＤＰ１０に印加する各種駆動パルスと、その印加タイミングを示す図である。
図１９において、先頭のサブフィールドＳＦ１においてのみで実行する一斉リセット行程Ｒcでは、第１サスティンドライバ１７が、負極性のリセットパルスＲＰxを発生して行電極Ｘ1〜Ｘnに印加する。更に、かかるリセットパルスＲＰxと同時に、第２サスティンドライバ１８が、正極性のリセットパルスＲＰYを発生して行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの同時印加に応じて、ＰＤＰ１０の全放電セル内にリセット放電が生起され、各放電セル内に壁電荷が形成される。これにより、全ての放電セルは"発光セル"の状態に初期化される。
【００５９】
サブフィールドＳＦ１〜ＳＦ８各々で実行する画素データ書込行程Ｗcでは、アドレスドライバ１６が、前述した如き画素データパルス群ＤＰ1〜ＤＰnを図１９に示されるように順次、列電極Ｄ1〜Ｄmに印加する。この際、第２サスティンドライバ１８は、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰを発生して図１９に示されるが如く行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ選択消去放電が生じる。かかる選択消去放電により、放電セル内に形成されていた壁電荷は消滅し、この放電セルは"非発光セル"の状態に推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。
【００６０】
又、各サブフィールド内の発光維持行程Ｉcでは、第１サスティンドライバ１７及び第２サスティンドライバ１８各々が、図１９に示されるが如く、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性の維持パルスＩＰX及びＩＰYを印加する。この際、サブフィールドＳＦ１〜ＳＦ８各々の発光維持行程Ｉc内において繰り返し印加する維持パルスＩＰの回数(又は期間)は、サブフィールドＳＦ１の発光維持行程Ｉcでの回数を"１"とした場合、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
である。
【００６１】
かかる動作により、壁電荷が残留したままとなっている放電セル、すなわち"発光セル"状態にある放電セルのみが上記維持パルスＩＰX及びＩＰYが印加される度に維持放電し、上記回数分だけその維持放電に伴う発光状態を維持する。
そして、最後尾のサブフィールドＳＦ８においてのみで実行する消去行程Ｅでは、第２サスティンドライバ１８が図１９に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに印加する。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を全て消滅させる。
【００６２】
図２０は、これら図１８及び図１９に示されるが如き駆動を行う際に、第２データ変換回路３４で用いられる変換テーブルを示す図である。
かかるデータ変換テーブルによって得られた画素駆動データＧＤによれば、図２０中の黒丸に示されるように、サブフィールドＳＦ１〜ＳＦ８の内の１のサブフィールドの画素データ書込行程Ｗcにおいてのみで選択消去放電が生起される。この際、放電セルを"発光セル"状態に初期化する一斉リセット行程Ｒcは、先頭のサブフィールドＳＦ１のみでしか実施しない。よって、図２０の黒丸に示されように、一旦、選択消去放電が生起されると、放電セルはその後のサブフィールドにおいても"非発光セル"の状態を継続することになる。従って、１フィールド表示期間内での発光パターンは、図１６に示されるものと同一となり、
｛0、1、7、23、47、82、128、185、255｝
なる発光輝度比を有する９階調分の中間輝度表示が為される。
【００６３】
図１８及び図２０に示される駆動では、図９及び図１６に示される駆動と同等の階調表示を実現しつつも、１フィールド表示期間内で実施するリセット放電の回数が１回となる。つまり、図１８及び図２０に示される駆動によれば、表示内容とは関係のない発光を伴うリセット放電の回数が減る分だけ、画面のコントラスト向上が図れるのである。
【００６４】
この際、図１８及び図２０に示される駆動においても、先頭のサブフィールドＳＦ１を除くサブフィールドＳＦ２〜ＳＦ８各々での上記第１維持パルスＩＰX1のパルス幅Ｔaを、その直前までに生起された維持放電の総数が多いほど短くしている。すなわち、図１９に示されるサブフィールドＳＦ２〜ＳＦ８各々で最初に印加される第１維持パルスＩＰX1のパルス幅Ｔa2〜Ｔa8は、図１７に示されるものと同様に、
Ｔa2＞Ｔa3＞Ｔa4＞Ｔa5＞Ｔa6＞Ｔa7＞Ｔa8
とすることにより、各発光維持行程Ｉcに費やされる時間をより短くしているのである。
【００６５】
又、図２０に示される画素駆動データＧＤによると、図２０中の黒丸にて示されるように、サブフィールドＳＦ１〜ＳＦ８の内のいずれか１の画素データ書込行程Ｗcにおいてのみで選択消去放電が生起される。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、この選択消去放電が正常に生起されず、放電セル内の壁電荷を正常に消去できない場合がある。
【００６６】
そこで、第２データ変換回路３４において用いる変換テーブルとして、図２０に示されるものに代わり図２１に示されるものを用いて得られた画素駆動データＧＤによって駆動を実施する。
尚、図２１に示されている"＊"は、論理レベル"１"又は"０"のいずれでも良いことを示し、三角印は、かかる"＊"が論理レベル"１"である場合に限り選択消去放電を生起させることを示している。
【００６７】
図２１に示される画素駆動データＧＤによれば、少なくとも連続した２つのサブフィールド各々の画素データ書込行程Ｗcで夫々選択消去放電が実施される。要するに、例え初回の選択消去放電が不完全であっても、この不完全な選択消去放電からでも荷電粒子が生成されるので、２回目の選択消去放電は正常に為されるようになるのである。
【００６８】
又、ＰＤＰ１０の製造上における品質のバラツキにより上記選択消去放電が所定よりも強く生起されてしまう放電セルが存在する場合がある。この際、例えこの放電セル内で選択消去放電が生起されても、行電極Ｘ及びＹの一方に逆極性の壁電荷が過剰電荷として形成され、本来、消去すべき壁電荷が残留したままとなる。
【００６９】
そこで、図２２に示されるように、上記第１維持パルスＩＰX1よりも前に、この過剰電荷を消去する為の過剰電荷消去パルスＣＰを行電極Ｙ1〜Ｙnに印加するようにしても良い。かかる過剰電荷消去パルスＣＰの印加によれば、本来、"非発光セル"状態(壁電荷が存在しない状態)にあるべきものの、上述した如き過剰電荷が形成されてしまった放電セルでは消去放電が生起され、この過剰電荷は消滅する。一方、"発光セル"の状態にある放電セルでは、かかる過剰電荷消去パルスＣＰが印加されても放電しない。これは、過剰電荷消去パルスＣＰの極性が行電極Ｙ上に残留する壁電荷の極性とは逆となる為、行電極間の電位差が放電開始電圧を越えないからである。
【００７０】
この際、サブフィールドＳＦ２〜ＳＦ８各々内で印加する過剰電荷消去パルスＣＰのパルス幅ＴC2〜ＴC8についても、第１維持パルスＩＰX1のパルス幅Ｔa2〜Ｔa8と同様に、そのサブフィールドの直前までに生起された維持放電の総数が多いほど狭くする。
すなわち、
ＴC2＞ＴC3＞ＴC4＞ＴC5＞ＴC6＞ＴC7＞ＴC8
とする。
【００７１】
尚、先頭のサブフィールドＳＦ１の直前のサブフィールドは、このフィールドの前のフィールド中における最後尾のサブフィールドＳＦ８である。そして、このサブフィールドＳＦ８の後には、前述した如き各種シーケンス変更の為の予備期間ＡＵが設けられている。この際、サブフィールドＳＦ８の発光維持行程Ｉcにおいて形成された荷電粒子は時間経過と共に徐々に消滅し、その多くは上記予備期間ＡＵ内に消滅してしまう。よって、図２２に示されるように、先頭のサブフィールドＳＦ１の発光維持行程Ｉcにおいて最初に印加する過剰電荷消去パルスＣＰのパルス幅は、比較的広いパルス幅ＴC1にしてある。
【００７２】
【発明の効果】
以上詳述した如く、本発明においては、１フィールド表示期間中に実行する各発光維持行程内において最初に印加する第１維持パルスのパルス幅をそれ以降に印加する維持パルスのパルス幅よりも広くする。更に、かかる第１維持パルスのパルス幅を、その直前に生起された維持放電の回数に応じて狭くするようにしている。
【００７３】
よって、本発明によれば、放電セルを誤放電させることなく各発光維持行程に費やされる時間を短縮することができるので、その時間短縮分だけサブフィールドの数を増加すれば、階調数の多い高品質な画像表示を行うことが可能となる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】発光駆動フォーマットの一例を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する駆動パルスの印加タイミングを示す図である。
【図４】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図５】駆動制御回路２で用いられる発光駆動フォーマットの一例を示す図である。
【図６】図５に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加される各種駆動パルスと、その印加タイミングを示す図である。
【図７】サブフィールドＳＦ１、予備期間ＡＵ、及びサブフィールドＳＦ４各々のタイミングを示す図である。
【図８】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の他の構成を示す図である。
【図９】駆動制御回路１２で用いられる発光駆動フォーマットの一例を示す図である。
【図１０】データ変換回路３０の内部構成を示す図である。
【図１１】第１データ変換回路３２における変換特性を示す図である。
【図１２】多階調化処理回路３３の内部構成を示す図である。
【図１３】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１４】ディザ処理回路３５０の内部構成を示す図である。
【図１５】ディザ処理回路３５０の動作を説明する為の図である。
【図１６】第２データ変換回路３４の変換テーブル、及び発光パターンの一例を示す図である。
【図１７】図９に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスと、その印加タイミングを示す図である。
【図１８】駆動制御回路１２で用いられる発光駆動フォーマットの他の一例を示す図である。
【図１９】図１８に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスと、その印加タイミングを示す図である。
【図２０】第２データ変換回路３４の変換テーブル、及び発光パターンの他の一例を示す図である。
【図２１】第２データ変換回路３４の変換テーブル、及び発光パターンの他の一例を示す図である。
【図２２】図１８に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスと、その印加タイミングの他の一例を示す図である。
【主要部分の符号の説明】
２ 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ

Claims (8)

  1. 表示ラインに対応する複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
    前記映像信号における１フィールドの表示期間を複数のサブフィールドに分割した際の前記サブフィールドの各々において、
    前記映像信号に対応した画素データに応じて前記放電セルの各々を発光セルの状態又は非発光セルの状態のいずれか一方に設定する選択放電を生起せしめる走査パルスを前記行電極の各々に順次印加する画素データ書込行程と、
    前記発光セルの状態にある前記放電セルのみに維持放電を生起せしめる維持パルスを前記サブフィールド各々の重み付けに対応した回数だけ前記行電極各々に印加する発光維持行程と、を実行し、
    前記発光維持行程内において印加する前記維持パルス各々の内で最初に印加する第１維持パルスのパルス幅をそれ以降に印加する前記維持パルス各々のパルス幅よりも広くし、かつ１フィールドの表示期間内において前記第１維持パルスを印加する直前までの前記維持パルスの印加回数に応じて、前記第１維持パルスのパルス幅を狭めることを特徴とするプラズマディスプレイパネルの駆動方法。
  2. １フィールドの表示期間内における前記サブフィールド各々の内のいずれか１の前記サブフィールドでの前記画素データ書込行程においてのみで前記選択放電を生起せしめることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  3. １フィールドの表示期間の先頭から連続したＮ個の前記サブフィールド各々での前記発光維持行程においてのみで前記維持放電を生起せしめることにより(Ｎ＋１)階調の中間輝度表示を行うことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  4. 前記サブフィールド各々の前記発光維持行程において印加する前記第１維持パルス各々の直前に、過剰電荷を消去する為の消去放電を生起せしめる過剰電荷消去パルスを前記行電極各々に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  5. 前記１フィールドの表示期間内において前記過剰電荷消去パルスを印加する直前までの前記維持パルスの印加回数に応じて、前記過剰電荷消去パルスのパルス幅を狭めることを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
  6. 前記１フィールドの表示期間のうちの先頭のサブフィールドでのみ、前記放電セルの全てを発光セルの状態に初期化するリセット放電を生起せしめるリセットパルスを前記行電極に印加する一斉リセット行程を有し、
    前記画素データ書込行程は、前記発光セルの状態にある放電セルを選択的に非発光セルの状態に設定する選択消去放電を生起せしめる走査パルス及びデータパルスをそれぞれ前記行電極及び前記列電極に印加する選択消去行程からなることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  7. 表示ラインに対応する複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
    前記映像信号における１フィールドの表示期間を複数のサブフィールドに分割した際の前記サブフィールドの各々において、
    前記映像信号に対応した画素データに応じて前記放電セルの各々を発光セルの状態又は非発光セルの状態のいずれか一方に設定する選択放電を生起せしめる走査パルスを前記行電極の各々に順次印加する画素データ書込行程と、
    前記発光セルの状態にある前記放電セルのみに維持放電を生起せしめる維持パルスを前記サブフィールド各々の重み付けに対応した回数だけ前記行電極各々に印加する発光維持行程と、を実行し、
    前記発光維持行程内において印加する前記維持パルス各々の内で最初に印加する第１維持パルスのパルス幅をそれ以降に印加する前記維持パルス各々のパルス幅よりも広くし、かつ前記１フィールドの表示期間のうち先頭のサブフィールドを除くサブフィールドで前記第１維持パルスを印加する直前のサブフィールド内での前記発光維持行程において印加する前記維持パルスの回数に応じて、前記第１維持パルスのパルス幅を狭めることを特徴とするプラズマディスプレイパネルの駆動方法。
  8. 前記１フィールドの表示期間の後端部分に、前記列電極および前記行電極にパルスが印加されない予備期間が設けられており、前記先頭のサブフィールドでは、前記予備期間に応じて前記第１維持パルスのパルス幅を広くすることを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
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