JP3751594B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置において用いられる高速ページ読み出しに係り、特に分割読み出しを行なう半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のフラッシュメモリなどの半導体記憶装置では、一括して数ワード分のデ一タをセンスアンプで読み出しラッチし、出力側の制御のみで所望アドレスのデータを高速に出力するページ読み出しが使用されてきた。すなわち、最初のアクセスであるファーストアクセス中に例えば、複数のデータをまとめてラッチする。そして、ラッチしたデータを出力側の切り換えで高速に出力する。このように、従来の半導体記憶装置では数ワード分のデータ、例えば８ワード（１ワード１６１／Ｏ）分のデータを、８×１６＝１２８個のセンスアンプで同時に読み出していた。
【０００３】
ページ読み出しなので、データ数が増加してもセルデコードで消費される電流はあまり増加しない。すなわち、複数のビット線を開くのに余計に電流が増えるが、ワード線、プリデコード分は増えないので、全体消費電流に大きく影響しない。それに比べ、センスアンプが消費する電流は、データ数に比例して増加していく。すなわち、１つのセンスアンプに１つのビット線が接続されるためである。それにより、一度に全てのセンスアンプの負荷がデータ線を充電すると、瞬間的に消費電流が増加し、電圧降下・電源ノイズを発生する。図８には、従来の半導体記憶装置の概略構成が示される。複数個設けられたメモリセル３０は、それぞれ複数個の単位でグループ化されている。メモリセル３０には、複数のデータ線３１がそれぞれ接続されている。このデータ線３１は、グループ化されて、グループ化された複数のセンスアンプ３２に接続されている。このセンスアンプ３２は、各グループに例えば１６個備えられている。この１６個の個数は、１ワード分としての１６個のＩ／Ｏ分に相当している。この図８に示された構成では、センスアンプ３２を８グループ、すなわち、１６と８の積である１２８個設けている。センスアンプ３２は、半導体記憶装置のメモリセル領域とは異なる周辺回路領域の中に設けられる。ここで、分割するセンスアンプは、１ワード、２ワード、など適切な単位で設定できる。ここでは、８ワードごとに設定している。
【０００４】
各センスアンプ３２には、同じタイミングのセンスアンプイネーブル信号が入力される。このセンスアンプイネーブル信号は、単一のセンスアンプイネーブル信号生成回路３３から出力されている。
【０００５】
次に、図８における各構成への入出力される信号のタイミングを示す図９を用いて、図８に示される従来の半導体記憶装置の動作を説明する。アクセスされるメモリセルを指定するアドレス信号が入力され、その後、各センスアンプ３２へ入力されるセンスアンプイネーブル信号が一斉にＬレベルからＨレベルヘ立ち上がり、全てのセンスアンプ３２が活性化される。このセンスアンプ３２の活性化に伴い、各センスアンプ３２において、初期電流が消費される。センスアンプ３２が活性化されると、このセンスアンプ３２に接続されるメモリセル３０がアクセスされる。このように、センスアンプが活性化され、メモリセルから読み出されたデータが、Ｉ／Ｏ（図示せず）から出力される。
【０００６】
図９中の最下欄に示されるように消費電流は、すべてのセンスアンプが活性直後、瞬間的に消費電流が急激に増大し、そして定常状態になり、読み出し終了後、初期値に復帰する。すなわち、最大瞬間消費電流は、活性化された各センスアンプにおける初期消費電流の和であり、各センスアンプが活性化開始する時間が同一であるために、瞬間消費電流が極めて大きくなる。
【０００７】
また、今後さらなる高速アクセスの為に読み出すデータ量（ワード数）が増える方向である。このページ読み出しでは、一括して読み出すデータ量（ワード数）に応じた数のセンスアンプで読み出し動作を行なう為、データ量が多くなるほどその瞬間の消費電流は増大する。
【０００８】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【０００９】
半導体記憶装置を使用するシステム側の電源供給能力が弱い場合、この瞬間に電源電圧降下が発生し、急激な電流消費による電源ノイズが発生するために、半導体記憶装置の読み出し能力低下や誤動作、その他システムに実装されている装置の誤動作を招く恐れがある。また、フラッシュメモリにおいては、もしシステムの電源降下が生じた場合、書き込み、消去動作が停止してしまう可能性がある。特に携帯用電子機器などでは、バッテリーを使用していることから、携帯用電子機器に組み込まれた半導体記憶装置に対する電源供給能力は低下する傾向があるため、この瞬間消費電流の増加は大きな影響を及ぼす。また、データ読み出しの高速化の技術動向に伴い、データ長が例えば１６個から３２個に増えるにつれて、消費電流が増加する。
【００１０】
従来技術では、８ワードの場合、瞬間消費電流が例えば数１００ｍＡ流れ、その配線抵抗が１オームであるとすると、その回路周囲の電圧降下は、一０．数Ｖとなり、特性の劣化が生じる。
【００１１】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１２】
特に本発明の目的は、ページ読み出し時の消費電流を抑制する半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、ページ読み出しを行う単位であるグループごとに分割された、複数のセンスアンプと、前記グループ毎にセンスアンプをイネーブルにし、また、前記グループ毎にセンスアンプをディセーブルにする、センスアンプ制御信号を生成して出力する、センスアンプ制御信号生成回路であって、前記複数のセンスアンプのグループ毎に、異なるタイミングでセンスアンプをイネーブルにし、且つ、異なるタイミングでディセーブルにするように、前記センスアンプ制御信号を出力するとともに、入力されたアドレス信号に対応するグループのセンスアンプを最初にイネーブルにし、続いて、他のグループのセンスアンプを順次イネーブルにするように前記センスアンプ制御信号を出力する、センスアンプ制御信号生成回路と、前記複数のセンスアンプにデータ線を介して接続された、複数のメモリセルと、を備えることを特徴とする。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
本実施の形態の半導体記憶装置の構成を図１に示される構成ブロック図を用いて説明する。複数個設けられたメモリセル１は、それぞれ複数個の単位でグループ化されている。メモリセル１には、複数のデータ線２がそれぞれ接続されている。このデータ線２は、グループ化されて、グループ化された複数のセンスアンプ３に接続されている。このセンスアンプ３は、各グループに例えば１６個備えられている。この１６個の個数は、１ワード分としての１６個のＩ／Ｏ分に相当している。この図１に示された構成では、センスアンプ３を８グループ、すなわち、１６と８の積である１２８個設けている。センスアンプ３は、半導体記憶装置のメモリセル領域とは異なる周辺回路領域の中に設けられる。ここで、分割するセンスアンプは、１ワード、２ワード、など適切な単位で設定できる。ここでは、８ワードごとに設定している。
【００１５】
各センスアンプ３には、センスアンプイネーブル（センスアンプ活性化）信号がセンスアンプのグループごとにそれぞれ入力される。同一グループ内の各センスアンプ３には、同じタイミングのセンスアンプイネーブル信号が入力される。また、異なるグループのセンスアンプには異なるタイミングのセンスアンプイネーブル信号が入力される。図１の例では、８個のセンスアンプイネーブル信号ＳＡＥＮ（１）〜ＳＡＥＮ（８）が、それぞれ、センスアンプ３のグループ（１）〜（８）に入力される。
【００１６】
この複数種類のセンスアンプイネーブル信号は、それぞれ異なるセンスアンプイネーブル信号生成回路４から出力されている。すなわち、複数のセンスアンプイネーブル信号生成回路４は、それぞれが接続されたセンスアンプ３に出力する信号グループごとに異なるタイミング波形となるようにセンスアンプイネーブル信号ＳＡＥＮ（１）〜ＳＡＥＮ（８）を出力する。センスアンプイネーブル信号ＳＡＥＮ（１）〜ＳＡＥＮ（８）は、センスアンプを単位グループとして１ワード分ごとに読み出しを開始させる。
【００１７】
次に、図１における各構成への入出力される信号のタイミングを示す図２を用いて、図１に示される半導体記憶装置の動作を説明する。アクセスされるメモリセルを指定するアドレス信号ＡＤＤＲＥＳＳが入力され、所望のメモリセルが選択された後、センスアンプイネーブル信号ＳＡＥＮ（１）がＬレベルからＨレベルヘ立ち上がり、グループ（１）のセンスアンプ３が活性化される。このグループ（１）のセンスアンプ３の活性化に伴い、グループ（１）のセンスアンプ３において、初期電流が消費される。グループ（１）のセンスアンプ３が活性化されると、このグループ（１）のセンスアンプ３に接続されるメモリセル（１）のデータが読み出される。
【００１８】
次に、センスアンプイネーブル信号ＳＡＥＮ（２）がＬレベルからＨレベルヘ立ち上がり、グループ（２）のセンスアンプ３が活性化される。このグループ（２）のセンスアンプ３の活性化に伴い、グループ（２）のセンスアンプ３において、電流が消費される。グループ（２）のセンスアンプ３が活性化されると、このグループ（２）のセンスアンプ３に接続されるメモリセル（２）のデータが読み出される。このように、順に各センスアンプイネーブル信号がＬレベルからＨレベルヘ立ち上がり、各センスアンプが順次活性化される。このように、順次、センスアンプが活性化される途中で、メモリセルから読み出されたデータが、Ｉ／Ｏ（図示せず）から出力される。
【００１９】
図２中の最下欄に示されるように消費電流は、アドレスが入力後、ほぼ平均した値を維持し、すべてのセンスアンプの活性化が終了後、初期値に復帰する。このように、センスアンプ１ワード分ずつ、読み出し動作を制御するセンスアンプイネーブル信号を設け、データ線を充電し、データを読み出し、そのデータをラッチするまでの期間を一定に保ったまま、それぞれの信号にタイミングを設けることで、瞬間消費電流を平滑化させることが可能となる。すなわち、瞬間消費電流は、活性化された各センスアンプにおける消費電流の和であり、各センスアンプが活性化開始する時間がずれているために、瞬間消費電流が平滑化することになる。このように、読み出し動作は、まずデコード期間にアドレスを検知し、その後、充電をスタートさせる。この後、メモリセルを順次アクセスし、増幅動作を行いセンスアンプから出力が行われる。その後、ラッチ動作が行われる。
【００２０】
センスアンプイネーブル信号ＳＡＥＮｉ（ｉは、入力されたアドレス信号で指定されるセンスアンプのグループを特定する番号である）の動作タイミングは内部クロックにより生成する。センスアンプイネーブル信号ＳＡＥＮｉは、ピークは数ナノ秒程度であり、ファーストアクセス時に例えば５ナノ秒程度ずらす。そして、最初にアクセスされたメモリセルのデータ（ファーストアクセスデータ）が出力される前までの期間Ｌ内に全てのセンスアンプイネーブル信号ＳＡＥＮｉが活性化され、全てのデータがラッチされる。このセンスアンプイネーブル信号ＳＡＥＮｉのピークのずれるタイミングは、分割するセンスアンプの個数によって変更される。すなわち、分割数が多い場合、ずれるタイミングは小さくなり、分割数が少ない場合、ずれるタイミングは大きくなる。
【００２１】
読み出し動作には、データ線充電、センス、ラッチの３動作タイミングがあるが、その３つのタイミングを独立させて、センスアンプ制御回路が実行させる。すなわち、センスアンプ負荷がデータ線を充電し、データを判定し、そのデータを最適化させた時間保持する動作をセンスアンプ制御回路が実行する。
【００２２】
次に、図１に示されたセンスアンプ３及びメモリセル１の部分の回路図を図３Ａに示す。センスアンプ３内には、メモリセル１内のメモリセルトランジスタ５にデータ線２を介して、データ線接続スイッチ６が接続されている。また、基準メモリセルトランジスタ７には、基準データ線８を介して、基準データ線接続スイッチ９が接続されている。このデータ線接続スイッチ６には、バイアストランジスタＢ１を介して、第１負荷１０が接続され、基準データ線接続スイッチ９には、バイアストランジスタＢ２を介して、第２負荷１１が接続されている。これらバイアストランジスタＢ１、Ｂ２のゲート端子には、セルドレイン電圧ＢＩＡＳがバイアス電圧として印加されている。また、バイアストランジスタＢ１と、バイアストランジスタＢ２との間には、カレントミラー部１２が接続されている。これら、カレントミラー部１２、第１負荷１０、第２負荷１１には同じセンスアンプイネーブル信号ＳＡＥＮが入力されている。さらに、カレントミラー部１２には、データ判定部２４と、データラッチ部１３とが接続されている。このデータラッチ部１３からＩ／Ｏ部を介して、半導体記憶装置内のデータが出力される。ここで、データラッチ部１３は、例えば、２つのインバータから構成される。
【００２３】
第１負荷１０は、データ線２に電流を供給する回路であり、Ｐ型のＭＯＳトランジスタ５０、５２とインバータ５４とを備えて構成されている。このため、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮがインバータ５４に入力されると、電圧ＶＤＤからデータ線２に電流が供給される。一方、第２負荷１１は、基準データ線８に電流を供給する回路であり、Ｐ型のＭＯＳトランジスタ６０、６２とインバータ６４とを備えて構成されている。このため、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮがインバータ６４に入力されると、電圧ＶＤＤから基準データ線８に電流が供給される。
【００２４】
カレントミラー部１２は、ノードＮ１とノードＮ２の電圧を比較することにより、メモリセルトランジスタ５のデータを読み出すための回路である。すなわち、メモリセルトランジスタ５には、０データ又は１データが格納されており、このため、０データのしきい値又は１データのしきい値に設定されている。基準メモリセルトランジスタ７は、０データと１データとの中間のしきい値に設定されている。
【００２５】
カレントミラー部１２は、インバータ７０と、Ｐ型のＭＯＳトランジスタ７２、７４、７６と、Ｎ型のＭＯＳフローチャート７８、８０とを備えて構成されている。このため、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮがインバータ７０に入力されると、カレントミラー部１２が駆動し、ノードＮ３の電圧がデータ判定部２４に入力される。このノードＮ３の電圧を、データ判定部２４で判定して、データラッチ部１３で判定したデータを保持する。
【００２６】
図３Ｂは、本実施形態に係るセンスアンプイネーブル信号生成回路４の回路構成の一例を示す図であり、図３Ｃは、このセンスアンプイネーブル信号生成回路４で用いられているディレイ回路９０、９２、９４の回路構成の一例を示す図であり、図３Ｄは、センスアンプイネーブル信号生成回路４における各所の動作波形を示す図である。
【００２７】
図３Ｂ及び図３Ｄに示すように、本実施形態に係るセンスアンプイネーブル信号生成回路４は、３つのディレイ回路９０、９２、９４と、ＮＯＲ回路９６と、インバータ９８とを備えて構成されている。ディレイ回路９０には、任意のタイミングでトリガーパルス信号ＴＲＩＧＧＥＲｉが入力される。すなわち、図２に示したように、各センスアンプイネーブル信号生成回路４毎に、ずれたタイミングで、トリガーパルス信号ＴＲＩＧＧＥＲｉが入力される。
【００２８】
ディレイ回路９０、９２、９４は、入力されたパルスを遅延させるとともにそのパルス幅を調整する回路である。このため、ディレイ回路９０からは、トリガーパルス信号ＴＲＩＧＧＥＲｉの入力から所定時間だけ遅れて、データ線充電パルス信号ＰＲＥｉが出力される。具体的には、トリガーパルス信号ＴＲＩＧＧＥＲｉがローレベルになったときに、データ線充電パルス信号ＰＲＥｉがハイレベルになり、所定時間だけ遅れて、ローレベルになる。このデータ線充電パルス信号ＰＲＥｉが、ハイレベルの間、データ線２の充電が行われる。
【００２９】
このデータ線充電パルス信号ＰＲＥｉは、ディレイ回路９２に入力される。ディレイ回路９２からは、データ線充電パルス信号ＰＲＥｉの入力から所定時間だけ遅れて、センスパルス信号ＳＥＮｉが出力される。具体的には、データ線充電パルス信号ＰＲＥｉがローレベルになったときに、センスパルス信号ＳＥＮｉがハイレベルになり、所定時間だけ遅れて、ローレベルになる。このセンスパルス信号ＳＥＮｉが、ハイレベルの間、データ線２を介してメモリセルからデータを読み出し、そのデータをデータ判定部２４で判定する。
【００３０】
このセンスパルス信号ＳＥＮｉは、ディレイ回路９４に入力される。ディレイ回路９４からは、センスパルス信号ＳＥＮｉの入力から所定時間だけ遅れて、データラッチパルス信号ＬＡＴＣＨｉが出力される。具体的には、センスパルス信号ＳＥＮｉがローレベルになったときに、データラッチパルス信号ＬＡＴＣＨｉがハイレベルになり、所定時間だけ遅れて、ローレベルになる。このデータラッチパルス信号ＬＡＴＣＨｉが、ハイレベルの間、データラッチ部１３でデータのラッチ動作を行う。
【００３１】
これらデータ線充電パルス信号ＰＲＥｉと、センスパルス信号ＳＥＮｉと、データラッチパルス信号ＬＡＴＣＨｉとは、ＮＯＲ回路９６に入力される。このため、ＮＯＲ回路９６及びインバータ９８を介して、これら３つの信号のハイレベルの期間を合わせた期間だけ、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮｉが出力される。これにより、メモリセル３に接続されたデータ線２を充電し、このデータ線２を介して読み出したメモリセルのデータを判定し、そのデータをラッチするのに必要な時間だけ、センスアンプイネーブル信号ＳＡＥＮｉをイネーブルにすることができる。
【００３２】
図３Ｃに示すように、ディレイ回路９０（ディレイ回路９２、９４も同様の構成である）は、ＮＯＲ回路１００、１０２と、偶数個のインバータ１０４とを備えて構成されている。そして、ディレイ回路９０では、入力信号ＩＮとしてトリガーパルス信号ＴＲＩＧＧＥＲｉが入力され、出力信号ＯＵＴとしてデータ線充電パルス信号ＰＲＥｉが出力される。パルス幅の調整は、インバータ１０４の個数により行う。
【００３３】
このように、それぞれ独立のセンスアンプイネーブル信号ＳＡＥＮｉは、センスアンプ内の負荷がデータ線を充電し、データを判定し、そのデータをラッチするのに最適化された時間を保持したまま、それぞれ独立にタイミングをとって順次イネーブルとなる機能を有する半導体記憶装置とすることで、消費電流が少なくなる。このように、センスアンプの活性化された瞬間に一時的な最大消費電流が流れることを防止し、消費電流をセンスアンプの活性化期間で平均化させるとともに、最大消費電流を小さくすることができる。
【００３４】
従来技術では、８ワードの場合、センスアンプ回路周囲の電圧降下は、−０．数Ｖとなり、特性の劣化が生じるが、本実施の形態の半導体記憶装置では、１ワード分のみで電圧降下が生じ、その電圧降下は従来技術の分割数分の１、例えば８分の１の−０．０数Ｖである。
【００３５】
本実施の形態では、複数のセンスアンプが読み出し動作を開始し、データ線を充電する際に、例えば単位ワード毎に読み出し動作開始タイミング・読み出し動作期間を設け、瞬間消費電流を平滑化し、最大消費電流が大きい場合に生じる電圧降下・電源ノイズを低減する半導体記憶装置を提供できる。
【００３６】
本実施の形態では、分割読み出しに関する動作を変更する半導体記憶装置を提供していて、他の動作については従来の半導体記憶装置に変更を加えてはいない。
【００３７】
本実施の形態は、一括して数ワード分のデータを読み出すページ読み出しに関し、読み出すタイミングをワード毎に設けることで、ページ読み出し時のピーク消費電流を抑制し、電圧降下低減・電源ノイズ低減を可能とし、読み出し能力低下・読み出し誤動作を防止する半導体記憶装置を提供できる。
【００３８】
（第２の実施の形態）
本実施の形態では、図１に示された第１の実施の形態の半導体記憶装置において、図４に示すようなトリガー信号生成回路ＴＧＧを備えており、他の構成は第１の実施の形態と同様である。また、図５は、図４のトリガー信号生成回路ＴＧＧの各所で生成される動作波形を示す図である。
【００３９】
ここで、トリガー信号生成回路ＴＧＧは、アドレス信号ＡＤＤＲＥＳＳが入力されるアドレスデコード回路１５と、このアドレスデコード回路１５からの出力されるクロックイネーブル信号ＣＬＫＥＮが入力される内部クロック信号生成回路１７と、アドレスデコード回路１５から出力されるページ選択信号ＰＡＧＥｉと内部クロック信号生成回路１７から出力される内部クロック信号ＣＬＫ１とが入力されるインクリメント回路１６とを有している。
【００４０】
アドレスデコード回路１５は、入力されたアドレス信号ＡＤＤＲＥＳＳに対応するセンスアンプイネーブル信号ＳＡＥＮｉが最初に活性状態になるように、アドレス信号ＡＤＤＲＥＳＳをデコードして、ページ選択信号ＰＡＧＥｉを生成する（ｉは、入力されたアドレス信号で指定されるセンスアンプのグループを特定する番号である）。このようにアドレスデコード回路１５を有することで、ファーストアクセスを最大限早くする。ファーストアクセスを遅らせないために、最初にイネーブルにするセンスアンプをデコードする。図５の例では、５番目のページＰＡＧＥ５が選択された場合を示しており、ページ選択信号ＰＡＧＥ５がハイレベルになっている。
【００４１】
また、アドレスデコード回路１５は、内部クロック信号生成回路１７からの内部クロック信号ＣＬＫ１の出力をイネーブルにするクロックイネーブル信号ＣＬＫＥＮを出力する。内部クロック信号生成回路１７は、このクロックイネーブル信号ＣＬＫＥＮに基づいて、内部クロック信号ＣＬＫ１をインクリメント回路１６に出力する。
【００４２】
インクリメント回路１６は、最初にイネーブルにすべきセンスアンプイネーブル信号をイネーブル状態に設定した後、残りのセンスアンプイネーブル信号を順次イネーブル状態に設定する。このために、図５の例では、インクリメント回路１６は、最初にイネーブルにするセンスアンプのグループ５のトリガーパルス信号ＴＲＩＧＧＥＲ５のパルスを出力した後、順次、グループ３、４、６、７、８、１、２のトリガーパルス信号ＴＲＩＧＧＥＲ３、ＴＲＩＧＧＥＲ４、ＴＲＩＧＧＥＲ６、ＴＲＩＧＧＥＲ７、ＴＲＩＧＧＥＲ８、ＴＲＩＧＧＥＲ１、ＴＲＩＧＧＥＲ２のパルスを出力する。
【００４３】
図６は、本実施形態に係るアドレスデコード回路１５の回路構成の一例を示す図である。この図６に示すように、本実施形態に係るアドレスデコード回路１５は、８個のＮＡＮＤ回路２００と、８個のインバータ２０２と、ＮＯＲ回路２０４と、インバータ２０６とを備えて構成されている。
【００４４】
すなわち、本実施形態においては、センスアンプ３は８ページ（８グループ）に分かれているので、アドレス信号ＡＤＤＲＥＳＳは、３ビットである。このため、ＮＡＮＤ回路２００とインバータ２０２から構成されるデコーダが８セット設けられている。これらのインバータ２０２からは、ページ選択信号ＰＡＧＥ１〜ＰＡＧＥ８が出力される。つまり、いずれか１つのページ選択信号ＰＡＧＥｉがハイレベルになる。これらページ選択信号ＰＡＧＥ１〜ＰＡＧＥ８は、ＮＯＲ回路２０４に入力される。したがって、ページ選択信号ＰＡＧＥ１〜ＰＡＧＥ８のいずれかがハイレベルになると、インバータ２０６の出力もハイレベルになり、ハイレベルのクロックイネーブル信号ＣＬＫＥＮが出力される。
【００４５】
図７Ａ及び図７Ｂは、本実施形態に係るインクリメント回路１６の回路構成の一例を示す図である。図７Ａに示すように、本実施形態に係るインクリメント回路１６は、インバータ２１０、２１２、２１４と、バイナリーカウンタ２１６、２１８、２２０、２２２と、インバータ２２４と、ＮＡＮＤ回路２３０と、インバータ２３２と、インバータ２４０と、ＮＡＮＤ回路２４２と、インバータ２４４とを備えて構成されている。さらに、図７Ｂに示すように、インクリメント回路１６は、ＮＯＲ回路２５０、２５２と、インバータ２５４、２５６と、抵抗２５８と、Ｐ型のＭＯＳトランジスタ２６０と、Ｎ型のＭＯＳトランジスタ２６２、２６４と、インバータ２７０とを備えて構成されており、これらは８セット設けられている。つまり、図７Ｂの回路は、１つのページに対して１セット設けられている。
【００４６】
図７Ａに示すように、内部クロック信号生成回路１７から出力された内部クロック信号ＣＬＫ１は、バイナリーカウンタ２１６に入力されるとともに、インバータ２１０で反転されて、内部クロック信号ＣＬＫ２として、バイナリーカウンタ２２０に入力される。つまり、内部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２は、図５に示すように、互いに半周期分だけずれたクロック信号となる。
【００４７】
バイナリーカウンタ２１６、２１８、２２０、２２２は、２周期で１つカウントアップする回路である。このため、バイナリーカウンタ２１６の出力である内部クロック信号ＣＵＴ２は、内部クロック信号ＣＬＫ１の２倍のクロック周期となり、バイナリーカウンタ２１８の出力である内部クロック信号ＣＵＴ４は、内部クロック信号ＣＵＴ２の２倍のクロック周期となる。同様に、バイナリーカウンタ２２０の出力である内部クロック信号ＣＵＴ１は、内部クロック信号ＣＬＫ２の２倍のクロック周期となり、バイナリーカウンタ２２２の出力である内部クロック信号ＣＵＴ３は、内部クロック信号ＣＵＴ１の２倍のクロック周期となる。
【００４８】
内部クロック信号ＣＵＴ２、ＣＵＴ４は、ＮＡＮＤ回路２３０に入力される。このＮＡＮＤ回路２３０には、ローレベルのクロックカバー信号ＣＬＫ１ＣＯＶＥＲが、インバータ２２４で反転されて入力される。このため、ページ１、３、５、７のセンスアンプ３を順番にイネーブルにするためのページ選択信号ＣＰＡＧＥｉが、インバータ２３２から出力される。
【００４９】
同様に、内部クロック信号ＣＵＴ１、ＣＵＴ３は、ＮＡＮＤ回路２４２に入力される。このＮＡＮＤ回路２４２には、ローレベルのクロックカバー信号ＣＬＫ２ＣＯＶＥＲが、インバータ２４０で反転されて入力される。このため、ページ２、４、６、８のセンスアンプ３を順番にイネーブルにするためのページ選択信号ＣＰＡＧＥｉが、インバータ２４４から出力される。
【００５０】
ページ選択信号ＰＡＧＥｉとページ選択信号ＣＰＡＧＥｉは、対応するページに設けられているＮＯＲ回路２５０に入力される。例えば、ページ選択信号ＰＡＧＥ１とページ選択信号ＣＰＡＧＥ１は、ページ１のＮＯＲ回路２５０に入力される。
【００５１】
ページ選択信号ＰＡＧＥｉ又はページ選択信号ＣＰＡＧＥｉがハイレベルになると、ＮＯＲ回路２５０の出力がローベルになり、インバータ２７０からトリガーパルス信号ＴＲＩＧＧＥＲｉが１パルス出力される。例えば、図５に示すように、ページ選択信号ＰＡＧＥ５がハイレベルになると、トリガーパルス信号ＴＲＩＧＧＥＲ５が１パルス出力される。そして、これ以降、順番に、トリガーパルス信号ＴＲＩＧＧＥＲ３、ＴＲＩＧＧＥＲ４、ＴＲＩＧＧＥＲ６、ＴＲＩＧＧＥＲ７、ＴＲＩＧＧＥＲ８、ＴＲＩＧＧＥＲ１、ＴＲＩＧＧＥＲ２から、１パルス出力される。この図７Ｂの例では、インバータ２５４、２５６、２７０と、抵抗２５８と、ＭＯＳトランジスタ２６０、２６２、２６４でパルス生成回路を構成している。
【００５２】
読み出し動作の前には、８個すべてのＮＯＲ回路２５２にリセット信号ＲＳＴが入力され、このインクリメント回路１６がリセットされる。
【００５３】
本実施の形態によれば、第１の実施の形態同様の効果を得ることができ、さらに、最初のアドレスはどのアドレスが指定されるか不明であるため、最初のアドレスは指定されたアドレスを読み出し、その後、順次アドレスをインクリメントして読み出すことができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。
【００５４】
（第３の実施の形態）
第３実施形態においては、上述した各実施の形態において、ページ読み出しモードの場合と、バースト読み出しモードの場合のセンスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮについて検討する。
【００５５】
図１０は、上述した各実施の形態におけるページ読み出しモードにおけるアドレス信号ＡＤＤＲＥＳＳとトリガーパルス信号ＴＲＩＧＧＥＲｉとデータラッチパルス信号ＬＡＴＣＨｉとデータ読み出し信号ＤＡＴＡとの動作波形を示す図であり、図１１は、バースト読み出しモードにおけるこれらの信号の動作波形を示す図である。これらページ読み出しモードとバースト読み出しモードとの選択は、外部からの設定により行われる。
【００５６】
図１０に示すように、ページ読み出しモードの場合、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮは、ファーストページのラッチが完了してから、実際に出力として出力されるまでの時間ｔＰを、ページ数ｎで割った値に設定される。つまり、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮ＝ｔＰ／ｎである。
【００５７】
これは、ファーストアクセスのデータが出力された後、次にどのページがアクセスされるかは定まっていないため、ファーストアクセスが出力された時には、他のページのデータを読み込んでおく必要があるからである。
【００５８】
これに対して、バースト読み出しモードの場合、図１１に示すように、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮは、ファーストアクセスのページのラッチが完了してから、実際に出力として出力されるまでの時間ｔＢで良い。つまり、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮ＝ｔＢである。
【００５９】
これは、ファーストアクセスのデータが出力された後、次にどのページがアクセスするかは確定しているため、ファーストアクセスのデータが出力された時には、次のページのデータを読み込んでおけばよいからである。
【００６０】
ここで、時間ｔＰと時間ｔＢとが異なる値としたのは、ページ読み出しモードの出力スピードと、バースト読み出しモードの出力スピードとが、必ずしも同じではなく、通常、バースト読み出しモードの時間ｔＢの方が短いからである。
【００６１】
そうすると、時間ｔＢ／ｎ＜時間ｔＰ／ｎとなり、バースト読み出しモード時のずれ時間ΔｔＳＡＥＮが短くなってしまう。これを回避するために、例えば、内部のクロック周波数を可変にして、バースト読み出しモード時には、ずれ時間ΔｔＳＡＥＮを時間ｔＢに設定するようにすればよい。これにより、バースト読み出しモード時におけるさらなるノイズ・電圧降下等の抑制を図ることができる。
【００６２】
なお、本発明は上記実施の形態に限定されるものではなく、種々に変形可能である。例えば、上述した各実施の形態では、各グループ毎に異なるタイミングでセンスアンプイネーブル信号ＳＡＥＮｉをイネーブルにし、各グループ毎に異なるタイミングでセンスアンプイネーブル信号ＳＡＥＮｉをディセーブルにしたが、一部のグループに対しては、同時にセンスアンプイネーブル信号ＳＡＥＮｉをイネーブルにし、且つ、ディセーブルにしてもよい。換言すれば、複数のグループのうちの一部のグループに対して、異なるタイミングでセンスアンプイネーブル信号ＳＡＥＮｉをイネーブルにし、且つ、ディセーブルにするようにしてもよい。
【００６３】
【発明の効果】
本発明により、ページ読み出し時における瞬間的な消費電流の増大を防ぐ半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体記憶装置の概略構成図。
【図２】第１の実施の形態の半導体記憶装置のページ読み出し動作を示すタイミングチャート。
【図３Ａ】第１の実施の形態の半導体記憶装置のセンスアンプ及びメモリセルを表す回路図。
【図３Ｂ】第１の実施の形態におけるセンスアンプイネーブル信号生成回路の回路構成の一例を示す図。
【図３Ｃ】図３Ｂのセンスアンプイネーブル信号生成回路におけるディレイ回路の回路構成の一例を示す図。
【図３Ｄ】図３Ｂのセンスアンプイネーブル信号生成回路における各所の動作波形を示す図。
【図４】第２の実施の形態の半導体記憶装置のセンスアンプイネーブル信号生成回路とトリガー信号生成回路の構成の一例を示すブロック図。
【図５】第２の実施の形態の半導体記憶装置のページ読み出し動作を示すタイミングチャート。
【図６】第２の実施の形態のトリガー信号生成回路におけるアドレスデコード回路の回路構成の一例を示す図。
【図７Ａ】第２の実施の形態のトリガー信号生成回路におけるインクリメント回路の回路構成の一例を示す図。
【図７Ｂ】第２の実施の形態のトリガー信号生成回路におけるインクリメント回路の回路構成の一例を示す図。
【図８】従来の半導体記憶装置の概略構成図。
【図９】従来の半導体記憶装置のページ読み出し動作を示すタイミングチャート。
【図１０】第３の実施の形態に係る半導体記憶装置のページ読み出しモード時の動作波形を示す図。
【図１１】第３の実施の形態に係る半導体記憶装置のバースト読み出しモード時の動作波形を示す図。
【符号の説明】
１ メモリセル
２ データ線
３ センスアンプ
４ センスアンプイネーブル信号生成回路
５ メモリセルトランジスタ
６ データ線接続スイッチ
７ 基準メモリセルトランジスタ
８ 基準データ線
９ 基準データ線接続スイッチ
１０ 第１負荷
１１ 第２負荷
１２ カレントミラー部
１３ データラッチ部
１５ アドレスデコード回路
１６ インクリメント回路
２０ 第１インバータ
２１ａ 第１ＰＭＯＳトランジスタ
２１ｂ 第１ＮＭＯＳトランジスタ
２２ 第２インバータ
２３ａ 第２ＰＭＯＳトランジスタ
２３ｂ 第２ＰＭＯＳトランジスタ
２４ データ判定部
【発明の属する技術分野】
本発明は半導体記憶装置において用いられる高速ページ読み出しに係り、特に分割読み出しを行なう半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のフラッシュメモリなどの半導体記憶装置では、一括して数ワード分のデ一タをセンスアンプで読み出しラッチし、出力側の制御のみで所望アドレスのデータを高速に出力するページ読み出しが使用されてきた。すなわち、最初のアクセスであるファーストアクセス中に例えば、複数のデータをまとめてラッチする。そして、ラッチしたデータを出力側の切り換えで高速に出力する。このように、従来の半導体記憶装置では数ワード分のデータ、例えば８ワード（１ワード１６１／Ｏ）分のデータを、８×１６＝１２８個のセンスアンプで同時に読み出していた。
【０００３】
ページ読み出しなので、データ数が増加してもセルデコードで消費される電流はあまり増加しない。すなわち、複数のビット線を開くのに余計に電流が増えるが、ワード線、プリデコード分は増えないので、全体消費電流に大きく影響しない。それに比べ、センスアンプが消費する電流は、データ数に比例して増加していく。すなわち、１つのセンスアンプに１つのビット線が接続されるためである。それにより、一度に全てのセンスアンプの負荷がデータ線を充電すると、瞬間的に消費電流が増加し、電圧降下・電源ノイズを発生する。図８には、従来の半導体記憶装置の概略構成が示される。複数個設けられたメモリセル３０は、それぞれ複数個の単位でグループ化されている。メモリセル３０には、複数のデータ線３１がそれぞれ接続されている。このデータ線３１は、グループ化されて、グループ化された複数のセンスアンプ３２に接続されている。このセンスアンプ３２は、各グループに例えば１６個備えられている。この１６個の個数は、１ワード分としての１６個のＩ／Ｏ分に相当している。この図８に示された構成では、センスアンプ３２を８グループ、すなわち、１６と８の積である１２８個設けている。センスアンプ３２は、半導体記憶装置のメモリセル領域とは異なる周辺回路領域の中に設けられる。ここで、分割するセンスアンプは、１ワード、２ワード、など適切な単位で設定できる。ここでは、８ワードごとに設定している。
【０００４】
各センスアンプ３２には、同じタイミングのセンスアンプイネーブル信号が入力される。このセンスアンプイネーブル信号は、単一のセンスアンプイネーブル信号生成回路３３から出力されている。
【０００５】
次に、図８における各構成への入出力される信号のタイミングを示す図９を用いて、図８に示される従来の半導体記憶装置の動作を説明する。アクセスされるメモリセルを指定するアドレス信号が入力され、その後、各センスアンプ３２へ入力されるセンスアンプイネーブル信号が一斉にＬレベルからＨレベルヘ立ち上がり、全てのセンスアンプ３２が活性化される。このセンスアンプ３２の活性化に伴い、各センスアンプ３２において、初期電流が消費される。センスアンプ３２が活性化されると、このセンスアンプ３２に接続されるメモリセル３０がアクセスされる。このように、センスアンプが活性化され、メモリセルから読み出されたデータが、Ｉ／Ｏ（図示せず）から出力される。
【０００６】
図９中の最下欄に示されるように消費電流は、すべてのセンスアンプが活性直後、瞬間的に消費電流が急激に増大し、そして定常状態になり、読み出し終了後、初期値に復帰する。すなわち、最大瞬間消費電流は、活性化された各センスアンプにおける初期消費電流の和であり、各センスアンプが活性化開始する時間が同一であるために、瞬間消費電流が極めて大きくなる。
【０００７】
また、今後さらなる高速アクセスの為に読み出すデータ量（ワード数）が増える方向である。このページ読み出しでは、一括して読み出すデータ量（ワード数）に応じた数のセンスアンプで読み出し動作を行なう為、データ量が多くなるほどその瞬間の消費電流は増大する。
【０００８】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【０００９】
半導体記憶装置を使用するシステム側の電源供給能力が弱い場合、この瞬間に電源電圧降下が発生し、急激な電流消費による電源ノイズが発生するために、半導体記憶装置の読み出し能力低下や誤動作、その他システムに実装されている装置の誤動作を招く恐れがある。また、フラッシュメモリにおいては、もしシステムの電源降下が生じた場合、書き込み、消去動作が停止してしまう可能性がある。特に携帯用電子機器などでは、バッテリーを使用していることから、携帯用電子機器に組み込まれた半導体記憶装置に対する電源供給能力は低下する傾向があるため、この瞬間消費電流の増加は大きな影響を及ぼす。また、データ読み出しの高速化の技術動向に伴い、データ長が例えば１６個から３２個に増えるにつれて、消費電流が増加する。
【００１０】
従来技術では、８ワードの場合、瞬間消費電流が例えば数１００ｍＡ流れ、その配線抵抗が１オームであるとすると、その回路周囲の電圧降下は、一０．数Ｖとなり、特性の劣化が生じる。
【００１１】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１２】
特に本発明の目的は、ページ読み出し時の消費電流を抑制する半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、ページ読み出しを行う単位であるグループごとに分割された、複数のセンスアンプと、前記グループ毎にセンスアンプをイネーブルにし、また、前記グループ毎にセンスアンプをディセーブルにする、センスアンプ制御信号を生成して出力する、センスアンプ制御信号生成回路であって、前記複数のセンスアンプのグループ毎に、異なるタイミングでセンスアンプをイネーブルにし、且つ、異なるタイミングでディセーブルにするように、前記センスアンプ制御信号を出力するとともに、入力されたアドレス信号に対応するグループのセンスアンプを最初にイネーブルにし、続いて、他のグループのセンスアンプを順次イネーブルにするように前記センスアンプ制御信号を出力する、センスアンプ制御信号生成回路と、前記複数のセンスアンプにデータ線を介して接続された、複数のメモリセルと、を備えることを特徴とする。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
本実施の形態の半導体記憶装置の構成を図１に示される構成ブロック図を用いて説明する。複数個設けられたメモリセル１は、それぞれ複数個の単位でグループ化されている。メモリセル１には、複数のデータ線２がそれぞれ接続されている。このデータ線２は、グループ化されて、グループ化された複数のセンスアンプ３に接続されている。このセンスアンプ３は、各グループに例えば１６個備えられている。この１６個の個数は、１ワード分としての１６個のＩ／Ｏ分に相当している。この図１に示された構成では、センスアンプ３を８グループ、すなわち、１６と８の積である１２８個設けている。センスアンプ３は、半導体記憶装置のメモリセル領域とは異なる周辺回路領域の中に設けられる。ここで、分割するセンスアンプは、１ワード、２ワード、など適切な単位で設定できる。ここでは、８ワードごとに設定している。
【００１５】
各センスアンプ３には、センスアンプイネーブル（センスアンプ活性化）信号がセンスアンプのグループごとにそれぞれ入力される。同一グループ内の各センスアンプ３には、同じタイミングのセンスアンプイネーブル信号が入力される。また、異なるグループのセンスアンプには異なるタイミングのセンスアンプイネーブル信号が入力される。図１の例では、８個のセンスアンプイネーブル信号ＳＡＥＮ（１）〜ＳＡＥＮ（８）が、それぞれ、センスアンプ３のグループ（１）〜（８）に入力される。
【００１６】
この複数種類のセンスアンプイネーブル信号は、それぞれ異なるセンスアンプイネーブル信号生成回路４から出力されている。すなわち、複数のセンスアンプイネーブル信号生成回路４は、それぞれが接続されたセンスアンプ３に出力する信号グループごとに異なるタイミング波形となるようにセンスアンプイネーブル信号ＳＡＥＮ（１）〜ＳＡＥＮ（８）を出力する。センスアンプイネーブル信号ＳＡＥＮ（１）〜ＳＡＥＮ（８）は、センスアンプを単位グループとして１ワード分ごとに読み出しを開始させる。
【００１７】
次に、図１における各構成への入出力される信号のタイミングを示す図２を用いて、図１に示される半導体記憶装置の動作を説明する。アクセスされるメモリセルを指定するアドレス信号ＡＤＤＲＥＳＳが入力され、所望のメモリセルが選択された後、センスアンプイネーブル信号ＳＡＥＮ（１）がＬレベルからＨレベルヘ立ち上がり、グループ（１）のセンスアンプ３が活性化される。このグループ（１）のセンスアンプ３の活性化に伴い、グループ（１）のセンスアンプ３において、初期電流が消費される。グループ（１）のセンスアンプ３が活性化されると、このグループ（１）のセンスアンプ３に接続されるメモリセル（１）のデータが読み出される。
【００１８】
次に、センスアンプイネーブル信号ＳＡＥＮ（２）がＬレベルからＨレベルヘ立ち上がり、グループ（２）のセンスアンプ３が活性化される。このグループ（２）のセンスアンプ３の活性化に伴い、グループ（２）のセンスアンプ３において、電流が消費される。グループ（２）のセンスアンプ３が活性化されると、このグループ（２）のセンスアンプ３に接続されるメモリセル（２）のデータが読み出される。このように、順に各センスアンプイネーブル信号がＬレベルからＨレベルヘ立ち上がり、各センスアンプが順次活性化される。このように、順次、センスアンプが活性化される途中で、メモリセルから読み出されたデータが、Ｉ／Ｏ（図示せず）から出力される。
【００１９】
図２中の最下欄に示されるように消費電流は、アドレスが入力後、ほぼ平均した値を維持し、すべてのセンスアンプの活性化が終了後、初期値に復帰する。このように、センスアンプ１ワード分ずつ、読み出し動作を制御するセンスアンプイネーブル信号を設け、データ線を充電し、データを読み出し、そのデータをラッチするまでの期間を一定に保ったまま、それぞれの信号にタイミングを設けることで、瞬間消費電流を平滑化させることが可能となる。すなわち、瞬間消費電流は、活性化された各センスアンプにおける消費電流の和であり、各センスアンプが活性化開始する時間がずれているために、瞬間消費電流が平滑化することになる。このように、読み出し動作は、まずデコード期間にアドレスを検知し、その後、充電をスタートさせる。この後、メモリセルを順次アクセスし、増幅動作を行いセンスアンプから出力が行われる。その後、ラッチ動作が行われる。
【００２０】
センスアンプイネーブル信号ＳＡＥＮｉ（ｉは、入力されたアドレス信号で指定されるセンスアンプのグループを特定する番号である）の動作タイミングは内部クロックにより生成する。センスアンプイネーブル信号ＳＡＥＮｉは、ピークは数ナノ秒程度であり、ファーストアクセス時に例えば５ナノ秒程度ずらす。そして、最初にアクセスされたメモリセルのデータ（ファーストアクセスデータ）が出力される前までの期間Ｌ内に全てのセンスアンプイネーブル信号ＳＡＥＮｉが活性化され、全てのデータがラッチされる。このセンスアンプイネーブル信号ＳＡＥＮｉのピークのずれるタイミングは、分割するセンスアンプの個数によって変更される。すなわち、分割数が多い場合、ずれるタイミングは小さくなり、分割数が少ない場合、ずれるタイミングは大きくなる。
【００２１】
読み出し動作には、データ線充電、センス、ラッチの３動作タイミングがあるが、その３つのタイミングを独立させて、センスアンプ制御回路が実行させる。すなわち、センスアンプ負荷がデータ線を充電し、データを判定し、そのデータを最適化させた時間保持する動作をセンスアンプ制御回路が実行する。
【００２２】
次に、図１に示されたセンスアンプ３及びメモリセル１の部分の回路図を図３Ａに示す。センスアンプ３内には、メモリセル１内のメモリセルトランジスタ５にデータ線２を介して、データ線接続スイッチ６が接続されている。また、基準メモリセルトランジスタ７には、基準データ線８を介して、基準データ線接続スイッチ９が接続されている。このデータ線接続スイッチ６には、バイアストランジスタＢ１を介して、第１負荷１０が接続され、基準データ線接続スイッチ９には、バイアストランジスタＢ２を介して、第２負荷１１が接続されている。これらバイアストランジスタＢ１、Ｂ２のゲート端子には、セルドレイン電圧ＢＩＡＳがバイアス電圧として印加されている。また、バイアストランジスタＢ１と、バイアストランジスタＢ２との間には、カレントミラー部１２が接続されている。これら、カレントミラー部１２、第１負荷１０、第２負荷１１には同じセンスアンプイネーブル信号ＳＡＥＮが入力されている。さらに、カレントミラー部１２には、データ判定部２４と、データラッチ部１３とが接続されている。このデータラッチ部１３からＩ／Ｏ部を介して、半導体記憶装置内のデータが出力される。ここで、データラッチ部１３は、例えば、２つのインバータから構成される。
【００２３】
第１負荷１０は、データ線２に電流を供給する回路であり、Ｐ型のＭＯＳトランジスタ５０、５２とインバータ５４とを備えて構成されている。このため、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮがインバータ５４に入力されると、電圧ＶＤＤからデータ線２に電流が供給される。一方、第２負荷１１は、基準データ線８に電流を供給する回路であり、Ｐ型のＭＯＳトランジスタ６０、６２とインバータ６４とを備えて構成されている。このため、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮがインバータ６４に入力されると、電圧ＶＤＤから基準データ線８に電流が供給される。
【００２４】
カレントミラー部１２は、ノードＮ１とノードＮ２の電圧を比較することにより、メモリセルトランジスタ５のデータを読み出すための回路である。すなわち、メモリセルトランジスタ５には、０データ又は１データが格納されており、このため、０データのしきい値又は１データのしきい値に設定されている。基準メモリセルトランジスタ７は、０データと１データとの中間のしきい値に設定されている。
【００２５】
カレントミラー部１２は、インバータ７０と、Ｐ型のＭＯＳトランジスタ７２、７４、７６と、Ｎ型のＭＯＳフローチャート７８、８０とを備えて構成されている。このため、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮがインバータ７０に入力されると、カレントミラー部１２が駆動し、ノードＮ３の電圧がデータ判定部２４に入力される。このノードＮ３の電圧を、データ判定部２４で判定して、データラッチ部１３で判定したデータを保持する。
【００２６】
図３Ｂは、本実施形態に係るセンスアンプイネーブル信号生成回路４の回路構成の一例を示す図であり、図３Ｃは、このセンスアンプイネーブル信号生成回路４で用いられているディレイ回路９０、９２、９４の回路構成の一例を示す図であり、図３Ｄは、センスアンプイネーブル信号生成回路４における各所の動作波形を示す図である。
【００２７】
図３Ｂ及び図３Ｄに示すように、本実施形態に係るセンスアンプイネーブル信号生成回路４は、３つのディレイ回路９０、９２、９４と、ＮＯＲ回路９６と、インバータ９８とを備えて構成されている。ディレイ回路９０には、任意のタイミングでトリガーパルス信号ＴＲＩＧＧＥＲｉが入力される。すなわち、図２に示したように、各センスアンプイネーブル信号生成回路４毎に、ずれたタイミングで、トリガーパルス信号ＴＲＩＧＧＥＲｉが入力される。
【００２８】
ディレイ回路９０、９２、９４は、入力されたパルスを遅延させるとともにそのパルス幅を調整する回路である。このため、ディレイ回路９０からは、トリガーパルス信号ＴＲＩＧＧＥＲｉの入力から所定時間だけ遅れて、データ線充電パルス信号ＰＲＥｉが出力される。具体的には、トリガーパルス信号ＴＲＩＧＧＥＲｉがローレベルになったときに、データ線充電パルス信号ＰＲＥｉがハイレベルになり、所定時間だけ遅れて、ローレベルになる。このデータ線充電パルス信号ＰＲＥｉが、ハイレベルの間、データ線２の充電が行われる。
【００２９】
このデータ線充電パルス信号ＰＲＥｉは、ディレイ回路９２に入力される。ディレイ回路９２からは、データ線充電パルス信号ＰＲＥｉの入力から所定時間だけ遅れて、センスパルス信号ＳＥＮｉが出力される。具体的には、データ線充電パルス信号ＰＲＥｉがローレベルになったときに、センスパルス信号ＳＥＮｉがハイレベルになり、所定時間だけ遅れて、ローレベルになる。このセンスパルス信号ＳＥＮｉが、ハイレベルの間、データ線２を介してメモリセルからデータを読み出し、そのデータをデータ判定部２４で判定する。
【００３０】
このセンスパルス信号ＳＥＮｉは、ディレイ回路９４に入力される。ディレイ回路９４からは、センスパルス信号ＳＥＮｉの入力から所定時間だけ遅れて、データラッチパルス信号ＬＡＴＣＨｉが出力される。具体的には、センスパルス信号ＳＥＮｉがローレベルになったときに、データラッチパルス信号ＬＡＴＣＨｉがハイレベルになり、所定時間だけ遅れて、ローレベルになる。このデータラッチパルス信号ＬＡＴＣＨｉが、ハイレベルの間、データラッチ部１３でデータのラッチ動作を行う。
【００３１】
これらデータ線充電パルス信号ＰＲＥｉと、センスパルス信号ＳＥＮｉと、データラッチパルス信号ＬＡＴＣＨｉとは、ＮＯＲ回路９６に入力される。このため、ＮＯＲ回路９６及びインバータ９８を介して、これら３つの信号のハイレベルの期間を合わせた期間だけ、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮｉが出力される。これにより、メモリセル３に接続されたデータ線２を充電し、このデータ線２を介して読み出したメモリセルのデータを判定し、そのデータをラッチするのに必要な時間だけ、センスアンプイネーブル信号ＳＡＥＮｉをイネーブルにすることができる。
【００３２】
図３Ｃに示すように、ディレイ回路９０（ディレイ回路９２、９４も同様の構成である）は、ＮＯＲ回路１００、１０２と、偶数個のインバータ１０４とを備えて構成されている。そして、ディレイ回路９０では、入力信号ＩＮとしてトリガーパルス信号ＴＲＩＧＧＥＲｉが入力され、出力信号ＯＵＴとしてデータ線充電パルス信号ＰＲＥｉが出力される。パルス幅の調整は、インバータ１０４の個数により行う。
【００３３】
このように、それぞれ独立のセンスアンプイネーブル信号ＳＡＥＮｉは、センスアンプ内の負荷がデータ線を充電し、データを判定し、そのデータをラッチするのに最適化された時間を保持したまま、それぞれ独立にタイミングをとって順次イネーブルとなる機能を有する半導体記憶装置とすることで、消費電流が少なくなる。このように、センスアンプの活性化された瞬間に一時的な最大消費電流が流れることを防止し、消費電流をセンスアンプの活性化期間で平均化させるとともに、最大消費電流を小さくすることができる。
【００３４】
従来技術では、８ワードの場合、センスアンプ回路周囲の電圧降下は、−０．数Ｖとなり、特性の劣化が生じるが、本実施の形態の半導体記憶装置では、１ワード分のみで電圧降下が生じ、その電圧降下は従来技術の分割数分の１、例えば８分の１の−０．０数Ｖである。
【００３５】
本実施の形態では、複数のセンスアンプが読み出し動作を開始し、データ線を充電する際に、例えば単位ワード毎に読み出し動作開始タイミング・読み出し動作期間を設け、瞬間消費電流を平滑化し、最大消費電流が大きい場合に生じる電圧降下・電源ノイズを低減する半導体記憶装置を提供できる。
【００３６】
本実施の形態では、分割読み出しに関する動作を変更する半導体記憶装置を提供していて、他の動作については従来の半導体記憶装置に変更を加えてはいない。
【００３７】
本実施の形態は、一括して数ワード分のデータを読み出すページ読み出しに関し、読み出すタイミングをワード毎に設けることで、ページ読み出し時のピーク消費電流を抑制し、電圧降下低減・電源ノイズ低減を可能とし、読み出し能力低下・読み出し誤動作を防止する半導体記憶装置を提供できる。
【００３８】
（第２の実施の形態）
本実施の形態では、図１に示された第１の実施の形態の半導体記憶装置において、図４に示すようなトリガー信号生成回路ＴＧＧを備えており、他の構成は第１の実施の形態と同様である。また、図５は、図４のトリガー信号生成回路ＴＧＧの各所で生成される動作波形を示す図である。
【００３９】
ここで、トリガー信号生成回路ＴＧＧは、アドレス信号ＡＤＤＲＥＳＳが入力されるアドレスデコード回路１５と、このアドレスデコード回路１５からの出力されるクロックイネーブル信号ＣＬＫＥＮが入力される内部クロック信号生成回路１７と、アドレスデコード回路１５から出力されるページ選択信号ＰＡＧＥｉと内部クロック信号生成回路１７から出力される内部クロック信号ＣＬＫ１とが入力されるインクリメント回路１６とを有している。
【００４０】
アドレスデコード回路１５は、入力されたアドレス信号ＡＤＤＲＥＳＳに対応するセンスアンプイネーブル信号ＳＡＥＮｉが最初に活性状態になるように、アドレス信号ＡＤＤＲＥＳＳをデコードして、ページ選択信号ＰＡＧＥｉを生成する（ｉは、入力されたアドレス信号で指定されるセンスアンプのグループを特定する番号である）。このようにアドレスデコード回路１５を有することで、ファーストアクセスを最大限早くする。ファーストアクセスを遅らせないために、最初にイネーブルにするセンスアンプをデコードする。図５の例では、５番目のページＰＡＧＥ５が選択された場合を示しており、ページ選択信号ＰＡＧＥ５がハイレベルになっている。
【００４１】
また、アドレスデコード回路１５は、内部クロック信号生成回路１７からの内部クロック信号ＣＬＫ１の出力をイネーブルにするクロックイネーブル信号ＣＬＫＥＮを出力する。内部クロック信号生成回路１７は、このクロックイネーブル信号ＣＬＫＥＮに基づいて、内部クロック信号ＣＬＫ１をインクリメント回路１６に出力する。
【００４２】
インクリメント回路１６は、最初にイネーブルにすべきセンスアンプイネーブル信号をイネーブル状態に設定した後、残りのセンスアンプイネーブル信号を順次イネーブル状態に設定する。このために、図５の例では、インクリメント回路１６は、最初にイネーブルにするセンスアンプのグループ５のトリガーパルス信号ＴＲＩＧＧＥＲ５のパルスを出力した後、順次、グループ３、４、６、７、８、１、２のトリガーパルス信号ＴＲＩＧＧＥＲ３、ＴＲＩＧＧＥＲ４、ＴＲＩＧＧＥＲ６、ＴＲＩＧＧＥＲ７、ＴＲＩＧＧＥＲ８、ＴＲＩＧＧＥＲ１、ＴＲＩＧＧＥＲ２のパルスを出力する。
【００４３】
図６は、本実施形態に係るアドレスデコード回路１５の回路構成の一例を示す図である。この図６に示すように、本実施形態に係るアドレスデコード回路１５は、８個のＮＡＮＤ回路２００と、８個のインバータ２０２と、ＮＯＲ回路２０４と、インバータ２０６とを備えて構成されている。
【００４４】
すなわち、本実施形態においては、センスアンプ３は８ページ（８グループ）に分かれているので、アドレス信号ＡＤＤＲＥＳＳは、３ビットである。このため、ＮＡＮＤ回路２００とインバータ２０２から構成されるデコーダが８セット設けられている。これらのインバータ２０２からは、ページ選択信号ＰＡＧＥ１〜ＰＡＧＥ８が出力される。つまり、いずれか１つのページ選択信号ＰＡＧＥｉがハイレベルになる。これらページ選択信号ＰＡＧＥ１〜ＰＡＧＥ８は、ＮＯＲ回路２０４に入力される。したがって、ページ選択信号ＰＡＧＥ１〜ＰＡＧＥ８のいずれかがハイレベルになると、インバータ２０６の出力もハイレベルになり、ハイレベルのクロックイネーブル信号ＣＬＫＥＮが出力される。
【００４５】
図７Ａ及び図７Ｂは、本実施形態に係るインクリメント回路１６の回路構成の一例を示す図である。図７Ａに示すように、本実施形態に係るインクリメント回路１６は、インバータ２１０、２１２、２１４と、バイナリーカウンタ２１６、２１８、２２０、２２２と、インバータ２２４と、ＮＡＮＤ回路２３０と、インバータ２３２と、インバータ２４０と、ＮＡＮＤ回路２４２と、インバータ２４４とを備えて構成されている。さらに、図７Ｂに示すように、インクリメント回路１６は、ＮＯＲ回路２５０、２５２と、インバータ２５４、２５６と、抵抗２５８と、Ｐ型のＭＯＳトランジスタ２６０と、Ｎ型のＭＯＳトランジスタ２６２、２６４と、インバータ２７０とを備えて構成されており、これらは８セット設けられている。つまり、図７Ｂの回路は、１つのページに対して１セット設けられている。
【００４６】
図７Ａに示すように、内部クロック信号生成回路１７から出力された内部クロック信号ＣＬＫ１は、バイナリーカウンタ２１６に入力されるとともに、インバータ２１０で反転されて、内部クロック信号ＣＬＫ２として、バイナリーカウンタ２２０に入力される。つまり、内部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ２は、図５に示すように、互いに半周期分だけずれたクロック信号となる。
【００４７】
バイナリーカウンタ２１６、２１８、２２０、２２２は、２周期で１つカウントアップする回路である。このため、バイナリーカウンタ２１６の出力である内部クロック信号ＣＵＴ２は、内部クロック信号ＣＬＫ１の２倍のクロック周期となり、バイナリーカウンタ２１８の出力である内部クロック信号ＣＵＴ４は、内部クロック信号ＣＵＴ２の２倍のクロック周期となる。同様に、バイナリーカウンタ２２０の出力である内部クロック信号ＣＵＴ１は、内部クロック信号ＣＬＫ２の２倍のクロック周期となり、バイナリーカウンタ２２２の出力である内部クロック信号ＣＵＴ３は、内部クロック信号ＣＵＴ１の２倍のクロック周期となる。
【００４８】
内部クロック信号ＣＵＴ２、ＣＵＴ４は、ＮＡＮＤ回路２３０に入力される。このＮＡＮＤ回路２３０には、ローレベルのクロックカバー信号ＣＬＫ１ＣＯＶＥＲが、インバータ２２４で反転されて入力される。このため、ページ１、３、５、７のセンスアンプ３を順番にイネーブルにするためのページ選択信号ＣＰＡＧＥｉが、インバータ２３２から出力される。
【００４９】
同様に、内部クロック信号ＣＵＴ１、ＣＵＴ３は、ＮＡＮＤ回路２４２に入力される。このＮＡＮＤ回路２４２には、ローレベルのクロックカバー信号ＣＬＫ２ＣＯＶＥＲが、インバータ２４０で反転されて入力される。このため、ページ２、４、６、８のセンスアンプ３を順番にイネーブルにするためのページ選択信号ＣＰＡＧＥｉが、インバータ２４４から出力される。
【００５０】
ページ選択信号ＰＡＧＥｉとページ選択信号ＣＰＡＧＥｉは、対応するページに設けられているＮＯＲ回路２５０に入力される。例えば、ページ選択信号ＰＡＧＥ１とページ選択信号ＣＰＡＧＥ１は、ページ１のＮＯＲ回路２５０に入力される。
【００５１】
ページ選択信号ＰＡＧＥｉ又はページ選択信号ＣＰＡＧＥｉがハイレベルになると、ＮＯＲ回路２５０の出力がローベルになり、インバータ２７０からトリガーパルス信号ＴＲＩＧＧＥＲｉが１パルス出力される。例えば、図５に示すように、ページ選択信号ＰＡＧＥ５がハイレベルになると、トリガーパルス信号ＴＲＩＧＧＥＲ５が１パルス出力される。そして、これ以降、順番に、トリガーパルス信号ＴＲＩＧＧＥＲ３、ＴＲＩＧＧＥＲ４、ＴＲＩＧＧＥＲ６、ＴＲＩＧＧＥＲ７、ＴＲＩＧＧＥＲ８、ＴＲＩＧＧＥＲ１、ＴＲＩＧＧＥＲ２から、１パルス出力される。この図７Ｂの例では、インバータ２５４、２５６、２７０と、抵抗２５８と、ＭＯＳトランジスタ２６０、２６２、２６４でパルス生成回路を構成している。
【００５２】
読み出し動作の前には、８個すべてのＮＯＲ回路２５２にリセット信号ＲＳＴが入力され、このインクリメント回路１６がリセットされる。
【００５３】
本実施の形態によれば、第１の実施の形態同様の効果を得ることができ、さらに、最初のアドレスはどのアドレスが指定されるか不明であるため、最初のアドレスは指定されたアドレスを読み出し、その後、順次アドレスをインクリメントして読み出すことができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。
【００５４】
（第３の実施の形態）
第３実施形態においては、上述した各実施の形態において、ページ読み出しモードの場合と、バースト読み出しモードの場合のセンスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮについて検討する。
【００５５】
図１０は、上述した各実施の形態におけるページ読み出しモードにおけるアドレス信号ＡＤＤＲＥＳＳとトリガーパルス信号ＴＲＩＧＧＥＲｉとデータラッチパルス信号ＬＡＴＣＨｉとデータ読み出し信号ＤＡＴＡとの動作波形を示す図であり、図１１は、バースト読み出しモードにおけるこれらの信号の動作波形を示す図である。これらページ読み出しモードとバースト読み出しモードとの選択は、外部からの設定により行われる。
【００５６】
図１０に示すように、ページ読み出しモードの場合、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮは、ファーストページのラッチが完了してから、実際に出力として出力されるまでの時間ｔＰを、ページ数ｎで割った値に設定される。つまり、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮ＝ｔＰ／ｎである。
【００５７】
これは、ファーストアクセスのデータが出力された後、次にどのページがアクセスされるかは定まっていないため、ファーストアクセスが出力された時には、他のページのデータを読み込んでおく必要があるからである。
【００５８】
これに対して、バースト読み出しモードの場合、図１１に示すように、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮは、ファーストアクセスのページのラッチが完了してから、実際に出力として出力されるまでの時間ｔＢで良い。つまり、センスアンプイネーブル信号ＳＡＥＮｉのずれ時間ΔｔＳＡＥＮ＝ｔＢである。
【００５９】
これは、ファーストアクセスのデータが出力された後、次にどのページがアクセスするかは確定しているため、ファーストアクセスのデータが出力された時には、次のページのデータを読み込んでおけばよいからである。
【００６０】
ここで、時間ｔＰと時間ｔＢとが異なる値としたのは、ページ読み出しモードの出力スピードと、バースト読み出しモードの出力スピードとが、必ずしも同じではなく、通常、バースト読み出しモードの時間ｔＢの方が短いからである。
【００６１】
そうすると、時間ｔＢ／ｎ＜時間ｔＰ／ｎとなり、バースト読み出しモード時のずれ時間ΔｔＳＡＥＮが短くなってしまう。これを回避するために、例えば、内部のクロック周波数を可変にして、バースト読み出しモード時には、ずれ時間ΔｔＳＡＥＮを時間ｔＢに設定するようにすればよい。これにより、バースト読み出しモード時におけるさらなるノイズ・電圧降下等の抑制を図ることができる。
【００６２】
なお、本発明は上記実施の形態に限定されるものではなく、種々に変形可能である。例えば、上述した各実施の形態では、各グループ毎に異なるタイミングでセンスアンプイネーブル信号ＳＡＥＮｉをイネーブルにし、各グループ毎に異なるタイミングでセンスアンプイネーブル信号ＳＡＥＮｉをディセーブルにしたが、一部のグループに対しては、同時にセンスアンプイネーブル信号ＳＡＥＮｉをイネーブルにし、且つ、ディセーブルにしてもよい。換言すれば、複数のグループのうちの一部のグループに対して、異なるタイミングでセンスアンプイネーブル信号ＳＡＥＮｉをイネーブルにし、且つ、ディセーブルにするようにしてもよい。
【００６３】
【発明の効果】
本発明により、ページ読み出し時における瞬間的な消費電流の増大を防ぐ半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体記憶装置の概略構成図。
【図２】第１の実施の形態の半導体記憶装置のページ読み出し動作を示すタイミングチャート。
【図３Ａ】第１の実施の形態の半導体記憶装置のセンスアンプ及びメモリセルを表す回路図。
【図３Ｂ】第１の実施の形態におけるセンスアンプイネーブル信号生成回路の回路構成の一例を示す図。
【図３Ｃ】図３Ｂのセンスアンプイネーブル信号生成回路におけるディレイ回路の回路構成の一例を示す図。
【図３Ｄ】図３Ｂのセンスアンプイネーブル信号生成回路における各所の動作波形を示す図。
【図４】第２の実施の形態の半導体記憶装置のセンスアンプイネーブル信号生成回路とトリガー信号生成回路の構成の一例を示すブロック図。
【図５】第２の実施の形態の半導体記憶装置のページ読み出し動作を示すタイミングチャート。
【図６】第２の実施の形態のトリガー信号生成回路におけるアドレスデコード回路の回路構成の一例を示す図。
【図７Ａ】第２の実施の形態のトリガー信号生成回路におけるインクリメント回路の回路構成の一例を示す図。
【図７Ｂ】第２の実施の形態のトリガー信号生成回路におけるインクリメント回路の回路構成の一例を示す図。
【図８】従来の半導体記憶装置の概略構成図。
【図９】従来の半導体記憶装置のページ読み出し動作を示すタイミングチャート。
【図１０】第３の実施の形態に係る半導体記憶装置のページ読み出しモード時の動作波形を示す図。
【図１１】第３の実施の形態に係る半導体記憶装置のバースト読み出しモード時の動作波形を示す図。
【符号の説明】
１ メモリセル
２ データ線
３ センスアンプ
４ センスアンプイネーブル信号生成回路
５ メモリセルトランジスタ
６ データ線接続スイッチ
７ 基準メモリセルトランジスタ
８ 基準データ線
９ 基準データ線接続スイッチ
１０ 第１負荷
１１ 第２負荷
１２ カレントミラー部
１３ データラッチ部
１５ アドレスデコード回路
１６ インクリメント回路
２０ 第１インバータ
２１ａ 第１ＰＭＯＳトランジスタ
２１ｂ 第１ＮＭＯＳトランジスタ
２２ 第２インバータ
２３ａ 第２ＰＭＯＳトランジスタ
２３ｂ 第２ＰＭＯＳトランジスタ
２４ データ判定部
Claims (8)
- ページ読み出しを行う単位であるグループごとに分割された、複数のセンスアンプと、
前記グループ毎にセンスアンプをイネーブルにし、また、前記グループ毎にセンスアンプをディセーブルにする、センスアンプ制御信号を生成して出力する、センスアンプ制御信号生成回路であって、前記複数のセンスアンプのグループ毎に、異なるタイミングでセンスアンプをイネーブルにし、且つ、異なるタイミングでディセーブルにするように、前記センスアンプ制御信号を出力するとともに、入力されたアドレス信号に対応するグループのセンスアンプを最初にイネーブルにし、続いて、他のグループのセンスアンプを順次イネーブルにするように前記センスアンプ制御信号を出力する、センスアンプ制御信号生成回路と、
前記複数のセンスアンプにデータ線を介して接続された、複数のメモリセルと、
を備えることを特徴とする半導体記憶装置。 - 前記センスアンプ制御信号に基づいて前記センスアンプがイネーブルになってからディセーブルになるまでの時間は、メモリセルに接続されたデータ線を充電し、このデータ線を介して読み出したメモリセルのデータを判定し、そのデータをラッチするのに必要な時間に設定されている、ことを特徴とする請求項１に記載の半導体記憶装置。
- 前記センスアンプ制御信号生成回路は、前記センスアンプ制御信号を出力するセンスアンプイネーブル信号生成回路を、前記グループ毎に、備えていることを特徴とする請求項２に記載の半導体記憶装置。
- 前記センスアンプイネーブル信号生成回路のそれぞれは、
入力されたトリガー信号に基づいて、データ線を充電するための信号であるデータ線充電信号を生成する、第１生成回路と、
前記データ線充電信号に基づいて、データ線を介してメモリセルからデータを読み出し、そのデータを判定するための信号であるセンス信号を生成する、第２生成回路と、
前記センス信号に基づいて、判定したデータをラッチするためのデータラッチ信号を生成する、第３生成回路と、
前記データ線充電信号と前記センス信号と前記データラッチ信号とが出力されている時間を合わせた時間だけ、前記センスアンプ制御信号をイネーブルにする、第４生成回路と、
を備えることを特徴とする請求項３に記載の半導体記憶装置。 - 前記センスアンプ制御信号生成回路は、
入力されたアドレス信号をデコードし、デコードされたアドレス信号に対応するグループのセンスアンプを最初にイネーブル状態に設定するための第１グループ選択信号を生成して出力する、アドレスデコード回路と、
前記第１グループ選択信号に基づいて、デコードされたアドレス信号に対応するグループの前記センスアンプイネーブル信号生成回路に、前記トリガー信号を出力するとともに、順次、他のグループの前記センスアンプイネーブル信号生成回路に前記トリガー信号を出力するインクリメント回路と、
をさらに備えることを特徴とする請求項４に記載の半導体記憶装置。 - 前記インクリメント回路は、内部で生成された第１クロック信号に同期してインクリメント動作をすることにより、前記トリガー信号を順次出力する、ことを特徴とする請求項５に記載の半導体記憶装置。
- 前記インクリメント回路は、前記第１クロック信号と、この第１クロック信号と半周期ずれた第２クロック信号とに同期してインクリメント動作をすることにより、前記第１クロック信号の半周期で、前記トリガー信号を順次出力する、ことを特徴とする請求項６に記載の半導体記憶装置。
- 外部からの入力で設定される読み出しモードに応じて、前記第１クロック信号のクロック周波数を変更することを特徴とする請求項７に記載の半導体記憶装置。
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