KR100735011B1

KR100735011B1 - 노어 플래시 메모리 및 그것의 읽기 방법

Info

Publication number: KR100735011B1
Application number: KR1020060006870A
Authority: KR
Inventors: 남상완; 김대한
Original assignee: 삼성전자주식회사
Priority date: 2006-01-23
Filing date: 2006-01-23
Publication date: 2007-07-03
Also published as: JP2007200528A; US7616497B2; JP5498647B2; US20070171723A1

Abstract

본 발명은 노어 플래시 메모리 및 그것의 읽기 방법에 관한 것이다. 본 발명에 따른 노어 플래시 메모리는 메모리 셀에 저장된 데이터를 센싱하는 감지 증폭기, 상기 감지 증폭기에 의해 센싱된 데이터를 출력하는 출력 드라이버, 그리고 클록 신호에 응답하여 상기 감지 증폭기의 센싱 구간을 제어하는 제어 회로를 포함한다. 본 발명에 의하면, 전압의 노이즈로 인한 센싱 페일을 방지할 수 있다

Description

노어 플래시 메모리 및 그것의 읽기 방법{NOR FlASH MEMORY AND READ METHOD THEREOF}

도 1은 노어 플래시 메모리의 메모리 셀을 보여준다.

도 2는 본 발명의 실시예에 따른 노어 플래시 메모리를 보여주는 블록도이다.

도 3 및 도 4는 도 2에 도시된 노어 플래시 메모리(100)의 읽기 동작을 보여주는 타이밍도이다.

*도면의 주요부분에 대한 부호의 설명*

100; 노어 플래시 메모리 110; 메모리 셀 어레이

120; 어드레스 디코더 130; 비트 라인 선택 회로

140; 감지 증폭기 150; 출력 드라이버

160; 제어 회로

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 노어 플래시 메모리 및 그것의 읽기 방법에 관한 것이다.

반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등이 있다.

플래시 메모리는 크게 낸드 플래시 메모리(NAND Flash memory)와 노어 플래시 메모리(NOR Flash memory)로 분류된다. 낸드 플래시 메모리는 복수의 메모리 셀들이 하나의 비트 라인에 직렬로 연결된 스트링(string) 구조를 가진다. 반면에, 노어 플래시 메모리는 복수의 메모리 셀들이 하나의 비트 라인에 병렬로 연결된 구조를 가진다.

도 1은 노어 플래시 메모리의 메모리 셀을 보여준다. 도 1(a)은 메모리 셀(10)의 단면도를 보여주고, 도 1(b)은 도 1(a)에 도시된 메모리 셀(10)의 회로 기호(circuit symbol) 및 읽기 동작 시의 바이어스 조건을 보여준다.

도 1(a)을 참조하면, 메모리 셀(10)은 소오스(3), 드레인(4), 제 1 절연막(5), 플로팅 게이트(6), 제 2 절연막(7), 컨트롤 게이트(8), 그리고 기판(9)을 포함한다. 소오스(3) 및 드레인(4)은 P형 기판(9)에 형성되어 있다.

소오스(3)는 소오스 라인(SL)에 연결되며, 드레인(4)은 비트 라인(BL)에 연 결된다. 플로팅 게이트(6)는 100Å이하의 얇은 제 1 절연막(5)을 사이에 두고 채널 영역 위에 형성된다. 컨트롤 게이트(8)는 제 2 절연막(또는 ONO막)(7)을 사이에 두고 플로팅 게이트(6) 위에 형성된다. 컨트롤 게이트(8)는 워드 라인(WL)에 연결된다. 그리고 기판(9)에는 벌크 전압(bulk voltage; BK)이 인가된다.

메모리 셀(10)의 소오스(3), 드레인(4), 컨트롤 게이트(8), 그리고 기판(9)에는 프로그램(program), 소거(erase), 그리고 읽기(read) 동작 시 소정의 바이어스 전압이 인가된다.

도 1(b)을 참조하면, 읽기 동작 시에, 소오스(3)에는 약 0V의 소오스 라인 전압이 인가되고, 드레인(4)에는 약 1V의 비트 라인 전압이 인가되고, 컨트롤 게이트(8)에는 약 5V의 워드 라인 전압이 인가되고, 기판(9)에는 약 0V의 벌크 전압이 인가된다.

이러한 바이어스 조건에 따라 읽기 동작이 수행되면, 프로그램된 셀(programmed cell)은 드레인(4)으로부터 소오스(3)로의 전류 통로(current path)가 차단된다. 반면에, 소거된 셀(erased cell)은 드레인(4)으로부터 소오스(3)로의 전류 통로가 형성된다. 여기에서, 프로그램된 셀은 '오프 셀(off cell)'이라고 하며, 소거된 셀은 '온 셀(on cell)'이라고 한다.

일반적으로 노어 플래시 메모리는 읽기 동작 시에 메모리 셀에 저장된 데이터를 읽어내기 위해 감지 증폭기(Sense Amplifier) 및 출력 드라이버(Output Driver)를 포함한다. 감지 증폭기는 메모리 셀에 저장된 데이터를 센싱하며, 출력 드라이버는 센싱된 데이터를 외부로 출력한다.

감지 증폭기 및 출력 드라이버는 메모리 칩의 전원 단자 또는 접지 단자를 통해 전원 전압(Vcc) 또는 접지 전압(Vss)을 입력받는다. 출력 드라이버는 전원 전압(Vcc) 또는 접지 전압(Vss)을 입력받고, 클록 신호(CLK)에 동기하여 센싱된 데이터를 출력한다. 일반적으로 출력 드라이버는 클록 주기마다 1_바이트(1_byte) 또는 1_워드(1_word)의 데이터를 출력한다. 여기에서, 1_바이트는 8_비트이고, 1_워드는 16_비트이다.

그러나 감지 증폭기는 클록 신호와 무관하게 센싱 동작을 수행한다. 종래의 노어 플래시 메모리는 클록 신호와 무관하게 센싱 동작을 수행하기 때문에, 클록 신호의 동작 주파수에 따라 센싱 페일(sensing fail)이 발생할 수 있다. 센싱 페일은 도 3에서 자세히 설명된다.

예를 들면, 출력 드라이버가 데이터를 출력할 때, 전원 전압(Vcc) 또는 접지 전압(Vss)에 노이즈가 발생할 수 있다. 출력 드라이버에 의해 발생한 전원 전압(Vcc) 또는 접지 전압(Vss)의 노이즈는 감지 증폭기에 인가되는 전원 전압(Vcc) 또는 접지 전압(Vss)에 영향을 미친다. 즉, 출력 드라이버에 인가된 전압의 노이즈로 인해 감지 증폭기에 인가되는 전압에도 노이즈가 발생할 수 있다. 이러한 이유로 인해 종래의 노어 플래시 메모리에서 센싱 페일이 발생한다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 전압 노이즈로 인한 센싱 페일을 방지하는 노어 플래시 메모리 및 그것의 읽기 방법을 제공하는 데 있다.

본 발명에 따른 노어 플래시 메모리는 메모리 셀; 상기 메모리 셀에 저장된 데이터를 센싱하는 감지 증폭기; 상기 감지 증폭기에 의해 센싱된 데이터를 출력하는 출력 드라이버; 및 클록 신호에 응답하여 상기 감지 증폭기의 센싱 구간을 제어하는 제어 회로를 포함한다.

실시예로서, 상기 제어 회로는 상기 클록 신호에 응답하여 상기 감지 증폭기에 센싱 신호를 제공하고, 상기 감지 증폭기는 상기 센싱 신호에 응답하여 센싱 동작을 수행한다. 상기 제어 회로는 상기 감지 증폭기에 인가되는 전원 전압의 노이즈 구간을 피하여 상기 센싱 신호를 제공한다. 상기 제어 회로는 상기 클록 신호에 응답하여 상기 센싱 신호를 발생하는 신호 발생기; 및 상기 전원 전압의 노이즈 구간을 피해서 상기 센싱 신호를 제공하기 위한 위상 변이 회로를 포함한다. 상기 전원 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생한다.

다른 실시예로서, 상기 제어 회로는 상기 감지 증폭기에 인가되는 전원 전압의 노이즈에 의해 상기 감지 증폭기의 센싱 페일이 발생하는 것을 방지하도록 상기 센싱 구간을 설정한다. 상기 전원 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생한다. 또한, 상기 제어 회로는 상기 감지 증폭기에 인가되는 접지 전압의 노이즈에 의해 상기 감지 증폭기의 센싱 페일이 발생하는 것을 방지하도록 상기 센싱 구간을 설정한다. 상기 접지 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생한다.

본 발명에 따른 노어 플래시 메모리의 읽기 방법은 클록 신호에 응답하여 센 싱 신호를 발생하는 단계; 상기 센싱 신호에 응답하여 메모리 셀에 저장된 데이터를 센싱하는 단계; 및 센싱된 데이터를 출력하는 단계를 포함한다.

실시예로서, 상기 노어 플래시 메모리는 상기 메모리 셀에 저장된 데이터를 센싱하는 감지 증폭기; 상기 센싱된 데이터를 출력하는 출력 드라이버; 및 상기 센싱 신호를 발생하는 제어 회로를 포함한다. 상기 제어 회로는 상기 센싱 신호를 미리 설정된 센싱 구간 동안에 상기 감지 증폭기에 제공한다. 상기 제어 회로는 상기 감지 증폭기에 인가되는 전원 전압의 노이즈 구간을 피하여 상기 센싱 신호를 제공한다. 상기 전원 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.

도 2는 본 발명의 실시예에 따른 노어 플래시 메모리를 보여주는 블록도이다. 도 2를 참조하면, 노어 플래시 메모리(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트라인 선택 회로(130), 감지 증폭기(140), 출력 드라이버(150), 그리고 제어 회로(160)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 셀로 구성된다. 복수의 메모리 셀은 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLm)에 연결되어 있다. 각각의 메모리 셀은 워드 라인(WL)을 통해 워드 라인 전압을 입력받고, 비트 라인(BL)을 통해 비트 라인 전압을 입력받는다.

노어 플래시 메모리(100)의 메모리 셀에는 각각 1_비트 데이터를 저장한다. 이러한 메모리 셀은 보통 싱글 레벨 셀(Single_Level Cell; SLC)이라고 한다. 그러나 하나의 메모리 셀에 1_비트 이상의 데이터가 저장될 수 있다. 즉, 하나의 메모리 셀에 멀티_비트 데이터가 저장될 수 있다. 이러한 메모리 셀은 보통 멀티 레벨 셀(Multi_Level Cell; MLC)이라고 한다. 하나의 메모리 셀에 2_비트 데이터를 저장하는 멀티 레벨 셀은 문턱 전압에 따라 '11', '10', '01', '00'과 같은 4개의 레벨 상태(level state)를 갖는다. 4개의 레벨 상태는 읽기 동작 시 메모리 셀에 흐르는 전류의 차이에 의해 구분된다.

어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하고, 워드 라인 및 비트 라인을 선택한다. 어드레스(ADDR)는 워드 라인(WL0~WLn)을 선택하기 위한 행 어드레스(Row Address; RA)와 비트 라인(BL0~BLm)을 선택하기 위한 열 어드레스(Column Address; CA)로 구분된다. 도 2에서는, 복수의 워드 라인(WL0~WLn) 중에서 워드 라인 WL0이 선택되고, 복수의 비트 라인(BL0~BLm) 중에서 비트 라인 BLm이 선택된 것을 보여주고 있다. 워드 라인 WL0과 비트 라인 BLm에 의해 하나의 메모리 셀(111)이 선택된다. 한편, 어드레스 디코더(120)는 어드레스 유효 신호(Address Valid signal; nAVD)를 입력받는다. 어드레스 유효 신호(nAVD)는 도 3 및 도 4에서 설명된다.

비트 라인 선택회로(130)는 어드레스 디코더(120)로부터 제공되는 선택 신호(Yi; i=0~m)에 응답하여 비트 라인을 선택한다. 비트 라인 선택회로(130)는 복수의 NMOS 트랜지스터(도시되지 않음)를 포함한다. 각각의 NMOS 트랜지스터는 각각의 비 트 라인(BL0~BLm)과 센싱 노드(SAO) 사이에 연결되어 있다. 예를 들어, 선택 신호 Ym이 인에이블 될 때, 비트 라인 BLm과 센싱 노드(SAO)는 서로 전기적으로 연결된다. 도 2에서, 센싱 노드(SAO)는 감지 증폭기(140)의 입력 노드이며, 그 전압은 Vsao이다.

감지 증폭기(140)는 읽기 동작 시에 센싱 노드의 전압(Vsao)과 기준 전압(Vref)을 비교한다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)로부터 제공된다. 감지 증폭기(140)는 전원 전압(Vcc) 또는 접지 전압(Vss)을 사용하여 센싱 동작을 수행한다. 여기에서, 전원 전압(Vcc) 또는 접지 전압(Vss)은 노어 플래시 메모리 칩의 전원 핀(power pin)을 통해 입력된다. 한편, 감지 증폭기(140)는 센싱 동작 시에 제어 회로(160)로부터 제어 신호(S_EN, SENS)를 입력받는다. 여기에서, 제어 신호(S_EN)는 감지 증폭기(140)의 인에이블 신호이고, 제어 신호(SENS)는 감지 증폭기(140)의 센싱 동작을 명하는 센싱 신호(sensing signal)이다.

출력 드라이버(150)는 읽기 동작 시에 감지 증폭기(140)에 의해 센싱된 데이터를 출력한다. 출력 드라이버(150)는 전원 전압(Vcc) 또는 접지 전압(Vss)을 사용하여 데이터를 출력한다. 여기에서, 전원 전압(Vcc) 또는 접지 전압(Vss)은 노어 플래시 메모리 칩의 전원 핀(power pin)을 통해 입력된다. 출력 드라이버(150)는 읽기 동작 시에 제어 회로(160)로부터 제어 신호(D_EN)를 입력받는다. 여기에서, 제어 신호(D_EN)는 출력 드라이버(150)의 인에이블 신호이다.

제어 회로(160)는 외부에서 제공된 커맨드(CMD)에 응답하여 제어 신호들 (S_EN, SENS, D_EN)을 생성한다. 제어 회로(160)는 클록 신호(CLK)에 응답하여 센 싱 신호(SENS)를 발생하고, 센싱 신호(SENS)의 위상을 조절한 다음에, 감지 증폭기(140)에 제공한다. 감지 증폭기(140)는 센싱 신호(SENS)에 응답하여 센싱 동작을 수행한다.

제어 회로(160)는 클록 신호(CLK)에 응답하여 센싱 신호(SENS)를 발생하는 신호 발생기(도시되지 않음) 및 센싱 신호(SENS)의 위상을 조절하고, 감지 증폭기(140)에 제공하는 위상 변이 회로(도시되지 않음)를 포함한다. 위상 변이 회로는 센싱 신호(SENS)의 제공 시점을 결정한다. 제어 회로(160)에서 제공되는 제어 신호에 대한 설명은 도 3 또는 도 4를 참조하여 상세히 설명된다.

도 3 및 도 4는 도 2에 도시된 노어 플래시 메모리(100)의 읽기 동작을 보여주는 타이밍도이다. 노어 플래시 메모리(100)는 클록 신호(CLK)에 동기 되어 읽기 동작을 수행한다. 도 3은 전압 노이즈에 의해 센싱 페일이 발생하는 것을 보여준다. 도 4는 전압 노이즈의 영향을 피하고, 센싱 동작을 정상적으로 수행하는 것을 보여준다.

도 3 및 도 4를 참조하면, 데이터 읽기 동작은 제 1 내지 제 3 스테이지를 거쳐 이루어진다. 제 1 스테이지에서 센싱된 데이터는 제 2 스테이지에서 출력되고, 제 2 스테이지에서 센싱된 데이터는 제 3 스테이지에서 출력된다.

먼저, 칩 인에이블 신호(Chip Enable signal; nCE)가 로우 레벨 상태로 활성화된다. 다음으로, 어드레스 유효 신호(Address Valid signal; nAVD)가 로우 레벨 상태를 유지하는 동안에, 클록 신호(CLK)의 상승 엣지(rising edge)에 동기하여 버스트 읽기 동작(burst read operation)이 수행된다.

도 3을 참조하면, 제 1 스테이지에서 어드레스(ADDR)가 입력된다. 감지 증폭기(도 2 참조, 140)는 인에이블 신호(S_EN)에 응답하여 동작하고, 센싱 신호(SENS)에 응답하여 센싱 동작을 수행한다. 여기에서, 센싱 신호(SENS)는 클록 신호에 무관하게 입력된다. 출력 드라이버(도 2 참조, 150)는 인에이블 신호(D_EN)에 응답하여 동작한다. 출력 드라이버(150)는 센싱 데이터를 클록 신호에 동기하여 출력한다. 출력 드라이버(150)는 제 2 스테이지에서 센싱 데이터를 출력한다.

제 2 스테이지에서, 출력 드라이버(150)의 데이터 출력 시에 전원 전압(Vcc) 또는 접지 전압(Vss)에 노이즈가 발생한다. 전압 노이즈는 감지 증폭기(140)의 센싱 동작에 영향을 미친다. 도 3에서 보는 바와 같이, 전압 노이즈의 발생 시점에서 감지 증폭기(130)의 센싱 동작이 수행되면, 제 3 스테이지에서 센싱 페일이 발생한다.

도 4는 센싱 구간을 제어하여 센싱 동작이 정상적으로 수행되는 것을 보여준다. 제어 회로(도 2 참조, 160)는 클록 신호(CLK)의 a, b, c 상승 엣지에 동기하여 센싱 신호(SENS)를 발생하고, 전원 전압(Vcc) 또는 접지 전압(Vss)의 노이즈 구간을 피하여 센싱 신호(SENS)를 제공한다.

도 4를 참조하면, 출력 드라이버(150)의 데이터 출력 시에 노이즈가 발생한다. 그러나 제어 회로(160)는 노이즈 구간을 피하여 센싱 신호(SENS)를 감지 증폭기(140)에 제공한다. 따라서 본 발명에 따른 노어 플래시 메모리(100)에 의하면, 도 4에서 보는 바와 같이, 제 3 스테이지에서 센싱 페일을 막고 유효한 데이터를 출력할 수 있다.

종래의 노어 플래시 메모리는 클록 신호와 무관하게 센싱 동작을 수행하기 때문에 전압 노이즈에 의한 센싱 페일이 발생할 수 있다. 본 발명에 따른 노어 플래시 메모리는 클록 신호에 따라 센싱 동작을 수행하기 때문에, 전압 노이즈에 의한 센싱 페일을 막을 수 있다. 본 발명에 의하면, MLC 노어 플래시 메모리에서 센싱 마진을 확보할 수 있다. 또한, 본 발명에 의하면, MCP(Multi_Chip Package)에서 노어 플래시 메모리의 핀을 많이 사용할 수 없는 경우에, 출력 드라이버의 전원 전압과 감지 증폭기의 전원 전압을 하나의 전원 핀으로 공유할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

본 발명에 따른 노어 플래시 메모리에 의하면, 출력 드라이버의 데이터 출력 시에 전압 노이즈로 인한 센싱 페일을 방지할 수 있다.

Claims

메모리 셀;

센싱 신호에 응답하여 상기 메모리 셀에 저장된 데이터를 센싱하는 감지 증폭기;

상기 감지 증폭기에 의해 센싱된 데이터를 출력하는 출력 드라이버; 및

상기 감지 증폭기의 센싱 구간을 제어하는 제어 회로를 포함하되,

상기 제어 회로는

클록 신호에 응답하여 전원 전압의 노이즈를 피하도록 상기 센싱 신호의 발생 시점을 결정하는 위상 변이 회로; 및

상기 결정 결과에 따라 상기 센싱 신호를 발생하는 신호 발생기를 포함하는 노어 플래시 메모리.
제 1 항에 있어서,

상기 제어 회로는 상기 클록 신호에 응답하여 상기 감지 증폭기에 상기 센싱 신호를 제공하고, 상기 감지 증폭기는 상기 센싱 신호에 응답하여 센싱 동작을 수행하는 노어 플래시 메모리.
제 2 항에 있어서,

상기 제어 회로는 상기 감지 증폭기에 인가되는 상기 전원 전압의 노이즈 구간을 피하여 상기 센싱 신호를 제공하는 노어 플래시 메모리.
삭제
제 3 항에 있어서,

상기 전원 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생하는 노어 플래시 메모리.
제 1 항에 있어서,

상기 제어 회로는 상기 감지 증폭기에 인가되는 상기 전원 전압의 노이즈에 의해 상기 감지 증폭기의 센싱 페일이 발생하는 것을 방지하도록 상기 센싱 구간을 설정하는 노어 플래시 메모리.
제 6 항에 있어서,

상기 전원 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생하는 노어 플래시 메모리.
제 1 항에 있어서,

상기 제어 회로는 상기 감지 증폭기에 인가되는 접지 전압의 노이즈에 의해 상기 감지 증폭기의 센싱 페일이 발생하는 것을 방지하도록 상기 센싱 구간을 설정하는 노어 플래시 메모리.
제 8 항에 있어서,

상기 접지 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생하는 노어 플래시 메모리.
제 1 항에 있어서,

상기 메모리 셀은 멀티 비트 데이터를 저장하는 노어 플래시 메모리.
노어 플래시 메모리의 읽기 방법에 있어서:

클록 신호에 응답하여 전원 전압의 노이즈 구간을 피하도록 센싱 신호의 발생 시점을 결정하는 단계;

상기 결정 결과에 따라 상기 센싱 신호를 발생하는 단계;

상기 센싱 신호에 응답하여 메모리 셀에 저장된 데이터를 센싱하는 단계; 및

상기 센싱된 데이터를 출력하는 단계를 포함하는 읽기 방법.
제 11 항에 있어서,

상기 노어 플래시 메모리는

상기 메모리 셀에 저장된 데이터를 센싱하는 감지 증폭기;

상기 센싱된 데이터를 출력하는 출력 드라이버; 및

상기 센싱 신호를 발생하는 제어 회로를 포함하고,

상기 제어 회로는 상기 센싱 신호를 미리 설정된 센싱 구간 동안에 상기 감지 증폭기에 제공하는 읽기 방법.
제 12 항에 있어서,

상기 제어 회로는 상기 감지 증폭기에 인가되는 상기 전원 전압의 노이즈 구간을 피하여 상기 센싱 신호를 제공하는 읽기 방법.
제 13 항에 있어서,

상기 전원 전압의 노이즈는 상기 출력 드라이버의 데이터 출력 시에 발생하는 읽기 방법.
제 11 항에 있어서,

상기 메모리 셀은 멀티 비트 데이터를 저장하는 읽기 방법.