JP2828942B2 - 半導体メモリの昇圧回路 - Google Patents
半導体メモリの昇圧回路Info
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Description
り、特に、低消費電力形の高集積半導体メモリにおける
昇圧電圧Vppを発生する昇圧回路に関する。
に伴って、ワード線駆動などの効率低下を補うため、ほ
とんどのチップで昇圧回路を備えるようにしている。こ
れにより発生される昇圧電圧Vppは半導体メモリ内部
で使われる電源電圧Vccより高いレベル(電位)の電
圧で、メモリの低電圧化に伴うワード線駆動電圧の低下
を防ぐために用いられる。即ち、特にDRAMでは、メ
モリセルに記憶したデータ(特にデータ“1”)を読出
す際のメモリセルとビット線との間の電荷分配で感知に
必要な電圧差を形成すべく、十分な電圧をワード線へ供
給してセルトランジスタを十分にONさせる必要があ
る。低電圧化の傾向にある電源電圧Vccではこの作用
を得難くなってきており、最近では少なくともVcc+
Vth(Vthは例えばセルトランジスタのしきい値電
圧)以上のレベルとした昇圧電圧Vppを使用するよう
にしている。
の一般的な方法は次の通りである。半導体メモリの待機
状態(待機サイクル)では、小容量の待機用昇圧回路に
よる昇圧作用で必要最小限の昇圧電圧Vppを発生する
ようにしておき、活性状態(活性サイクル)では、該サ
イクルで消費される電力量を補えるだけの大容量を備え
た活性用昇圧回路で昇圧を行うようにしている。図1
に、このような昇圧回路をブロック図で示す。
のBは反転の意味)に応じてチップマスタクロック発生
回路1からチップマスタクロックφRが発生され、例え
ばこのチップマスタクロックφRを利用して昇圧制御回
路2が待機サイクルと活性サイクルを判別し、これらサ
イクルごとに昇圧制御信号φPCが発生される。そし
て、昇圧制御信号φPCの制御により活性用昇圧回路3
及び待機用昇圧回路4の昇圧作用を機能させる。図2〜
図5に示す信号波形及び各詳細回路を参照すると分かる
ように、活性用昇圧回路3と待機用昇圧回路4は昇圧制
御信号φPCに従って相補的に動作し、信号RASBが
ロウ状態の活性サイクルでは活性用昇圧回路3が昇圧電
圧Vppの昇圧を行い、信号RASBがハイ状態の待機
サイクルでは待機用昇圧回路4が昇圧電圧Vppの昇圧
を行う。
昇圧制御信号φPCがロウ状態(待機サイクル)の間に
MOSキャパシタ7によりノード5の昇圧が行われ、こ
れが伝達用のダイオード形NMOSトランジスタ10を
通じてノード6へ伝達される。そして、昇圧制御信号φ
PCがロウ状態からハイ状態(活性サイクル)になる
と、ノード6の電位がMOSキャパシタ12により再昇
圧されつつNMOSトランジスタ11を通じて昇圧電圧
Vppとして発生される。図5に示す待機用昇圧回路4
では昇圧制御信号φPCの論理が逆に使用される。
て、活性用昇圧回路3の容量は、活性状態ごとに消費さ
れる電力量を正確に検出して相応の電力供給を行えるよ
うに設定すべきである。しかし、図1のような構成では
消費電力量と昇圧回路容量とを正確に一致させ難く、昇
圧回路容量が消費電力量より大きい場合は過剰電流消費
や高電界等による不具合を招き、信頼性低下につながる
可能性がある。
に見合った昇圧電圧発生を行い得る昇圧回路を提供す
る。そして更に、消費電流抑制が可能な昇圧回路を提供
するものである。
態と活性状態を判別してこれら状態ごとに相補的な昇圧
制御信号を発生する昇圧制御回路と、該昇圧制御信号に
従い昇圧を行う待機用昇圧回路及び活性用昇圧回路と、
を備えた半導体メモリの昇圧回路において、待機状態と
活性状態を判別して活性状態の始めに感知制御信号を発
生し、該感知制御信号の発生中にラッチ制御信号を発生
する感知制御回路と、前記感知制御信号に応答して昇圧
電圧のレベルを感知し、その感知結果を前記ラッチ制御
信号に応答してラッチし感知信号を発生する昇圧電圧感
知回路と、を備えるようにし、前記活性用昇圧回路を、
前記昇圧制御信号及び前記感知信号に従い昇圧を行うよ
うにすることを特徴とする。このとき、待機用昇圧回路
も昇圧制御信号及び感知信号に従い昇圧を行うようにす
ることも可能である。
ば上述のようにローアドレスストローブ信号に応じるチ
ップマスタクロックを用いればよく、これに従って昇圧
制御回路及び感知制御回路が動作するようにしておけば
よい。また、昇圧制御信号と感知信号は、活性状態にお
いて同タイミングで発生されるように調整するか、或い
は、感知信号を一旦貯蔵して次の活性状態開始時点で発
生するようにすることができる。感知信号の一旦貯蔵は
一般的なレジスタを昇圧電圧感知回路へ接続して使用す
るだけで簡単に行え、前記チップマスタクロックが使用
されるのであれば、これに従ってそのレジスタが感知信
号を貯蔵・出力するようにしておけばよい。
実施形態を説明する。
を示したブロック図である。ローアドレスストローブ信
号RASBに応じてチップマスタクロックφRを発生す
るチップマスタクロック発生回路1と、チップマスタク
ロックφRにより待機状態(待機サイクル)と活性状態
(活性サイクル)を判別し、活性サイクルの開始で感知
制御信号φDETとラッチ制御信号φLATを発生する
感知制御回路20と、感知制御信号φDETとラッチ制
御信号φLATの制御により昇圧電圧Vppのレベルを
感知して感知信号φPDを活性用昇圧回路40及び待機
用昇圧回路60へ提供する昇圧電圧感知回路30と、チ
ップマスタクロックφRにより待機サイクルと活性サイ
クルを判別して昇圧制御信号φPCを発生する昇圧制御
回路50と、昇圧制御信号φPC帯び感知信号φPDの
制御により昇圧電圧Vppの昇圧を行う活性用昇圧回路
40及び待機用昇圧回路60と、が用いられている。
感知制御信号φDETは、NANDゲートND31及び
該NANDゲートND31の一入力端へつないだ直列接
続の奇数個のインバータI21〜I25からなるパルス
整形回路へチップマスタクロックφRを入力し、このパ
ルス整形回路の出力をインバータI26で反転すること
で発生される。そしてラッチ制御信号φLATは、NA
NDゲートND32及び該NANDゲートND32の一
入力端へつないだ直接接続の奇数個のインバータI27
〜I29からなるパルス整形回路へチップマスタクロッ
クφRを入力し、このパルス整形回路の出力を直列接続
のインバータI30〜I32へ通すことで発生される。
す。電源電圧Vccと感知ノード31との間に設けたN
MOSトランジスタN31のゲート電極に昇圧電圧Vp
pが入力されている。また、感知ノード31から接地電
圧VssへNMOSトランジスタN32及びNMOSト
ランジスタN33が直列に設けてあり、NMOSトラン
ジスタN32のゲート電極に感知制御信号φDETが、
NMOSトランジスタN33のゲート電極に昇圧電圧V
ppがそれぞれ入力されている。感知ノード31は伝送
ゲートT31を介してノード32へ接続される。伝送ゲ
ートT31のN形制御電極にはラッチ制御信号φLAT
が入力され、P形制御電極にはインバータI33により
ラッチ制御信号φLATが反転入力される。そして、ノ
ード32には直列接続のインバータI34,I35によ
るラッチ回路が接続され、該ノード32からインバータ
I36を経て感知信号φPDが発生される。
す。この活性用昇圧回路40は前述の図4の活性用昇圧
回路3と同様の構成をもち、但し、昇圧制御信号φPC
及び感知信号φPDを入力するNANDゲートND41
と、NANDゲートND41の出力を反転するインバー
タI41とを付加してある。図10に示すのは昇圧制御
回路50の具体例で、直列接続のインバータI51〜I
56から構成されている。図3の従来例に比べてインバ
ータ数が増えるのは、昇圧電圧感知回路30による感知
信号φPDが発生した後に各昇圧回路40,60を動作
させる、即ちタイミングを合わせるためである。図11
には待機用昇圧回路60の具体例を示す。待機用昇圧回
路60は活性用昇圧回路40に対し相補的に動作するの
で、図5の待機用昇圧回路4のインバータI4の代わり
に、昇圧制御信号φPC及び感知信号φPDを入力する
NANDゲートND61が使われる。
形図であり、昇圧電圧Vppが基準値よりも低いレベル
から高いレベルへ変わる時のタイミングを示している。
ウ状態へ遷移し、これに応じてチップマスタクロックφ
Rが時刻t2でハイ状態になると、感知制御回路20に
よるパルス整形で、感知制御信号φDETが時刻t3か
らハイ状態になるパルスとして発生され、続いてラッチ
制御信号φLATが時刻t4からハイ状態になるパルス
として発生される。
ASBがハイ状態の待機サイクルの間、感知制御信号φ
DETとラッチ制御信号φLATがロウ状態にあるの
で、感知ノード31の電位はNMOSトランジスタN3
1により電源電圧Vccにプリチャージされており、伝
送ゲートT31はOFFしている。そして活性サイクル
に入り、時刻t3で感知制御信号φDETのハイパルス
がNMOSトランジスタN32のゲート電極に印加され
ると、感知ノード31の電位が昇圧電圧Vppのレベル
に応じた影響を受けることになる。即ち、昇圧電圧Vp
pのレベルが高い場合は感知ノード31の電位がハイ状
態となり、昇圧電圧Vppのレベルが低い場合は感知ノ
ード31の電位がロウ状態となる。この後に時刻t4で
ラッチ制御信号φLATがハイ状態となれば伝送ゲート
T31がONし、昇圧電圧Vppのレベルが高い場合に
は感知信号φPDがロウ状態で、昇圧電圧Vppのレベ
ルが低い場合には感知信号φPDがハイ状態で発生され
る。ラッチ制御信号φLATがロウ状態に戻った後には
伝送ゲートT31がOFFするので、インバータI3
4,I35により現状維持される。このように感知制御
信号φDETとラッチ制御信号φLATをパルスにした
のは、活性サイクルで昇圧電圧Vppのレベル感知に必
要な間のみ昇圧電圧感知回路30を動作させることによ
り、不要な電力消費を防ぐためである。
状態からロウ状態へ遷移するときに昇圧可能となり、待
機用昇圧回路60は信号RASBがロウ状態からハイ状
態へ遷移するときに昇圧可能となる。そして、昇圧電圧
Vppが高レベルの場合は感知信号φPDがロウ状態で
印加されるので各昇圧回路40,60は昇圧電圧Vpp
に対する昇圧抑制状態を保ち、昇圧電圧Vppが低レベ
ルの場合は感知信号φPDがハイ状態で印加されるの
で、信号RASBによりトグル(toggle)する昇圧制御信
号φPCに従って各昇圧回路40,60が交代で昇圧を
行うことになる。つまり、活性サイクルで昇圧電圧Vp
pのレベルが低下する場合にのみ昇圧回路の昇圧作用を
機能させて低下分を補うものである。従って、必要以上
の昇圧電圧発生は抑えられ、活性サイクルの消費電力量
に見合った昇圧電圧発生を行うことができる。しかも、
不要な回路動作は極力控えられるので、消費電流の抑制
にもつながっている。但し、前述のように待機用昇圧回
路60は必要最小限の小容量とされるので、感知信号φ
PDによる制御を活性用昇圧回路40のみとしても同様
の利点を得られる。尚、各昇圧回路40,60自体の動
作は前述した従来の場合と同様である。
たブロック図である。この実施形態では、図6に示す昇
圧電圧感知回路30と各昇圧回路40,60との間にレ
ジスタ70を更に配置した構成を有する。即ち、昇圧電
圧感知回路30から発生された感知信号φPDは、レジ
スタ70を通過してから各昇圧回路40,60へ印加さ
れるようになっている。
ップマスタクロックφRにより伝送制御される伝送ゲー
トT71,T72と反転ラッチL71,L72とから構
成された通常のシフトレジスタである。このレジスタ7
0によれば、チップマスタクロックφRがロウ状態にあ
る間に伝送ゲートT71がONし、その前の活性サイク
ルで昇圧電圧感知回路30から発生される感知信号φP
Dが反転ラッチL71に貯蔵される。そしてチップマス
タクロックφRがハイ状態になれば、伝送ゲートT72
がONして反転ラッチL71の貯蔵内容が反転ラッチL
72へ移り信号φSPDとして出力される。この後にチ
ップマスタクロックφRが再びロウ状態になると伝送ゲ
ートT71がONし且つ伝送ゲートT72がOFFし、
反転ラッチL71の貯蔵内容はそのときの感知信号φP
Dに応じることになる。つまりレジスタ70は、直前の
活性サイクルで設定された感知信号φPDに従って、現
在の活性サイクルで各昇圧回路40,60の昇圧作用を
決定する役割をもつ。
ように、図9及び図11の各昇圧回路40,60におけ
る感知信号φPDに代えてNANDゲートND41、N
D61へ入力される。また、図17に示すように昇圧制
御回路80は、直列接続した2つのインバータI81,
I82から構成される。即ち、レジスタ70を使うこと
により、図10の昇圧制御回路50のように感知信号φ
PDの発生タイミングに合わせるための6つのインバー
タが不要となる。これは、図6の昇圧回路におけるより
も、活性サイクルでの昇圧回路の動作時間を十分に確保
することにつながる。
示す図18を参照すれば分かるように、活性サイクルで
低レベルとなった昇圧電圧Vppは、次の活性サイクル
の始めから昇圧開始されることになる。このように1サ
イクルほど遅れて昇圧回路40が動作しても、昇圧電圧
Vppは大きい負荷特性を有するので十分な効果を得ら
れる。
状態での消費量に応じて昇圧電圧Vppの昇圧を行う昇
圧回路を提供できるので、活性状態での昇圧電圧過剰供
給を的確に防ぐことが可能になり、常に活性状態の消費
電力量に見合った昇圧電圧発生が可能であるのに加え
て、消費電流抑制をも可能になる。
ク図。
ブロック図。
Claims (6)
- 【請求項1】 待機状態と活性状態を判別してこれら状
態ごとに相補的な昇圧制御信号を発生する昇圧制御回路
と、該昇圧制御信号に従い昇圧を行う待機用昇圧回路及
び活性用昇圧回路と、を備えた半導体メモリの昇圧回路
において、 待機状態と活性状態を判別して活性状態の始めにパルス
状の感知制御信号を発生し、該感知制御信号のパルス幅
中にラッチ制御信号を発生する感知制御回路と、前記感
知制御信号に応答して昇圧電圧のレベルを感知し、その
感知結果を前記ラッチ制御信号に応答してラッチし感知
信号を発生する昇圧電圧感知回路と、を備え、前記活性
用昇圧回路が、前記昇圧制御信号及び前記感知信号に従
い昇圧を行うようになっていることを特徴とする昇圧回
路。 - 【請求項2】 待機用昇圧回路も昇圧制御信号及び感知
信号に従い昇圧を行うようになっている請求項1記載の
昇圧回路。 - 【請求項3】 昇圧制御信号と感知信号が活性状態にお
いて同タイミングで発生される請求項1又は請求項2記
載の昇圧回路。 - 【請求項4】 ローアドレスストローブ信号に応じるチ
ップマスタクロックに従って昇圧制御回路及び感知制御
回路が動作する請求項1〜3のいずれか1項に記載の昇
圧回路。 - 【請求項5】 感知信号を一旦貯蔵して次の活性状態開
始時点で発生するようになっている請求項1又は請求項
2記載の昇圧回路。 - 【請求項6】 ローアドレスストローブ信号に応じるチ
ップマスタクロックに従って昇圧制御回路及び感知制御
回路が動作し、そして、前記チップマスタクロックに従
って感知信号を貯蔵・出力するレジスタを昇圧電圧感知
回路に接続して使用する請求項5記載の昇圧回路。
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