JP3516593B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3516593B2 JP3516593B2 JP26810398A JP26810398A JP3516593B2 JP 3516593 B2 JP3516593 B2 JP 3516593B2 JP 26810398 A JP26810398 A JP 26810398A JP 26810398 A JP26810398 A JP 26810398A JP 3516593 B2 JP3516593 B2 JP 3516593B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- metal layer
- metal
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000010410 layer Substances 0.000 claims description 166
- 229910052751 metal Inorganic materials 0.000 claims description 95
- 239000002184 metal Substances 0.000 claims description 95
- 239000003990 capacitor Substances 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 21
- 229910052782 aluminium Inorganic materials 0.000 claims description 20
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 11
- 239000003870 refractory metal Substances 0.000 claims description 11
- 239000002356 single layer Substances 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 13
- 229910052718 tin Inorganic materials 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 2
- 240000002834 Paulownia tomentosa Species 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- -1 T iSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910008599 TiW Inorganic materials 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、キャパシタの容量値
が印加電圧に依存しないメタル／メタルで形成され、配
線を構成する積層膜と同一材料、同一工程で形成されて
なる半導体装置及びその製造方法に関する。
の製造方法に関し、より詳細には、キャパシタの容量値
が印加電圧に依存しないメタル／メタルで形成され、配
線を構成する積層膜と同一材料、同一工程で形成されて
なる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、高集積化された集積回路におい
て、種々の構造を有するキャパシタが用いられている。
例えば、基板内に形成された拡散層と基板上に形成され
たポリシリコンとの間に絶縁膜を挟持した構造を有する
キャパシタ、上下部ポリシリコンの間に絶縁膜を挟持し
た構造を有するキャパシタ、上下部金属層の間に絶縁膜
を挟持した構造を有するキャパシタ等が挙げられる。
て、種々の構造を有するキャパシタが用いられている。
例えば、基板内に形成された拡散層と基板上に形成され
たポリシリコンとの間に絶縁膜を挟持した構造を有する
キャパシタ、上下部ポリシリコンの間に絶縁膜を挟持し
た構造を有するキャパシタ、上下部金属層の間に絶縁膜
を挟持した構造を有するキャパシタ等が挙げられる。
【０００３】このようなキャパシタのなかでも、アナロ
グ回路を構成しているキャパシタは出力信号の大きさを
決めるため、キャパシタの容量値のバラツキが出力信号
のバラツキとなって表れる。そのため、例えば、Ａ−Ｄ
／Ｄ−Ａコンバータでは、動作エラーを回避するために
容量値の印加電圧依存性の小さなキャパシタ構造が望ま
れている。
グ回路を構成しているキャパシタは出力信号の大きさを
決めるため、キャパシタの容量値のバラツキが出力信号
のバラツキとなって表れる。そのため、例えば、Ａ−Ｄ
／Ｄ−Ａコンバータでは、動作エラーを回避するために
容量値の印加電圧依存性の小さなキャパシタ構造が望ま
れている。
【０００４】拡散層とポリシリコンとの間に絶縁膜を挟
持した構造のキャパシタは、拡散層と基板との間にＰＮ
接合容量が形成される。このＰＮ接合容量は、容量値の
電圧依存性が高いため、印加電圧に依存しないキャパシ
タ容量を得ることが困難である。また、上下部ポリシリ
コンの間に絶縁膜を挟持した構造のキャパシタは、ポリ
シリコンからなる電極の抵抗及び電圧依存係数を低減す
るために、ポリシリコン電極の濃度を高濃度にドーピン
グする必要がある。
持した構造のキャパシタは、拡散層と基板との間にＰＮ
接合容量が形成される。このＰＮ接合容量は、容量値の
電圧依存性が高いため、印加電圧に依存しないキャパシ
タ容量を得ることが困難である。また、上下部ポリシリ
コンの間に絶縁膜を挟持した構造のキャパシタは、ポリ
シリコンからなる電極の抵抗及び電圧依存係数を低減す
るために、ポリシリコン電極の濃度を高濃度にドーピン
グする必要がある。
【０００５】しかし、製造工程の簡略化及び装置の微細
化に伴って、ポリシリコンのドーピングはトランジスタ
のソース／ドレイン領域形成のためのドーピングと同時
に行われるようになり、さらにソース／ドレイン領域形
成のための不純物の拡散を抑制するために熱処理時間が
短縮されている。そのため、ポリシリコンへのドーピン
グ濃度も低くなり、結果として電極の抵抗及び電圧依存
係数を低減することが十分にできないという問題があ
る。
化に伴って、ポリシリコンのドーピングはトランジスタ
のソース／ドレイン領域形成のためのドーピングと同時
に行われるようになり、さらにソース／ドレイン領域形
成のための不純物の拡散を抑制するために熱処理時間が
短縮されている。そのため、ポリシリコンへのドーピン
グ濃度も低くなり、結果として電極の抵抗及び電圧依存
係数を低減することが十分にできないという問題があ
る。
【０００６】一方、上下部金属層の間に絶縁膜を挟持し
た構造のキャパシタは、印加電圧に依存しないキャパシ
タを得ることができるため、特にアナログキャパシタに
有効である。例えば、特開平５−１２９５２２号公報に
は、図４に示したように、キャパシタの上部電極２６を
アルミニウムで、下部電極２２を高融点金属で構成した
メタル／メタル・キャパシタ構造が記載されている。ま
た、ここでは、製造工程における熱処理に起因するアル
ミニウムからなる上部電極２６のヒロックの形成を防止
するために、アルミニウムの容量絶縁膜２４側に導電性
保護膜２５が形成されている。
た構造のキャパシタは、印加電圧に依存しないキャパシ
タを得ることができるため、特にアナログキャパシタに
有効である。例えば、特開平５−１２９５２２号公報に
は、図４に示したように、キャパシタの上部電極２６を
アルミニウムで、下部電極２２を高融点金属で構成した
メタル／メタル・キャパシタ構造が記載されている。ま
た、ここでは、製造工程における熱処理に起因するアル
ミニウムからなる上部電極２６のヒロックの形成を防止
するために、アルミニウムの容量絶縁膜２４側に導電性
保護膜２５が形成されている。
【０００７】よって、このようなメタル／メタル・キャ
パシタ構造を用いることにより、印加電圧依存性が向上
するのみならず、さらに絶縁耐圧が向上した有効なキャ
パシタを実現することができる。
パシタ構造を用いることにより、印加電圧依存性が向上
するのみならず、さらに絶縁耐圧が向上した有効なキャ
パシタを実現することができる。
【０００８】
【発明が解決しようとする課題】ところで、上記したよ
うなメタル／メタル・キャパシタ構造を用いる場合で
も、半導体装置の製造工程を簡略化するために、上部電
極及び下部電極と、配線とを同一の材料及び同一の工程
で形成する必要がある。例えば、通常、集積回路に使用
される配線は、バリアメタルとアルミニウム膜からなる
積層膜により形成されている（特開平８−２７４１７２
号公報参照）。ここで、バリアメタルは、ＴｉＮ／Ｔｉ
層で形成されている。Ｔｉ層は、金属間の酸化物を還元
して良好な電気的接続を得るためのものであり、ＴｉＮ
層はアルミニウムのエレクトロマイグレレーション（電
流による金属原子の移動）耐性を強化する役割を有して
いる。また、バリアメタルは、その下層に形成される、
例えばタングステンプラグを構成するタングテンと、そ
の上層に形成されるアルミニウムとの直接的な接触を妨
げることにより、タングテンとアルミニウムとの合金の
生成を防止する役割を有している。
うなメタル／メタル・キャパシタ構造を用いる場合で
も、半導体装置の製造工程を簡略化するために、上部電
極及び下部電極と、配線とを同一の材料及び同一の工程
で形成する必要がある。例えば、通常、集積回路に使用
される配線は、バリアメタルとアルミニウム膜からなる
積層膜により形成されている（特開平８−２７４１７２
号公報参照）。ここで、バリアメタルは、ＴｉＮ／Ｔｉ
層で形成されている。Ｔｉ層は、金属間の酸化物を還元
して良好な電気的接続を得るためのものであり、ＴｉＮ
層はアルミニウムのエレクトロマイグレレーション（電
流による金属原子の移動）耐性を強化する役割を有して
いる。また、バリアメタルは、その下層に形成される、
例えばタングステンプラグを構成するタングテンと、そ
の上層に形成されるアルミニウムとの直接的な接触を妨
げることにより、タングテンとアルミニウムとの合金の
生成を防止する役割を有している。
【０００９】しかし、図４に示したキャパシタ構造は、
素子分離膜２１を有する半導体基板２０上に、キャパシ
タ下部電極２２層の形成／パターニング、層間絶縁膜２
３の形成／開口、導電性保護膜２５及び上部電極２６層
の形成／パターニングという一連の工程を経て形成され
る。よって、配線については何ら記載されていないが、
かりに配線を形成すると、配線は上部電極２６と同一の
工程でしか形成することができないため、キャパシタの
上部電極２６とのみ同一材料で構成されることとなり、
通常の集積回路に使用されるような積層膜によるバリア
メタルが形成されないという問題がある。
素子分離膜２１を有する半導体基板２０上に、キャパシ
タ下部電極２２層の形成／パターニング、層間絶縁膜２
３の形成／開口、導電性保護膜２５及び上部電極２６層
の形成／パターニングという一連の工程を経て形成され
る。よって、配線については何ら記載されていないが、
かりに配線を形成すると、配線は上部電極２６と同一の
工程でしか形成することができないため、キャパシタの
上部電極２６とのみ同一材料で構成されることとなり、
通常の集積回路に使用されるような積層膜によるバリア
メタルが形成されないという問題がある。
【００１０】また、上記したように、図４に示したキャ
パシタ構造では、キャパシタ下部電極２２形成のための
フォトリソグラフィ工程と上部電極２６形成のためのフ
ォトリソグラフィ工程とをそれぞれ別々に行わなければ
ならず、製造工程が煩雑になるという問題がある。
パシタ構造では、キャパシタ下部電極２２形成のための
フォトリソグラフィ工程と上部電極２６形成のためのフ
ォトリソグラフィ工程とをそれぞれ別々に行わなければ
ならず、製造工程が煩雑になるという問題がある。
【００１１】
【課題を解決するための手段】本発明によれば、半導体
基板上に、下部電極、容量絶縁膜及び上部電極から構成
されるキャパシタと、第１配線層及び該第１配線層上に
積層された第２配線層から構成される配線とを備え、前
記下部電極と第１配線層とが第１金属層により形成さ
れ、かつ前記上部電極と第２配線層とが第２金属層によ
り形成され、前記容量絶縁膜が下部電極上のみに形成さ
れてなり、第１金属層が高融点金属、その窒化膜および
珪化膜から選択される単層又は２層以上の積層膜を用い
て形成され、第２金属層がアルミニウム系金属を用いて
形成されてなることを特徴とする半導体装置が提供され
る。
基板上に、下部電極、容量絶縁膜及び上部電極から構成
されるキャパシタと、第１配線層及び該第１配線層上に
積層された第２配線層から構成される配線とを備え、前
記下部電極と第１配線層とが第１金属層により形成さ
れ、かつ前記上部電極と第２配線層とが第２金属層によ
り形成され、前記容量絶縁膜が下部電極上のみに形成さ
れてなり、第１金属層が高融点金属、その窒化膜および
珪化膜から選択される単層又は２層以上の積層膜を用い
て形成され、第２金属層がアルミニウム系金属を用いて
形成されてなることを特徴とする半導体装置が提供され
る。
【００１２】また、本発明によれば、(i)半導体基板上
に、下部電極と第１配線層を構成する第１金属層を形成
し、 (ii)前記第１金属層上に容量絶縁層を積層し、該容量絶
縁層をパタ−ニングして容量絶縁膜を形成し、 (iii)該容量絶縁膜を被覆するように、得られた基板上
全面に、上部電極と第２配線層を構成する第２金属層を
形成し、 (iv)所定の形状のレジストマスクを形成し、該レジスト
マスクを用いて前記第１金属層及び第２金属層のみがエ
ッチングされる条件下で、前記第２金属層及び第１金属
層をエッチングすることにより、下部電極、容量絶縁層
および上部電極からなるキャパシタと第１配線層および
第２配線層からなる配線とを同時に形成することからな
る請求項１記載の半導体装置の製造方法が提供される。
に、下部電極と第１配線層を構成する第１金属層を形成
し、 (ii)前記第１金属層上に容量絶縁層を積層し、該容量絶
縁層をパタ−ニングして容量絶縁膜を形成し、 (iii)該容量絶縁膜を被覆するように、得られた基板上
全面に、上部電極と第２配線層を構成する第２金属層を
形成し、 (iv)所定の形状のレジストマスクを形成し、該レジスト
マスクを用いて前記第１金属層及び第２金属層のみがエ
ッチングされる条件下で、前記第２金属層及び第１金属
層をエッチングすることにより、下部電極、容量絶縁層
および上部電極からなるキャパシタと第１配線層および
第２配線層からなる配線とを同時に形成することからな
る請求項１記載の半導体装置の製造方法が提供される。
【００１３】
【発明の実施の形態】本発明の半導体装置は、半導体基
板上に形成され、下部電極、容量絶縁膜及び上部電極か
らなるキャパシタと、第２配線層／第１配線層の積層構
造で構成される配線とを有している。キャパシタは、容
量絶縁膜が下部電極上のみに配設されて構成されてい
る。また、キャパシタの下部電極と配線の第１配線層と
が第１金属層により形成されてなり、かつキャパシタの
上部電極と配線の第２配線層とが第２金属層により形成
されてなる。
板上に形成され、下部電極、容量絶縁膜及び上部電極か
らなるキャパシタと、第２配線層／第１配線層の積層構
造で構成される配線とを有している。キャパシタは、容
量絶縁膜が下部電極上のみに配設されて構成されてい
る。また、キャパシタの下部電極と配線の第１配線層と
が第１金属層により形成されてなり、かつキャパシタの
上部電極と配線の第２配線層とが第２金属層により形成
されてなる。
【００１４】本発明における半導体装置において、半導
体基板は、通常半導体装置を形成する際に使用される基
板であれば特に限定されるものではなく、その材料は、
例えば、シリコン、ゲルマニウム等の半導体、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等が挙げられる。ま
た、この半導体基板は、半導体基板表面に第１及び／又
は第２導電型の不純物領域、素子分離膜等を有していて
もよく、ＭＯＳトランジスタ、キャパシタ、抵抗等の素
子、配線、絶縁膜等又はこれらが組み合わせられて形成
されていてもよい。
体基板は、通常半導体装置を形成する際に使用される基
板であれば特に限定されるものではなく、その材料は、
例えば、シリコン、ゲルマニウム等の半導体、ＧａＡ
ｓ、ＩｎＧａＡｓ等の化合物半導体等が挙げられる。ま
た、この半導体基板は、半導体基板表面に第１及び／又
は第２導電型の不純物領域、素子分離膜等を有していて
もよく、ＭＯＳトランジスタ、キャパシタ、抵抗等の素
子、配線、絶縁膜等又はこれらが組み合わせられて形成
されていてもよい。
【００１５】キャパシタの下部電極は、配線を構成する
第１配線層とともに、第１金属層により形成されてな
る。第１金属層は、導電性膜により形成されていれば特
にその材料は限定されないが、通常、配線を構成する際
のバリアメタルとなり得る材料を使用することができ
る。第１配線層の材料は、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍ
ｏ等の高融点金属の単層又は２層以上の積層膜が好まし
い。また、これら高融点金属を用いて形成されている限
り、高融点金属の窒化膜又は珪化膜等との２層以上の積
層構造でもよい。第１配線層材料の具体例としては、Ｔ
ｉ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ、ＷＳｉ、ＭｏＳｉ、Ｔ
ｉＳｉ、ＴｉＮ／Ｔｉ、ＷＳｉ／Ｗ、ＭｏＳｉ／Ｍｏ、
ＴｉＳｉ／Ｔｉ、ＴｉＷ／Ｔｉ、ＴｉＷ／Ｗ等が挙げら
れる。第１配線層の膜厚は、特に限定されるものではな
いが、例えば５０ｎｍ〜５００ｎｍ程度が挙げられる。
第１配線層とともに、第１金属層により形成されてな
る。第１金属層は、導電性膜により形成されていれば特
にその材料は限定されないが、通常、配線を構成する際
のバリアメタルとなり得る材料を使用することができ
る。第１配線層の材料は、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍ
ｏ等の高融点金属の単層又は２層以上の積層膜が好まし
い。また、これら高融点金属を用いて形成されている限
り、高融点金属の窒化膜又は珪化膜等との２層以上の積
層構造でもよい。第１配線層材料の具体例としては、Ｔ
ｉ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ、ＷＳｉ、ＭｏＳｉ、Ｔ
ｉＳｉ、ＴｉＮ／Ｔｉ、ＷＳｉ／Ｗ、ＭｏＳｉ／Ｍｏ、
ＴｉＳｉ／Ｔｉ、ＴｉＷ／Ｔｉ、ＴｉＷ／Ｗ等が挙げら
れる。第１配線層の膜厚は、特に限定されるものではな
いが、例えば５０ｎｍ〜５００ｎｍ程度が挙げられる。
【００１６】第１配線層を用いて下部電極を形成する場
合、下部電極の形状は、特に限定されるものではなく、
半導体装置の機能、キャパシタに印加する電圧の大きさ
等により、適宜選択することができる。キャパシタの容
量絶縁膜は、下部電極上に形成されるものであり、その
材料は、通常キャパシタの絶縁膜として使用されるもの
であれば特に限定されない。例えば、ＳｉＯ2 、ＳｉＮ
等の誘電体膜；ＰＺＴ、ＰＬＺＴ等の強誘電体膜等の単
層膜又は２層以上の積層膜が挙げられる。これらの容量
絶縁膜の膜厚は、特に限定されるものではないが、例え
ば、５ｎｍ〜５０ｎｍ程度が挙げられる。また、容量絶
縁膜の大きさは特に限定されるものではないが、少なく
とも下部電極と同等の大きさ又は下部電極よりも小さい
ことが好ましい。
合、下部電極の形状は、特に限定されるものではなく、
半導体装置の機能、キャパシタに印加する電圧の大きさ
等により、適宜選択することができる。キャパシタの容
量絶縁膜は、下部電極上に形成されるものであり、その
材料は、通常キャパシタの絶縁膜として使用されるもの
であれば特に限定されない。例えば、ＳｉＯ2 、ＳｉＮ
等の誘電体膜；ＰＺＴ、ＰＬＺＴ等の強誘電体膜等の単
層膜又は２層以上の積層膜が挙げられる。これらの容量
絶縁膜の膜厚は、特に限定されるものではないが、例え
ば、５ｎｍ〜５０ｎｍ程度が挙げられる。また、容量絶
縁膜の大きさは特に限定されるものではないが、少なく
とも下部電極と同等の大きさ又は下部電極よりも小さい
ことが好ましい。
【００１７】キャパシタの上部電極は、配線を構成する
第２配線層とともに、第２金属層により形成されてな
る。第１金属層は、導電性膜により形成されていれば特
にその材料は限定されないが、アルミニウム系金属であ
ることが好ましい。具体的には、アルミニウム、ＡｌＣ
ｕ、ＡｌＳｉ、ＡｌＣｕＳｉ等の単層又は２層以上の積
層膜が挙げられる。第２配線層の膜厚は、特に限定され
るものではないが、例えば５０ｎｍ〜３００ｎｍ程度が
挙げられる。
第２配線層とともに、第２金属層により形成されてな
る。第１金属層は、導電性膜により形成されていれば特
にその材料は限定されないが、アルミニウム系金属であ
ることが好ましい。具体的には、アルミニウム、ＡｌＣ
ｕ、ＡｌＳｉ、ＡｌＣｕＳｉ等の単層又は２層以上の積
層膜が挙げられる。第２配線層の膜厚は、特に限定され
るものではないが、例えば５０ｎｍ〜３００ｎｍ程度が
挙げられる。
【００１８】第２配線層を用いて上部電極を形成する場
合、上部電極の形状は、特に限定されるものではなく、
半導体装置の機能、キャパシタに印加する電圧の大きさ
等により適宜選択することができるが、下部電極の幅よ
りも、例えば１μｍ程度小さい幅を有していることが好
ましい。これは、上部電極のサイズが下部電極のサイズ
と等しい場合には、これら電極層のエッチング時に容量
絶縁膜の側壁に下部電極材料が付着することとなり、キ
ャパシタの上部電極と下部電極とのショートの原因とな
るからである。また、フォトリソグラフィ工程のアライ
メントマージンを確保できるからである。
合、上部電極の形状は、特に限定されるものではなく、
半導体装置の機能、キャパシタに印加する電圧の大きさ
等により適宜選択することができるが、下部電極の幅よ
りも、例えば１μｍ程度小さい幅を有していることが好
ましい。これは、上部電極のサイズが下部電極のサイズ
と等しい場合には、これら電極層のエッチング時に容量
絶縁膜の側壁に下部電極材料が付着することとなり、キ
ャパシタの上部電極と下部電極とのショートの原因とな
るからである。また、フォトリソグラフィ工程のアライ
メントマージンを確保できるからである。
【００１９】本発明の半導体装置における配線は、第１
配線層及びこの上に形成される第２配線層から構成され
る。第１配線層及び第２配線層の材料及び膜厚は上述し
た通りである。また、本発明の半導体装置の製造方法に
よれば、工程(i) において、半導体基板上に第１金属層
を形成する。第１金属層の形成方法は、使用する材料に
より異なるが、例えば、高融点金属の単層又は２層以上
の積層膜の場合には、高融点金属のターゲットを用いた
スパッタリング法、ＣＶＤ法等が挙げられる。また、高
融点金属と高融点金属の窒化膜又は珪化膜等との２層以
上の積層構造、具体的にはＴｉＮ／Ｔｉの場合には、ス
パッタ法又はＣＶＤ法等が挙げられる。
配線層及びこの上に形成される第２配線層から構成され
る。第１配線層及び第２配線層の材料及び膜厚は上述し
た通りである。また、本発明の半導体装置の製造方法に
よれば、工程(i) において、半導体基板上に第１金属層
を形成する。第１金属層の形成方法は、使用する材料に
より異なるが、例えば、高融点金属の単層又は２層以上
の積層膜の場合には、高融点金属のターゲットを用いた
スパッタリング法、ＣＶＤ法等が挙げられる。また、高
融点金属と高融点金属の窒化膜又は珪化膜等との２層以
上の積層構造、具体的にはＴｉＮ／Ｔｉの場合には、ス
パッタ法又はＣＶＤ法等が挙げられる。
【００２０】工程(ii)において、第１金属層上に容量絶
縁層を積層する。ここで、容量絶縁層は、第１金属上の
ほぼ全面に形成される。容量絶縁層の形成方法は、使用
する材料により異なるが、例えば、シランガスと任意に
窒素ガスを用いたＣＶＤ法、ゾルゲル法等が挙げられ
る。次に、形成された容量絶縁層をパターニングして容
量絶縁膜を形成する。ここでのパターニングは、容量絶
縁層のみをエッチングし、その下に存在する第１金属膜
はほとんどエッチングされない条件で行う。この際のパ
ターニングは、フォトリソグラフィ及びエッチング工程
により、所望の形状を有するレジストパターンを形成し
た後、ＣＦ4 、ＣＨＦ3 等を用いたドライエッチング又
はフッ酸、燐酸等を用いたウェットエッチング法等によ
り行うことができる。
縁層を積層する。ここで、容量絶縁層は、第１金属上の
ほぼ全面に形成される。容量絶縁層の形成方法は、使用
する材料により異なるが、例えば、シランガスと任意に
窒素ガスを用いたＣＶＤ法、ゾルゲル法等が挙げられ
る。次に、形成された容量絶縁層をパターニングして容
量絶縁膜を形成する。ここでのパターニングは、容量絶
縁層のみをエッチングし、その下に存在する第１金属膜
はほとんどエッチングされない条件で行う。この際のパ
ターニングは、フォトリソグラフィ及びエッチング工程
により、所望の形状を有するレジストパターンを形成し
た後、ＣＦ4 、ＣＨＦ3 等を用いたドライエッチング又
はフッ酸、燐酸等を用いたウェットエッチング法等によ
り行うことができる。
【００２１】工程(iii) において、容量絶縁膜をほぼ完
全に被覆するように、得られた基板上全面に第２金属層
を形成する。第２金属層の形成方法は、使用する材料に
より異なるが、例えば、アルミニウム又はアルミニウム
系金属のターゲットを用いたスパッタリング法、ＣＶＤ
法等が挙げられる。工程(iv)において、まず、所定形状
のレジストマスクを形成する。ここでのレジストマスク
は、公知のフォトリソグラフィ及びエッチング工程によ
り行うことができる。レジストマスクの形状は、上部電
極及び配線の第２配線層を形成するために、これらの形
成領域を被覆するような形状にすることが好ましい。
全に被覆するように、得られた基板上全面に第２金属層
を形成する。第２金属層の形成方法は、使用する材料に
より異なるが、例えば、アルミニウム又はアルミニウム
系金属のターゲットを用いたスパッタリング法、ＣＶＤ
法等が挙げられる。工程(iv)において、まず、所定形状
のレジストマスクを形成する。ここでのレジストマスク
は、公知のフォトリソグラフィ及びエッチング工程によ
り行うことができる。レジストマスクの形状は、上部電
極及び配線の第２配線層を形成するために、これらの形
成領域を被覆するような形状にすることが好ましい。
【００２２】次いで、上記レジストマスクを用いて第２
金属層、さらに第１金属層をエッチングする。ここでの
エッチング条件は、第１金属層及び第２金属層のみがエ
ッチングされ、容量絶縁膜がほとんどエッチングされな
い条件を選択することが必要である。つまり、第１金属
層及び第２金属層と容量絶縁膜とのエッチングレートが
１０〜２０：１程度である条件が挙げられる。
金属層、さらに第１金属層をエッチングする。ここでの
エッチング条件は、第１金属層及び第２金属層のみがエ
ッチングされ、容量絶縁膜がほとんどエッチングされな
い条件を選択することが必要である。つまり、第１金属
層及び第２金属層と容量絶縁膜とのエッチングレートが
１０〜２０：１程度である条件が挙げられる。
【００２３】本発明においては、上記工程(i) 〜(iv)に
より、キャパシタと配線とを同一の材料で、同時に形成
することができる。また、上記工程を繰り返すことによ
り、２層以上の多層構造の半導体装置を形成することが
できる。以下に、本発明の半導体装置及びその製造方法
の実施例を図面に基づいて説明する。
より、キャパシタと配線とを同一の材料で、同時に形成
することができる。また、上記工程を繰り返すことによ
り、２層以上の多層構造の半導体装置を形成することが
できる。以下に、本発明の半導体装置及びその製造方法
の実施例を図面に基づいて説明する。
【００２４】実施例１
本実施例の半導体装置を図１に示す。この半導体装置
は、素子分離膜２が形成されたシリコン基板１上に、ゲ
ート絶縁膜、ゲート電極３、ソース／ドレイン領域４か
らなるＭＯＳトランジスタを有しており、このＭＯＳト
ランジスタ上に層間絶縁膜５が形成されている。また、
ソース／ドレイン領域４上の層間絶縁膜５にはコンタク
トホールが形成されており、このコンタクトホールにタ
ングステンプラグ７が埋設されている。さらに、コンタ
クトプラグ７上には、第１金属層であるＴｉＮ／Ｔｉの
２層構造からなる下部電極８、ＳｉＯ2からなる容量絶
縁膜９、第２金属層であるアルミニウムからなり、これ
ら下部電極８及び容量絶縁膜９よりも狭い幅の上部電極
１２が順次積層されてキャパシタが形成されている。ま
た、別のコンタクトプラグ７上には、第１金属膜からな
る第１配線層８ｂと、第２金属層からなる第２配線層１
２ｂとが積層されてなる配線１４が形成されている。
は、素子分離膜２が形成されたシリコン基板１上に、ゲ
ート絶縁膜、ゲート電極３、ソース／ドレイン領域４か
らなるＭＯＳトランジスタを有しており、このＭＯＳト
ランジスタ上に層間絶縁膜５が形成されている。また、
ソース／ドレイン領域４上の層間絶縁膜５にはコンタク
トホールが形成されており、このコンタクトホールにタ
ングステンプラグ７が埋設されている。さらに、コンタ
クトプラグ７上には、第１金属層であるＴｉＮ／Ｔｉの
２層構造からなる下部電極８、ＳｉＯ2からなる容量絶
縁膜９、第２金属層であるアルミニウムからなり、これ
ら下部電極８及び容量絶縁膜９よりも狭い幅の上部電極
１２が順次積層されてキャパシタが形成されている。ま
た、別のコンタクトプラグ７上には、第１金属膜からな
る第１配線層８ｂと、第２金属層からなる第２配線層１
２ｂとが積層されてなる配線１４が形成されている。
【００２５】また、これらキャパシタ及び配線１４上に
は、層間絶縁膜１５及びタングステンプラグ１６を介し
て、第１金属膜からなる第１配線層１７と、第２金属層
からなる第２配線層１８とが積層された配線１９が形成
されている。このような半導体装置は、以下のように製
造することができる。まず、図２（ａ）に示したよう
に、シリコン基板１上にロコス法により３００〜５００
ｎｍの膜厚を有する素子分離膜２を形成して活性領域を
規定する。活性領域にはゲート絶縁膜、ゲート電極３、
ソース／ドレイン領域４からなるＭＯＳトランジスタを
形成する。ＭＯＳトランジスタ上全面に、ＣＶＤ法によ
り、膜厚７００〜１０００ｎｍ程度の層間絶縁膜５を形
成する。次に、ソース／ドレイン領域４上の層間絶縁膜
５に、ソース／ドレイン領域４への電気的接続を可能と
するためにコンタクトホール６を、フォトリソグラフィ
及びエッチング工程により形成する。続いて、コンタク
トホール６内にタングステンプラグ７を埋設し、ＣＭＰ
により層間絶縁膜５の表面を平坦化する。なお、ここで
は、コンタクトホール６内に直接タングステンプラグ７
を埋め込んでいるが、コンタクトホール６内を、まずＴ
ｉＮ／Ｔｉ膜で覆った後、タングテンプラグ７を埋設し
てもよい。
は、層間絶縁膜１５及びタングステンプラグ１６を介し
て、第１金属膜からなる第１配線層１７と、第２金属層
からなる第２配線層１８とが積層された配線１９が形成
されている。このような半導体装置は、以下のように製
造することができる。まず、図２（ａ）に示したよう
に、シリコン基板１上にロコス法により３００〜５００
ｎｍの膜厚を有する素子分離膜２を形成して活性領域を
規定する。活性領域にはゲート絶縁膜、ゲート電極３、
ソース／ドレイン領域４からなるＭＯＳトランジスタを
形成する。ＭＯＳトランジスタ上全面に、ＣＶＤ法によ
り、膜厚７００〜１０００ｎｍ程度の層間絶縁膜５を形
成する。次に、ソース／ドレイン領域４上の層間絶縁膜
５に、ソース／ドレイン領域４への電気的接続を可能と
するためにコンタクトホール６を、フォトリソグラフィ
及びエッチング工程により形成する。続いて、コンタク
トホール６内にタングステンプラグ７を埋設し、ＣＭＰ
により層間絶縁膜５の表面を平坦化する。なお、ここで
は、コンタクトホール６内に直接タングステンプラグ７
を埋め込んでいるが、コンタクトホール６内を、まずＴ
ｉＮ／Ｔｉ膜で覆った後、タングテンプラグ７を埋設し
てもよい。
【００２６】次いで、コンタクトホール６上を含む層間
絶縁膜５上全面に、スパッタ法により、キャパシタの下
部電極及び配線の第１配線層となる高融点金属からなる
第１金属層８ａを形成する。ここで、第１金属層８ａは
ＴｉＮ／Ｔｉの２層構造により、シリコン基板１からＴ
ｉ、ＴｉＮの順で形成される。また、ＴｉＮ／Ｔｉの膜
厚は、均一性を確保するように、ＴｉＮ／Ｔｉ＝７０〜
１３０ｎｍ／４０〜８０ｎｍで形成する。
絶縁膜５上全面に、スパッタ法により、キャパシタの下
部電極及び配線の第１配線層となる高融点金属からなる
第１金属層８ａを形成する。ここで、第１金属層８ａは
ＴｉＮ／Ｔｉの２層構造により、シリコン基板１からＴ
ｉ、ＴｉＮの順で形成される。また、ＴｉＮ／Ｔｉの膜
厚は、均一性を確保するように、ＴｉＮ／Ｔｉ＝７０〜
１３０ｎｍ／４０〜８０ｎｍで形成する。
【００２７】なお、ＴｉＮ／Ｔｉは、バリアメタルとし
て使用され、Ｔｉ層は、金属間の酸化物を還元して良好
な電気的な接続を得るためのものであり、ＴｉＮ層はア
ルミニウムとエレクトロマイグレレーション耐性を強化
するためのものである。また、Ｔｉ／ＴｉＮは、タング
ステンプラグ７を構成するタングステンと、後述する第
２金属層を構成するアルミニウムとの直接接触を避け、
タングテンとアルミニウムとの合金の生成を防止する。
て使用され、Ｔｉ層は、金属間の酸化物を還元して良好
な電気的な接続を得るためのものであり、ＴｉＮ層はア
ルミニウムとエレクトロマイグレレーション耐性を強化
するためのものである。また、Ｔｉ／ＴｉＮは、タング
ステンプラグ７を構成するタングステンと、後述する第
２金属層を構成するアルミニウムとの直接接触を避け、
タングテンとアルミニウムとの合金の生成を防止する。
【００２８】次に、第１金属層８ａ上全面に、キャパシ
タの容量絶縁膜となる容量絶縁層９ａをＴＥＯＳ系プラ
ズマＣＶＤ（〜４００℃）法により、単位面積当たりの
容量値の目標を１．５×１０-15Ｆ／ｕｍ2とした場合、
膜厚約２３ｎｍとなるように形成する。続いて、図２
（ｂ）に示したように、容量絶縁層９ａ上に所望の形状
を有するレジストパターン１０を形成し、このレジスト
パターン１０をマスクとして用いて、容量絶縁層９ａを
エッチングして、キャパシタの容量絶縁膜９を形成す
る。なお、この際のエッチングガスは、ＣＦ4 とＣＨＦ
3 との混合ガスである。
タの容量絶縁膜となる容量絶縁層９ａをＴＥＯＳ系プラ
ズマＣＶＤ（〜４００℃）法により、単位面積当たりの
容量値の目標を１．５×１０-15Ｆ／ｕｍ2とした場合、
膜厚約２３ｎｍとなるように形成する。続いて、図２
（ｂ）に示したように、容量絶縁層９ａ上に所望の形状
を有するレジストパターン１０を形成し、このレジスト
パターン１０をマスクとして用いて、容量絶縁層９ａを
エッチングして、キャパシタの容量絶縁膜９を形成す
る。なお、この際のエッチングガスは、ＣＦ4 とＣＨＦ
3 との混合ガスである。
【００２９】次に、図２（ｃ）に示したように、容量絶
縁膜９を覆うように第１金属層８ａ上全面にアルミニウ
ムからなる第２金属層１２ａをスパッタ法により４００
〜６００ｎｍの膜厚で形成する。第２金属層１２ａは、
後工程で、キャパシタの上部電極及び配線の第２配線層
１２ｂにパターニングされる。次いで、第２金属層１２
ａ上に所望の形状のレジストパターン１３を形成する。
縁膜９を覆うように第１金属層８ａ上全面にアルミニウ
ムからなる第２金属層１２ａをスパッタ法により４００
〜６００ｎｍの膜厚で形成する。第２金属層１２ａは、
後工程で、キャパシタの上部電極及び配線の第２配線層
１２ｂにパターニングされる。次いで、第２金属層１２
ａ上に所望の形状のレジストパターン１３を形成する。
【００３０】その後、図２（ｄ）に示したように、レジ
ストパターン１３をマスクとして用いて、第２金属層１
２ａと第１金属層８ａとのみがエッチングされる条件に
よりこれらをエッチングし、キャパシタの上部電極１２
と、配線の第２配線層１２ｂとを同時にパターニングす
るとともに、さらにキャパシタの下部電極８と、配線の
第１配線層８ｂとを同時にパターニングする。これによ
り、キャパシタと配線１４とを同時に形成することがで
きる。なお、この際のエッチング条件は、ＢＣｌ3 とＣ
ｌ2 との混合ガス（１：１）を用い、パワー４００Ｗ、
圧力８０〜１２０ｍｔｏｒｒとした。また、この条件で
のアルミニウムからなる第２金属層１２ａとＳｉＯ2か
らなる容量絶縁膜９のエッチングレートは１０：１であ
るため、容量絶縁膜９はほとんどエッチングされない。
このため、容量絶縁膜９を、その下に存在するキャパシ
タの下部電極８のマスクとして用いることができる。ま
た、この際、下部電極の幅５０μｍ程度に対して、上部
電極の幅を、４９μｍ程度と狭くした。
ストパターン１３をマスクとして用いて、第２金属層１
２ａと第１金属層８ａとのみがエッチングされる条件に
よりこれらをエッチングし、キャパシタの上部電極１２
と、配線の第２配線層１２ｂとを同時にパターニングす
るとともに、さらにキャパシタの下部電極８と、配線の
第１配線層８ｂとを同時にパターニングする。これによ
り、キャパシタと配線１４とを同時に形成することがで
きる。なお、この際のエッチング条件は、ＢＣｌ3 とＣ
ｌ2 との混合ガス（１：１）を用い、パワー４００Ｗ、
圧力８０〜１２０ｍｔｏｒｒとした。また、この条件で
のアルミニウムからなる第２金属層１２ａとＳｉＯ2か
らなる容量絶縁膜９のエッチングレートは１０：１であ
るため、容量絶縁膜９はほとんどエッチングされない。
このため、容量絶縁膜９を、その下に存在するキャパシ
タの下部電極８のマスクとして用いることができる。ま
た、この際、下部電極の幅５０μｍ程度に対して、上部
電極の幅を、４９μｍ程度と狭くした。
【００３１】さらに、図１に示したように、全面に層間
絶縁膜１５をＴＥＯＳ系プラズマＣＶＤ法により７００
ｎｍ〜１０００ｎｍの膜厚で形成し、キャパシタの上部
電極１２及び第２配線層１２ｂ上の層間絶縁膜１５にコ
ンタクトホールをフォトリソグラフィ工程により形成す
る。次にコンタクトホールにタングテンプラグ１６を埋
設し、次にＣＭＰにより、層間絶縁膜１５の表面を平坦
化し、上記と同様に第１配線層１７と第２配線層１８と
からなる配線１９を形成する。
絶縁膜１５をＴＥＯＳ系プラズマＣＶＤ法により７００
ｎｍ〜１０００ｎｍの膜厚で形成し、キャパシタの上部
電極１２及び第２配線層１２ｂ上の層間絶縁膜１５にコ
ンタクトホールをフォトリソグラフィ工程により形成す
る。次にコンタクトホールにタングテンプラグ１６を埋
設し、次にＣＭＰにより、層間絶縁膜１５の表面を平坦
化し、上記と同様に第１配線層１７と第２配線層１８と
からなる配線１９を形成する。
【００３２】実施例２
本実施例の半導体装置を図３に示す。この実施例ではＣ
１〜Ｃ３と３層にわたってキャパシタ及び配線が形成さ
れてなる３層配線構造を有する点以外は、実質的に実施
例１の２層配線構造の半導体装置とその構造は同様であ
る。また、図３に示した半導体装置は、実質的に実施例
１と同様の方法を繰り返すことにより製造することがで
きる。
１〜Ｃ３と３層にわたってキャパシタ及び配線が形成さ
れてなる３層配線構造を有する点以外は、実質的に実施
例１の２層配線構造の半導体装置とその構造は同様であ
る。また、図３に示した半導体装置は、実質的に実施例
１と同様の方法を繰り返すことにより製造することがで
きる。
【００３３】
【発明の効果】本発明の半導体装置によれば、キャパシ
タの下部電極と配線の第１配線層、キャパシタの上部電
極と配線の第２配線層とをそれぞれ兼用することができ
る。特に、第１金属層として高融点金属を用いた場合に
は、配線におけるバリアメタルとして機能する膜を第１
配線層として形成することができるため、配線部におけ
る第１配線層下層のコンタクトプラグと第１配線層上層
の金属との接触による好ましくない反応を回避すること
ができ、より信頼性の高い配線を形成することが可能と
なる。
タの下部電極と配線の第１配線層、キャパシタの上部電
極と配線の第２配線層とをそれぞれ兼用することができ
る。特に、第１金属層として高融点金属を用いた場合に
は、配線におけるバリアメタルとして機能する膜を第１
配線層として形成することができるため、配線部におけ
る第１配線層下層のコンタクトプラグと第１配線層上層
の金属との接触による好ましくない反応を回避すること
ができ、より信頼性の高い配線を形成することが可能と
なる。
【００３４】また、キャパシタの上部電極を下部電極よ
りも短い幅で形成する場合には、キャパシタの上部電極
と下部電極とのショートを防止することができるととも
に、後工程のフォトリソグラフィ工程でのアライメント
マージンを確保することができる。また、本発明の半導
体装置の製造方法によれば、キャパシタの下部電極と配
線の第１配線層、キャパシタの上部電極と配線の第２配
線層とをそれぞれ同一材料により、同時に形成／パター
ニングすることができるため、キャパシタと配線との双
方を形成するために追加の特別な工程を行う必要がなく
なり、製造工程をより簡略化することが可能となる。よ
って、より信頼性の高い半導体装置を、より低い製造コ
ストで生産することが可能となる。
りも短い幅で形成する場合には、キャパシタの上部電極
と下部電極とのショートを防止することができるととも
に、後工程のフォトリソグラフィ工程でのアライメント
マージンを確保することができる。また、本発明の半導
体装置の製造方法によれば、キャパシタの下部電極と配
線の第１配線層、キャパシタの上部電極と配線の第２配
線層とをそれぞれ同一材料により、同時に形成／パター
ニングすることができるため、キャパシタと配線との双
方を形成するために追加の特別な工程を行う必要がなく
なり、製造工程をより簡略化することが可能となる。よ
って、より信頼性の高い半導体装置を、より低い製造コ
ストで生産することが可能となる。
【図１】本発明の半導体装置の実施例を示す要部の概略
断面図である。
断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の要部の概略断面製造工程図である。
の要部の概略断面製造工程図である。
【図３】本発明の半導体装置の別の実施例を示す要部の
概略断面図である。
概略断面図である。
【図４】従来の半導体装置の要部の概略断面図である。
１ シリコン基板
２ 素子分離膜
３ ゲート電極
４ ソース／ドレイン領域
５、１５ 層間絶縁膜
６ コンタクトホール
７、１６ タングステンプラグ
８ 下部電極
８ａ 第１金属層
８ｂ、１７ 第１配線層
９ 容量絶縁層
９ａ 容量絶縁膜
１０、１３ レジストパターン
１２ 上部電極
１２ａ 第２金属層
１２ｂ、１８ 第２配線層
１４、１９ 配線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/3205
H01L 27/04
Claims (4)
- 【請求項１】 半導体基板上に、下部電極、容量絶縁膜
及び上部電極から構成されるキャパシタと、第１配線層
及び該第１配線層上に積層された第２配線層から構成さ
れる配線とを備え、 前記下部電極と第１配線層とが第１金属層により形成さ
れ、かつ前記上部電極と第２配線層とが第２金属層によ
り形成され、前記容量絶縁膜が下部電極上のみに形成さ
れてなり、第１金属層が高融点金属、その窒化膜および
珪化膜から選択される単層又は２層以上の積層膜を用い
て形成され、第２金属層がアルミニウム系金属を用いて
形成されてなることを特徴とする半導体装置。 - 【請求項２】 上部電極が、下部電極より小さく形成さ
れてなる請求項１記載の半導体装置。 - 【請求項３】 (i)半導体基板上に、下部電極と第１配
線層を構成する第１金属層を形成し、 (ii)前記第１金属層上に容量絶縁層を積層し、該容量絶
縁層をパタ−ニングして容量絶縁膜を形成し、 (iii)該容量絶縁膜を被覆するように、得られた基板上
全面に、上部電極と第２配線層を構成する第２金属層を
形成し、 (iv)所定の形状のレジストマスクを形成し、該レジスト
マスクを用いて前記第１金属層及び第２金属層のみがエ
ッチングされる条件下で、前記第２金属層及び第１金属
層をエッチングすることにより、下部電極、容量絶縁層
および上部電極からなるキャパシタと第１配線層および
第２配線層からなる配線とを同時に形成することからな
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 第１金属層を高融点金属、その窒化膜お
よび珪化膜から選択される単層又は２層以上の積層膜を
用いて形成し、第２金属層をアルミニウム系金属を用い
て形成してなる請求項３記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26810398A JP3516593B2 (ja) | 1998-09-22 | 1998-09-22 | 半導体装置及びその製造方法 |
| US09/372,090 US6175131B1 (en) | 1998-09-22 | 1999-08-11 | Semiconductor device having a capacitor and an interconnect layer |
| TW088114111A TW466603B (en) | 1998-09-22 | 1999-08-18 | Semiconductor device and manufacturing method thereof |
| EP99306545A EP0989615A3 (en) | 1998-09-22 | 1999-08-19 | Semiconductor device with capacitor and manufacturing method thereof |
| KR1019990040676A KR100306202B1 (ko) | 1998-09-22 | 1999-09-21 | 반도체장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26810398A JP3516593B2 (ja) | 1998-09-22 | 1998-09-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101023A JP2000101023A (ja) | 2000-04-07 |
| JP3516593B2 true JP3516593B2 (ja) | 2004-04-05 |
Family
ID=17453947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26810398A Expired - Lifetime JP3516593B2 (ja) | 1998-09-22 | 1998-09-22 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6175131B1 (ja) |
| EP (1) | EP0989615A3 (ja) |
| JP (1) | JP3516593B2 (ja) |
| KR (1) | KR100306202B1 (ja) |
| TW (1) | TW466603B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10008573A1 (de) * | 2000-02-24 | 2001-09-13 | Infineon Technologies Ag | Halbleiterbauelement und Herstellungsverfahren |
| EP1132973A1 (de) * | 2000-03-06 | 2001-09-12 | Infineon Technologies AG | Metall-Isolator-Metall-Kondensator und Verfahren zu seiner Herstellung |
| JP2002043201A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| US6596579B1 (en) * | 2001-04-27 | 2003-07-22 | Lsi Logic Corporation | Method of forming analog capacitor dual damascene process |
| JP4947849B2 (ja) | 2001-05-30 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP3746979B2 (ja) * | 2001-10-03 | 2006-02-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
| DE10216614B4 (de) * | 2002-04-15 | 2004-06-17 | Infineon Technologies Ag | Verfahren zur Verstärkung einer dielektrischen Schicht auf einem Halbleitersubstrat an Fehlstellen und Anordnung mit einer verstärkten dielektrischen Schicht |
| JP2003318269A (ja) | 2002-04-24 | 2003-11-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100480603B1 (ko) * | 2002-07-19 | 2005-04-06 | 삼성전자주식회사 | 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자 |
| JP2004303908A (ja) | 2003-03-31 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| DE10341564B4 (de) * | 2003-09-09 | 2007-11-22 | Infineon Technologies Ag | Kondensatoranordnung und Verfahren zur Herstellung derselben |
| JP4928748B2 (ja) * | 2005-06-27 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2007251052A (ja) * | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | キャパシタ及びその製造方法 |
| US20080185682A1 (en) * | 2007-02-06 | 2008-08-07 | Micrel, Inc. | High Voltage Metal-On-Passivation Capacitor |
| JP5460127B2 (ja) * | 2009-05-28 | 2014-04-02 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2011055015A (ja) * | 2010-12-16 | 2011-03-17 | Renesas Electronics Corp | 半導体装置 |
| US8907450B2 (en) | 2011-11-09 | 2014-12-09 | Qualcomm Incorporated | Metal-semiconductor wafer bonding for high-Q devices |
| JP6336826B2 (ja) * | 2014-06-04 | 2018-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2016162904A (ja) * | 2015-03-03 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6579502B2 (ja) * | 2017-07-26 | 2019-09-25 | 株式会社村田製作所 | キャパシタ |
| CN117637713A (zh) * | 2022-08-12 | 2024-03-01 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2526225B1 (fr) * | 1982-04-30 | 1985-11-08 | Radiotechnique Compelec | Procede de realisation d'un condensateur integre, et dispositif ainsi obtenu |
| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| US4971924A (en) * | 1985-05-01 | 1990-11-20 | Texas Instruments Incorporated | Metal plate capacitor and method for making the same |
| KR960005248B1 (ko) * | 1991-10-24 | 1996-04-23 | 마쯔시다덴기산교 가부시기가이샤 | 반도체기억장치 및 그 제조방법 |
| JPH05129522A (ja) | 1991-10-30 | 1993-05-25 | Seikosha Co Ltd | 半導体装置 |
| US5674771A (en) * | 1992-04-20 | 1997-10-07 | Nippon Telegraph And Telephone Corporation | Capacitor and method of manufacturing the same |
| US5479316A (en) * | 1993-08-24 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit metal-oxide-metal capacitor and method of making same |
| JP2591446B2 (ja) * | 1993-10-18 | 1997-03-19 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| JP2880444B2 (ja) | 1995-02-02 | 1999-04-12 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JPH09162370A (ja) * | 1995-12-14 | 1997-06-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| US5773314A (en) * | 1997-04-25 | 1998-06-30 | Motorola, Inc. | Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells |
-
1998
- 1998-09-22 JP JP26810398A patent/JP3516593B2/ja not_active Expired - Lifetime
-
1999
- 1999-08-11 US US09/372,090 patent/US6175131B1/en not_active Expired - Lifetime
- 1999-08-18 TW TW088114111A patent/TW466603B/zh not_active IP Right Cessation
- 1999-08-19 EP EP99306545A patent/EP0989615A3/en not_active Withdrawn
- 1999-09-21 KR KR1019990040676A patent/KR100306202B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0989615A3 (en) | 2000-11-29 |
| TW466603B (en) | 2001-12-01 |
| KR20000023348A (ko) | 2000-04-25 |
| KR100306202B1 (ko) | 2001-11-02 |
| JP2000101023A (ja) | 2000-04-07 |
| EP0989615A2 (en) | 2000-03-29 |
| US6175131B1 (en) | 2001-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3516593B2 (ja) | 半導体装置及びその製造方法 | |
| US6822334B2 (en) | Semiconductor device having a layered wiring structure with hard mask covering | |
| JP3193973B2 (ja) | 容量素子およびその製造方法 | |
| US6372630B1 (en) | Semiconductor device and fabrication method thereof | |
| JPH08321545A (ja) | 配線形成法 | |
| JPH0878532A (ja) | アンチフューズ素子及びその製造方法 | |
| JPH0697109A (ja) | 半導体装置 | |
| US6117789A (en) | Method of manufacturing thin film resistor layer | |
| JP3180783B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
| JP3180768B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2809131B2 (ja) | 半導体装置の製造方法 | |
| JP3163761B2 (ja) | 集積回路装置 | |
| JP3695771B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0637190A (ja) | 半導体装置およびその製造方法 | |
| JP4165202B2 (ja) | 半導体装置およびその製造方法 | |
| JP3182168B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2809172B2 (ja) | 半導体装置 | |
| JP3288910B2 (ja) | 半導体装置の製造方法 | |
| JPH04326568A (ja) | 容量素子 | |
| JP4648673B2 (ja) | 半導体装置の製造方法、半導体装置 | |
| JPH0547756A (ja) | 半導体装置の製造方法 | |
| JPH11274297A (ja) | 多層配線層の形成方法及び多層配線層 | |
| JPH10173051A (ja) | 配線形成方法 | |
| JPH11111921A (ja) | 半導体装置 | |
| JPH11135629A (ja) | 半導体デバイスの配線構造並びにその形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040120 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |