JP3182168B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
- Publication number
- JP3182168B2 JP3182168B2 JP17566691A JP17566691A JP3182168B2 JP 3182168 B2 JP3182168 B2 JP 3182168B2 JP 17566691 A JP17566691 A JP 17566691A JP 17566691 A JP17566691 A JP 17566691A JP 3182168 B2 JP3182168 B2 JP 3182168B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- polycrystalline silicon
- layer
- silicon layer
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
及び半導体装置に関するものである。
及び半導体装置に関するものである。
【０００２】
【従来の技術】従来の技術について図１１〜図１４を用
いて説明する。
いて説明する。
【０００３】従来の半導体装置の製造方法はシリコン基
板301 上に絶縁膜となる酸化膜302を熱酸化により100
オングストロ−ム程度形成し、この酸化膜302 上に、減
圧ＣＶＤ法を用いて燐を導入した多結晶シリコン層303
を4000オングストロ−ム程度堆積させる。この多結晶シ
リコン層303 はゲ−ト電極として使用する。また、この
多結晶シリコン層303 を第１の導電層とする。その後、
フォトリソグラフィ−技術を用いてレジストパタ−ン30
4 を第１の導電層である多結晶シリコン層303上に形成
し、このレジストパタ−ン304 をマスクにして第１の導
電層である多結晶シリコン層303 をＣＤＥ法によって図
１１の様に加工する。
板301 上に絶縁膜となる酸化膜302を熱酸化により100
オングストロ−ム程度形成し、この酸化膜302 上に、減
圧ＣＶＤ法を用いて燐を導入した多結晶シリコン層303
を4000オングストロ−ム程度堆積させる。この多結晶シ
リコン層303 はゲ−ト電極として使用する。また、この
多結晶シリコン層303 を第１の導電層とする。その後、
フォトリソグラフィ−技術を用いてレジストパタ−ン30
4 を第１の導電層である多結晶シリコン層303上に形成
し、このレジストパタ−ン304 をマスクにして第１の導
電層である多結晶シリコン層303 をＣＤＥ法によって図
１１の様に加工する。
【０００４】次に、レジスト304 を除去し、第１の導電
層である多結晶シリコン層303 を上層配線である多結晶
シリコン層306 と絶縁するために、第１の導電層である
多結晶シリコン層303 を熱酸化して1000オングストロ−
ム程度の酸化膜305 を形成させ、この酸化膜305 上に燐
を導入した多結晶シリコン層306 を4000オングストロ−
ム程度堆積させる。その後、フォトリソグラフィ−技術
を用いてレジストパタ−ン307 を多結晶シリコン層306
上に形成し、レジストパタ−ン307 をマスクにして多結
晶シリコン層306 を反応性イオンエッチング技術により
加工して配線層を形成し、図１２に至る。
層である多結晶シリコン層303 を上層配線である多結晶
シリコン層306 と絶縁するために、第１の導電層である
多結晶シリコン層303 を熱酸化して1000オングストロ−
ム程度の酸化膜305 を形成させ、この酸化膜305 上に燐
を導入した多結晶シリコン層306 を4000オングストロ−
ム程度堆積させる。その後、フォトリソグラフィ−技術
を用いてレジストパタ−ン307 を多結晶シリコン層306
上に形成し、レジストパタ−ン307 をマスクにして多結
晶シリコン層306 を反応性イオンエッチング技術により
加工して配線層を形成し、図１２に至る。
【０００５】続いて、レジスト307 を除去し、多結晶シ
リコン306を第２の導電層であるアルミニウム配線層と
絶縁するために、熱酸化を用いて酸化膜308 を1000オン
グストロ−ム程度形成する。その後、その上に常圧ＣＶ
Ｄ法を用いて、1000オングストロ−ムの酸化膜309 と50
00オングストロ−ムのＢＰＳＧ膜310 を順次堆積させ
る。その後、第２の導電層であるアルミニウム配線層と
多結晶シリコン層303 を接続するために、レジストパタ
−ン311 をＢＰＳＧ膜310上に形成し、反応性イオンエ
ッチング技術によりコンタクトホ−ル312 を形成し、図
１３に至る。その後、レジストパタ−ン311 を除去し、
ＢＰＳＧ膜310 上に第２の導電層であるアルミニウム配
線層を形成する。
リコン306を第２の導電層であるアルミニウム配線層と
絶縁するために、熱酸化を用いて酸化膜308 を1000オン
グストロ−ム程度形成する。その後、その上に常圧ＣＶ
Ｄ法を用いて、1000オングストロ−ムの酸化膜309 と50
00オングストロ−ムのＢＰＳＧ膜310 を順次堆積させ
る。その後、第２の導電層であるアルミニウム配線層と
多結晶シリコン層303 を接続するために、レジストパタ
−ン311 をＢＰＳＧ膜310上に形成し、反応性イオンエ
ッチング技術によりコンタクトホ−ル312 を形成し、図
１３に至る。その後、レジストパタ−ン311 を除去し、
ＢＰＳＧ膜310 上に第２の導電層であるアルミニウム配
線層を形成する。
【０００６】しかしながら、以上述べた従来の技術で、
図１２に示した様に多結晶シリコン層306 と多結晶シリ
コン層306 とは相互に段差が生じるために、リソグラフ
ィ−技術を用いてレジストパタ−ン311 を形成する際
に、レジストの深さにより多結晶シリコン層306 の配線
パタ−ンの寸法に違いが出てくる。この問題点を解消し
ようと、多結晶シリコン層306 の段差を小さくするため
に第１の導電層である多結晶シリコン層303の膜厚を薄
くしようとするが、コンタクトホ−ル312 を形成する際
に、図１４の様に第１の導電層である多結晶シリコン層
303 に突き抜けが生じる。この第１の導電層の突き抜け
により、第２の導電層であるアルミニウム配線層と半導
体基板301 とがショ−トし、第１の導電層である多結晶
シリコン配線層303 と第２の導電層であるアルミニウム
配線層との接触抵抗値が増大し、半導体装置としての機
能を著しく低下させている。
図１２に示した様に多結晶シリコン層306 と多結晶シリ
コン層306 とは相互に段差が生じるために、リソグラフ
ィ−技術を用いてレジストパタ−ン311 を形成する際
に、レジストの深さにより多結晶シリコン層306 の配線
パタ−ンの寸法に違いが出てくる。この問題点を解消し
ようと、多結晶シリコン層306 の段差を小さくするため
に第１の導電層である多結晶シリコン層303の膜厚を薄
くしようとするが、コンタクトホ−ル312 を形成する際
に、図１４の様に第１の導電層である多結晶シリコン層
303 に突き抜けが生じる。この第１の導電層の突き抜け
により、第２の導電層であるアルミニウム配線層と半導
体基板301 とがショ−トし、第１の導電層である多結晶
シリコン配線層303 と第２の導電層であるアルミニウム
配線層との接触抵抗値が増大し、半導体装置としての機
能を著しく低下させている。
【０００７】
【発明が解決しようとする課題】従来技術の半導体装置
の製造工程では、多層配線を形成する際に、配線間に段
差が生じ、配線の寸法が違ってくるため、第１の導電層
である多結晶シリコン層303 の膜厚を薄くしようとす
る。しかし、コンタクトホ−ル312 の形成時に、第１の
導電層である多結晶シリコン層303 の膜厚が薄いことか
ら、突き抜けが生じる。この第１の導電層である多結晶
シリコン層303 の突き抜けが原因となり、第１の導電層
である多結晶シリコン層303 と半導体基板301 とのショ
−ト、および第２の導電層であるアルミニウム配線層31
3 と第１の導電層である多結晶シリコン層303 との接触
面積の縮小による導電層としての抵抗値の増大、が生じ
る。本発明が解決しようとする課題は、以上のことに起
因する半導体装置の機能の低下である。 ［発明の構成］
の製造工程では、多層配線を形成する際に、配線間に段
差が生じ、配線の寸法が違ってくるため、第１の導電層
である多結晶シリコン層303 の膜厚を薄くしようとす
る。しかし、コンタクトホ−ル312 の形成時に、第１の
導電層である多結晶シリコン層303 の膜厚が薄いことか
ら、突き抜けが生じる。この第１の導電層である多結晶
シリコン層303 の突き抜けが原因となり、第１の導電層
である多結晶シリコン層303 と半導体基板301 とのショ
−ト、および第２の導電層であるアルミニウム配線層31
3 と第１の導電層である多結晶シリコン層303 との接触
面積の縮小による導電層としての抵抗値の増大、が生じ
る。本発明が解決しようとする課題は、以上のことに起
因する半導体装置の機能の低下である。 ［発明の構成］
【０００８】
【課題を解決するための手段】本発明は、コンタクトホ
−ル形成時に生じる第１の導電層である多結晶シリコン
層の突き抜けを防止するために、第１の導電層である多
結晶シリコン層において、コンタクトホ−ルが形成され
る所定部分の膜厚だけを他の部分の膜厚より厚くするこ
とにより、第１の導電層である多結晶シリコン層の突き
抜けを防止するものである。
−ル形成時に生じる第１の導電層である多結晶シリコン
層の突き抜けを防止するために、第１の導電層である多
結晶シリコン層において、コンタクトホ−ルが形成され
る所定部分の膜厚だけを他の部分の膜厚より厚くするこ
とにより、第１の導電層である多結晶シリコン層の突き
抜けを防止するものである。
【０００９】本発明は、半導体基板上に絶縁膜を形成す
る工程と、前記絶縁膜上に第１の導電層として多結晶シ
リコン層を形成する工程と、第１の導電層である前記多
結晶シリコン層において、コンタクトホ−ルが形成され
る所定部分の膜厚を、他の部分の膜厚よりも厚くしてお
く工程と、第１の導電層である前記多結晶シリコン層上
に熱酸化による絶縁膜を形成する工程と、リソグラフィ
−技術を用いて、コンタクトホ−ルを所定の位置に前記
多結晶シリコン層の膜厚の厚い部分に達するように形成
する工程と、前記絶縁膜上に第２の導電層としてアルミ
ニウム配線を形成し、第１の導電層である前記多結晶シ
リコン層と電気的に導通させる工程とを有するものであ
る。
る工程と、前記絶縁膜上に第１の導電層として多結晶シ
リコン層を形成する工程と、第１の導電層である前記多
結晶シリコン層において、コンタクトホ−ルが形成され
る所定部分の膜厚を、他の部分の膜厚よりも厚くしてお
く工程と、第１の導電層である前記多結晶シリコン層上
に熱酸化による絶縁膜を形成する工程と、リソグラフィ
−技術を用いて、コンタクトホ−ルを所定の位置に前記
多結晶シリコン層の膜厚の厚い部分に達するように形成
する工程と、前記絶縁膜上に第２の導電層としてアルミ
ニウム配線を形成し、第１の導電層である前記多結晶シ
リコン層と電気的に導通させる工程とを有するものであ
る。
【００１０】
【作用】第１の導電層である多結晶シリコン層の膜厚に
おいて、コンタクトホ−ルが形成される所定部分の膜厚
を他の部分の膜厚より厚くする。この結果、従来の技術
で問題となっていたコンタクトホ−ル部を形成する際に
生じる、第１の導電層である多結晶シリコン層の突き抜
けを防止できる。
おいて、コンタクトホ−ルが形成される所定部分の膜厚
を他の部分の膜厚より厚くする。この結果、従来の技術
で問題となっていたコンタクトホ−ル部を形成する際に
生じる、第１の導電層である多結晶シリコン層の突き抜
けを防止できる。
【００１１】この様にすれば、第１の導電層である多結
晶シリコン層の膜厚を薄くしても、コンタクトホ−ルを
形成する際に第１の導電層の多結晶シリコン層の膜厚の
厚い部分が突き抜けを防ぐことができる。これより、半
導体基板と第１の導電層の多結晶シリコン層とがショ−
トするようなことはなく、その双方が互いに接触する面
積の縮小も避けられるので抵抗値の上昇を防ぐことがで
きる。
晶シリコン層の膜厚を薄くしても、コンタクトホ−ルを
形成する際に第１の導電層の多結晶シリコン層の膜厚の
厚い部分が突き抜けを防ぐことができる。これより、半
導体基板と第１の導電層の多結晶シリコン層とがショ−
トするようなことはなく、その双方が互いに接触する面
積の縮小も避けられるので抵抗値の上昇を防ぐことがで
きる。
【００１２】
【実施例】以下第１の実施例を図１〜図６を参照して説
明する。
明する。
【００１３】まず半導体基板101 においてコンタクトホ
−ルが形成される予定領域に、深さ１μｍ程度のトレン
チ（溝）を形成し、半導体基板101上に熱酸化法で酸化
膜102 を100 オングストロ−ム程度形成し、この酸化膜
102 上に、不純物を導入した多結晶シリコン層103をＣ
ＶＤ法を用いて6000オングストロ−ム程度堆積させて図
１に至る。
−ルが形成される予定領域に、深さ１μｍ程度のトレン
チ（溝）を形成し、半導体基板101上に熱酸化法で酸化
膜102 を100 オングストロ−ム程度形成し、この酸化膜
102 上に、不純物を導入した多結晶シリコン層103をＣ
ＶＤ法を用いて6000オングストロ−ム程度堆積させて図
１に至る。
【００１４】続いて、酸化膜102 上の多結晶シリコン層
103 において、トレンチ内部に堆積されている部分だけ
を残し、ＣＤＥ技術を用いて除去して酸化膜102 を露出
させ、図２に至る。
103 において、トレンチ内部に堆積されている部分だけ
を残し、ＣＤＥ技術を用いて除去して酸化膜102 を露出
させ、図２に至る。
【００１５】続いて、多結晶シリコン層103 上に不純物
を導入した多結晶シリコン層104 を4000オングストロ−
ム程度堆積させ、多結晶シリコン層103 と多結晶シリコ
ン層104 とから、第１の導電層を形成し、図３に至る。
を導入した多結晶シリコン層104 を4000オングストロ−
ム程度堆積させ、多結晶シリコン層103 と多結晶シリコ
ン層104 とから、第１の導電層を形成し、図３に至る。
【００１６】その後、多結晶シリコン層104 をフォトリ
ソグラフィ−技術とＣＤＥ技術を用いてパタ−ニング
し、その後、多結晶シリコン層104 を熱酸化し酸化膜10
5 を100 オングストロ−ム程度形成し、図４に至る。こ
こでは多結晶シリコン層104 の膜厚を薄くするために、
この様な形状（図４図示）にしてある。
ソグラフィ−技術とＣＤＥ技術を用いてパタ−ニング
し、その後、多結晶シリコン層104 を熱酸化し酸化膜10
5 を100 オングストロ−ム程度形成し、図４に至る。こ
こでは多結晶シリコン層104 の膜厚を薄くするために、
この様な形状（図４図示）にしてある。
【００１７】次に、ＣＶＤ技術を用いて酸化膜106 を10
00オングストロ−ム、ＢＰＳＧ膜107 を5000オングスト
ロ−ム順次堆積させ、ＢＰＳＧ膜107 上にレジストパタ
−ン108 を形成し、このレジストパタ−ン108 をマスク
にして、ＢＰＳＧ膜107 、酸化膜106 、酸化膜105 、多
結晶シリコン層104 に至る、もしくは多結晶シリコン層
103 に至るエッチングを行い、所定の位置にコンタクト
ホ−ル109 を形成し、図５に至る。
00オングストロ−ム、ＢＰＳＧ膜107 を5000オングスト
ロ−ム順次堆積させ、ＢＰＳＧ膜107 上にレジストパタ
−ン108 を形成し、このレジストパタ−ン108 をマスク
にして、ＢＰＳＧ膜107 、酸化膜106 、酸化膜105 、多
結晶シリコン層104 に至る、もしくは多結晶シリコン層
103 に至るエッチングを行い、所定の位置にコンタクト
ホ−ル109 を形成し、図５に至る。
【００１８】次に、レジスト108 を除去し、ＢＰＳＧ膜
107 上にアルミニウム配線層110 を形成し、第１の導電
層である多結晶シリコン層103,104 と第２の導電層であ
るアルミニウム配線層110 とを電気的に導通させ、図６
に至る。
107 上にアルミニウム配線層110 を形成し、第１の導電
層である多結晶シリコン層103,104 と第２の導電層であ
るアルミニウム配線層110 とを電気的に導通させ、図６
に至る。
【００１９】以上述べたように、本発明の第１の実施例
を用い、半導体基板101 中にトレンチを形成し、第１の
導電層である多結晶シリコン層103を埋込み、コンタク
トホ−ル109 の形成される所定の部分とその周辺領域
の、第１の導電層である多結晶シリコン層103,104 の膜
厚を十分厚くしているため、第１の導電層である多結晶
シリコン層103,104 の突き抜けを防ぐことができる。こ
の結果、半導体基板101と第１の導電層である多結晶シ
リコン層103,104 とのショ−トを防ぐことができる。ま
た従来の技術では第１の導電層である多結晶シリコン層
103,104 と第２の導電層であるアルミニウム配線層110
とを互いに底面で接触させていたが、コンタクトホ−ル
109 の形成される所定部分とその周辺領域の膜厚を十分
確保しているため、第１の導電層である多結晶シリコン
層103,104 と第２の導電層であるアルミニウム配線層11
0 とを互いに側面と底面とで接触させ、接触面積を増や
すことができるので、接触抵抗値は当然下げることがで
きる。
を用い、半導体基板101 中にトレンチを形成し、第１の
導電層である多結晶シリコン層103を埋込み、コンタク
トホ−ル109 の形成される所定の部分とその周辺領域
の、第１の導電層である多結晶シリコン層103,104 の膜
厚を十分厚くしているため、第１の導電層である多結晶
シリコン層103,104 の突き抜けを防ぐことができる。こ
の結果、半導体基板101と第１の導電層である多結晶シ
リコン層103,104 とのショ−トを防ぐことができる。ま
た従来の技術では第１の導電層である多結晶シリコン層
103,104 と第２の導電層であるアルミニウム配線層110
とを互いに底面で接触させていたが、コンタクトホ−ル
109 の形成される所定部分とその周辺領域の膜厚を十分
確保しているため、第１の導電層である多結晶シリコン
層103,104 と第２の導電層であるアルミニウム配線層11
0 とを互いに側面と底面とで接触させ、接触面積を増や
すことができるので、接触抵抗値は当然下げることがで
きる。
【００２０】尚、本発明の第１の実施例を用い、第１の
導電層である多結晶シリコン層103を酸化膜102 を介し
半導体基板101 内に埋め込み形成することにより、第１
の導電層である、半導体基板101 の表面上に形成された
多結晶シリコン層104 の膜厚を薄くし、配線層の段差を
抑えることができる。この様に、導電層の膜厚を薄くす
ることができる為、当然、半導体装置の集積度を向上さ
せることにもなる。以上の点から、半導体装置の機能を
向上させることができる。次に、図７〜図１０を参照し
て第２の実施例を説明する。
導電層である多結晶シリコン層103を酸化膜102 を介し
半導体基板101 内に埋め込み形成することにより、第１
の導電層である、半導体基板101 の表面上に形成された
多結晶シリコン層104 の膜厚を薄くし、配線層の段差を
抑えることができる。この様に、導電層の膜厚を薄くす
ることができる為、当然、半導体装置の集積度を向上さ
せることにもなる。以上の点から、半導体装置の機能を
向上させることができる。次に、図７〜図１０を参照し
て第２の実施例を説明する。
【００２１】まず半導体基板201 上に酸化膜202 を100
オングストロ−ム程度ＣＶＤ法を用いて形成し、この酸
化膜202 上に、不純物を導入した第１の導電層である多
結晶シリコン層203 をＣＶＤ法を用いて、4000オングス
トロ−ム程度堆積させ図７に至る。
オングストロ−ム程度ＣＶＤ法を用いて形成し、この酸
化膜202 上に、不純物を導入した第１の導電層である多
結晶シリコン層203 をＣＶＤ法を用いて、4000オングス
トロ−ム程度堆積させ図７に至る。
【００２２】続いて、多結晶シリコン層203 上に、不純
物を導入した多結晶シリコン層204を1000〜2000オング
ストロ−ム程度堆積させ、この多結晶シリコン層204 上
にレジストパタ−ンを形成し、このレジストをマスクに
して、コンタクトホ−ルが形成される所定部分とその周
辺領域を除き、多結晶シリコン層204 を除去する。この
ようにして、第１の導電層を多結晶シリコン層203 と多
結晶シリコン層204 で形成し、コンタクトホ−ルが形成
される所定の部分とその周辺領域の第１の導電層の膜厚
を5000〜6000オングストロ−ム程度確保し、図８に至
る。
物を導入した多結晶シリコン層204を1000〜2000オング
ストロ−ム程度堆積させ、この多結晶シリコン層204 上
にレジストパタ−ンを形成し、このレジストをマスクに
して、コンタクトホ−ルが形成される所定部分とその周
辺領域を除き、多結晶シリコン層204 を除去する。この
ようにして、第１の導電層を多結晶シリコン層203 と多
結晶シリコン層204 で形成し、コンタクトホ−ルが形成
される所定の部分とその周辺領域の第１の導電層の膜厚
を5000〜6000オングストロ−ム程度確保し、図８に至
る。
【００２３】次に、熱酸化法を用い、第１の導電層であ
る多結晶シリコン層203 上、および多結晶シリコン層20
4 上に酸化膜205 を形成し、さらにＣＶＤ技術を用いて
酸化膜206 を1000オングストロ−ム、ＢＰＳＧ207 膜を
5000オングストロ−ム順次堆積させ、ＢＰＳＧ207 膜上
にレジストパタ−ン208 を形成し、このレジストパタ−
ン208 をマスクにして、ＢＰＳＧ膜207 、酸化膜206 、
酸化膜205 、多結晶シリコン層204 に至る、もしくは多
結晶シリコン層203 に至るエッチングを行い、コンタク
トホ−ル209 を形成し、図９に至る。
る多結晶シリコン層203 上、および多結晶シリコン層20
4 上に酸化膜205 を形成し、さらにＣＶＤ技術を用いて
酸化膜206 を1000オングストロ−ム、ＢＰＳＧ207 膜を
5000オングストロ−ム順次堆積させ、ＢＰＳＧ207 膜上
にレジストパタ−ン208 を形成し、このレジストパタ−
ン208 をマスクにして、ＢＰＳＧ膜207 、酸化膜206 、
酸化膜205 、多結晶シリコン層204 に至る、もしくは多
結晶シリコン層203 に至るエッチングを行い、コンタク
トホ−ル209 を形成し、図９に至る。
【００２４】次に、レジスト208 を除去し、ＢＰＳＧ膜
207 上に第２の導電層であるアルミニウム配線層210 を
形成し、第１の導電層である多結晶シリコン層203,204
と第２の導電層であるアルミニウム配線層210 とを電気
的に導通させ、図１０に至る。 以上説明したように、
第２の実施例を用いることにより、第１の実施例と同様
の効果を得ることができる。加えて、第１の導電層であ
る多結晶シリコン層203,204 を形成する際に、第１の実
施例に比べてパタ−ニングの工程が簡単になるという効
果がある。
207 上に第２の導電層であるアルミニウム配線層210 を
形成し、第１の導電層である多結晶シリコン層203,204
と第２の導電層であるアルミニウム配線層210 とを電気
的に導通させ、図１０に至る。 以上説明したように、
第２の実施例を用いることにより、第１の実施例と同様
の効果を得ることができる。加えて、第１の導電層であ
る多結晶シリコン層203,204 を形成する際に、第１の実
施例に比べてパタ−ニングの工程が簡単になるという効
果がある。
【００２５】尚、第１の実施例、第２の実施例について
は、ともに第１の導電層として不純物を導入した多結晶
シリコン層を用いた場合について説明したが、多結晶シ
リコン層のかわりにモリブデン、タングステン、アルミ
ニウム等の高融点金属、または、これらの高融点金属を
含むシリサイド化合物等の配線層として用いられる物質
であれば同様の効果が得られる。
は、ともに第１の導電層として不純物を導入した多結晶
シリコン層を用いた場合について説明したが、多結晶シ
リコン層のかわりにモリブデン、タングステン、アルミ
ニウム等の高融点金属、または、これらの高融点金属を
含むシリサイド化合物等の配線層として用いられる物質
であれば同様の効果が得られる。
【００２６】
【発明の効果】以上詳しく述べたように、本発明により
コンタクトホ−ル形成時に生じる、第１の導電層である
多結晶シリコン層の突抜けを防ぐことにより、半導体装
置の機能を向上させることができる。
コンタクトホ−ル形成時に生じる、第１の導電層である
多結晶シリコン層の突抜けを防ぐことにより、半導体装
置の機能を向上させることができる。
【図１】 実施例１の半導体装置の製造工程を表す断面
図である。
図である。
【図２】 実施例１の半導体装置の製造工程を表す断面
図である。
図である。
【図３】 実施例１の半導体装置の製造工程を表す断面
図である。
図である。
【図４】 実施例１の半導体装置の製造工程を表す断面
図である。
図である。
【図５】 実施例１の半導体装置の製造工程を表す断面
図である。
図である。
【図６】 実施例１の半導体装置の製造工程を表す断面
図である。
図である。
【図７】 実施例２の半導体装置の製造工程を表す断面
図である。
図である。
【図８】 実施例２の半導体装置の製造工程を表す断面
図である。
図である。
【図９】 実施例２の半導体装置の製造工程を表す断面
図である。
図である。
【図１０】 実施例２の半導体装置の製造工程を表す断
面図である。
面図である。
【図１１】 従来技術の半導体装置の製造工程を表す断
面図である。
面図である。
【図１２】 従来技術の半導体装置の製造工程を表す断
面図である。
面図である。
【図１３】 従来技術の半導体装置の製造工程を表す断
面図である。
面図である。
【図１４】 従来技術の半導体装置の製造工程を表す断
面図である。
面図である。
101,201,301 ……半導体基板、 102,202,302 ……酸化膜、 103,203,303 ……多結晶シリコン層、 104,204,……多結晶シリコン層、 105,205,305 309 ……酸化膜、 106,206,……酸化膜、 306 ……配線層、 308 ……酸化膜、 107,207,……ＢＰＳＧ膜、 108,208,304 307 ……レジスト、 110,210 ……アルミニウム配線層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−219152（ＪＰ，Ａ) 特開 昭63−42144（ＪＰ，Ａ) 特開 平４−63439（ＪＰ，Ａ) 特開 平４−252029（ＪＰ，Ａ) 実開 昭63−137941（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (3)
- 【請求項１】 半導体基板の所定の部位にトレンチを形
成する工程と、 前記トレンチが形成された前記 半導体基板上に第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上及び前記ト
レンチ部分に形成された前記第１の絶縁膜を介して前記
半導体基板内に導電層を埋め込むことにより前記トレン
チ部分の膜厚を厚くした第１の導電層を形成する工程
と、前記 第１の導電層上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をエッチングし、前記第１の導電層の
膜厚の厚い部分に達するようにコンタクトホ−ルを形成
する工程と、 前記第２の絶縁膜上及び前記コンタクトホ−ル内に第２
の導電層を形成し、前記第２の導電層と前記第１の導電
層とを電気的に導通させる工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記コンタクトホ−ルを形成する工程に
おいて、さらに前記第１の導電層をエッチングすること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の所定の部位に形成されたト
レンチと、 前記トレンチが形成された前記半導体基板上に形成され
た第１の絶縁膜と、 前記第１の絶縁膜上及び前記トレンチ部分に形成された
前記第１の絶縁膜を介して前記半導体基板内に埋め込ま
れ、前記トレンチ部分の膜厚が厚い第１の導電層と、 前記第１の導電層上に形成された第２の絶縁膜と、 前記第１の導電層の膜厚の厚い部分に達するように前記
第２の絶縁膜中に形成されたコンタクトホ−ルと、 前記第２の絶縁膜上及び前記コンタクトホ−ル内に形成
され、前記第１の導電層と電気的に導通した第２の導電
層とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17566691A JP3182168B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17566691A JP3182168B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521606A JPH0521606A (ja) | 1993-01-29 |
| JP3182168B2 true JP3182168B2 (ja) | 2001-07-03 |
Family
ID=16000103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17566691A Expired - Fee Related JP3182168B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182168B2 (ja) |
-
1991
- 1991-07-17 JP JP17566691A patent/JP3182168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521606A (ja) | 1993-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4874719A (en) | Method for manufacturing an electrical connection between conductor levels | |
| JP3022744B2 (ja) | 半導体装置及びその製造方法 | |
| JP2791768B2 (ja) | 半導体装置の金属配線の形成方法 | |
| KR100306202B1 (ko) | 반도체장치 및 그의 제조방법 | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| JP3102405B2 (ja) | 半導体装置の製造方法 | |
| JP2720796B2 (ja) | 半導体装置の製造方法 | |
| JPH05243390A (ja) | 半導体装置の導電層接続構造およびその製造方法 | |
| JP2684978B2 (ja) | 半導体装置 | |
| JPH06318562A (ja) | 半導体装置およびその製造方法 | |
| JP2842328B2 (ja) | 半導体装置の製造方法 | |
| JP3182168B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JP3520697B2 (ja) | 半導体装置及びその製造方法 | |
| JP3202307B2 (ja) | 半導体装置の製造方法 | |
| JP2790388B2 (ja) | 半導体装置の製造方法 | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| JPH1041505A (ja) | 半導体装置の製造方法 | |
| JP3257801B2 (ja) | 半導体装置の製造方法 | |
| JP3288910B2 (ja) | 半導体装置の製造方法 | |
| JPH0997902A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2855981B2 (ja) | 半導体装置の製造方法 | |
| JP3116432B2 (ja) | 半導体装置の製造方法 | |
| JPH0786209A (ja) | 半導体装置の製造方法 | |
| JPH06208968A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080420 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090420 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |