JP3405651B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自動書き込み機能
及び自動消去機能を有するＮＯＲ型フラッシュＥＥＰＲ
ＯＭなどの不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】電気的なデ−タの書き換えが可能なフラ
ッシュＥＥＰＲＯＭでは、基本的なモ−ドとして、書き
込み、消去、読み出しの３つのモ−ドを持っている。書
き込みモ−ドとは、メモリセルの閾値を例えば５．５Ｖ
以上まで上げる動作のことであり、消去モ−ドとは、メ
モリセルの閾値を例えば０．５〜３．０Ｖの範囲まで下
げる動作のことである。

【０００３】また、自動書き込み機能及び自動消去機能
を有するフラッシュＥＥＰＲＯＭでは、書き込みモ−ド
においては、例えば、メモリセルの閾値が５．５Ｖ以上
に達したか否かを判定（ベリファイ）し、メモリセルの
閾値が５．５Ｖ以上に達するまで自動的に再書き込みを
行い、消去モ−ドにおいては、例えば、メモリセルの閾
値が０．５〜３．０Ｖの範囲に存在するか否かを判定
（ベリファイ）し、メモリセルの閾値が０．５〜３．０
Ｖの範囲に存在するようになるまで自動的に所定の動作
を行う。

【０００４】図６は、従来の自動書き込み機能及び自動
消去機能を有するフラッシュＥＥＰＲＯＭの主要部を示
すものである。メモリセルアレイ１１は、複数のブロッ
クから構成され、各ブロックは、ＮＯＲ型のメモリセル
から構成されている。

【０００５】外部アドレスＡ０，Ａ１，〜Ａ１７は、直
接、又は、アドレスレジスタ１２を経由して、マルチプ
レクサ１３に入力される。アドレスカウンタ１６は、内
部アドレスを生成する。マルチプレクサ１３は、外部ア
ドレス及び内部アドレスのいずれか一方をロウデコ−ダ
１４及びカラムデコ−ダ１５に与える。

【０００６】入力デ−タは、入出力バッファ１７を経由
して、デ−タ入力レジスタ１８及びコマンドレジスタ１
９に与えられる。デ−タ入力レジスタ１８のデ−タは、
カラム選択回路２０を経由してメモリセルに供給され
る。

【０００７】コマンドレジスタ１９は、アドレス及びデ
−タからなるコマンドを認識し、そのコマンドに応じ
て、アドレスレジスタ１２、マルチプレクサ１３、デ−
タ入力レジスタ１８及び制御回路２１に制御信号を出力
する。

【０００８】制御回路２１は、コマンドレジスタ１９か
ら出力される制御信号に基づいて、次に実行すべき動作
モ−ドを認識する。電圧発生回路２２は、動作モ−ドに
対応した各種の電圧を生成する。電圧発生回路２２によ
り生成された電圧は、各動作モ−ドにおいて、メモリセ
ルの制御ゲ−ト及びビット線に与えられる。

【０００９】ベリファイ回路２３は、選択されたメモリ
セルに対するデ−タの書き込み又は消去が確実に行われ
た否かを判定し、その結果ＶＥＲＩＯＫを制御回路２１
に出力する。

【００１０】最終アドレス検知回路２４は、メモリセル
アレイ１１の各ブロックの最終アドレスの検知の有無を
示す検知信号ＡＥＮＤを出力すると共に、メモリセルア
レイ１１の最終ブロックの検知の有無を示す検知信号Ｂ
ＥＮＤを出力する。

【００１１】タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が何回実行されたかをカ
ウントする。タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が所定回数に達したとき
に、タイムアウト信号ＴＩＭＥ ＯＵＴを制御回路２１
に出力する。

【００１２】クロック発生回路２６は、ライトイネ−ブ
ル信号／ＷＥ、チップイネ−ブル信号／ＣＥ、アウトプ
ットイネ−ブル信号／ＯＥなどの信号に基づいて、フラ
ッシュＥＥＰＲＯＭの内部動作を制御するクロックを発
生する。次に、下記の表１を参照しつつ、上記フラッシ
ュＥＥＰＲＯＭにおける自動書き込み動作、自動消去動
作などの各種の動作について説明する。

【００１３】

【表１】

【００１４】(1) まず、自動書き込み動作について説
明する。自動書き込みモ−ドのコマンドは、上記表１及
び図７に示すように、連続する４つのサイクルによっ
て、チップに取り込まれるアドレス及びデ−タから構成
されている。

【００１５】即ち、コマンドレジスタ１９は、最初の第
１〜第３サイクルにおいて、書き込みコマンドを認識
し、第４サイクルにおいて、プログラムアドレスＰ．
Ａ．がアドレスレジスタ１２にラッチされ、プログラム
デ−タＰ．Ｄ．がデ−タ入力レジスタ１８にラッチされ
るように、アドレスレジスタ１２及びデ−タ入力レジス
タ１８に制御信号を出力する。

【００１６】また、コマンドレジスタ１９は、書き込み
コマンドを認識すると、アドレスレジスタ１２のアドレ
スがロウデコ−ダ１４及びカラムデコ−ダ１５に供給さ
れるようにマルチプレクサ１３に制御信号を出力すると
共に、書き込みコマンドを認識したことを示す制御信号
を制御回路２１に出力する。

【００１７】制御回路２１は、この制御デ−タを受け取
ると、図８に示すような自動書き込みシ−ケンスが実行
されるように、各回路の動作を制御する。まず、アドレ
スカウンタ１６、タイマ２５などがリセットされ、電圧
発生回路２２においてプログラムベリファイＰ．Ｖ．の
内部電源がセットアップされる（ステップＳＴ１〜ＳＴ
３）。

【００１８】この後、プログラムアドレスＰ．Ａ．によ
って選択されたメモリセル（フラッシュＥＥＰＲＯＭが
×ｎ（ｎは１以上の自然数）構成の場合は、ｎ個のメモ
リセル）のデ−タが読み出される（ステップＳＴ４）。

【００１９】プログラムアドレスＰ．Ａ．によって選択
されたメモリセル（以下、選択メモリセル）のデ−タ
は、プログラムデ−タＰ．Ｄ．と比較される（ステップ
ＳＴ５）。

【００２０】即ち、書き込み状態と判別できる閾値の下
限となる電圧（例えば、５．５Ｖ）を境界値とし、選択
メモリセルの閾値が境界値よりも高ければ、選択メモリ
セルのデ−タは“０”と判定し、選択メモリセルの閾値
が境界値よりも低ければ、選択メモリセルのデ−タは
“１”と判定する。

【００２１】そして、選択メモリセルのデ−タと、プロ
グラムデ−タＰ．Ｄ．、即ち、デ−タ“０”とを比較し
て、両者が一致すれば、書き込みＯＫと判断し、チャ−
ジポンプ回路によって生成された昇圧電圧を放電するた
めのリ−ドセットアップを経た後、自動書き込み動作を
終了する（ステップＳＴ６）。

【００２２】一方、選択メモリセルのデ−タとプログラ
ムデ−タＰ．Ｄ．が不一致の場合、書き込みＮＧと判断
し、選択メモリセルに対してデ−タの書き込み（フロ−
ティングゲ−トに対する電子の注入）を実行する。

【００２３】このデ−タの書き込みは、予め設定された
回数Ｌｉｍｉｔに達するまでは、選択メモリセルのデ−
タがプログラムデ−タＰ．Ｄ．と一致するまで、繰り返
して行われる（ステップＳＴ７〜ＳＴ９）。

【００２４】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タとプログラムデ−タ
Ｐ．Ｄ．が不一致であっても、リ−ドセットアップを経
た後、自動書き込み動作を終了する。（ステップＳＴ
６，ＳＴ７）。

【００２５】この場合、書き込み不良が発生したことを
示す信号ＥＲＲＯＲが“１”に設定される（ステップＳ
Ｔ１０）。 (2) 次に、自動消去動作について説明する。

【００２６】コマンドレジスタ１９は、最初の第１〜第
５サイクルにおいて、消去コマンドを認識し、第６サイ
クル以降のコマンドに基づいて消去動作を実行するメモ
リセルアレイ１１のブロックを確認する。

【００２７】即ち、消去を実行するブロックのアドレス
を示すコマンドが第６サイクル以降に入力され、また、
第ｎサイクルにおいて消去を実行する所定のブロックの
アドレスを示すコマンドが入力された後、所定の時間、
何らコマンドが入力されないと、制御回路２１は、図９
に示すような自動消去シ−ケンスが実行されるように、
各回路の動作を制御する。

【００２８】また、コマンドレジスタ１９は、アドレス
カウンタ１６の内部アドレスがロウデコ−ダ１４及びカ
ラムデコ−ダ１５に供給されるようにマルチプレクサ１
３に制御信号を出力する。

【００２９】図９に示すように、自動消去動作は、以下
の３つの段階から構成される。 1. 消去前書き込み（Pre Program ） 2. 消去（Erase ） 3. 自己収束（Convergence ） 消去前書き込み動作は、各選択ブロックにおいて、消去
前に、全メモリセルの閾値を揃えるための動作である。
消去動作は、選択ブロックごとに、全メモリセルのデ−
タを一括で消去する動作である。自己収束動作は、各選
択ブロックにおいて、過消去状態のメモリセルを検出
し、ビット線単位で、過消去状態のメモリセルの閾値を
正常な値に戻す動作である。

【００３０】以下に、図９を参照しつつ、各動作の詳細
について説明する。なお、以下の説明では、メモリセル
アレイの全ブロックについて、１ブロックごとに、順
次、選択の有無を確認し、かつ、選択されている場合は
自動消去動作を行う場合を例にする。

【００３１】まず、アドレスカウンタ１６、タイマ２５
などがリセットされ、ブロックアドレスＢＬＯＣＫが初
期値“０”に設定される（ステップＳＴ１〜ＳＴ２）。
次に、ブロックアドレスＢＬＯＣＫにより選択されるブ
ロックが、自動消去動作を実行する選択ブロックである
か否かを判定する（ステップＳＴ３）。

【００３２】ブロックアドレスＢＬＯＣＫにより選択さ
れるブロックが非選択ブロック（消去を行わないブロッ
ク）である場合には、次のブロックアドレスＢＬＯＣＫ
により選択されるブロックについて、そのブロックが選
択ブロックであるか否かを判定する（ステップＳＴ１
１）。

【００３３】ブロックアドレスＢＬＯＣＫにより選択さ
れるブロックが選択ブロックである場合には、消去前書
き込み（Pre Program ）動作が実行される（ステップＳ
Ｔ４）。

【００３４】消去前書き込み（Pre Program ）動作は、
図１０のサブル−チンに示すような手順で行われる。ま
ず、アドレスカウンタ１６のアドレスＡｄｄが初期値
“０”に設定され、かつ、タイマ２５の数値（書き込み
回数に対応）Ｃｙｃｌｅが初期値“０”に設定される
（ステップＳＴ４１〜ＳＴ４２）。また、電圧発生回路
２２において、プログラムベリファイＰ．Ｖ．の内部電
源がセットアップされる（ステップＳＴ４３）。

【００３５】この後、アドレスＡｄｄによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ４４）。

【００３６】アドレスＡｄｄによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、プログラム
デ−タ“０”と比較される（ステップＳＴ４５）。即
ち、書き込み状態と判別できる閾値の下限となる電圧
（例えば、５．５Ｖ）を境界値とし、選択メモリセルの
閾値が境界値よりも高ければ、選択メモリセルのデ−タ
は“０”と判定し、選択メモリセルの閾値が境界値より
も低ければ、選択メモリセルのデ−タは“１”と判定す
る。

【００３７】そして、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が不一致の場合、書き込みＮＧと判断
し、選択メモリセルに対してデ−タの書き込み（フロ−
ティングゲ−トに対する電子の注入）を実行する。

【００３８】このデ−タの書き込みは、予め設定された
回数Ｌｉｍｉｔに達するまでは、選択メモリセルのデ−
タがプログラムデ−タ“０”と一致するまで、繰り返し
て行われる（ステップＳＴ４８〜ＳＴ４９）。

【００３９】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タとプログラムデ−タが
不一致であっても、消去前書き込み動作を終了する。
（ステップＳＴ４６）。

【００４０】この場合、書き込み不良が発生したことを
示す信号ＥＲＲＯＲが“１”に設定される（ステップＳ
Ｔ４７）。一方、選択メモリセルのデ−タとプログラム
デ−タ“０”が一致すれば、選択メモリセルの書き込み
ＯＫと判断し、アドレスＡｄｄを１つ進めることによ
り、次のアドレスの選択メモリセルについて同様の動作
が行われる。この時、タイマ２５の数値は、初期値にリ
セットされる（ステップＳＴ４２，ＳＴ５１）。

【００４１】また、選択メモリセルのデ−タとプログラ
ムデ−タ“０”が一致する場合において、アドレスＡｄ
ｄが、そのブロック内の最終アドレスであるときは、消
去前書き込み動作を終了する。この時、選択ブロック内
のメモリセルの閾値分布は、図１１に示すようになって
いる（ステップＳＴ５０）。

【００４２】次に、書き込み不良の有無を示す信号ＥＲ
ＲＯＲが“１”か否かを確認し、書き込み不良が発生し
ている場合、即ち、信号ＥＲＲＯＲが“１”の場合に
は、チャ−ジポンプ回路によって生成された昇圧電圧を
放電するためのリ−ドセットアップを経た後、自動消去
動作を終了する（ステップＳＴ５，ＳＴ１２）。

【００４３】消去前書き込みが確実に実行された場合、
即ち、信号ＥＲＲＯＲが“０”の場合には、消去（Eras
e ）動作が実行される（ステップＳＴ６）。消去（Eras
e ）動作は、図１２のサブル−チンに示すような手順で
行われる。

【００４４】まず、アドレスカウンタ１６のアドレスＡ
ｄｄが初期値“０”に設定され、かつ、タイマ２５の数
値（消去回数に対応）Ｃｙｃｌｅが初期値“０”に設定
される（ステップＳＴ６１〜ＳＴ６２）。また、電圧発
生回路２２において、イレ−ズベリファイＥ．Ｖ．の内
部電源がセットアップされる（ステップＳＴ６３）。

【００４５】この後、アドレスＡｄｄによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ６４）。

【００４６】アドレスＡｄｄによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、期待値
“１”と比較される（ステップＳＴ６５）。即ち、消去
状態と判別できる閾値の上限となる電圧（例えば、３．
０Ｖ）を境界値とし、選択メモリセルの閾値が境界値よ
りも高ければ、選択メモリセルのデ−タは“０”と判定
し、選択メモリセルの閾値が境界値よりも低ければ、選
択メモリセルのデ−タは“１”と判定する。

【００４７】そして、選択メモリセルのデ−タと期待値
“１”が不一致の場合、消去ＮＧと判断し、選択ブロッ
ク内の全てのメモリセルに対してデ−タの消去（フロ−
ティングゲ−ト中の電子を抜く動作）を実行する。

【００４８】ここで、選択ブロック内の全てのメモリセ
ルに対してデ−タの消去（一括消去）を実行している
が、これは、フラッシュＥＥＰＲＯＭに特有の動作であ
る。よって、選択メモリセル以外の既に消去が完了して
いるメモリセルに対しても、消去動作が実行される。

【００４９】この消去動作は、予め設定された回数Ｌｉ
ｍｉｔに達するまでは、選択メモリセルのデ−タが期待
値“１”と一致するまで、繰り返して行われる（ステッ
プＳＴ６６，ＳＴ６８，ＳＴ６９）。

【００５０】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タと期待値“１”が不一
致であっても、消去動作を終了する。（ステップＳＴ６
６）。

【００５１】この場合、消去不良が発生したことを示す
信号ＥＲＲＯＲが“１”に設定される（ステップＳＴ６
７）。一方、選択メモリセルのデ−タと期待値“１”が
一致すれば、選択メモリセルの消去ＯＫと判断し、アド
レスＡｄｄを１つ進めることにより、次のアドレスの選
択メモリセルについて同様の動作が行われる。この時、
タイマ２５の数値は、初期値にリセットされない。消去
動作は、全メモリセルに対して行われるためである（ス
テップＳＴ７１）。

【００５２】また、選択メモリセルのデ−タと期待値
“１”が一致する場合において、アドレスＡｄｄが、そ
のブロック内の最終アドレスであるときは、消去動作を
終了する。この時、選択ブロック内のメモリセルの閾値
分布は、例えば、図１３に示すようになっている（ステ
ップＳＴ７０）。

【００５３】次に、消去不良の有無を示す信号ＥＲＲＯ
Ｒが“１”か否かを確認し、消去不良が発生している場
合、即ち、信号ＥＲＲＯＲが“１”の場合には、チャ−
ジポンプ回路によって生成された昇圧電圧を放電するた
めのリ−ドセットアップを経た後、自動消去動作を終了
する（ステップＳＴ７，ＳＴ１２）。

【００５４】消去が確実に実行された場合、即ち、信号
ＥＲＲＯＲが“０”の場合には、自己収束（Convergenc
e ）動作が実行される（ステップＳＴ８）。自己収束
（Convergence ）動作は、図１４のサブル−チンに示す
ような手順で行われる。

【００５５】まず、アドレスカウンタ１６のアドレス
（カラムのみ選択、ロウは全て非選択）Ａｄｄが初期値
に設定され、かつ、タイマ２５の数値（自己収束回数に
対応）Ｃｙｃｌｅが初期値“０”に設定される（ステッ
プＳＴ８１〜ＳＴ８２）。また、電圧発生回路２２にお
いて、リ−クチェックＬＣＫ．のための内部電源がセッ
トアップされる（ステップＳＴ８３）。

【００５６】この後、カラムリ−クチェック（カラム単
位のメモリセルのリ−クチェック）が行われる（ステッ
プＳＴ８４）。カラムリ−クチェックとは、全てのロウ
（ワ−ド線）を非選択状態とし、１つのカラムを選択状
態とし、その選択されたカラムに流れるリ−ク電流をチ
ェックし、過消去状態のメモリセルが存在するか否かを
判定するものである。

【００５７】即ち、選択されたカラムの全メモリセルの
合計のリ−ク電流が基準値よりも少なければ、その選択
カラムのデ−タは“０”であると判定し、選択されたカ
ラムの全メモリセルの合計のリ−ク電流が基準値よりも
多ければ、その選択カラムのデ−タは“１”であると判
定する。

【００５８】なお、リ−ク電流は、閾値が０．５Ｖより
も低い過消去状態のメモリセルについて生じる。つま
り、過消去状態のメモリセルは、非選択状態（ワ−ド線
０Ｖ）であっても、電流を流す。

【００５９】そして、選択されたカラムのデ−タと期待
値“０”が比較される（ステップＳＴ８５）。選択され
たカラムのデ−タと期待値“０”が不一致の場合、自己
収束ＮＧと判断し、選択されたカラム内の全てのメモリ
セルに対して、同時に自己収束（過消去状態をなくす動
作）を実行する。

【００６０】この自己収束動作は、予め設定された回数
Ｌｉｍｉｔに達するまでは、選択されたカラムのデ−タ
が期待値“０”と一致するまで、繰り返して行われる
（ステップＳＴ８６，ＳＴ８８，ＳＴ８９）。

【００６１】また、選択されたカラムに対する書き込み
回数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達し
たときは、選択されたカラムのデ−タと期待値“０”が
不一致であっても、自己収束動作を終了する。（ステッ
プＳＴ８６）。

【００６２】この場合、自己収束が完全に行われなかっ
たことを示す信号ＥＲＲＯＲが“１”に設定される（ス
テップＳＴ８７）。一方、選択されたカラムのデ−タと
期待値“０”が一致すれば、選択されたカラムの全メモ
リセルに対して自己収束ＯＫと判断し、アドレスＡｄｄ
を１つ進めることにより、次のカラムのメモリセルにつ
いて、同様の動作が行われる（ステップＳＴ９１）。

【００６３】また、選択されたカラムのデ−タと期待値
“０”が一致する場合において、アドレスＡｄｄが、そ
のブロック内の最終カラムを選択するアドレスであると
きは、自己収束動作を終了する。

【００６４】そして、全てのカラムについて自己収束動
作を終了すると、選択ブロック内のメモリセルの閾値分
布は、例えば、図１５に示すようになる（ステップＳＴ
９０）。

【００６５】次に、自己収束が完全に行われなかったこ
とを示す信号ＥＲＲＯＲが“１”か否かを確認し、信号
ＥＲＲＯＲが“１”の場合には、チャ−ジポンプ回路に
よって生成された昇圧電圧を放電するためのリ−ドセッ
トアップを経た後、自動消去動作を終了する（ステップ
ＳＴ９，ＳＴ１２）。

【００６６】一方、信号ＥＲＲＯＲが“０”の場合に
は、選択ブロックが最終ブロックであるか否かを確認
し、最終ブロックであるときは、リ−ドセットアップを
経た後、自動消去動作を終了し、最終ブロックでないと
きは、次のブロックに対して上述の動作を繰り返し行う
（ステップＳＴ１０〜ＳＴ１２）。

【００６７】なお、以上の説明は、ブロック消去の場合
であるが、チップ消去の場合にも、上述の自動消去シ−
ケンスをそのまま用いることができ、このときは、上述
の自動消去シ−ケンスにおいて全てのブロックを選択状
態にすればよい。

【００６８】(3) 次に、その他の動作について説明す
る。フラッシュＥＥＰＲＯＭにおいては、上述の自動書
き込み動作及び自動消去動作の他、各種のテスト動作が
存在する。

【００６９】図１６は、書き込みテスト動作のシ−ケン
ス示しており、ステップＳＴ４の“Pre Program ”に
は、図１０のサブル−チンが使用される。また、図１７
は、消去テスト動作のシ−ケンス示しており、ステップ
ＳＴ４の“Erase ”には、図１２のサブル−チンが使用
される。また、図１８は、自己収束テスト動作のシ−ケ
ンス示しており、ステップＳＴ４の“Convergence ”に
は、図１４のサブル−チンが使用される。

【００７０】

【発明が解決しようとする課題】従来、上述のようなフ
ラッシュＥＥＰＲＯＭにおいては、上記表１に示すよう
に、自動書き込み動作、自動消去動作及びテスト動作の
うちのいずれの動作を実行するかは、各動作に対応した
独自のコマンドをメモリチップの外部からそのメモリチ
ップへ与え、そのコマンドを判別することにより確認さ
れる。

【００７１】また、各動作に対応した独自のコマンドに
基づいて次に行う動作を決定するため、図８，９，１６
〜１８に示すように、自動書き込み動作、自動消去動作
及びテスト動作の各シ−ケンスは、互いに独立してい
る。

【００７２】このため、フラッシュＥＥＰＲＯＭの動作
を決定するコマンドを入力し、確認するための回路が複
雑かつ大規模化すると共に、制御回路においては、各動
作を実行するに当って、各回路の制御が複雑となる。

【００７３】本発明は、上記欠点を解決すべくなされた
もので、その目的は、自動書き込み動作、自動消去動作
及びテスト動作を１つのシ−ケンスで実現し、コマンド
数を減らすことにより、コマンドを認識するための回路
の簡略化、制御回路の負担の軽減（簡略化）を達成する
ことである。

【００７４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、書き込みを実
行するか否かを決定する第１ビット、消去を実行するか
否かを決定する第２ビット及び自己収束を実行するか否
かを決定する第３ビットを有し、動作モ−ドに応じて前
記第１乃至第３ビットの値を決定するベリファイビット
レジスタと、前記第１乃至第３ビットの値に応じて前記
書き込み、消去及び自己収束の少なくとも１つを実行す
るための制御回路とを備えている。

【００７５】前記制御回路は、メモリセルに対して書き
込みもしくは消去を行う場合に、前記第１ビットの値よ
り書き込み動作を行うか否かを判断し、書き込みを行わ
ないと判断した場合には、前記第２ビットの値より消去
動作を行うか否かを判断し、消去を行わないと判断した
場合には、前記第３ビットの値より自己収束動作を行う
か否かを判断し、自己収束を行わないと判断した場合に
書き込みもしくは消去動作を終える。

【００７６】本発明の不揮発性半導体記憶装置は、さら
に、前記動作モ−ドを認識するためのコマンドレジスタ
を備える。前記制御回路は、前記書き込みを実行してい
る状態を示す第４ビット、前記消去を実行している状態
を示す第５ビット及び前記自己収束を実行している状態
を示す第６ビットをそれぞれ前記ベリファイビットレジ
スタに出力する。

【００７７】本発明の不揮発性半導体記憶装置は、さら
に、内部アドレスを生成するアドレスカウンタと、ベリ
ファイの回数を検出するタイマとを備える。前記制御回
路は、前記コマンドレジスタが動作モ−ドを認識する
と、前記アドレスカウンタの値及び前記タイマの値をリ
セットする。

【００７８】本発明の不揮発性半導体記憶装置は、さら
に、前記ベリファイを実行するベリファイ回路を備え
る。前記ベリファイ回路は、前記ベリファイビットレジ
スタに前記ベリファイの判定結果を示す第７ビットを出
力する。

【００７９】本発明の不揮発性半導体記憶装置は、さら
に、前記内部アドレスが最終アドレスであることを示す
第８ビットを出力する最終アドレス検知回路を備える。
本発明の不揮発性半導体記憶装置は、さらに、ロウ及び
カラムデコ−ダと、外部アドレスをラッチするアドレス
レジスタと、前記内部アドレス、前記外部アドレス及び
前記アドレスレジスタにラッチされたアドレスのうちの
１つを選択して前記ロウ及びカラムデコ−ダに供給する
マルチプレクサとを備える。

【００８０】前記コマンドレジスタが自動書き込みモ−
ドのコマンドを認識すると、前記第２及び第３ビット
は、前記消去及び自己収束を行わない値に設定され、前
記第１ビットは、前記第７ビットの値に応じて、前記書
き込みを行う値又は前記書き込みを行わない値に設定さ
れる。

【００８１】前記コマンドレジスタが自動書き込みモ−
ドのコマンドを認識すると、前記マルチプレクサは、前
記アドレスレジスタにラッチされたアドレスを前記ロウ
及びカラムデコ−ダに供給する。

【００８２】前記コマンドレジスタが自動書き込みモ−
ドのコマンドを認識すると、前記第８ビットは、最終ア
ドレスを検出している状態に強制的に設定される。前記
コマンドレジスタが自動消去モ−ドのコマンドを認識す
ると、前記第１、第２及び第３ビットは、前記第４、第
５、第６及び第７ビットの値に応じて、それぞれ所定の
値に設定される。

【００８３】前記コマンドレジスタが自動消去モ−ドの
コマンドを認識すると、前記マルチプレクサは、前記ア
ドレスカウンタの内部アドレスを前記ロウ及びカラムデ
コ−ダに供給する。

【００８４】メモリセルアレイが複数のブロックから構
成され、ブロックごとに自動消去動作が実行される場合
に、前記最終アドレス検知回路は、前記自動消去動作を
実行するブロックが最終ブロックであるか否かを示す第
９ビットを出力する。

【００８５】前記ベリファイビットレジスタには、リセ
ット信号が入力され、前記第１乃至第３ビットの値は、
前記リセット信号により所定値にリセットできる。前記
ベリファイの回数が前記タイマに設定された所定の回数
に達したとき、前記制御回路は、再度の書き込み、消去
又は自己収束を行わない。

【００８６】本発明の不揮発性半導体記憶装置は、さら
に、前記第１ビットを書き込みを実行する値に強制的に
設定する第１テストビット、前記第２ビットを消去を実
行する値に強制的に設定する第２テストビット及び前記
第３ビットを自己収束を実行する値に強制的に設定する
第３テストビットをそれぞれ前記ベリファイビットレジ
スタに出力するテスト回路を備える。

【００８７】前記コマンドレジスタが自動消去モ−ドの
コマンドを認識する場合に、前記第１乃至第３テストビ
ットの値に応じて、前記書き込み、前記消去及び前記自
己収束の少なくとも１つがテストされる。

【００８８】

【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体記憶装置について詳細に説明する。
図１は、本発明の自動書き込み機能及び自動消去機能を
有するフラッシュＥＥＰＲＯＭの主要部を示すものであ
る。

【００８９】メモリセルアレイ１１は、例えば、同時に
ｎ（ｎは１以上の自然数）ビットのデ−タの入出力が可
能な×ｎ構成を有し、この場合、メモリセルアレイ１１
は、ｎ個のブロックから構成される。また、各ブロック
は、同時に消去を行う単位として、さらに、ｍ個のブロ
ックに分けられる。メモリセルアレイ１１は、例えば、
ＮＯＲ型のメモリセルから構成されている。

【００９０】外部アドレスＡ０，Ａ１，〜Ａ１７は、直
接、又は、アドレスレジスタ１２を経由して、マルチプ
レクサ１３に入力される。アドレスカウンタ１６は、内
部アドレスを生成する。マルチプレクサ１３は、外部ア
ドレス及び内部アドレスのいずれか一方をロウデコ−ダ
１４及びカラムデコ−ダ１５に与える。

【００９１】入力デ−タは、入出力バッファ１７を経由
して、デ−タ入力レジスタ１８及びコマンドレジスタ１
９に与えられる。デ−タ入力レジスタ１８のデ−タは、
カラム選択回路２０を経由してメモリセルに供給され
る。

【００９２】コマンドレジスタ１９は、アドレス及びデ
−タからなるコマンドを認識し、そのコマンドに応じ
て、アドレスレジスタ１２、マルチプレクサ１３、デ−
タ入力レジスタ１８及びベリファイビットレジスタ２７
に制御信号を出力する。

【００９３】また、コマンドレジスタ１９は、自動書き
込みモ−ドのコマンドを認識すると、自動書き込みモ−
ドを認識したことを示す信号（ビット）ＰＲＧＣＭＤを
“１”に設定する。

【００９４】信号ＰＲＧＣＭＤ，ＥＲＳＣＭＤ，ＣＯＮ
ＶＣＭＤは、制御回路２１に与えられ、信号ＰＲＧＣＭ
Ｄは、ベリファイビットレジスタ２７に与えられる。ベ
リファイビットレジスタ２７は、コマンドレジスタ１９
からの信号ＰＲＧＣＭＤ、テスト回路２８からの信号Ｔ
ＥＳＴ１〜３、及びベリファイ回路２３からの信号ＶＥ
ＲＩＯＫに基づいて、ＰＶＯＫ、ＥＶＯＫ、ＬＣＫＯＫ
という新たな３つのビットを生成し、これを制御回路２
１に出力する。

【００９５】ビットＰＶＯＫは、書き込み動作（消去前
書き込み動作を含む）を書き込みＯＫの状態で終了した
か否かを示すもので、ＰＶＯＫが“１”のとき、書き込
み動作を書き込みＯＫの状態で終了したことを示す。ま
た、ビットＥＶＯＫは、消去動作を消去ＯＫの状態で終
了したか否かを示すもので、ＥＶＯＫが“１”のとき、
消去動作を消去ＯＫの状態で終了したことを示す。ビッ
トＬＣＫＯＫは、自動収束動作を自動収束ＯＫの状態で
終了したか否かを示すもので、ＬＣＫＯＫが“１”のと
き、自動収束動作を自動収束ＯＫの状態で終了したこと
を示す。

【００９６】３つのビットＰＶＯＫ、ＥＶＯＫ、ＬＣＫ
ＯＫは、それぞれベリファイ回路２３からの信号ＶＥＲ
ＩＯＫによって“０”又は“１”に制御される。また、
３つのビットＰＶＯＫ、ＥＶＯＫ、ＬＣＫＯＫは、それ
ぞれテスト信号ＴＥＳＴ１〜３によって、独立かつ強制
的に、“１”に設定することも可能である。

【００９７】制御回路２１は、ベリファイビットレジス
タ２７から出力される３つのビットＰＶＯＫ、ＥＶＯ
Ｋ、ＬＣＫＯＫに基づいて、次に実行すべき動作モ−ド
を認識する。

【００９８】また、制御回路２１は、現在行われている
モ−ドを示す信号ＰＲＧＭＯＤＥ，ＥＲＯＭＯＤＥ，Ｃ
ＯＮＶＭＯＤＥをベリファイビットレジスタ２７に出力
する。例えば、自動書き込みモ−ド及び自動消去モ−ド
の消去前書き込み（Pre Program ）動作が実行されてい
るときは、信号ＰＲＧＭＯＤＥが“１”となり、他の信
号ＥＲＯＭＯＤＥ，ＣＯＮＶＭＯＤＥは、“０”とな
る。

【００９９】同様に、自動消去モ−ドの消去（Erase ）
動作が実行されているときは、信号ＥＲＳＭＯＤＥが
“１”となり、他の信号ＰＲＧＭＯＤＥ，ＣＯＮＶＭＯ
ＤＥは、“０”となる。自動消去モ−ドの自己収束（Co
nvergence ）動作が実行されているときは、信号ＣＯＮ
ＶＭＯＤＥが“１”となり、他の信号ＰＲＧＭＯＤＥ，
ＥＲＳＭＯＤＥは、“０”となる。

【０１００】電圧発生回路２２は、動作モ−ドに対応し
た各種の電圧を生成する。電圧発生回路２２により生成
された電圧は、各動作モ−ドにおいて、メモリセルの制
御ゲ−ト及びビット線に与えられる。

【０１０１】ベリファイ回路２３は、選択されたメモリ
セルに対するデ−タの書き込み又は消去が確実に行われ
た否かを判定し、ベリファイを実行する度に、その結果
を示す信号ＶＥＲＩＯＫを制御回路２１に出力する。書
き込みＯＫ又は消去ＯＫの場合には、ＶＥＲＩＯＫが
“１”となる。

【０１０２】最終アドレス検知回路２４は、メモリセル
アレイ１１の各ブロックの最終アドレスの検知の有無を
示す検知信号ＡＥＮＤを出力すると共に、メモリセルア
レイ１１の最終ブロックの検知の有無を示す検知信号Ｂ
ＥＮＤを出力する。

【０１０３】最終アドレス検知回路２４には、コマンド
レジスタ１９の出力信号が入力され、検知信号ＡＥＮ
Ｄ，ＢＥＮＤは、特定のコマンドが成立したときに、強
制的に“１”に設定される。また、検知信号ＡＥＮＤ，
ＢＥＮＤは、テスト信号ＴＥＳＴ１〜３によって強制的
に“１”に設定することもできる。

【０１０４】タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が何回実行されたかをカ
ウントする。タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が所定回数に達したとき
に、タイムアウト信号ＴＩＭＥ ＯＵＴを制御回路２１
に出力する。

【０１０５】クロック発生回路２６は、ライトイネ−ブ
ル信号／ＷＥ、チップイネ−ブル信号／ＣＥ、アウトプ
ットイネ−ブル信号／ＯＥなどの信号に基づいて、フラ
ッシュＥＥＰＲＯＭの内部動作を制御するクロックを発
生する。図２は、図１のベリファイビットレジスタ２７
の構成の一例を示している。

【０１０６】

【表２】

【０１０７】制御回路２１の制御信号ＰＲＧＭＯＤＥ
は、レジスタ２９−１に入力され、制御信号ＥＲＳＭＯ
ＤＥは、レジスタ２９−２に入力され、制御信号ＣＯＮ
ＶＭＯＤＥは、レジスタ２９−３に入力される。

【０１０８】レジスタ２９−１〜２９−３の動作は、ク
ロック信号ＣＬＫにより制御される。レジスタ２９−１
〜２９−３にラッチされるデ−タは、リセット信号ＲＥ
ＳＥＴにより“０”に初期化することができる。

【０１０９】表２に示すように、制御信号ＰＲＧＭＯＤ
Ｅは、書き込み動作（消去前書き込み動作を含む）を実
行しているときに“１”に設定され、制御信号ＥＲＳＭ
ＯＤＥは、消去動作を実行しているときに“１”に設定
され、制御信号ＣＯＮＶＭＯＤＥは、自己収束動作を実
行しているときに“１”に設定される。

【０１１０】また、ベリファイ回路２３の出力信号ＶＥ
ＲＩＯＫは、ベリファイがＯＫのときに“１”となるも
のであるから、ブロック内の全てのメモリセルについて
書き込み動作（消去前書き込み動作を含む）、消去動
作、又は自己収束動作がＯＫであるときは、当然に
“１”となっている。

【０１１１】また、書き込み動作を実行している場合に
おいて、制御信号ＰＲＧＭＯＤＥは“１”であり、制御
信号ＥＲＳＭＯＤＥ，ＣＯＮＶＭＯＤＥは“０”であ
る。よって、書き込み動作を実行している場合に、ベリ
ファイ回路２３の出力信号ＶＥＲＩＯＫが“０”となる
と、レジスタ２９−１にはデ−タ“０”がラッチされ、
ベリファイ回路２３の出力信号ＶＥＲＩＯＫが“１”に
なると、レジスタ２９−１にはデ−タ“１”がラッチさ
れる。

【０１１２】一方、書き込み動作以外の消去動作又は自
己収束動作を実行している場合、制御信号ＰＲＧＭＯＤ
Ｅは、“０”である（制御信号ＥＲＳＭＯＤＥ，ＣＯＮ
ＶＭＯＤＥのいずれか一方が“１”で他方が“０”）。
よって、この場合、レジスタ２９−１は、ベリファイ回
路２３の出力信号ＶＥＲＩＯＫの値にかかわらず、現
在、レジスタ２９−１にラッチされているデ−タ“０”
又は“１”をラッチし続ける。

【０１１３】ＯＲ回路３０−１には、レジスタ２９−１
の出力信号及びテスト信号ＴＥＳＴ１が入力される。Ｏ
Ｒ回路３０−１の出力信号（ビット）ＰＶＯＫは、レジ
スタ２９−１の出力信号が“１”のときに“１”となる
他、テスト信号ＴＥＳＴ１が“１”になると、強制的に
“１”となる。

【０１１４】ＯＲ回路３０−２には、レジスタ２９−２
の出力信号、テスト信号ＴＥＳＴ２及びコマンドレジス
タ１９の出力信号ＰＲＧＣＭＤが入力される。ＯＲ回路
３０−２の出力信号（ビット）ＥＶＯＫは、レジスタ２
９−２の出力信号が“１”のときに“１”となる他、信
号ＰＲＧＣＭＤ又はテスト信号ＴＥＳＴ２が“１”にな
ると、強制的に“１”となる。

【０１１５】ＯＲ回路３０−３には、レジスタ２９−３
の出力信号、テスト信号ＴＥＳＴ３及びコマンドレジス
タ１９の出力信号ＰＲＧＣＭＤが入力される。ＯＲ回路
３０−３の出力信号（ビット）ＬＣＫＯＫは、レジスタ
２９−３の出力信号が“１”のときに“１”となる他、
信号ＰＲＧＣＭＤ又はテスト信号ＴＥＳＴ３が“１”に
なると、強制的に“１”となる。

【０１１６】なお、表３は、制御信号ＰＲＧＭＯＤＥ，
ＥＲＳＭＯＤＥ，ＣＯＮＶＭＯＤＥと、制御信号ＶＥＲ
ＩＯＫと、制御信号ＰＶＯＫ，ＥＶＯＫ，ＬＣＫＯＫと
の関係を示している。

【０１１７】

【表３】

【０１１８】また、表４は、各モ−ドとテスト信号ＴＥ
ＳＴ１〜３との関係を示し、表５は、各モ−ドと制御信
号ＰＶＯＫ，ＥＶＯＫ，ＬＣＫＯＫ，ＡＥＮＤ，ＢＥＮ
Ｄとの関係を示している。

【０１１９】

【表４】

【０１２０】

【表５】

【０１２１】図３及び図４は、図１のメモリセルアレイ
１１の構成の一例を示している。メモリセルアレイ１１
は、同時にｎ（ｎは１以上の自然数）ビットのデ−タの
入出力が可能な×ｎ構成を有している。このため、メモ
リセルアレイ１１は、ｎ個のブロックから構成されてい
る。また、各ブロックは、同時に消去を行う単位とし
て、さらに、ｍ個のブロックＢｌｏｃｋ０〜（ｍ−１）
に分けられる。メモリセルアレイ１１は、例えば、ＮＯ
Ｒ型のメモリセルから構成される。

【０１２２】書き込み動作及び書き込みベリファイ動作
は、ブロックｉ（ｉ＝０〜ｍ−１）の各メモリセルに対
して１つずつ行われる。また、消去動作は、ブロックｉ
の全てのメモリセルに対して同時に行われ（一括消
去）、消去ベリファイ動作は、ブロックｉの各メモリセ
ルに対して１つずつ行われる。また、自己収束動作及び
自己収束ベリファイ動作は、全てのメモリセルに対して
カラム単位で行われる。

【０１２３】次に、図５のオ−トシ−ケンスを参照しつ
つ、上記フラッシュＥＥＰＲＯＭにおける自動書き込み
動作、自動消去動作などの各種の動作について説明す
る。 (1) まず、自動書き込み動作について説明する。

【０１２４】コマンドレジスタ１９が自動書き込みモ−
ドのコマンドを認識すると、コマンドレジスタ１９は、
プログラムアドレスがアドレスレジスタ１２にラッチさ
れ、プログラムデ−タがデ−タ入力レジスタ１８にラッ
チされるように、アドレスレジスタ１２及びデ−タ入力
レジスタ１８に制御信号を与える。

【０１２５】また、コマンドレジスタ１９は、自動書き
込みモ−ドのコマンドを認識すると、アドレスレジスタ
１２のアドレスがロウデコ−ダ１４及びカラムデコ−ダ
１５に供給されるようにマルチプレクサ１３に制御信号
を与える。制御回路２１は、制御信号ＰＲＧＭＯＤＥを
“１”に設定し，制御信号ＥＲＳＭＯＤＥ，ＣＯＮＶＭ
ＯＤＥを“０”に設定する。

【０１２６】この時、コマンドレジスタ１９の制御信号
ＰＲＧＣＭＤは“１”であるため、制御信号ＥＶＯＫ，
ＬＣＫＯＫは、それぞれ“１”に固定される。また、レ
ジスタ２９−１の出力は、“０”に初期化されているた
め、制御信号ＰＶＯＫは、“０”のままである。なお、
テスト信号ＴＥＳＴ１〜３は、全て“０”となってい
る。

【０１２７】また、最終アドレス検知回路２４は、コマ
ンドレジスタ１９が自動書き込みモ−ドのコマンドを認
識したとき、その出力信号ＡＥＮＤ，ＢＥＮＤをそれぞ
れ“１”に固定する。

【０１２８】この後、アドレスカウンタ１６、タイマ２
５などがリセットされる。また、制御信号ＰＶＯＫが
“０”であるから、自動書き込み動作が開始される（ス
テップＳＴ１〜ＳＴ４）。

【０１２９】自動書き込み動作は、図１０に示すサブル
−チンにより実行される。まず、電圧発生回路２２にお
いてプログラムベリファイＰ．Ｖ．の内部電源がセット
アップされる。この後、アドレスレジスタ１２にラッチ
されているプログラムアドレスによって選択されたメモ
リセル（フラッシュＥＥＰＲＯＭが×ｎ構成の場合は、
ｎ個のメモリセル）のデ−タが読み出される（ステップ
ＳＴ４１〜ＳＴ４４）。

【０１３０】アドレスレジスタ１２にラッチされたプロ
グラムアドレスによって選択されるメモリセル（以下、
選択メモリセル）のデ−タは、プログラムデ−タと比較
される（ステップＳＴ４５）。

【０１３１】即ち、書き込み状態と判別できる閾値の下
限となる電圧（例えば、５．５Ｖ）を境界値とし、選択
メモリセルの閾値が境界値よりも高ければ、選択メモリ
セルのデ−タは“０”と判定し、選択メモリセルの閾値
が境界値よりも低ければ、選択メモリセルのデ−タは
“１”と判定する。

【０１３２】そして、選択メモリセルのデ−タとプログ
ラムデ−タ“０”を比較して、両者が一致すれば、書き
込みＯＫと判断する。書き込みＯＫの場合、最終アドレ
ス検知回路２４の出力ＡＥＮＤは、既に“１”に固定さ
れ、最終アドレスを検知している状態になっているた
め、自動書き込み動作を終了する（ステップＳＴ５
０）。

【０１３３】なお、書き込みＯＫの場合、ベリファイ回
路２３の制御信号ＶＥＲＩＯＫは“１”となっているた
め、ベリファイビットレジスタ２７のレジスタ２９−１
（図２参照）の出力信号は、“１”となる。よって、制
御信号ＰＶＯＫは、“１”にセットされる（ステップＳ
Ｔ７）。

【０１３４】制御信号ＰＶＯＫが“１”となると、既
に、制御信号ＥＶＯＫ，ＬＣＫＯＫが“１”に固定され
ているため、このオ−トシ−ケンスにおける“Erase ”
及び“Convergence ”のステップは、省略（スキップ）
される。

【０１３５】また、最終ブロックを示す検知信号ＢＥＮ
Ｄも、既に“１”に固定されているため、制御回路２１
は、チャ−ジポンプ回路によって生成された昇圧電圧を
放電するためのリ−ドセットアップを経た後、動作を終
了する（ステップＳＴ１６〜ＳＴ１７）。

【０１３６】一方、選択メモリセルのデ−タとプログラ
ムデ−タが不一致の場合、書き込みＮＧと判断し、選択
メモリセルに対してデ−タの書き込み（フロ−ティング
ゲ−トに対する電子の注入）を実行する。

【０１３７】このデ−タの書き込みは、予め設定された
回数Ｌｉｍｉｔに達するまでは、選択メモリセルのデ−
タがプログラムデ−タと一致するまで、繰り返して行わ
れる（ステップＳＴ４６，ＳＴ４８〜ＳＴ４９）。

【０１３８】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、ベリファイの結果が書き込みＮＧであっても、
再度の書き込みは行わない。

【０１３９】そして、書き込みＮＧであることを示す信
号ＥＲＲＯＲを“１”に設定した後、自動書き込み動作
を終了する（ステップＳＴ４７）。制御信号ＥＲＲＯＲ
が“１”に設定されると、制御回路２１は、直ちに、リ
−ドセットアップを経た後、動作を終了する。（ステッ
プＳＴ６，ＳＴ１７）。

【０１４０】(2) 次に、自動消去動作について説明す
る。コマンドレジスタ１９が消去コマンドを認識する
と、コマンドレジスタ１９は、まず、消去を実行するメ
モリセルアレイ１１のブロックを確認する。

【０１４１】ブロック消去モ−ドの場合は、消去を行う
ブロックと消去を行わないブロックが混在することにな
るが、チップ消去モ−ドの場合は、全てのブロックが消
去を行う選択ブロックとなる。

【０１４２】コマンドレジスタ１９は、自動消去モ−ド
のコマンドを認識すると、アドレスカウンタ１６の内部
アドレスがロウデコ−ダ１４及びカラムデコ−ダ１５に
供給されるようにマルチプレクサ１３に制御信号を出力
する。

【０１４３】また、制御回路２１は、まず、制御信号Ｐ
ＲＧＭＯＤＥを“１”に設定し、制御信号ＥＲＳＭＯＤ
Ｅ，ＣＯＮＶＭＯＤＥを“０”に設定する。この時、コ
マンドレジスタ１９の出力信号ＰＲＧＣＭＤは“０”で
あり、レジスタ２９−１〜２９−３の出力は、“０”に
初期化されているため、制御信号ＰＶＯＫ，ＥＶＯＫ，
ＬＣＫＯＫは、それぞれ“０”のままである。なお、テ
スト信号ＴＥＳＴ１〜３は、全て“０”となっている。

【０１４４】この後、アドレスカウンタ１６、タイマ２
５などがリセットされる。また、制御信号ＰＶＯＫが
“０”であるから、消去前書き込み動作（Pre Program
）が開始される（ステップＳＴ１〜ＳＴ４）。

【０１４５】消去前書き込み動作とは、各選択ブロック
において、消去前に、全メモリセルの閾値を揃えるため
の動作のことである。消去前書き込み動作（Pre Progra
m ）は、図１０に示すサブル−チンにより実行される。

【０１４６】まず、アドレスカウンタ１６のアドレスＡ
ｄｄが初期値“０”に設定され、かつ、タイマ２５の数
値（書き込み回数に対応）Ｃｙｃｌｅが初期値“０”に
設定される（ステップＳＴ４１〜ＳＴ４２）。また、電
圧発生回路２２において、プログラムベリファイＰ．
Ｖ．の内部電源がセットアップされる（ステップＳＴ４
３）。

【０１４７】この後、アドレスＡｄｄによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ４４）。

【０１４８】アドレスＡｄｄによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、プログラム
デ−タ“０”と比較される（ステップＳＴ４５）。即
ち、書き込み状態と判別できる閾値の下限となる電圧
（例えば、５．５Ｖ）を境界値とし、選択メモリセルの
閾値が境界値よりも高ければ、選択メモリセルのデ−タ
は“０”と判定し、選択メモリセルの閾値が境界値より
も低ければ、選択メモリセルのデ−タは“１”と判定す
る。

【０１４９】そして、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が不一致の場合、書き込みＮＧと判断
し、選択メモリセルに対してデ−タの書き込み（フロ−
ティングゲ−トに対する電子の注入）を実行する。

【０１５０】このデ−タの書き込みは、予め設定された
回数Ｌｉｍｉｔに達するまでは、選択メモリセルのデ−
タがプログラムデ−タ“０”と一致するまで、繰り返し
て行われる（ステップＳＴ４８〜ＳＴ４９）。

【０１５１】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、ベリファイの結果が書き込みＮＧであっても、
再度書き込みを行うことはない。

【０１５２】そして、書き込みＮＧであることを示す信
号ＥＲＲＯＲを“１”に設定した後、消去前書き込み動
作（Pre Program ）を終了する（ステップＳＴ４７）。
また、書き込みＮＧであることを示す信号ＥＲＲＯＲが
“１”になると、チャ−ジポンプ回路によって生成され
た昇圧電圧を放電するためのリ−ドセットアップを経由
した後、自動消去動作が終了する。（ステップＳＴ６，
ＳＴ１７）。

【０１５３】一方、選択メモリセルのデ−タとプログラ
ムデ−タ“０”が一致すれば、選択メモリセルの書き込
みＯＫと判断し、アドレスＡｄｄを１つ進めることによ
り、次のアドレスの選択メモリセルについて同様の動作
が行われる。この時、タイマ２５の数値は、初期値にリ
セットされる（ステップＳＴ４２，ＳＴ５１）。

【０１５４】このようにして、ブロック内の全てのメモ
リセル１〜Ｎについて、順次、書き込みが実行される
（図３参照）。また、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が一致する場合において、アドレスＡ
ｄｄが、そのブロック内の最終アドレス（ＡＥＮＤ＝
１）であるときは、消去前書き込み動作（Pre Program
）を終了する。

【０１５５】この時、全てのメモリセルについて書き込
みがＯＫであるから、ベリファイ回路２３の出力信号Ｖ
ＥＲＩＯＫ（ベリファイの度に出力される）は、当然に
“１”に設定されている（ステップＳＴ５０）。

【０１５６】ベリファイ回路２３の出力信号ＶＥＲＩＯ
Ｋが“１”の場合、ベリファイビットレジスタのレジス
タ２９−１（図２参照）は、デ−タ“１”をラッチす
る。レジスタ２９−１にデ−タ“１”がラッチされてい
るとき、制御信号ＰＶＯＫは、“１”となる。

【０１５７】この後、書き込みＮＧか否かを示す信号Ｅ
ＲＲＯＲが“０”であり、かつ、制御信号ＰＶＯＫが
“１”のときは、消去（Erase ）動作が実行される（ス
テップＳＴ４，ＳＴ８〜ＳＴ９）。消去動作とは、選択
ブロックごとに、全メモリセルのデ−タを一括で消去す
る動作のことである。

【０１５８】ここで、制御回路２１は、制御信号ＥＲＳ
ＭＯＤＥを“１”に設定し、制御信号ＰＲＧＭＯＤＥ，
ＣＯＮＶＭＯＤＥを“０”に設定する。ベリファイビッ
トレジスタのレジスタ２９−１（図２参照）は、制御信
号ＰＲＧＭＯＤＥが“０”になった後においても、デ−
タ“１”をラッチし続ける。よって、制御信号ＰＶＯＫ
は、“１”のままである。なお、テスト信号ＴＥＳＴ１
〜３は、全て“０”となっている。

【０１５９】消去（Erase ）動作は、図１２のサブル−
チンに示すような手順で行われる。まず、アドレスカウ
ンタ１６のアドレスＡｄｄが初期値“０”に設定され、
かつ、タイマ２５の数値（消去回数に対応）Ｃｙｃｌｅ
が初期値“０”に設定される（ステップＳＴ６１〜ＳＴ
６２）。また、電圧発生回路２２において、イレ−ズベ
リファイＥ．Ｖ．の内部電源がセットアップされる（ス
テップＳＴ６３）。

【０１６０】この後、アドレスＡｄｄによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ６４）。

【０１６１】アドレスＡｄｄによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、期待値
“１”と比較される（ステップＳＴ６５）。即ち、消去
状態と判別できる閾値の上限となる電圧（例えば、３．
０Ｖ）を境界値とし、選択メモリセルの閾値が境界値よ
りも高ければ、選択メモリセルのデ−タは“０”と判定
し、選択メモリセルの閾値が境界値よりも低ければ、選
択メモリセルのデ−タは“１”と判定する。

【０１６２】そして、選択メモリセルのデ−タと期待値
“１”が不一致の場合、消去ＮＧと判断し、選択ブロッ
ク内の全てのメモリセルに対してデ−タの消去（フロ−
ティングゲ−ト中の電子を抜く動作）を実行する。

【０１６３】ここで、選択ブロック内の全てのメモリセ
ルに対してデ−タの消去（一括消去）を実行している
が、これは、フラッシュＥＥＰＲＯＭに特有の動作であ
る。よって、選択メモリセル以外の既に消去が完了して
いるメモリセルに対しても、消去動作が実行される。

【０１６４】この消去動作は、予め設定された回数Ｌｉ
ｍｉｔに達するまでは、選択メモリセルのデ−タが期待
値“１”と一致するまで、繰り返して行われる（ステッ
プＳＴ６６，ＳＴ６８，ＳＴ６９）。

【０１６５】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、ベリファイの結果が消去ＮＧであっても、再度
の消去を行わない。

【０１６６】そして、消去ＮＧであることを示す信号Ｅ
ＲＲＯＲを“１”に設定する（ステップＳＴ６７）。消
去ＮＧであることを示す信号ＥＲＲＯＲが“１”になる
と、チャ−ジポンプ回路によって生成された昇圧電圧を
放電するためのリ−ドセットアップを経由した後に、自
動消去動作が終了する。（ステップＳＴ１０，ＳＴ１
７）。

【０１６７】一方、選択メモリセルのデ−タと期待値
“１”が一致すれば、選択メモリセルの消去ＯＫと判断
し、アドレスＡｄｄを１つ進めることにより、次のアド
レスの選択メモリセルについて同様の動作が行われる。
この時、タイマ２５の数値は、初期値にリセットされな
い。消去動作は、全メモリセルに対して行われるためで
ある（ステップＳＴ７１）。

【０１６８】このようにして、ブロック内の全てのメモ
リセル１〜Ｎについて、順次、消去が実行される（図３
参照）。また、選択メモリセルのデ−タと期待値“１”
が一致する場合において、アドレスＡｄｄが、そのブロ
ック内の最終アドレス（ＡＥＮＤ＝１）であるときは、
消去動作（Erase ）を終了する。

【０１６９】この時、ブロック内の全てのメモリセルに
ついて消去がＯＫであるから、ベリファイ回路２３の出
力信号ＶＥＲＩＯＫ（ベリファイの度に出力される）
は、当然に“１”に設定されている（ステップＳＴ７
０）。

【０１７０】ベリファイ回路２３の出力信号ＶＥＲＩＯ
Ｋが“１”の場合、ベリファイビットレジスタのレジス
タ２９−２には、デ−タ“１”がラッチされる。レジス
タ２９−２にデ−タ“１”がラッチされているとき、制
御信号ＥＶＯＫは、“１”となる。

【０１７１】この後、消去ＮＧか否かを示す信号ＥＲＲ
ＯＲが“０”であり、かつ、制御信号ＰＶＯＫ，ＥＶＯ
Ｋが“１”である場合には、自己収束（Convergence ）
動作が実行される（ステップＳＴ８，ＳＴ１２〜ＳＴ１
３）。

【０１７２】自己収束動作とは、各選択ブロックにおい
て、過消去状態のメモリセルを検出し、ビット線単位
で、過消去状態のメモリセルの閾値を正常な値に戻す動
作のことである。

【０１７３】ここで、制御回路２１は、制御信号ＣＯＮ
ＶＭＯＤＥを“１”に設定し、制御信号ＰＲＧＭＯＤ
Ｅ，ＥＲＳＭＯＤＥを“０”に設定する。また、ベリフ
ァイビットレジスタのレジスタ２９−２（図２参照）
は、制御信号ＥＲＳＭＯＤＥが“０”になった後におい
ても、デ−タ“１”をラッチし続ける。よって、制御信
号ＥＶＯＫは、“１”のままである。

【０１７４】また、ベリファイビットレジスタのレジス
タ２９−１（図２参照）も、依然として、デ−タ“１”
をラッチし続けている。なお、テスト信号ＴＥＳＴ１〜
３は、全て“０”となっている。

【０１７５】自己収束（Convergence ）動作は、図１４
のサブル−チンに示すような手順で行われる。まず、ア
ドレスカウンタ１６のアドレス（カラムのみ選択、ロウ
は全て非選択）Ａｄｄが初期値に設定され、かつ、タイ
マ２５の数値（自己収束回数に対応）Ｃｙｃｌｅが初期
値“０”に設定される（ステップＳＴ８１〜ＳＴ８
２）。また、電圧発生回路２２において、リ−クチェッ
クＬＣＫ．のための内部電源がセットアップされる（ス
テップＳＴ８３）。

【０１７６】この後、カラムリ−クチェック（カラム単
位のメモリセルのリ−クチェック）が行われる（ステッ
プＳＴ８４）。カラムリ−クチェックとは、全てのロウ
（ワ−ド線）を非選択状態とし、１つのカラムを選択状
態とし、その選択されたカラムに流れるリ−ク電流をチ
ェックし、過消去状態のメモリセルが存在するか否かを
判定するものである。

【０１７７】即ち、選択されたカラムの全メモリセルの
合計のリ−ク電流が基準値よりも少なければ、その選択
カラムのデ−タは“０”であると判定し、選択されたカ
ラムの全メモリセルの合計のリ−ク電流が基準値よりも
多ければ、その選択カラムのデ−タは“１”であると判
定する。

【０１７８】なお、リ−ク電流は、閾値が例えば０．５
Ｖよりも低い過消去状態のメモリセルについて生じる。
つまり、過消去状態のメモリセルは、非選択状態（ワ−
ド線０Ｖ）であっても、電流を流す。

【０１７９】そして、選択されたカラムのデ−タと期待
値“０”が比較される（ステップＳＴ８５）。選択され
たカラムのデ−タと期待値“０”が不一致の場合、自己
収束ＮＧと判断し、選択されたカラム内の全てのメモリ
セルに対して、同時に自己収束（過消去状態をなくす動
作）を実行する。

【０１８０】この自己収束動作は、予め設定された回数
Ｌｉｍｉｔに達するまでは、選択されたカラムのデ−タ
が期待値“０”と一致するまで、繰り返して行われる
（ステップＳＴ８６，ＳＴ８８，ＳＴ８９）。

【０１８１】また、選択されたカラムに対する書き込み
回数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達し
たときは、ベリファイの結果が自己収束ＮＧであって
も、再度の自己収束は行わない。

【０１８２】そして、自己収束（Convergence ）ＮＧで
あることを示す信号ＥＲＲＯＲを“１”に設定する（ス
テップＳＴ８７）。また、自己収束ＮＧであることを示
す信号ＥＲＲＯＲが“１”の場合には、チャ−ジポンプ
回路によって生成された昇圧電圧を放電するためのリ−
ドセットアップを経由した後、自己収束動作を終了する
（ステップＳＴ１４，ＳＴ１７）。

【０１８３】一方、選択されたカラムのデ−タと期待値
“０”が一致すれば、選択されたカラムの全メモリセル
に対して自己収束ＯＫと判断し、アドレスＡｄｄを１つ
進めることにより、次のカラムのメモリセルについて、
同様の動作が行われる（ステップＳＴ９１）。

【０１８４】このようにして、ブロック内の全てのメモ
リセル１〜Ｎについて、カラム単位で、順次、自己収束
が実行される（図４参照）。また、選択されたカラムの
デ−タと期待値“０”が一致する場合において、アドレ
スＡｄｄが、そのブロック内の最終カラムを選択するア
ドレス（ＡＥＮＤ＝１）であるときは、自己収束動作
（Convergence ）を終了する。

【０１８５】この時、ブロック内の全てのカラムにおけ
る自己収束がＯＫであるから、ベリファイ回路２３の出
力信号ＶＥＲＩＯＫ（ベリファイの度に出力される）
は、当然に“１”に設定されている（ステップＳＴ９
０）。

【０１８６】ベリファイ回路２３の出力信号ＶＥＲＩＯ
Ｋが“１”の場合、ベリファイビットレジスタのレジス
タ２９−３には、デ−タ“１”がラッチされる。レジス
タ２９−３にデ−タ“１”がラッチされると、制御信号
ＬＣＫＶＯＫは、“１”となる。

【０１８７】この後、自己収束ＮＧか否かを示す信号Ｅ
ＲＲＯＲが“０”であり、かつ、制御信号ＰＶＯＫ，Ｅ
ＶＯＫ，ＬＣＫＯＫの全てが“１”のときは、上述の３
つの動作（消去前書き込み、消去、自己収束）を経たブ
ロック内のメモリセルのデ−タの消去は完了し、次のブ
ロックについて、同様の動作が実行される（ステップＳ
Ｔ１６，ＳＴ１８〜ＳＴ１９）。

【０１８８】この時、ベリファイビットレジスタのレジ
スタ２９−１〜２９−３（図２参照）のデ−タは、リセ
ット信号ＲＥＳＥＴによって、それぞれ“０”にリセッ
トされる。よって、制御信号ＰＶＯＫ，ＥＶＯＫ，ＬＣ
ＫＯＫは、それぞれ“０”になる（ステップＳＴ１８〜
ＳＴ１９）。

【０１８９】なお、ブロックの消去動作が完了した場合
において、そのブロックが、最終ブロック（ＢＥＮＤ＝
１）であるときは、リ−ドセットアップを経た後に、自
己消去動作を終了する。

【０１９０】(3) 次に、テスト動作について説明す
る。テスト動作には、例えば、表４に示すように、メモ
リセルアレイ１１の全メモリセルに対して書き込みをテ
ストするテストプログラム動作、全メモリセルに対して
消去をテストするテスト消去動作、全メモリセルに対し
て自己収束をテストするテスト自己収束動作、及び、こ
れらの動作の組み合わせがある。

【０１９１】これらのテスト動作を行うに当っても、図
５に示すオ−トシ−ケンスが適用される。但し、各テス
ト動作を行うには、テスト回路２８の制御信号ＴＥＳＴ
１〜３によって、制御信号ＰＶＯＫ，ＥＶＯＫ，ＬＣＫ
ＯＫをそれぞれ独立に“１”に固定する。

【０１９２】例えば、書き込みのみのテストを行う際に
は、制御信号ＴＥＳＴ２，３を“１”に設定し、制御信
号ＥＶＯＫ，ＬＣＫＯＫを“１”に固定すれば、図５の
オ−トシ−ケンスにおいても、消去動作、自己収束動作
は実行されず、書き込み動作のみが実行される。

【０１９３】同様に、消去のみのテストを行う際には、
制御信号ＴＥＳＴ１，３を“１”に設定し、制御信号Ｐ
ＶＯＫ，ＬＣＫＯＫを“１”に固定する。自己収束のみ
のテストを行う際には、制御信号ＴＥＳＴ１，２を
“１”に設定し、制御信号ＰＶＯＫ，ＥＶＯＫを“１”
に固定する。

【０１９４】また、テスト動作を行うには、自動消去動
作のコマンドをコマンドレジスタ１９に与える。即ち、
自動消去動作における消去前書き込み（Pre Program ）
のシ−ケンスをテストプログラム動作に使用し、自動消
去動作における消去（Erase ）のシ−ケンスをテスト消
去動作に使用し、自動消去動作における自己収束（Conv
ergence）のシ−ケンスをテスト自己収束動作に使用す
る。

【０１９５】以下に、テストシ−ケンスの１つであるテ
ストプログラム動作について説明する。まず、テスト回
路２８の制御信号ＴＥＳＴ２，３を“１”に設定し、制
御信号ＥＶＯＫ，ＬＣＫＯＫを“１”に固定する。この
後、ブロック消去コマンドをコマンドレジスタ１９に与
えると共に、テストプログラムを行うブロックを選択す
る。なお、全てのブロックについてテストを行う場合に
は、チップ消去コマンドをコマンドレジスタ１９に与え
てもよい。

【０１９６】この後、アドレスカウンタ１６のアドレス
Ａｄｄが初期値“０”に設定され、かつ、タイマ２５の
数値Ｃｙｃｌｅが初期値“０”に設定される（ステップ
ＳＴ４１〜ＳＴ４２）。また、電圧発生回路２２におい
て、プログラムベリファイＰ．Ｖ．の内部電源がセット
アップされる（ステップＳＴ４３）。

【０１９７】この後、アドレスＡｄｄによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ４４）。

【０１９８】アドレスＡｄｄによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、プログラム
デ−タ“０”と比較される（ステップＳＴ４５）。そし
て、選択メモリセルのデ−タとプログラムデ−タ“０”
が不一致の場合、書き込みＮＧと判断し、選択メモリセ
ルに対してデ−タの書き込み（フロ−ティングゲ−トに
対する電子の注入）を実行する。

【０１９９】このデ−タの書き込みは、予め設定された
回数Ｌｉｍｉｔに達するまでは、選択メモリセルのデ−
タがプログラムデ−タ“０”と一致するまで、繰り返し
て行われる（ステップＳＴ４８〜ＳＴ４９）。

【０２００】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、ベリファイの結果が書き込みＮＧであっても、
再度の書き込みは行わない。

【０２０１】そして、書き込みＮＧであることを示す信
号ＥＲＲＯＲが“１”に設定され、テストプログラム動
作を終了する（ステップＳＴ４７）。一方、選択メモリ
セルのデ−タとプログラムデ−タ“０”が一致すれば、
選択メモリセルの書き込みＯＫと判断し、アドレスＡｄ
ｄを１つ進めることにより、次のアドレスの選択メモリ
セルについて同様の動作が行われる。この時、タイマ２
５の数値は、初期値にリセットされる（ステップＳＴ４
２，ＳＴ５１）。

【０２０２】このようにして、ブロック内の全てのメモ
リセル１〜Ｎについて、順次、書き込みが実行される
（図３参照）。また、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が一致する場合において、アドレスＡ
ｄｄが、そのブロック内の最終アドレス（ＡＥＮＤ＝
１）であるときは、テストプログラム動作を終了する。

【０２０３】この時、ブロック内の全てのメモリセルの
書き込みがＯＫであるから、ベリファイ回路２３の出力
信号ＶＥＲＩＯＫ（ベリファイの度に出力される）は、
当然に“１”に設定されている（ステップＳＴ５０）。

【０２０４】ベリファイ回路２３の出力信号ＶＥＲＩＯ
Ｋが“１”の場合、ベリファイビットレジスタのレジス
タ２９−１には、デ−タ“１”がラッチされる。レジス
タ２９−１にデ−タ“１”がラッチされると、制御信号
ＰＶＯＫは“１”となる。

【０２０５】この後、書き込みＮＧか否かを示す信号Ｅ
ＲＲＯＲが“０”であり、かつ、制御信号ＰＶＯＫが
“１”のときは、既に制御信号ＥＶＯＫ，ＬＣＫＯＫが
“１”に設定されているため、選択ブロックにおける書
き込みテストは、動作ＯＫであると判断し、次のブロッ
クについて同様の動作が行われる（ステップＳＴ１８〜
ＳＴ１９）。

【０２０６】この時、ベリファイビットレジスタのレジ
スタ２９−１〜２９−３は、リセット信号ＲＥＳＥＴに
よりリセットされ、デ−タ“０”をラッチしている状態
になるため、制御信号ＰＶＯＫは、“０”になる。但
し、制御信号ＥＶＯＫ，ＬＣＫＯＫは、制御信号ＴＥＳ
Ｔ２，３が“１”のため、“１”のままである。

【０２０７】このテストプログラム動作は、全ブロック
のうちの選択ブロックについて行われ、最終ブロックに
ついてテストが終了したとき、即ち、最終アドレス検知
回路２４の出力信号ＢＥＮＤが“１”になったとき、テ
ストプログラム動作は、終了する（ステップＳＴ１６，
ＳＴ１７）。

【０２０８】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体記憶装置によれば、次のような効果を奏する。
ベリファイにより自動的に書き込み、消去を行うような
書き込み及び消去モ−ド（テストモ−ドを含む）に関
し、これらのモ−ドを１つのオ−トシ−ケンスにより実
行するようにし、制御回路における負担の軽減（簡略
化）を達成している。具体的には、モ−ドを指定する通
常のコマンドに加え、新たに、ＰＶＯＫ、ＥＶＯＫ、Ｌ
ＣＫＯＫというビットを設け、ＰＶＯＫには、消去前書
き込み（PreProgram ）を動作ＯＫで終了、ＥＶＯＫに
は、消去（Erase ）を動作ＯＫで終了、ＬＣＫＯＫに
は、自己収束（Convergence ）を動作ＯＫで終了、とい
う意味を持たせた。また、これらのビットＰＶＯＫ、Ｅ
ＶＯＫ、ＬＣＫＯＫは、テスト信号ＴＥＳＴ１〜３によ
り、それぞれ独立に、所定値“１”に固定できるように
構成した。

【０２０９】また、各モ−ドにおいて、所定のアドレス
及びデ−タが入力されるように、マルチプレクサ及びデ
−タ入力レジスタを制御している。さらに、ブロック内
の最終アドレスであることを示すビットＡＥＮＤ、及び
最終のブロックであることを示すビットＢＥＮＤを、所
定のコマンドが成立したとや、テスト信号ＴＥＳＴ１〜
３によって、強制的に、所定値“１”に固定できるよう
に構成した。

【０２１０】即ち、各ビットＰＶＯＫ、ＥＶＯＫ、ＬＣ
ＫＯＫ、ＡＥＮＤ、ＢＥＮＤの値や、各回路を制御する
ことにより、１つのオ−トシ−ケンスにより、ベリファ
イにより自動的に書き込み、消去を行うような書き込み
及び消去モ−ド（テストモ−ドを含む）をそれぞれ実行
することができる。

【０２１１】また、全てのテストモ−ドについては、ブ
ロック消去、チップ消去のコマンドを利用して実行する
ことが可能なため、テストコマンドを省略することがで
き、コマンド数の削減による検証時間の短縮、回路面積
の縮小を達成できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に関わる不揮発性半導体記
憶装置を示す図。

【図２】図１のベリファイビットレジスタの構成の一例
を示す図。

【図３】消去、消去前書き込み（テストを含む）がビッ
トごとに行われる様子を示す図。

【図４】自己収束（テストを含む）がカラムごとに行わ
れる様子を示す図。

【図５】本発明に関わるオ−トシ−ケンスを示す図。

【図６】従来の不揮発性半導体記憶装置を示す図。

【図７】自動書き込みコマンドとデ−タの入力の様子を
示す図。

【図８】従来の自動書き込みのオ−トシ−ケンスを示す
図。

【図９】従来の自動消去のオ−トシ−ケンスを示す図。

【図１０】消去前書き込みのサブル−チンを示す図。

【図１１】ブロック内のメモリセルの消去前書き込み後
の閾値分布を示す図。

【図１２】消去のサブル−チンを示す図。

【図１３】ブロック内のメモリセルの消去後の閾値分布
を示す図。

【図１４】自己収束のサブル−チンを示す図。

【図１５】ブロック内のメモリセルの自己収束後の閾値
分布を示す図。

【図１６】従来の書き込みテストのオ−トシ−ケンスを
示す図。

【図１７】従来の消去テストのオ−トシ−ケンスを示す
図。

【図１８】従来の自己収束テストのオ−トシ−ケンスを
示す図。

【符号の説明】

１１ ：メモリセルアレイ、 １２ ：アドレスレジスタ、 １３ ：マルチプレクサ、 １４ ：ロウデコ−ダ、 １５ ：カラムデコ−ダ、 １６ ：アドレスカウンタ、 １７ ：入出力バッファ、 １８ ：デ−タ入力レジスタ、 １９ ：コマンドレジスタ、 ２０ ：カラム選択回路、 ２１ ：制御回路、 ２２ ：電圧発生回路、 ２３ ：ベリファイ回路、 ２４ ：最終アドレス検知回路、 ２５ ：タイマ、 ２６ ：クロック発生回路、 ２７ ：ベリファイビットレジスタ、 ２８ ：テスト回路、 ２９−１〜２９−３ ：レジスタ、 ３０−１〜３０−３ ：オア回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 書き込みを実行するか否かを決定する第
   １ビット、消去を実行するか否かを決定する第２ビット
   及び自己収束を実行するか否かを決定する第３ビットを
   有し、動作モ−ドに応じて前記第１乃至第３ビットの値
   を決定するベリファイビットレジスタと、前記第１乃至
   第３ビットの値に応じて前記書き込み、消去及び自己収
   束の少なくとも１つを実行するための制御回路とを具備
   したことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記制御回路は、メモリセルに対して書
   き込みもしくは消去を行う場合に、前記第１ビットの値
   より書き込み動作を行うか否かを判断し、書き込みを行
   わないと判断した場合には、前記第２ビットの値より消
   去動作を行うか否かを判断し、消去を行わないと判断し
   た場合には、前記第３ビットの値より自己収束動作を行
   うか否かを判断し、自己収束を行わないと判断した場合
   に書き込みもしくは消去動作を終えることを特徴とする
   請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   において、 前記動作モ−ドを認識するためのコマンドレジスタを具
   備することを特徴とする不揮発性半導体記憶装置。
4. 【請求項４】 請求項３記載の不揮発性半導体記憶装置
   において、 前記制御回路は、前記書き込みを実行している状態を示
   す第４ビット、前記消去を実行している状態を示す第５
   ビット及び前記自己収束を実行している状態を示す第６
   ビットをそれぞれ前記ベリファイビットレジスタに出力
   することを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】 請求項４記載の不揮発性半導体記憶装置
   において、 内部アドレスを生成するアドレスカウンタと、ベリファ
   イの回数を検出するタイマとを具備し、 前記制御回路は、前記コマンドレジスタが動作モ−ドを
   認識すると、前記アドレスカウンタの値及び前記タイマ
   の値をリセットすることを特徴とする不揮発性半導体記
   憶装置。
6. 【請求項６】 請求項５記載の不揮発性半導体記憶装置
   において、 前記ベリファイを実行するベリファイ回路を具備し、 前記ベリファイ回路は、前記ベリファイビットレジスタ
   に前記ベリファイの判定結果を示す第７ビットを出力す
   ることを特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 請求項６記載の不揮発性半導体記憶装置
   において、 前記内部アドレスが最終アドレスであることを示す第８
   ビットを出力する最終アドレス検知回路を具備すること
   を特徴とする不揮発性半導体記憶装置。
8. 【請求項８】 請求項７記載の不揮発性半導体記憶装置
   において、 ロウ及びカラムデコ−ダと、外部アドレスをラッチする
   アドレスレジスタと、前記内部アドレス、前記外部アド
   レス及び前記アドレスレジスタにラッチされたアドレス
   のうちの１つを選択して前記ロウ及びカラムデコ−ダに
   供給するマルチプレクサとを具備することを特徴とする
   不揮発性半導体記憶装置。
9. 【請求項９】 前記コマンドレジスタが自動書き込みモ
   −ドのコマンドを認識すると、前記第２及び第３ビット
   は、前記消去及び自己収束を行わない値に設定され、前
   記第１ビットは、前記第７ビットの値に応じて、前記書
   き込みを行う値又は前記書き込みを行わない値に設定さ
   れることを特徴とする請求項８記載の不揮発性半導体記
   憶装置。
10. 【請求項１０】 前記コマンドレジスタが自動書き込み
    モ−ドのコマンドを認識すると、前記マルチプレクサ
    は、前記アドレスレジスタにラッチされたアドレスを前
    記ロウ及びカラムデコ−ダに供給することを特徴とする
    請求項８記載の不揮発性半導体記憶装置。
11. 【請求項１１】 前記コマンドレジスタが自動書き込み
    モ−ドのコマンドを認識すると、前記第８ビットは、最
    終アドレスを検出している状態に強制的に設定されるこ
    とを特徴とする請求項８記載の不揮発性半導体記憶装
    置。
12. 【請求項１２】 前記コマンドレジスタが自動消去モ−
    ドのコマンドを認識すると、前記第１、第２及び第３ビ
    ットは、前記第４、第５、第６及び第７ビットの値に応
    じて、それぞれ所定の値に設定されることを特徴とする
    請求項８記載の不揮発性半導体記憶装置。
13. 【請求項１３】 前記コマンドレジスタが自動消去モ−
    ドのコマンドを認識すると、前記マルチプレクサは、前
    記アドレスカウンタの内部アドレスを前記ロウ及びカラ
    ムデコ−ダに供給することを特徴とする請求項８記載の
    不揮発性半導体記憶装置。
14. 【請求項１４】 メモリセルアレイが複数のブロックか
    ら構成され、ブロックごとに自動消去動作が実行される
    場合に、前記最終アドレス検知回路は、前記自動消去動
    作を実行するブロックが最終ブロックであるか否かを示
    す第９ビットを出力することを特徴とする請求項８記載
    の不揮発性半導体記憶装置。
15. 【請求項１５】 前記ベリファイビットレジスタには、
    リセット信号が入力され、前記第１乃至第３ビットの値
    は、前記リセット信号により所定値にリセットできるこ
    とを特徴とする請求項８記載の不揮発性半導体記憶装
    置。
16. 【請求項１６】 前記ベリファイの回数が前記タイマに
    設定された所定の回数に達したとき、前記制御回路は、
    再度の書き込み、消去又は自己収束を行わないことを特
    徴とする請求項８記載の不揮発性半導体記憶装置。
17. 【請求項１７】 請求項１記載の不揮発性半導体記憶装
    置において、 前記第１ビットを書き込みを実行する値に強制的に設定
    する第１テストビット、前記第２ビットを消去を実行す
    る値に強制的に設定する第２テストビット及び前記第３
    ビットを自己収束を実行する値に強制的に設定する第３
    テストビットをそれぞれ前記ベリファイビットレジスタ
    に出力するテスト回路を具備することを特徴とする不揮
    発性半導体記憶装置。
18. 【請求項１８】 前記コマンドレジスタが自動消去モ−
    ドのコマンドを認識する場合に、前記第１乃至第３テス
    トビットの値に応じて、前記書き込み、前記消去及び前
    記自己収束の少なくとも１つがテストされることを特徴
    とする請求項１７記載の不揮発性半導体記憶装置。