TWI482162B - 藉由部分預程式化來減少記憶體抹除時間的方法與裝置 - Google Patents

Description

藉由部分預程式化來減少記憶體抹除時間的方法與裝置

本發明係關於非揮發記憶陣列的技術，特別是關於減少記憶體抹除時間的方法與裝置。

美國專利第6094373及6842378號討論於一群記憶胞中執行抹除的程序，其中一個真正的抹除步驟是在一個預程式化步驟之後。在此群記憶胞中，某些記憶胞是在程式化狀態而某些其他的記憶胞則是在抹除狀態。於抹除此群記憶胞中的所有記憶胞之前，此群記憶胞中已經在抹除狀態的記憶胞會先進行預程式化至程式化狀態。如此的預程式化會將此群記憶胞中的所有記憶胞帶至一分享程式化狀態，且防止已經在抹除狀態的記憶胞被再度抹除。於預程式化步驟之後的抹除然後將此群記憶胞中的所有記憶胞自程式化狀態帶至一分享抹除狀態。因此此預程式化藉由在進行抹除之前先將此群記憶胞中的所有記憶胞之臨界電壓帶至一程式化狀態而防止此群記憶胞中的記憶胞於抹除之後的所不預期之寬的臨界電壓分佈。

此預程式化的缺點在於與抹除相較是一個非常耗時的操作。抹除程序相較於預程式化是相對快速的，且在此群記憶胞中的所有記憶胞皆被抹除。然而，並非在此群記憶胞中的所有記憶胞皆被預程式化；在抹除狀態的記憶胞與在程式化狀態的記憶胞是進行不同的處理。此群記憶胞中已經在抹除狀態的記憶胞會先進行預程式化至程式化狀態，而此群記憶胞中已經在程式化狀態的記憶胞並不會先進行預程式化。這些在不同狀態中的記憶胞進行不同的處理會導致預程式化相較抹除必須更 耗時。雖然預程式化可以使得此群記憶胞中的記憶胞產生較窄的臨界電壓分佈，但是其也會導致抹除程序的時間變長。

此處所描述之技術係提供一種積體電路具有一非揮發記憶陣列及控制電路。此非揮發記憶陣列具有多數個各屬複數種臨界電壓範圍其中之一的記憶胞，該複數種臨界電壓範圍包括至少一抹除臨界電壓範圍及一程式化臨界電壓範圍。此控制電路係響應一抹除命令以抹除該非揮發記憶陣列中之一群記憶胞，且此抹除具有複數個階段包含預程式化階段與抹除階段。此預程式化階段係程式化該群記憶胞中臨界電壓係在於該抹除臨界電壓範圍內的一第一組記憶胞，且不會程式化該群記憶胞中臨界電壓係在於該抹除臨界電壓範圍內的一第二組記憶胞。而在該預程式化階段之後的抹除階段中，此控制電路抹除該整群記憶胞。

在此處所描述的某些實施例中，此抹除命令自該非揮發記憶陣列所分割成的複數群記憶胞中選取其中的記憶胞群組進行抹除。

在此處所描述的某些實施例中，該抹除命令指定該群記憶胞分割成複數個預程式化區域。該第一組記憶胞在該預程式化階段中的程式化僅在該複數個預程式化區域的其中一個預程式化區域。在其他預程式化區域中的記憶胞並不會被預程式化，不管這些記憶胞的臨界電壓是否在抹除臨界電壓範圍內。該積體電路更包含一個用以儲存預程式化位置資料的記憶體，且該控制電路讀取該預程式化位置資料以決定該預程式化區域。其中該控制電路可以在每一次響應該抹除命令以抹除該群記憶胞時改變該預程式化區域至下一個預程式化區域。在此 處所描述的某些實施例中，其中該預程式化區域是在該積體電路開啟時該控制電路第一次響應該抹除命令以抹除該群記憶胞自該複數個預程式化區域中選取，以及其中該控制電路在該積體電路開啟後的第二次及其後之每次響應該抹除命令以抹除該群記憶胞時改變該預程式化區域至下一個預程式化區域。

在此處所描述的某些實施例中，抹除階段抹除至少該第一組記憶胞(在預程式化階段中被程式化)及該第二組記憶胞(在預程式化階段中沒有被程式化)。該第一組記憶胞(在預程式化階段中被程式化)及該第二組記憶胞(在預程式化階段中沒有被程式化)於該預程式化階段之前的臨界電壓值是在抹除臨界電壓範圍內。由抹除命令所選取進行抹除的記憶胞群可以更包含於該預程式化階段之前的臨界電壓是在程式化臨界電壓範圍內的一第三組記憶胞。此第三組記憶胞在預程式化階段中不會被程式化，且在抹除階段中和該第一組記憶胞及該第二組記憶胞一同被抹除。

此處所揭露的技術亦包括一方法。此方法包含至少以下步驟：響應一抹除命令以抹除一非揮發記憶陣列之一群記憶胞，該等記憶胞中的資料係屬於複數種臨界電壓範圍之其中之一，該複數種臨界電壓範圍至少包括一代表抹除狀態的抹除臨界電壓範圍以及一代表程式化狀態的程式化臨界電壓範圍：(i)執行一預程式化階段，其程式化該群記憶胞中臨界電壓在該抹除臨界電壓範圍內的一第一組記憶胞，且不會程式化該群組中臨界電壓在該抹除臨界電壓範圍內的一第二組記憶胞；以及(ii)於該預程式化階段之後執行一抹除階段，該抹除階段抹除該整群記憶胞。

此處描述許多不同的實施例。

此處所揭露的技術亦包括另一方法，在預程式化階段中，該控制電路對該第一組記憶胞的程式化僅在該複數個預程式 化區域的一個預程式化區域中臨界電壓在抹除臨界電壓範圍內之記憶胞，而不管在其他預程式化區域的記憶胞之臨界電壓是否是在抹除臨界電壓範圍內。

此處所描述之技術係也提供一種積體電路具有一非揮發記憶陣列及控制電路。此非揮發記憶陣列具有複數個記憶胞，每一個記憶胞的臨界電壓是在抹除狀態或程式化狀態之一。此控制電路於一抹除週期時抹除該非揮發記憶陣列之一群記憶胞。該抹除週期包含至少：(i)一預程式化階段，其僅對該抹除狀態中的該記憶胞之一部分記憶胞進行程式化；以及(ii)於該預程式化階段之後的一抹除階段，該抹除階段抹除該整群記憶胞。

此處所描述之技術係還提供一種於一抹除週期時抹除記憶胞的方法，該些記憶胞被安排在具有複數條字元線的一記憶陣列中。該抹除週期的該方法至少包含：於抹除週期中執行一預程式化階段，其僅對會程式化一組記憶胞中在一抹除狀態內的一部分；以及於抹除週其中執行一抹除階段，其會抹除該組記憶胞中的所有記憶胞。

在此處所描述的某些實施例中，該組記憶胞分配為複數條字元線，且該組記憶胞的該部分分配為複數條字元線的一部分。

在此處所描述的某些實施例中，該方法係響應一抹除命令以抹除該記憶陣列中的一組記憶胞，且於該記憶胞中的資料係由包括代表一抹除狀態的抹除臨界電壓範圍以及代表一程式化狀態的程式化臨界電壓範圍。

在此處所描述的某些實施例中，該組記憶胞的該部分在該預程式化階段中的程式化僅在該群組分割成複數個預程式化區域中的一個預程式化區域中進行。在此處所描述的某些實施 例中，更包含讀取儲存於一記憶體中的預程式化位置資料以決定該預程式化區域。在此處所描述的某些實施例中，更包含自該複數個預程式化區域中選取該預程式化區域。在此處所描述的某些實施例中，更包含於具有該記憶陣列之一積體電路開啟時第一次接收該抹除命令，以自該複數個預程式化區域中選取該預程式化區域。在此處所描述的某些實施例中，更包含當每一次接收該抹除命令時，改變該預程式化區域至下一個預程式化區域。在此處所描述的某些實施例中，更包含於具有該記憶陣列之一積體電路開啟時第一次接收該抹除命令，以自該複數個預程式化區域中選取該預程式化區域，以及在具有該非揮發記憶陣列之該積體電路開啟後的第二次及其後之每次接收該抹除命令時，改變該預程式化區域至下一個預程式化區域。

在此處所描述的某些實施例中，該預程式化階段不會程式化該群記憶胞中臨界電壓在該程式化臨界電壓範圍內的一第二組記憶胞，以及該抹除階段對該組記憶胞的該部分記憶胞、該組記憶胞的其他部分記憶胞以及該第二組記憶胞進行抹除。

此處描述許多不同的實施例。

第1圖為一抹除程序的一範例流程圖，其顯示於一抹除程序中不斷使用沒有預程式化的抹除步驟之記憶胞的一系列臨界電壓分佈。

在此系列的圖式所顯示一組記憶胞的臨界電壓分佈中具有兩個臨界電壓分佈。虛線表示此群記憶胞中的抹除程序是自記憶胞臨界電壓分佈在抹除狀態的記憶胞開始，其具有一較低的臨界電壓分佈。而實線表示此群記憶胞中的抹除程序是自記憶胞臨界電壓分佈在程式化狀態的記憶胞開始，其具有一較高的 臨界電壓分佈。

在10的區域，顯示兩個分開的臨界電壓分佈。此由兩個分開的臨界電壓分佈所代表的記憶胞組合起來可以表示在一抹除群記憶胞中的記憶胞臨界電壓分佈。虛線表示此抹除程序中的記憶胞臨界電壓分佈是自一較低的臨界電壓分佈開始。而實線表示此抹除程序中的記憶胞臨界電壓分佈是自一較高的臨界電壓分佈開始。

在12的區域，表示此群記憶胞進行沒有預程式化的重複抹除步驟。此重複進行的抹除步驟是為了顯示沒有預程式化的多重抹除程序會造成不預期的較寬臨界電壓分佈，其會於以下進一步討論。任何特定的單一抹除程序其可以以單一的抹除步驟進行(或是進行多重抹除步驟假如抹除驗證失敗的話)。

在14的區域，顯示兩個重疊的臨界電壓分佈。再次說明，此由兩個重疊的臨界電壓分佈所代表的記憶胞組合起來可以表示在一抹除群組中的記憶胞臨界電壓分佈。虛線表示此群記憶胞中的抹除程序是自一較低的臨界電壓分佈開始，但是其現在具有不預期的較寬臨界電壓分佈，甚至延伸進入負的臨界電壓。虛線臨界電壓分佈被重複地抹除，雖然其已經是自較低的臨界電壓分佈之抹除狀態開始。因為預程式化步驟不斷地在此多重抹除程序中跳過，造成臨界電壓分佈延伸進入負的臨界電壓方向。而實線表示此群記憶胞中的抹除程序是自一較高的臨界電壓分佈開始。

在16的區域，表示此群記憶胞進行軟程式化。此軟程式化對於過度抹除和低臨界電壓記憶胞的功效為將此群記憶胞的臨界電壓分佈變得更緊密。

在18的區域，顯示兩個重疊的臨界電壓分佈。軟程式化僅成功地更正部分的不預期之較寬臨界電壓分佈。而實線表示此群記憶胞中的抹除程序是自一較高的臨界電壓分佈開始。軟程 式化足以更正此實線的臨界電壓分佈。虛線表示此群記憶胞中的抹除程序是自一較低的臨界電壓分佈開始，但是其現在具有不預期的較寬臨界電壓分佈，甚至延伸進入負的臨界電壓。軟程式化不足以更正虛線的臨界電壓分佈。

如第10~18所示的抹除程序因為跳過預程式化的緣故是相對快速的。然而，其生成的臨界電壓分佈是寬的，甚至會延伸進入負的臨界電壓，對於反或閘陣列而言是有問題的。

第2圖為一抹除程序的一範例流程圖，其顯示於一抹除程序中使用完整的預程式化之抹除步驟之記憶胞的一系列臨界電壓分佈。

在20的區域，顯示兩個分開的臨界電壓分佈。此由兩個分開的臨界電壓分佈所代表的記憶胞組合起來可以表示在一抹除群組中的記憶胞臨界電壓分佈。虛線表示此群記憶胞中的抹除程序是自一較低的臨界電壓分佈開始。而實線表示此群記憶胞中的抹除程序是自一較高的臨界電壓分佈開始。

在22的區域，表示此群記憶胞進行完整的預程式化。在完整的預程式化中，此虛線中較低的臨界電壓分佈之所有記憶胞被程式化。在24的區域，顯示兩個重疊的臨界電壓分佈其所代表的記憶胞組合起來可以表示在一抹除群組中的記憶胞臨界電壓分佈。虛線表示此群記憶胞中的抹除程序是自一較低的臨界電壓分佈開始，被程式化。而實線表示此群記憶胞中的抹除程序是自一較高的臨界電壓分佈之程式化狀態開始，其並未改變。其結果是，虛線與實線的記憶胞臨界電壓分佈兩者皆是較高的臨界電壓分佈。

在26的區域，表示此記憶胞群組進行抹除步驟。此抹除步驟的結果使得臨界電壓分佈變得較寬。在28的區域，顯示兩個重疊的臨界電壓分佈其所代表的記憶胞組合起來可以表示在一抹除群組中的記憶胞臨界電壓分佈。如同在步驟24進行 預程式化之結論，虛線與實線的記憶胞臨界電壓分佈兩者皆是較高的臨界電壓分佈。於抹除之後，在步驟28虛線與實線的記憶胞臨界電壓分佈兩者皆是較低的臨界電壓分佈。

在30的區域，表示此群記憶胞進行軟程式化。此軟程式化於過度抹除和低臨界電壓記憶胞的功效為將此群記憶胞的臨界電壓分佈變得更緊密。在32的區域，顯示兩個重疊的臨界電壓分佈，其所代表的記憶胞組合起來可以表示在一抹除群組中所有記憶胞的臨界電壓分佈。如同在28進行抹除之結論，虛線與實線的記憶胞臨界電壓分佈兩者皆是不預期的變寬，較低的臨界電壓分佈。於軟程式化之後，虛線與實線的記憶胞臨界電壓分佈兩者皆是具有變窄，較低的臨界電壓分佈。

如第20~32所示的抹除程序在此抹除群記憶胞中具有可接受的臨界電壓分佈。然而，此抹除程序因為步驟22將每一個在較低臨界電壓分佈之記憶胞程式化至較高臨界電壓分佈的完整的預程式化而變得十分耗時。

第3圖為記憶胞的一方塊示意圖，顯示一記憶陣列分割成複數個多重抹除群，且一群記憶胞分割成複數個預程式化區域。

此記憶陣列48分割成多重抹除記憶胞群1、2、...、i...、M。一個記憶胞群可以為例如是區段、區塊或是段落的連續記憶胞群，其可以響應一抹除命令而一起被抹除。此記憶胞的抹除群可以為整個記憶陣列來響應抹除整個記憶陣列的一抹除命令。

此抹除記憶胞群可以進一步分割成多重預程式化區域。抹除記憶胞群i(如圖中所示的範例50)被分割成預程式化區域1、2、...、i...N-2、N-1、N。將一記憶胞群分割成多重預程式化區域，預程式化可以於一抹除記憶胞群的一部分執行而不是在整個抹除記憶胞群執行。於多重抹除程序中，於每一個隨後的 程序中可以選取不同的預程式化區域進行預程式化，使得每一個預程式化區域均有機會被預程式化。

第4圖是一個抹除程序或是抹除循環的範例流程圖，其具有如第3圖中所示的抹除狀態記憶胞中選取一特定預程式化區域進行選擇性預程式化。

在步驟34，此具有記憶陣列的積體電路接收一抹除命令。此抹除命令指定一個或多個記憶胞群要被抹除。一個記憶胞群可以是將要被一起抹除的例如是區段、區塊或是段落的記憶胞群。此記憶胞群也可以是整個記憶陣列。

在步驟36，對此抹除記憶胞群中選取要被抹除的記憶胞執行選擇性預程式化。如此的預程式化是選擇性的，使得預程式化僅在抹除記憶胞群中的一部分記憶胞進行。如第3圖中所示，此抹除記憶胞群分割成多重預程式化區域。此預程式化僅在抹除群組中的至少一特定預程式化區域的記憶胞上進行。如此的選擇性預程式化與完整的預程式化不同，其是對此抹除記憶胞群中已經在抹除狀態之所有記憶胞進行。在選擇性預程式化中僅是對此抹除記憶胞群中已經在抹除狀態之特定預程式化區域內之記憶胞進行預程式化。即使是在此抹除記憶胞群中已經在抹除狀態之特定預程式化區域之外的記憶胞並不會進行預程式化。

因為預程式化僅在抹除記憶胞群中的一部分記憶胞進行，此種預程式化較在整個抹除記憶胞群中的所有記憶胞的方式更快。

在步驟38，對抹除記憶胞群中的所有記憶胞進行抹除。在步驟40，執行抹除驗證以檢查先前的抹除操作是否足以將選取要被抹除的記憶群中之所有記憶胞抹除了。在步驟42，假如沒有通過抹除驗證，則此抹除演算法回到步驟38重複抹除。在步驟42，假如通過抹除驗證，則此抹除演算法向下進 行。在步驟44，對選取要被抹除的記憶群中之過度抹除的記憶胞進行軟程式化。在步驟46，結束此抹除命令。

在第4圖的抹除程序中，步驟36的預程式化並未對此選取要被抹除的記憶胞群已經在抹除狀態的記憶胞進行。在多重抹除程序中，假如相同的記憶胞重複地被抹除而未進行預程式化，則此記憶胞會變成不可接受的低臨界電壓。然而，這個問題可以藉由第5圖中的改變預程式化記憶胞而加以防止。第5圖是一個抹除程序的範例流程圖，其具有選取一特定預程式化區域進行預程式化。

在步驟52，此具有記憶陣列的積體電路接收一抹除命令。此抹除命令指定一個或多個記憶胞群要被抹除。

步驟54決定此抹除程序是否為於開機之後的第一個抹除程序。在不同的實施例中，此抹除程序是整個陣列或是在由抹除命令中被指定將要進行抹除的特定記憶胞群中第一個執行的。假如此抹除程序為於開機之後的第一個抹除程序，則在步驟56自此抹除記憶胞群中隨意地選取一預程式化區域。在另一實施例中，於開機時，決定第一預程式化區域。假如此抹除程序為於開機之後的第二個或之後的抹除程序，則在步驟58自此抹除記憶胞群的預程式化區域中選擇出下一個預程式化區域。

在步驟60，對所選取的預程式化區域執行預程式化。在步驟62，對抹除記憶胞群中的所有記憶胞進行抹除。虛線的部分則表示於抹除之後在記憶胞執行其他步驟，例如第4圖中所討論的抹除驗證及軟程式化等。

第6圖顯示根據本發明一實施例之記憶積體電路的簡化方塊示意圖，其具有一記憶陣列及此處所描述之改良。其中積體電路150包括記憶陣列100。一字元線(列)解碼器與區塊選擇解碼器101與沿著記憶陣列100列方向安排之複數條字元線 102耦接及電性溝通。一位元線(行)解碼器與驅動器103與沿著記憶陣列100行方向安排之複數條位元線104耦接及電性溝通，以自該記憶陣列100的記憶胞讀取資料及寫入資料。位址係由匯流排105提供給字元線解碼器101及位元線解碼器103。方塊106中的感測放大器與資料輸入結構，經由匯流排107與位元線解碼器耦接。資料由積體電路150上的輸入/輸出埠提供給資料輸入線111輸入至方塊106中的資料輸入結構。資料由方塊106中的感測放大器，經由資料輸出線115，提供至積體電路上的輸入/輸出埠，或者至積體電路150其他內部/外部的資料源。程式化、抹除及讀取調整偏壓狀態機構109控制偏壓調整供應電壓108的應用，及於抹除時執行選擇性的預程式化。狀態機構電路109也包括決定在抹除時之下一個要被預程式化區域的記憶體140。記憶體140可以是非揮發記憶體、計數器或是控制電路中的暫存器。

第7圖是一個將複數組字元線配置於一抹除記憶胞群中的不同預程式化區域的方塊示意圖。

更特定的是，一個列解碼器201經由不同組的字元線而與不同的預程式化區域耦接。第一字元線211將列解碼器201與第一預程式化區域221耦接。第二字元線212將列解碼器201與第二預程式化區域222耦接。第N-2字元線214將列解碼器201與第N-2預程式化區域224耦接。第N-1字元線215將列解碼器201與第N-1預程式化區域225耦接。第N字元線216將列解碼器201與第N預程式化區域226耦接。

不同組的字元線211、212、214、215和216包含一條或多條字元線。此處所示之預程式化區域221、222、224、225和226屬於一個例如第3圖中所示之相同的抹除記憶胞群。具有額外的預程式化區域之額外的抹除記憶胞群可以經由配置此額外的抹除記憶胞群中之額外的預程式化區域的複數組字元 線而與列解碼器201耦接。

第8圖是一個將複數組位元線配置於一抹除記憶胞群中的不同預程式化區域的方塊示意圖。

更特定的是，一個行解碼器203經由不同組的位元線而與不同的預程式化區域耦接。第一位元線251將行解碼器203與第一預程式化區域261耦接。第二位元線252將行解碼器203與第二預程式化區域262耦接。第N-1位元線255將行解碼器203與第N-1預程式化區域265耦接。第N位元線256將行解碼器203與第N預程式化區域266耦接。

不同組的位元線251、252、255和256包含一條或多條位元線。此處所示之預程式化區域261、262、265和266屬於一個例如第3圖中所示之相同的抹除記憶胞群。相同的抹除記憶胞群可以包括在單一位元線或是多重位元線上之記憶胞。多重預程式化區域可以包括在單一位元線或是多重位元線上之記憶胞。具有額外的預程式化區域之額外的抹除記憶胞群可以經由配置此額外的抹除記憶胞群中之額外的預程式化區域的複數組位元線而與行解碼器203耦接。

圖中僅顯示一個程式化狀態，但是其他的實施例中包含多個程式化狀態，例如具有兩個位元及三個程式化準位於每一個記憶位置之多階記憶胞，及具有三個位元或是七個程式化準位於每一個記憶位置之多階記憶胞。

本發明之較佳實施例所揭露的技術可以應用於例如是反或(NOR)閘陣列的非揮發記憶陣列。非揮發記憶元件的範例可以是浮動閘極元件或是介電電荷捕捉記憶元件。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知此技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

48‧‧‧記憶陣列

50‧‧‧抹除記憶胞群

150‧‧‧積體電路

100‧‧‧非揮發記憶胞陣列

101‧‧‧列解碼器

102‧‧‧字元線

103‧‧‧行解碼器

104‧‧‧位元線

105‧‧‧匯流排

107‧‧‧資料匯流排

106‧‧‧感測放大器/資料輸入結構

109‧‧‧程式化、抹除(具有選擇性於程式化)及讀取調整偏壓狀態機構

140‧‧‧儲存預程式化位置資料的邏輯

108‧‧‧偏壓調整供應電壓

111‧‧‧資料輸入線

115‧‧‧資料輸出線

201‧‧‧列解碼器

211、212、214、215、216‧‧‧字元線

221、222、224、225、226‧‧‧預程式化區域

203‧‧‧行解碼器

251、252、255、256‧‧‧位元線

261、262、265、266‧‧‧預程式化區域

第1圖為一抹除程序的一範例流程圖，其顯示於一抹除程序中不斷使用沒有預程式化的抹除步驟之記憶胞的一系列臨界電壓分佈。

第2圖為一抹除程序的一範例流程圖，其顯示於一抹除程序中使用完整的預程式化之抹除步驟之記憶胞的一系列臨界電壓分佈。

第3圖為記憶胞的一方塊示意圖，顯示一記憶陣列分割成複數個多重抹除群組，且一記憶胞群分割成複數個預程式化區域。

第4圖是一個抹除程序或是抹除周期的範例流程圖，其具有如第3圖中所示的抹除狀態記憶胞中選取一特定預程式化區域進行選擇性預程式化。

第5圖是一個抹除程序的範例流程圖，其具有選取一特定預程式化區域進行預程式化。

第6圖顯示根據本發明一實施例之記憶積體電路的簡化方塊示意圖，其具有一記憶陣列及此處所描述之改良。

第7圖是一個將複數組字元線配置於一抹除記憶胞群中的不同預程式化區域的方塊示意圖。

第8圖是一個將複數組位元線配置於一抹除記憶胞群中的不同預程式化區域的方塊示意圖。

Claims (20)

1. 一種積體電路，包含：一非揮發記憶陣列，具有多數個各屬複數種臨界電壓範圍其中之一的記憶胞，該複數種臨界電壓範圍包括至少一抹除臨界電壓範圍及一程式化臨界電壓範圍；控制電路，響應一抹除命令以抹除該非揮發記憶陣列中之一群記憶胞，且此抹除具有複數個階段包含至少：一預程式化階段，其程式化該群記憶胞中臨界電壓係在於該抹除臨界電壓範圍.內的一第一組記憶胞，且不會程式化該群記憶胞中臨界電壓係在於該抹除臨界電壓範圍內的一第二組記憶胞；以及一抹除階段，於該預程式化階段之後，抹除該整群記憶胞。
2. 如申請專利範圍第1項之積體電路，其中該群記憶胞分割成複數個預程式化區域，且在該預程式化階段中被程式化的該第一組記憶胞，僅係該複數個預程式化區域的其中一個預程式化區域。
3. 如申請專利範圍第1項之積體電路，其中該群記憶胞分割成複數個預程式化區域，且在該預程式化階段中被程式化的該第一組記憶胞，僅係該複數個預程式化區域的其中一個預程式化區域；且該積體電路更包含一用以儲存預程式化位置資料的記憶體，且該控制電路讀取該預程式化位置資料以決定該預程式化區域。
4. 如申請專利範圍第1項之積體電路，其中該群記憶胞分割成複數個預程式化區域，且在該預程式化階段中被程式化的該第一組記憶胞僅係該複數個預程式化區域的其中一個預程式化區域，其中該預程式化區域是選自該複數個預程式化區域其中之一。
5. 如申請專利範圍第1項之積體電路，其中該群記憶胞分割成複數個預程式化區域，且在該預程式化階段中被程式化的該第一組記憶胞僅係該複數個預程式化區域的其中一個預程式化區域，其中該預程式化區域是於該積體電路開啟時該控制電路第一次響應該抹除命令自該複數個預程式化區域中選取以抹除該群記憶胞。
6. 如申請專利範圍第1項之積體電路，其中該群記憶胞分割成複數個預程式化區域，且在該預程式化階段中被程式化的該第一組記憶胞僅係該複數個預程式化區域的其中一個預程式化區域，其中該控制電路在每一次響應該抹除命令時改變該預程式化區域至下一個預程式化區域以抹除該群記憶胞。
7. 如申請專利範圍第1項之積體電路，其中該群記憶胞分割成複數個預程式化區域，且在該預程式化階段中被程式化的該第一組記憶胞僅係該複數個預程式化區域的其中一個預程式化區域，其中該預程式化區域是於該積體電路開啟時該控制電路第一次響應該抹除命令自該複數個預程式化區域中選取以抹除該群記憶胞，以及其中該控制電路在該積體電路開啟後的第二次及其後之每次響應該抹除命令時改變該預程式化區域至下一個預程式化區域以抹除該群記憶胞。
8. 如申請專利範圍第1項之積體電路，其中：該非揮發記憶陣列分割成複數個抹除群，且該抹除命令自該複數個抹除群中選取該群記憶胞進行抹除。
9. 如申請專利範圍第1項之積體電路，其中： 該預程式化階段不會程式化該群記憶胞中具有臨界電壓於該程式化臨界電壓範圍之內的一第三組記憶胞，以及該抹除階段對該第一組記憶胞、該第二組記憶胞及該第三組記憶胞進行抹除。
10. 一種於一抹除週期中抹除記憶胞的方法，該些記憶胞被安排在具有複數條字元線的一記憶陣列中，該方法包含：在該抹除週期中執行一預程式化階段，其僅會程式化一組記憶胞中在一抹除狀態內的一部份；以及在該抹除週期中執行一抹除階段，其會抹除該組記憶胞中的所有記憶胞。
11. 如申請專利範圍第10項之方法，其中該組記憶胞分佈在複數條字元線上，且該組記憶胞的該部份記憶胞分佈在該複數條字元線中的一部分。
12. 如申請專利範圍第10項之方法，其中該方法係響應一抹除命令以抹除該記憶陣列中的一群記憶胞，且該等記憶胞中的資料係屬於複數種臨界電壓範圍之其中之一，該複數種臨界電壓範圍至少包括一代表抹除狀態的抹除臨界電壓範圍以及一代表程式化狀態的程式化臨界電壓範圍。
13. 如申請專利範圍第10項之方法，其中在該預程式化階段中被程式化的該組記憶胞的該部分記憶胞，僅係該群記憶胞分割成複數個預程式化區域中的一個預程式化區域。
14. 如申請專利範圍第10項之方法，其中該組記憶胞的該部分記憶胞在該預程式化階段中的程式化僅係該群記憶胞分割成複數個預程式化區域中的一個預程式化區域，且更包含：讀取儲存於一記憶體中的預程式化位置資料以決定該預程式化區域。
15. 如申請專利範圍第10項之方法，其中該組記憶胞的該部分記憶胞在該預程式化階段中的程式化僅係該群記憶胞分割成複數個預程式化區域中的一個預程式化區域，且更包含：自該複數個預程式化區域中選取該預程式化區域。
16. 如申請專利範圍第10項之方法，該組記憶胞的該部分記憶胞在該預程式化階段中的程式化僅係該群記憶胞分割成複數個預程式化區域中的一個預程式化區域，且更包含：於具有該記憶陣列之一積體電路開啟時第一次接收一抹除命令，以自該複數個預程式化區域中選取該預程式化區域。
17. 如申請專利範圍第10項之方法，該組記憶胞的該部分記憶胞在該預程式化階段中的程式化僅係該群記憶胞分割成複數個預程式化區域中的一個預程式化區域，且更包含：當每一次接收一抹除命令時，改變該預程式化區域至下一個預程式化區域。
18. 如申請專利範圍第10項之方法，該組記憶胞的該部分記憶胞在該預程式化階段中的程式化僅係該群記憶胞分割成複數個預程式化區域中的一個預程式化區域，且更包含： 於具有該記憶陣列之一積體電路開啟時第一次接收一抹除命令，以自該複數個預程式化區域中選取該預程式化區域，以及在具有該非揮發記憶陣列之該積體電路開啟後的第二次及其後之每次接收該抹除命令時，改變該預程式化區域至下一個預程式化區域。
19. 如申請專利範圍第10項之方法，其中：該預程式化階段不會程式化該群記憶胞中具有臨界電壓於該程式化臨界電壓範圍之內的一第二組記憶胞，以及該抹除階段對該組記憶胞的該部分記憶胞、該組記憶胞的其他部分記憶胞以及該第二組記憶胞進行抹除。
20. 一種積體電路，包含：一非揮發記憶陣列具有由複數個記憶胞，每一個記憶胞具有一抹除狀態或一程式化狀態的一臨界電壓；控制電路，於一抹除週期時抹除該非揮發記憶陣列之一群記憶胞，該抹除週期包含至少：一預程式化階段，其僅對該抹除狀態中的該等記憶胞之一部分記憶胞進行程式化；以及一抹除階段，於該預程式化階段之後，該抹除階段抹除該群記憶胞中的所有記憶胞。