JPH10199273A - フラッシュメモリセルのプリプログラム方法 - Google Patents
フラッシュメモリセルのプリプログラム方法Info
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- JPH10199273A JPH10199273A JP37026397A JP37026397A JPH10199273A JP H10199273 A JPH10199273 A JP H10199273A JP 37026397 A JP37026397 A JP 37026397A JP 37026397 A JP37026397 A JP 37026397A JP H10199273 A JPH10199273 A JP H10199273A
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】プリプログラム時間を短縮させることができる
フラッシュメモリセルのプリプログラム方法に関する。 【解決手段】本発明はフラッシュメモリセルのプリプロ
グラム方法に関し、スタックゲートセル（ｓｔａｃｋ
ｇａｔｅ ｃｅｌｌ）を用いるフラッシュメモリセルの
消去（ｅｒａｓｅ）動作時内部アルゴリズムのプリプロ
グラム段階をバイト（ｂｙｔｅ）又はワード（ｗｏｒ
ｄ）ではないバルク（ｂｕｌｋ）単位でプログラム確認
を遂行する。
フラッシュメモリセルのプリプログラム方法に関する。 【解決手段】本発明はフラッシュメモリセルのプリプロ
グラム方法に関し、スタックゲートセル（ｓｔａｃｋ
ｇａｔｅ ｃｅｌｌ）を用いるフラッシュメモリセルの
消去（ｅｒａｓｅ）動作時内部アルゴリズムのプリプロ
グラム段階をバイト（ｂｙｔｅ）又はワード（ｗｏｒ
ｄ）ではないバルク（ｂｕｌｋ）単位でプログラム確認
を遂行する。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリセ
ルのプリプログラム（Ｐｒｅｐｒｏｇｒａｍ）方法に関
し、スタックゲートセル（Ｓｔａｃｋ Ｇａｔｅ Ｃｅ
ｌｌ）を用いるフラッシュメモリセルの消去（ｅｒａｓ
ｅ）動作時内部アルゴリズムのプリプログラム段階をバ
イト（ｂｙｔｅ）又はワード（ｗｏｒｄ）単位でないバ
ルク（ｂｕｌｋ）単位にプログラム確認段階を遂行する
ことによって、連続的なプログラムが可能であり、ロー
カルクロック（ｌｏｃａｌ ｃｌｏｃｋ）でプログラム
確認動作を遂行してプリプログラム時間を短縮させるこ
とができるフラッシュメモリセルのプリプログラム方法
に関する。
ルのプリプログラム（Ｐｒｅｐｒｏｇｒａｍ）方法に関
し、スタックゲートセル（Ｓｔａｃｋ Ｇａｔｅ Ｃｅ
ｌｌ）を用いるフラッシュメモリセルの消去（ｅｒａｓ
ｅ）動作時内部アルゴリズムのプリプログラム段階をバ
イト（ｂｙｔｅ）又はワード（ｗｏｒｄ）単位でないバ
ルク（ｂｕｌｋ）単位にプログラム確認段階を遂行する
ことによって、連続的なプログラムが可能であり、ロー
カルクロック（ｌｏｃａｌ ｃｌｏｃｋ）でプログラム
確認動作を遂行してプリプログラム時間を短縮させるこ
とができるフラッシュメモリセルのプリプログラム方法
に関する。
【０００２】
【従来の技術】一般に従来のプリプログラム方法は消去
動作時図１に図示されたように消去するセクタをノーマ
ル（ｎｏｒｍａｌ）なプログラム段階（ｓｔｅｐ）にお
いてバイト又はワード単位にセクタの全てのセルに対し
て反復的にプリプログラムを遂行した。プリプログラム
の場合ノーマルプログラム段階を経てプリプログラムを
遂行する場合は消去動作時プリプログラム動作時間が必
ずしも小さくないことが分かる。さらに、素子が高集積
化されるにつれて実質的に消去動作でないプリプログラ
ム動作時間が消去時間により大きい部分として占めるこ
とになる。
動作時図１に図示されたように消去するセクタをノーマ
ル（ｎｏｒｍａｌ）なプログラム段階（ｓｔｅｐ）にお
いてバイト又はワード単位にセクタの全てのセルに対し
て反復的にプリプログラムを遂行した。プリプログラム
の場合ノーマルプログラム段階を経てプリプログラムを
遂行する場合は消去動作時プリプログラム動作時間が必
ずしも小さくないことが分かる。さらに、素子が高集積
化されるにつれて実質的に消去動作でないプリプログラ
ム動作時間が消去時間により大きい部分として占めるこ
とになる。
【０００３】図１は従来のプリプログラム方法を説明す
るため図示したブロック図である。
るため図示したブロック図である。
【０００４】プログラムの一般的な段階は内部アルゴリ
ズムから見て、大きくプログラムとプログラム確認段階
に区分される。プログラムはプログラムするためのポン
ピングアップ（ｐｕｍｐｉｎｇ ｕｐ）、リアルプログ
ラム（ｒｅａｌ ｐｒｏｇｒａｍ）及びプログラム確認
のためのポンピングダウン（ｐｕｍｐｉｎｇ ｄｏｗ
ｎ）の３段階からなる。プログラムは常にプログラムし
ようとするデータが選択されているものではないため図
２に図示されたいるようにプログラム動作時プログラム
と同時にプログラム確認動作を遂行し、そのあとデータ
の供給を受け、指定されたアドレスにしたがってセルを
プログラムすることになる。
ズムから見て、大きくプログラムとプログラム確認段階
に区分される。プログラムはプログラムするためのポン
ピングアップ（ｐｕｍｐｉｎｇ ｕｐ）、リアルプログ
ラム（ｒｅａｌ ｐｒｏｇｒａｍ）及びプログラム確認
のためのポンピングダウン（ｐｕｍｐｉｎｇ ｄｏｗ
ｎ）の３段階からなる。プログラムは常にプログラムし
ようとするデータが選択されているものではないため図
２に図示されたいるようにプログラム動作時プログラム
と同時にプログラム確認動作を遂行し、そのあとデータ
の供給を受け、指定されたアドレスにしたがってセルを
プログラムすることになる。
【０００５】図３は従来のプリプログラム方法を説明す
るため図示したフローチャートであり、プリプログラム
過程を説明すると次のとおりである。
るため図示したフローチャートであり、プリプログラム
過程を説明すると次のとおりである。
【０００６】始まり信号から段階（１０１）においてチ
ップの内部カウンターによって最初にセルの消去動作命
令にしたがって段階（１０２）に進行しプリプログラム
が始まる。その後の段階（１０３）においてプログラム
するためポンピング時間が経過した後、段階（１０４）
に進行しバイト又はワード単位にプログラムを実施す
る。その後の段階（１０５）においてプログラム確認動
作のためのポンピングダウン時間が経過すると、段階
（１０６）に進行して確認動作を遂行した後、段階（１
０７）に進行してセルが正常にプログラムされたかを確
認する。上記段階（１０７）においてセルが正常にプロ
グラムされていなければ段階（１０８）に進行する。上
記段階（１０８）においてはチップの内部カウンター
（Ｎ）に予め説呈された最大プログラム回数と同一であ
るかを確認する。上記段階（１０８）においてチップ内
部カウンターに予め設定された最大プログラミング回数
と一致しない場合は段階（１０９）に進行する。上記段
階（１０９）においてはプログラム動作回数を増加させ
上記段階（１０３）に復帰してプログラム動作を反復し
て実行する。しかし、上記段階（１０８）においてチッ
プ内部カウンターに設定された最大プログラミング回数
と一致する場合には段階（１１２）に進行してセルが不
良であると判定してプログラム動作を終了する。更に、
上記段階（１０７）においてセルが正常にプログラム状
態になれば段階（１１０）に進行する。上記段階（１１
０）においては最終セクタのアドレスであるかを確認す
る。上記段階（１１１）においてはチップ内部カウンタ
ーに予め設定されたセクタアドレスを増加させたあと上
記段階（１０３）に復帰して上記プログラム動作を反復
して実行する。一方、上記段階（１１０）において最終
セクタアドレスであれば段階（１１３）い進行してセル
が正常であると判定してプログラムを終了する。
ップの内部カウンターによって最初にセルの消去動作命
令にしたがって段階（１０２）に進行しプリプログラム
が始まる。その後の段階（１０３）においてプログラム
するためポンピング時間が経過した後、段階（１０４）
に進行しバイト又はワード単位にプログラムを実施す
る。その後の段階（１０５）においてプログラム確認動
作のためのポンピングダウン時間が経過すると、段階
（１０６）に進行して確認動作を遂行した後、段階（１
０７）に進行してセルが正常にプログラムされたかを確
認する。上記段階（１０７）においてセルが正常にプロ
グラムされていなければ段階（１０８）に進行する。上
記段階（１０８）においてはチップの内部カウンター
（Ｎ）に予め説呈された最大プログラム回数と同一であ
るかを確認する。上記段階（１０８）においてチップ内
部カウンターに予め設定された最大プログラミング回数
と一致しない場合は段階（１０９）に進行する。上記段
階（１０９）においてはプログラム動作回数を増加させ
上記段階（１０３）に復帰してプログラム動作を反復し
て実行する。しかし、上記段階（１０８）においてチッ
プ内部カウンターに設定された最大プログラミング回数
と一致する場合には段階（１１２）に進行してセルが不
良であると判定してプログラム動作を終了する。更に、
上記段階（１０７）においてセルが正常にプログラム状
態になれば段階（１１０）に進行する。上記段階（１１
０）においては最終セクタのアドレスであるかを確認す
る。上記段階（１１１）においてはチップ内部カウンタ
ーに予め設定されたセクタアドレスを増加させたあと上
記段階（１０３）に復帰して上記プログラム動作を反復
して実行する。一方、上記段階（１１０）において最終
セクタアドレスであれば段階（１１３）い進行してセル
が正常であると判定してプログラムを終了する。
【０００７】上述したように従来のプリプログラム方法
は消去するセクタをノーマル（ｎｏｒｍａｌ）のプログ
ラム段階（ｓｔｅｐ）においてバイト又はワード単位で
セクタの全てのセルに対して反復的にプリプログラムを
遂行することによりチップ全体のプログラム時間が遅延
するという短所がある。
は消去するセクタをノーマル（ｎｏｒｍａｌ）のプログ
ラム段階（ｓｔｅｐ）においてバイト又はワード単位で
セクタの全てのセルに対して反復的にプリプログラムを
遂行することによりチップ全体のプログラム時間が遅延
するという短所がある。
【０００８】
【発明が解決しようとする課題】したがって、本発明は
全てのセルをロー（ｌｏｗ）データ（‘０’）にプログ
ラムするためプリプログラム段階をバイト（ｂｙｔｅ）
又はワード（ｗｏｒｄ）単位ではないバルク（ｂｕｌ
ｋ）単位にプログラム確認段階を遂行するようにしたフ
ラッシュメモリセルのプリプログラム方法を提供するこ
とにその目的がある。
全てのセルをロー（ｌｏｗ）データ（‘０’）にプログ
ラムするためプリプログラム段階をバイト（ｂｙｔｅ）
又はワード（ｗｏｒｄ）単位ではないバルク（ｂｕｌ
ｋ）単位にプログラム確認段階を遂行するようにしたフ
ラッシュメモリセルのプリプログラム方法を提供するこ
とにその目的がある。
【０００９】
【課題を解決しようとする手段】上述した目的を達成す
るための本発明はプログラムしようとするセルを読み出
して確認した後、プログラムされていないビットのみを
プログラム時、上記プログラムしようとする全てのセル
のプログラムを完了した後、確認用ローカルクロックを
用いてプログラム確認動作をバルク単位に遂行するよう
にすることを特徴とする。
るための本発明はプログラムしようとするセルを読み出
して確認した後、プログラムされていないビットのみを
プログラム時、上記プログラムしようとする全てのセル
のプログラムを完了した後、確認用ローカルクロックを
用いてプログラム確認動作をバルク単位に遂行するよう
にすることを特徴とする。
【００１０】更に、セルの消去動作命令にしたがってプ
リプログラムを遂行するとき、プログラムするためのポ
ンピング時間が経過した後、バイト又はワード単位でプ
ログラムを遂行する段階と、不良セルの確認動作にした
がって正常であれば最終セクタアドレスであるかを確認
する段階と、上記確認結果最終セクタアドレスでなけれ
ば、アドレスを増加させた後上記プログラムを遂行する
段階に復帰してプログラム動作を反復実行する段階と、
上記不良セルの確認動作にしたがって正常でないか或い
は上記確認結果最終セクタアドレスであれば確認のため
のポンピングダウン時間が経過したあとローカルクロッ
クを用いた確認動作を遂行してセルが正常であるかを確
認する段階と、上記確認結果セルが不良であれば、不良
セルに対するアドレスを貯蔵したあとチップの内部カウ
ンターに設定された最大ルーピング回数を確認する段階
と、上記確認結果セルが正常であれば上記貯蔵された不
良セルに対するアドレスをリセットさせ、最終セクタア
ドレスであるかを確認する段階と、上記確認結果チップ
の内部カウンターに設定されたルーピング回数を増加さ
せたあと上記プログラムを遂行する段階に復帰してプロ
グラム動作を反復実行する段階と、上記確認結果チップ
の内部カウンターに設定された最大ルーピング回数であ
ればセルが不良であることを知らせたあと終了する段階
と、上記確認結果最終セクタアドレスを増加させたあと
上記ローカルクロックを用いた確認動作を遂行する段階
に復帰して確認動作を反復実行する段階と、上記確認結
果最終セクタアドレスであればセルが正常であることを
知らせたあと終了する段階とによりなることを特徴とす
る。
リプログラムを遂行するとき、プログラムするためのポ
ンピング時間が経過した後、バイト又はワード単位でプ
ログラムを遂行する段階と、不良セルの確認動作にした
がって正常であれば最終セクタアドレスであるかを確認
する段階と、上記確認結果最終セクタアドレスでなけれ
ば、アドレスを増加させた後上記プログラムを遂行する
段階に復帰してプログラム動作を反復実行する段階と、
上記不良セルの確認動作にしたがって正常でないか或い
は上記確認結果最終セクタアドレスであれば確認のため
のポンピングダウン時間が経過したあとローカルクロッ
クを用いた確認動作を遂行してセルが正常であるかを確
認する段階と、上記確認結果セルが不良であれば、不良
セルに対するアドレスを貯蔵したあとチップの内部カウ
ンターに設定された最大ルーピング回数を確認する段階
と、上記確認結果セルが正常であれば上記貯蔵された不
良セルに対するアドレスをリセットさせ、最終セクタア
ドレスであるかを確認する段階と、上記確認結果チップ
の内部カウンターに設定されたルーピング回数を増加さ
せたあと上記プログラムを遂行する段階に復帰してプロ
グラム動作を反復実行する段階と、上記確認結果チップ
の内部カウンターに設定された最大ルーピング回数であ
ればセルが不良であることを知らせたあと終了する段階
と、上記確認結果最終セクタアドレスを増加させたあと
上記ローカルクロックを用いた確認動作を遂行する段階
に復帰して確認動作を反復実行する段階と、上記確認結
果最終セクタアドレスであればセルが正常であることを
知らせたあと終了する段階とによりなることを特徴とす
る。
【００１１】
【実施の形態】以下に，添付した図面を参照して本発明
を詳細に説明する。
を詳細に説明する。
【００１２】図４（ａ）及び４（ｂ）は本発明によるプ
リプログラム方法を説明するため図示した機能ブロック
図である。
リプログラム方法を説明するため図示した機能ブロック
図である。
【００１３】全てのセルをロー（ｌｏｗ）データ
（‘０’）にプログラムするためのプリプログラムはプ
ログラムしようとするデータが予め選択されていてバイ
ト又はワード単位でプログラム及びプログラム確認動作
を反復する必要なくプログラムとプログラム確認動作を
分離して全てのセルに対して連続的にプログラムを遂行
したあと、バルク（ｂｕｌｋ）プログラム確認段階を遂
行する。すなわち、プログラム動作の際プログラムアッ
プ／ダウン（ｐｒｏｇｒａｍ ｕｐ／ｄｏｗｎ）を行わ
ずに、プログラムアップしたあと、プログラム動作が進
行するビットラインがワードラインを共有してチャージ
されるため連続的なプログラムが可能になる。したがっ
て、プログラムのためのポンピングアップ時間とプログ
ラム動作のあと確認動作をするためのポンピングダウン
時間を短縮することができる。
（‘０’）にプログラムするためのプリプログラムはプ
ログラムしようとするデータが予め選択されていてバイ
ト又はワード単位でプログラム及びプログラム確認動作
を反復する必要なくプログラムとプログラム確認動作を
分離して全てのセルに対して連続的にプログラムを遂行
したあと、バルク（ｂｕｌｋ）プログラム確認段階を遂
行する。すなわち、プログラム動作の際プログラムアッ
プ／ダウン（ｐｒｏｇｒａｍ ｕｐ／ｄｏｗｎ）を行わ
ずに、プログラムアップしたあと、プログラム動作が進
行するビットラインがワードラインを共有してチャージ
されるため連続的なプログラムが可能になる。したがっ
て、プログラムのためのポンピングアップ時間とプログ
ラム動作のあと確認動作をするためのポンピングダウン
時間を短縮することができる。
【００１４】さらに、プログラムの際流れるセルのチャ
ンネル電流がバルクプログラム（ｂｕｌｋ ｐｒｏｇｒ
ａｍ）に流れない主要原因として作用するが連続的にプ
ログラムを実施する時バイト又はワードプログラムより
チップが動作するピック電流（ｐｉｃｋ ｃｕｒｒｅｎ
ｔ）内において４バイト又は２ワード等のようにプログ
ラムセル範囲を定めるとプリプログラム時間をより短縮
することができる。さらに、バルク確認（ｂｕｌｋ ｖ
ｅｒｉｆｙ）動作を遂行することにより、ローカルクロ
ック（ｌｏｃａｌ ｃｌｏｃｋ；確認用ローカルクロッ
クはアドレスバッファ、セル、センスアンプ、コントロ
ルロジック及びアドレスバッファまで帰還する時間であ
り、プログラム又は消去動作における確認動作が外部で
ない内部確認動作により単に確認のみの時間を表す）を
用いると既存の全てのセルに対する確認動作時間よりも
短縮することができる。
ンネル電流がバルクプログラム（ｂｕｌｋ ｐｒｏｇｒ
ａｍ）に流れない主要原因として作用するが連続的にプ
ログラムを実施する時バイト又はワードプログラムより
チップが動作するピック電流（ｐｉｃｋ ｃｕｒｒｅｎ
ｔ）内において４バイト又は２ワード等のようにプログ
ラムセル範囲を定めるとプリプログラム時間をより短縮
することができる。さらに、バルク確認（ｂｕｌｋ ｖ
ｅｒｉｆｙ）動作を遂行することにより、ローカルクロ
ック（ｌｏｃａｌ ｃｌｏｃｋ；確認用ローカルクロッ
クはアドレスバッファ、セル、センスアンプ、コントロ
ルロジック及びアドレスバッファまで帰還する時間であ
り、プログラム又は消去動作における確認動作が外部で
ない内部確認動作により単に確認のみの時間を表す）を
用いると既存の全てのセルに対する確認動作時間よりも
短縮することができる。
【００１５】したがって、バルク（ｂｕｌｋ）で確認動
作を遂行するプリプログラムは確認用ローカルクロック
信号によってプリプログラム時間を短縮することがで
き、連続的なプログラム動作によってプログラムアップ
／ダウン時間を短縮でき、チップ消去動作を短縮するこ
とができる。
作を遂行するプリプログラムは確認用ローカルクロック
信号によってプリプログラム時間を短縮することがで
き、連続的なプログラム動作によってプログラムアップ
／ダウン時間を短縮でき、チップ消去動作を短縮するこ
とができる。
【００１６】図５は本発明によるプリプログラム方法を
説明するため図示したフローチャートであり、その動作
を説明すると次の通りである。
説明するため図示したフローチャートであり、その動作
を説明すると次の通りである。
【００１７】始まる信号から段階（２０１）においてチ
ップの内部カウンターによって最初にセルの消去動作命
令によって段階（２０２）に進行しプリプログラムが始
まる。その後の段階（２０３）においてプログラムする
ためのポンピング時間が経過したあと、段階（２０４）
に進行してバイト又はワード単位にプログラムを実施す
る。その後段階（２０５）において不良カウンターを確
認して正常であれば段階（２０６）に進行して最終セク
タアドレスであるかを確認する。上記段階（２０６）に
おいて最終セクタアドレスでなければ段階（２０７）に
進行してアドレスを一つ増加させたあと上記段階（２０
４）に復帰してプログラム動作を反復実行する。しか
し、上記段階（２０６）において最終セクタアドレスで
あれば、段階（２０８）に進行して確認のためのポンピ
ングダウン時間が経過したあと段階（２０９）に進行す
る。一方、上記段階（２０５）において不良カウンター
を確認して不良であれば即時に上記段階（２０９）に進
行する。上記段階（２０９）においてはローカルクロッ
クを用いた確認動作を遂行したあと段階（２１０）に進
行してセルが正常であるかを確認する。上記段階（２１
０）において確認結果不良であれば、段階（２１１）に
進行して不良セルに対するアドレスを貯蔵したあと段階
（２１２）に進行する。上記段階（２１２）においては
チップの内部カウンターに設定された最大ルーピング回
数であるかを確認し、最大プログラミングルーピング回
数と一致しない場合は段階（２１３）に進行したルーピ
ング回数を一つ追加したあと上記段階（２０３）に帰還
してプログラム動作を反復的に遂行する。しかし、上記
段階（２１２）においてチップの内部カウンターに設定
された最大プログラミングルーピング回数と一致する場
合には段階（２１６）に進行してセルが不良であると判
定しプログラム動作を終了する。更に、上記段階（２１
０）においてセルが正常にプログラムされた場合上記段
階（２１１）に進行して不良セルに該当するアドレスが
貯蔵されたカウンターをリセットさせると同時に段階
（２１４）に進行する。上記段階（２１４）においては
最終セクタのアドレスであるかを確認する。上記段階
（２１４）において最終セクタのアドレスでなければ段
階（２１５）に進行する。上記段階（２１５）において
はチップの内部カウンターにおいてあらかじめ設定され
た更に他のセクタアドレスを一つ増加させ上記段階（２
０９）に復帰して上記ローカルクロックを用いた確認動
作を反復実行する。更に、上記段階（２１４）において
最終セクタアドレスであれば、セルが正常であると判定
してプログラム動作を終了する。
ップの内部カウンターによって最初にセルの消去動作命
令によって段階（２０２）に進行しプリプログラムが始
まる。その後の段階（２０３）においてプログラムする
ためのポンピング時間が経過したあと、段階（２０４）
に進行してバイト又はワード単位にプログラムを実施す
る。その後段階（２０５）において不良カウンターを確
認して正常であれば段階（２０６）に進行して最終セク
タアドレスであるかを確認する。上記段階（２０６）に
おいて最終セクタアドレスでなければ段階（２０７）に
進行してアドレスを一つ増加させたあと上記段階（２０
４）に復帰してプログラム動作を反復実行する。しか
し、上記段階（２０６）において最終セクタアドレスで
あれば、段階（２０８）に進行して確認のためのポンピ
ングダウン時間が経過したあと段階（２０９）に進行す
る。一方、上記段階（２０５）において不良カウンター
を確認して不良であれば即時に上記段階（２０９）に進
行する。上記段階（２０９）においてはローカルクロッ
クを用いた確認動作を遂行したあと段階（２１０）に進
行してセルが正常であるかを確認する。上記段階（２１
０）において確認結果不良であれば、段階（２１１）に
進行して不良セルに対するアドレスを貯蔵したあと段階
（２１２）に進行する。上記段階（２１２）においては
チップの内部カウンターに設定された最大ルーピング回
数であるかを確認し、最大プログラミングルーピング回
数と一致しない場合は段階（２１３）に進行したルーピ
ング回数を一つ追加したあと上記段階（２０３）に帰還
してプログラム動作を反復的に遂行する。しかし、上記
段階（２１２）においてチップの内部カウンターに設定
された最大プログラミングルーピング回数と一致する場
合には段階（２１６）に進行してセルが不良であると判
定しプログラム動作を終了する。更に、上記段階（２１
０）においてセルが正常にプログラムされた場合上記段
階（２１１）に進行して不良セルに該当するアドレスが
貯蔵されたカウンターをリセットさせると同時に段階
（２１４）に進行する。上記段階（２１４）においては
最終セクタのアドレスであるかを確認する。上記段階
（２１４）において最終セクタのアドレスでなければ段
階（２１５）に進行する。上記段階（２１５）において
はチップの内部カウンターにおいてあらかじめ設定され
た更に他のセクタアドレスを一つ増加させ上記段階（２
０９）に復帰して上記ローカルクロックを用いた確認動
作を反復実行する。更に、上記段階（２１４）において
最終セクタアドレスであれば、セルが正常であると判定
してプログラム動作を終了する。
【００１８】例えば、オーバプログラムの場合を考慮し
てプログラムしようとするセルのデータの読み出し（ｒ
ｅａｄ）動作を遂行して消去されたセルのみをプログラ
ムするためのプリプログラムは図６に示したように読み
出し確認動作とプログラム動作を反復して遂行するが最
終プログラム確認動作はローカルクロックを用いたバル
ク確認動作によってプリプログラム時間を短縮すること
ができる。
てプログラムしようとするセルのデータの読み出し（ｒ
ｅａｄ）動作を遂行して消去されたセルのみをプログラ
ムするためのプリプログラムは図６に示したように読み
出し確認動作とプログラム動作を反復して遂行するが最
終プログラム確認動作はローカルクロックを用いたバル
ク確認動作によってプリプログラム時間を短縮すること
ができる。
【００１９】上述したように本発明によれば現在開発中
の素子と比較する時、１セクタを５１２ｋビット、バイ
トプログラムを１６μｓｅｃとすると、スタックゲート
セルからなる１セクタのプログラム時間は次の通りであ
る。
の素子と比較する時、１セクタを５１２ｋビット、バイ
トプログラムを１６μｓｅｃとすると、スタックゲート
セルからなる１セクタのプログラム時間は次の通りであ
る。
【００２０】最初に、従来のプログラム方法によるプロ
グラム時間は５１２Ｋ＝２１９＝２１６＊１Ｋバイトで
あるので、２１６＊１６μｓｅｃ＝１０４８ｓｅｃであ
る。
グラム時間は５１２Ｋ＝２１９＝２１６＊１Ｋバイトで
あるので、２１６＊１６μｓｅｃ＝１０４８ｓｅｃであ
る。
【００２１】次に、本発明によるプログラム時間はプロ
グラム段階を実質的なプログラム時間とローカルクロッ
クを用いたプログラム時間を加えた時間が１０μｓｅｃ
と仮定すると、プログラム時間は２１６＊１０μｓｅｃ
＝６５５ｓｅｃであるため、４０％以上プログラム時間
を短縮することができる。
グラム段階を実質的なプログラム時間とローカルクロッ
クを用いたプログラム時間を加えた時間が１０μｓｅｃ
と仮定すると、プログラム時間は２１６＊１０μｓｅｃ
＝６５５ｓｅｃであるため、４０％以上プログラム時間
を短縮することができる。
【図１】従来のプリプログラム方法を説明するため図示
したブロック図。
したブロック図。
【図２】（ａ）及び（ｂ）は従来のプリプログラム方法
を説明するためのブロック図。
を説明するためのブロック図。
【図３】従来のプリプログラム方法を説明するため図示
したフローチャート図。
したフローチャート図。
【図４】（ａ）及び（ｂ）は本発明によるプリプログラ
ム方法を説明するため図示したブロック図。
ム方法を説明するため図示したブロック図。
【図５】本発明によるプリプログラム方法を説明するた
め図示したフローチャート図。
め図示したフローチャート図。
【図６】本発明によるプリプログラム確認方法を説明す
るため図示したブロック図。
るため図示したブロック図。
Claims (2)
- 【請求項１】フラッシュメモリの消去のためのプリプロ
グラム方法において、プログラム電圧を供給するための
チャージポンプのポンピングアップ動作、プログラム動
作及び上記チャージポンプのポンピングダウン動作から
なるプリプログラムを多数のワードラインそれぞれに対
して順次に実施する段階と、上記それぞれのワードライ
ンに連結された多数のセルが正常にプログラムされたか
をワードライン別に順次に確認する段階とによりなるこ
とを特徴とするフラッシュメモリのプリプログラム方
法。 - 【請求項２】セルの消去動作命令にしたがってプリプロ
グラムを遂行したあと、プログラムするためのポンピン
グ時間が経過した後、バイト又はワード単位でプログラ
ムを遂行する段階と、不良セルの確認動作によってセル
が正常であれば最終セクタアドレスであるかを確認する
段階と、上記確認結果最終セクタアドレスでなければ、
アドレスを増加させた後上記プログラムを遂行する段階
に復帰してプログラム動作を反復遂行する段階と、上記
不良セルの確認動作によってセルが正常でないか或いは
上記確認結果最終セクタアドレスであれば確認のための
ポンピングダウン時間が経過した後ローカルクロックを
用いた確認動作を遂行してセルが正常であるかを確認す
る段階と、上記確認結果セルが不良であれば、不良セル
に該当するアドレスを貯蔵した後チップの内部カウンタ
ーに設定された最大ルーピング回数を確認する段階と、
上記確認結果とセルが正常であれば上記貯蔵された不良
セルに該当するアドレスをリセットさせたあと、最終セ
クタアドレスであるかを確認する段階と、上記確認結果
チップの内部カウンターに設定された最大ルーピング回
数でなければルーピング回数を増加した後上記プログラ
ムを遂行する段階に復帰してプログラム動作を反復する
段階と、上記確認結果チップの内部カウンターに設定さ
れた最大ルーピング回数であればセルが不良であること
を知らせたあと終了する段階と、上記確認結果最終セク
タアドレスでなければアドレスを増加させたあと上記ロ
ーカルクロックを用いた確認動作を遂行する段階に復帰
して確認動作を反復遂行する段階と、上記確認結果最終
セクタアドレスであればセルが正常であることを知らせ
たあと終了する段階を包含してなることを特徴とするフ
ラッシュメモリセルのプリプログラム方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-74998 | 1996-12-28 | ||
| KR1019960074998A KR100237019B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리셀의 프리-프로그램 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199273A true JPH10199273A (ja) | 1998-07-31 |
Family
ID=19491734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37026397A Pending JPH10199273A (ja) | 1996-12-28 | 1997-12-26 | フラッシュメモリセルのプリプログラム方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6076138A (ja) |
| JP (1) | JPH10199273A (ja) |
| KR (1) | KR100237019B1 (ja) |
| GB (1) | GB2320782B (ja) |
| TW (1) | TW393603B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449625B1 (en) * | 1999-04-20 | 2002-09-10 | Lucent Technologies Inc. | Use of a two-way stack approach to optimize flash memory management for embedded database systems |
| US6574145B2 (en) * | 2001-03-21 | 2003-06-03 | Matrix Semiconductor, Inc. | Memory device and method for sensing while programming a non-volatile memory cell |
| US6515904B2 (en) | 2001-03-21 | 2003-02-04 | Matrix Semiconductor, Inc. | Method and system for increasing programming bandwidth in a non-volatile memory device |
| ITRM20020148A1 (it) * | 2002-03-18 | 2003-09-18 | Micron Technology Inc | Programmazione di memorie flash. |
| JP4260434B2 (ja) * | 2002-07-16 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリ及びその動作方法 |
| US7301821B1 (en) * | 2005-10-13 | 2007-11-27 | Actel Corporation | Volatile data storage in a non-volatile memory cell array |
| US8054684B2 (en) * | 2009-12-18 | 2011-11-08 | Sandisk Technologies Inc. | Non-volatile memory and method with atomic program sequence and write abort detection |
| US10354723B2 (en) * | 2017-06-29 | 2019-07-16 | SK Hynix Inc. | Memory device and method for programming the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574182A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 不揮発性半導体記憶装置 |
| US5621738A (en) * | 1991-12-10 | 1997-04-15 | Eastman Kodak Company | Method for programming flash EEPROM devices |
| US5563823A (en) * | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
| US5537350A (en) * | 1993-09-10 | 1996-07-16 | Intel Corporation | Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array |
| KR0142638B1 (ko) * | 1994-12-27 | 1998-08-17 | 김주용 | 플래쉬 메모리 장치 |
-
1996
- 1996-12-28 KR KR1019960074998A patent/KR100237019B1/ko not_active IP Right Cessation
-
1997
- 1997-12-23 GB GB9727106A patent/GB2320782B/en not_active Expired - Fee Related
- 1997-12-26 JP JP37026397A patent/JPH10199273A/ja active Pending
- 1997-12-27 TW TW086119829A patent/TW393603B/zh not_active IP Right Cessation
- 1997-12-29 US US08/998,952 patent/US6076138A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2320782B (en) | 2001-06-20 |
| GB2320782A8 (en) | 1998-08-03 |
| GB2320782A (en) | 1998-07-01 |
| KR100237019B1 (ko) | 2000-03-02 |
| TW393603B (en) | 2000-06-11 |
| GB9727106D0 (en) | 1998-02-25 |
| KR19980055762A (ko) | 1998-09-25 |
| US6076138A (en) | 2000-06-13 |
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