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JP3383042B2 - 差動入力回路 - Google Patents

差動入力回路

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JP3383042B2
JP3383042B2 JP32523393A JP32523393A JP3383042B2 JP 3383042 B2 JP3383042 B2 JP 3383042B2 JP 32523393 A JP32523393 A JP 32523393A JP 32523393 A JP32523393 A JP 32523393A JP 3383042 B2 JP3383042 B2 JP 3383042B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は差動入力回路に係り、特
に差動入力信号のコモンモード動作範囲を広くする技術
に関する。
【０００２】
【従来の技術】差動信号を入力とする差動入力回路は、
従来より電界効果トランジスタ（ＦＥＴ）やバイポーラ
・トランジスタを用いた差動対により実現されてきた
が、差動対を構成するＦＥＴのゲート・ソース電圧Ｖｇ
ｓやバイポーラ・トランジスタのベース・エミッタ電圧
Ｖｂｅのため、差動入力信号の入力の同相（コモンモー
ド）動作範囲に制限があった。
【０００３】そこで、これを改善するために、Pardoe
n,"A Rail-to-Rail Input/Output CMOS Power Amplifie
r," IEEE JSSC Vol.25 No.2 pp.501-504(Fig.1参照）で
述べられているように２組の各々異なる導電型の差動対
の出力を電流加算することにより、入力差動信号の同相
電位の動作範囲を広げる方法が考案された。
【０００４】しかしながら、このような方法では、入力
の同相電位の大きさにより、２組の異なる差動対のうち
一方の差動対が支配的に動作して他方の差動対がほとん
ど動作しない場合や、両方の差動対が動作する場合が存
在するため、各差動対の電流源のマッチング誤差によ
り、差動で得られる出力電流の和が入力の同相電位の動
作点に依存してばらついてしまうという欠点があった。
このため、抵抗負荷を持つ差動増幅回路に適用した場合
には出力動作点のばらつきとなっていた。
【０００５】
【発明が解決しようとする課題】上述したように、従来
用いられてきた差動入力回路においては、差動信号が得
られる出力電流の和が同相入力動作点に依存してばらつ
いてしまい、安定な出力が得られないという問題点があ
った。
【０００６】この発明はこのような従来の課題を解決す
るためになされたもので、その目的とするところは、差
動で得られる出力電流の和が同相入力動作点に依存せ
ず、さらに、入力の同相電位の動作範囲が広い差動入力
回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては、第１、第２のトランジスタで構
成された第１の差動対と、前記第１の差動対を構成する
トランジスタと同じ導電型の第３、第４のトランジスタ
で構成された第２の差動対と、前記第１、第２の差動対
に対して差動信号を供給するための入力手段と、前記第
１、第２の差動対からの差動信号を加算して出力するた
めの出力手段と、前記第１、第２の差動対にバイアス電
流を供給するバイアス手段とからなる差動入力回路にお
いて、前記第１の差動対に入力される差動信号を受入
し、前記第２の差動対に入力する差動信号を発生させる
ため、前記第１の差動対を構成するトランジスタと異な
る導電型の第５、第６のトランジスタで構成された第３
の差動対を含む差動回路を備えたことを特徴とする。
【０００８】また本発明の別の局面においては、差動入
力信号を受ける第１及び第２のトランジスタで構成され
た第１の差動対と、第１の差動対と同じ導電型の第３及
び第４のトランジスタで構成され出力が第１の差動対の
出力と共通に接続された第２の差動対と、第１と第２の
差動対に共通に電流を供給する第１の電流源手段と、第
１の差動対と同じ差動入力信号を受ける第１の差動増幅
回路で構成され、第１の差動増幅回路の入力部は第２の
差動対を構成するトランジスタと異なる導電型の第５及
び第６のトランジスタで構成され、また、第１の差動増
幅回路の出力が第２の差動対の入力に接続されていると
ともに出力動作点の電位が前記第１及び第２のトランジ
スタが動作するように設定されること特徴とする。
【０００９】
【作用】上述のごとく構成すれば、例えば第１及び第２
の差動対を構成するトランジスタがＮチャネルの時、差
動入力信号の同相電位ＶｃがＮチャネルのトランジスタ
のスレッショルド電圧より高く第５及び第６のトランジ
スタがＯＦＦする時には、第１及び第２のトランジスタ
で構成される第１の差動対が差動回路として動作する。
【００１０】また、差動入力信号の同相電位Ｖｃが、Ｎ
チャネルのトランジスタのスレッショルド電圧より高く
且つ第５及び第６のトランジスタも動作する電位である
時、第１の差動増幅回路の出力の動作点が第１及び第２
のトランジスタが動作するようにスレッショルド電圧を
越えるように選ばれているので、第１及び第２の差動対
の内少なくとも一方の差動対が差動回路として動作す
る。
【００１１】さらに差動入力信号の同相電位ＶｃがＮチ
ャネルのトランジスタのスレッショルド電圧より低い時
には第１及び第２のトランジスタはＯＦＦしているが、
入力信号を受ける第１の差動増幅回路の入力はＰチャネ
ルのトランジスタで構成しているでＯＦＦすることなく
動作し、第１の差動増幅回路の出力の動作点が第３及び
第４のトランジスタが動作するようにスレッショルド電
圧を越えるように選ばれているので、第３及び第４のト
ランジスタで構成される第２の差動対が差動回路として
動作している。
【００１２】このように、差動入力信号の同相電位Ｖｃ
によらず第１或いは第２の差動対の少なくても一方の差
動対が差動回路として動作しており、また、第１及び第
２の差動対の電流供給されるソース或いはエミッタが共
通に接続され、さらに差動出力は各々共通接続されてい
るので、本発明の差動回路の差動出力電流の和が差動入
力信号の同相電位Ｖｃによらず一定でばらつくことはな
い。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明が適用された差動入力回路の第１の
実施例を示す図である。図示のように、電源Ｖｓｓには
電流源Ｉ１が接続され、電流源Ｉ１の出力端はＮ−ｃｈ
トランジスタＴ１とＴ２で構成される第１の差動対の共
通ソースとＮチャネル・トランジスタＴ３とＴ４で構成
される第２の差動対の共通ソースに接続されている。第
１と第２の差動対の差動出力は各々接続されている、つ
まり、Ｎチャネル・トランジスタＴ１とＴ３のドレイン
が共通に接続され、Ｎチャネル・トランジスタＴ２とＴ
４のドレインが共通に接続されている。差動入力信号は
第１の差動対の入力であるＮチャネル・トランジスタＴ
１及びＴ２のゲートに印加されるとともに、差動増幅回
路ＡＭＰ１の入力を構成しているＰチャネル・トランジ
スタＴ５とＴ６のゲートにも印加される。差動増幅回路
ＡＭＰ１の差動出力は第２の差動対を構成するＮチャネ
ル・トランジスタＴ３とＴ４のゲートに接続されてい
る。ここで、差動増幅回路ＡＭＰ１の差動出力の動作点
の電位はＮチャネル・トランジスタＴ３及びＴ４のスレ
ッショルド電圧を越えるように選ばれている。
【００１４】このように構成することにより、差動入力
信号のコモンモード電位ＶｃがＮチャネル・トランジス
タのスレッショルド電圧より高く、差動増幅回路ＡＭＰ
１の入力を構成しているＰチャネル・トランジスタがＯ
ＦＦする時には、Ｎチャネル・トランジスタＴ１及びＴ
２で構成される第１の差動対が差動回路として動作す
る。また、差動入力信号のコモンモード電位Ｖｃが、Ｎ
チャネル・トランジスタのスレッショルド電圧より高く
且つＰチャネル・トランジスタＴ５及びＴ６が動作する
電位の時は、差動増幅回路ＡＭＰ１の出力動作点がＮチ
ャネル・トランジスタＴ３及びＴ４のスレッショルド電
圧を越えるように選ばれているので、第１及び第２の差
動対の内少なくとも一方の差動対が差動回路として動作
する。さらに差動入力信号のコモンモード電位ＶｃがＮ
チャネル・トランジスタのスレッショルド電圧より低い
時にはＮチャネル・トランジスタＴ１及びＴ２はＯＦＦ
しているが、入力信号を受ける差動増幅回路ＡＭＰ１の
入力はＰチャネル・トランジスタで構成しているのでＯ
ＦＦすることなく動作し、差動増幅回路ＡＭＰ１の出力
動作点がＮチャネル・トランジスタＴ３及びＴ４のスレ
ッショルド電圧を越えるように選ばれているので、Ｎチ
ャネル・トランジスタＴ３及びＴ４で構成される第２の
差動対が差動回路として動作する。
【００１５】上述したように、差動入力信号のコモンモ
ード電位によらず第１或いは第２の差動対の少なくとも
一方の差動対が差動回路として動作しており、また、第
１及び第２の差動対に電流供給されるソース端子が共通
に接続され、さらに、第１及び第２の差動対の差動出力
は、各々共通接続されているので、本発明の第１の実施
例の差動回路の差動電流の和は差動入力信号のコモンモ
ード電位Ｖｃによらず一定でばらつくことはない。
【００１６】また、図２の第２の実施例に示したよう
に、回路を構成するトランジスタはバイポーラ・トラン
ジスタでも良く、線形入力範囲を広げるためにエミッタ
・ディジェネレ−ション用の抵抗ＲＬ１〜ＲＬ４を第１
及び第２の差動対のエミッタに入れても良い。線形範囲
を広げるためのエミッタ・ディジェネレ−ション用の抵
抗は、図３の第３の実施例に示すように第１及び第２の
差動対に電流を供給する電流源をＩ１ａとＩ１ｂの二つ
に分割し、その間に抵抗ＲＬ５を第１及び第２の差動対
に共通のエミッタ・ディジェネレ−ション用の抵抗とし
てもよい。この抵抗により、Ｔ１、Ｔ２の差動対と、Ｔ
３、Ｔ４の差動対との動作の切り替わりが急峻ではなく
なるので、動作モードの相違により生ずる入力換算オフ
セットの同相電位による変化がなだらかとなり、同相信
号除去比（ＣＭＲＲ：Common ModeRejiction Ratio ）
を向上できる。
【００１７】図４に差動増幅回路ＡＭＰ１を具体的に示
した第４の実施例を示す。電源Ｖｅｅには電流源Ｉ１が
接続され、電流源Ｉ１の出力端はｎｐｎトランジスタＴ
１とＴ２で構成される第１の差動対の共通エミッタとｎ
ｐｎトランジスタＴ３とＴ４で構成される第２の差動対
の共通エミッタに接続されている。第１と第２の差動対
の差動出力は各々接続されている、つまり、ｎｐｎトラ
ンジスタＴ１とＴ３のコレクタが共通に接続され、ｎｐ
ｎトランジスタＴ２とＴ４のコレクタが共通に接続され
ている。差動入力信号は第１の差動対の入力であるｎｐ
ｎトランジスタＴ１及びＴ２のベースに印加されるとと
もに、差動増幅回路ＡＭＰ１の入力を構成しているｐｎ
ｐトランジスタＴ５とＴ６のベースにも印加される。差
動増幅回路ＡＭＰ１の差動出力であるトランジスタＴ５
及びＴ６のコレクタは第２の差動対を構成するｎｐｎト
ランジスタＴ３とＴ４のベースに接続されている。ここ
で、差動増幅回路ＡＭＰ１は、トランジスタＴ５及びＴ
６と抵抗１０〜１３と電流源Ｉ２とにより、構成されて
いる。電流源Ｉ２より供給される電流ｉ２と抵抗Ｒ１０
〜１１は、ｉ２・Ｒ１０／２＝ｉ２・Ｒ１１／２≧（バ
イポーラ・トランジスタの順方向のベース・エミッタ電
圧：およそ０．７Ｖ）となるように選ばれている。
【００１８】このように構成することにより、差動入力
信号のコモンモード電位Ｖｃがｎｐｎトランジスタの順
方向のベース・エミッタ電圧より高く、差動増幅回路Ａ
ＭＰ１の入力を構成しているｐｎｐトランジスタＴ５及
びＴ６がＯＦＦする時には、電流源Ｉ２からの電流は抵
抗Ｒ１０及びＲ１１に流れず、差動増幅回路ＡＭＰ１の
差動出力であるｐｎｐトランジスタＴ５及びＴ６のコレ
クタ電位はＶｅｅとなり、第２の差動対を構成するｎｐ
ｎトランジスタＴ３及びＴ４もＯＦＦとなり、ｎｐｎト
ランジスタＴ３及びＴ４で構成される第２の差動対が差
動回路として動作する。
【００１９】また、差動入力信号のコモンモード電位Ｖ
ｃが、ｎｐｎトランジスタの順方向のベース・エミッタ
電圧より高く且つｐｎｐトランジスタＴ５及びＴ６が動
作する電位の時は、差動増幅回路ＡＭＰ１の出力動作点
がｎｐｎトランジスタＴ３及びＴ４の順方向のベース・
エミッタ電圧を越えるように選ばれているので、第１及
び第２の差動対の内少なくとも一方の差動対が差動回路
として動作する。
【００２０】さらに差動入力信号のコモンモード電位Ｖ
ｃがｎｐｎトランジスタの順方向のベース・エミッタ電
圧より低い時にはｎｐｎトランジスタＴ１及びＴ２はＯ
ＦＦしているが、入力信号を受ける差動増幅回路ＡＭＰ
１の入力はｐｎｐトランジスタで構成しているのでＯＦ
Ｆすることなく動作し、差動増幅回路ＡＭＰ１の出力動
作点がｎｐｎトランジスタＴ３及びＴ４の順方向のベー
ス・エミッタ電圧を越えるように選ばれているので、ｎ
ｐｎトランジスタＴ１及びＴ２で構成される第１の差動
対が差動回路として動作する。
【００２１】上述したように、差動入力信号のコモンモ
ード電位によらず第１或いは第２の差動対の少なくとも
一方の差動対が差動回路として動作しており、また、第
１及び第２の差動対に電流供給されるエミッタ端子が共
通に接続され、さらに、第１及び第２の差動対の差動出
力は、各々共通接続されているので、本発明の第４の実
施例の差動回路の差動電流の和は差動入力信号のコモン
モード電位Ｖｃによらず一定でばらつくことはない。
【００２２】差動増幅回路ＡＭＰ１の負荷は抵抗ではな
く、図５の第５の実施例に示したように、差動増幅回路
ＡＭＰ１の入力部を構成するトランジスタＴ５及びＴ６
と同じ導電型のトランジスタでダイオード接続したトラ
ンジスタＴ７及びＴ８を用いても良い。
【００２３】また、図６の第６の実施例に示したよう
に、差動増幅回路ＡＭＰ１の入力部を構成するトランジ
スタＴ５及びＴ６と異なる導電型のトランジスタでダイ
オード接続したトランジスタＴ７及びＴ８を用いても良
い。
【００２４】差動増幅回路ＡＭＰ１の出力動作点を高め
るために、トランジスタＴ７及びＴ８のチャネルのＷ／
Ｌを小さくするとトランジスタＴ７及びＴ８のｇｍが小
さくなり、差動増幅回路ＡＭＰ１の利得が大きくなっ
て、差動入力回路のｇｍが同相入力電圧により大きくず
れてしまう。これを防ぐために、図７の第７実施例に示
すようにダイオード接続したトランジスタＴ７及びＴ８
と電源Ｖｓｓとの間にレベルシフト手段を挿入してトラ
ンジスタＴ７及びＴ８のチャネルのＷ／Ｌを大きく設定
することもできる。
【００２５】図８にレベルシフト手段を具体化した第８
実施例を示す。図８においてレベルシフト手段ＬＳ１は
抵抗Ｒ１にて構成されそのレベルシフト電圧は、ｉ２・
Ｒ１で表される。さらに、図８において点線で示してあ
るように電流源Ｉ２´を抵抗Ｒ１に接続してレベルシフ
ト電圧を調整してもよい。
【００２６】また、この抵抗Ｒ１は図９に示すようにト
ランジスタＴ９をＯＮ抵抗として用いることでも実現で
きる。この時、抵抗値はトランジスタＴ９のゲートに印
加するバイアス電圧Ｖｂにて決定される。最も簡単なＶ
ｂの選び方として、図９中に点線で示すように電源Ｖｄ
ｄがある。
【００２７】また、図１０及び図１１に示すように差動
増幅回路ＡＭＰ１の各々の差動出力電位により抵抗値が
決定されるＯＮ抵抗としてのトランジスタＴ１０及びＴ
１１を並列接続して用いてもよい。
【００２８】図１２は、図１１に示した第１１実施例の
差動入力回路を２段構成の演算増幅器に適用した例であ
る。図１１に示した差動入力回路とトランジスタＴ２０
及びＴ２１で構成されるカレント・ミラー回路形式の能
動負荷とで、演算増幅器の初段を構成しており、トラン
ジスタＴ３０と電流源Ｉ３とで反転アンプ形式の出力段
を構成している。容量ＣＦ１及びＣＦ２は位相補償用で
ある。前述したように差動入力回路は差動入力信号の同
相電位によらず動作するので演算増幅器の初段も差動入
力信号の同相電位によらず動作する。また、出力段の入
力を構成するトランジスタＴ３０の動作点は、差動入力
信号の同相電位によらず、ほぼＶｄｄ−（Ｐチャネル・
トランジスタのスレッショルド電圧）で、出力段も常に
動作する。このように、本発明の差動入力回路を演算増
幅器に適用することにより、差動入力信号の同相電位に
よらず動作する演算増幅器が得られる。
【００２９】図１３は、図１１に示した第１１実施例の
差動入力回路を初段の出力部がフォールディッド・カス
コード回路で構成される２段構成の演算増幅器に適用し
た例であり、図１２の演算増幅器と同様に差動入力信号
の同相電位によらず動作する演算増幅器が得られる。
【００３０】
【発明の効果】以上説明したように、差動入力信号の同
相電位によらず第１或いは第２の差動対の少なくとも一
方の差動対が差動回路として動作しており、また、第１
及び第２の差動対に電流供給されるエミッタ或いはソー
ス端子が共通に接続され、さらに、第１及び第２の差動
対の差動出力は、各々共通接続されているので、本発明
の差動回路の差動電流の和は差動入力信号の同相電位Ｖ
ｃによらず一定でばらつくことはない。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第２の実施例を示す図。
【図３】本発明の第３の実施例を示す図。
【図４】本発明の第４の実施例を示す図。
【図５】本発明の第５の実施例を示す図。
【図６】本発明の第６の実施例を示す図。
【図７】本発明の第７の実施例を示す図。
【図８】本発明の第８の実施例を示す図。
【図９】本発明の第９の実施例を示す図。
【図１０】本発明の第１０の実施例を示す図。
【図１１】本発明の第１１の実施例を示す図。
【図１２】本発明の第１２の実施例を示す図。
【図１３】本発明の第１３の実施例を示す図。
【符号の説明】
Ｔ１〜Ｔ３０：トランジスタ Ｉ１〜Ｉ５、Ｉ１ａ、Ｉ１ｂ、Ｉ２´：電流源 ＡＭＰ１：差動増幅回路 ＲＬ１〜ＲＬ５、Ｒ１〜Ｒ１３：抵抗 ＬＳ１：レベルシフト手段 ＣＦ１〜ＣＦ３：容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】第１、第２のトランジスタで構成された第
    １の差動対と、前記第１の差動対を構成するトランジス
    タと同じ導電型の第３、第４のトランジスタで構成され
    た第２の差動対と、前記第１、第２の差動対に対して差
    動信号を供給するための入力手段と、前記第１、第２の
    差動対からの差動信号を加算して出力するための出力手
    段と、前記第１、第２の差動対にバイアス電流を供給す
    るバイアス手段とからなる差動入力回路において、 前記第１の差動対に入力される差動信号を受入し、前記
    第２の差動対に入力する差動信号を発生させるため、前
    記第１の差動対を構成するトランジスタと異なる導電型
    の第５、第６のトランジスタで構成された第３の差動対
    を含む差動回路を備えたことを特徴とする差動入力回
    路。
  2. 【請求項２】差動入力信号を受ける第１及び第２のトラ
    ンジスタで構成された第１の差動対と、前記第１の差動
    対と同じ導電型の第３及び第４のトランジスタで構成さ
    れ出力が前記第１の差動対の出力と共通に接続された第
    ２の差動対と、前記第１と第２の差動対に共通に電流を
    供給する第１の電流源手段と、前記第１の差動対と同じ
    差動入力信号を受ける第１の差動増幅回路で構成され、
    前記第１の差動増幅回路の入力部は前記第２の差動対を
    構成するトランジスタと異なる導電型の第５及び第６の
    トランジスタで構成され、また、前記第１の差動増幅回
    路の出力が第２の差動対の入力に接続されているととも
    に出力動作点の電位が前記第３及び第４のトランジスタ
    が動作するように設定されること特徴とする差動入力回
    路。
  3. 【請求項３】前記第１の差動増幅回路は、前記第２の差
    動対を構成するトランジスタと異なる導電型の第５及び
    第６のトランジスタで構成された第３の差動対と、第３
    の差動対に電流を供給する第２の電流源手段と、第３の
    差動対の出力に接続されたダイオード接続した第７及び
    第８のトランジスタにより構成されることを特徴とする
    請求項２記載の差動入力回路。
  4. 【請求項４】前記第３の差動対に接続された前記ダイオ
    ード接続した第７及び第８のトランジスタの他端が共通
    接続され、また、前記共通接続点と第１の電源との間に
    レベルシフト手段が接続されていることを特徴とする請
    求項３記載の差動入力回路。
  5. 【請求項５】前記レベルシフト手段のレベルシフト電圧
    は、第１及び第２のトランジスタの順バイアス時のゲー
    ト・ソース電圧或いはベース・エミッタ電圧より小さい
    ことを特徴とする請求項４記載の差動入力回路。
  6. 【請求項６】前記レベルシフト手段は抵抗にて構成され
    ていることを特徴とする請求項４記載の差動入力回路。
  7. 【請求項７】前記レベルシフト手段はＦＥＴのＯＮ抵抗
    により構成されていることを特徴とする請求項６記載の
    差動入力回路。
  8. 【請求項８】前記ＯＮ抵抗は、ソース及びドレインが各
    々共通に接続された第１０及び第１１のトランジスタに
    より構成され、各々のゲートは、前記第３の差動対の出
    力に接続されていることを特徴とする請求項７記載の差
    動入力回路。
  9. 【請求項９】前記差動回路がオフする同相電位が入力さ
    れた場合には前記第１の差動対が動作し、前記第１の差
    動対がオフし前記差動回路がオンとなる同相電位が入力
    された場合には前記第２の差動対が動作することを特徴
    とする請求項１記載の差動入力回路。
  10. 【請求項１０】前記差動回路がオフする同相電位が入力
    された場合には前記第１の差動対が動作し、前記第１の
    差動対がオフし前記差動回路がオンとなる同相電位が入
    力された場合には前記第２の差動対が動作することを特
    徴とする請求項２記載の差動入力回路。
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