JP3315293B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 73
- 230000015654 memory Effects 0.000 claims description 80
- 239000003990 capacitor Substances 0.000 claims description 38
- 230000000630 rising effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 55
- 101100203200 Danio rerio shha gene Proteins 0.000 description 32
- 230000007257 malfunction Effects 0.000 description 20
- 239000000758 substrate Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 10
- 239000012212 insulator Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000000717 retained effect Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 101100203212 Rattus norvegicus Shh gene Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 101100084617 Arabidopsis thaliana PBG1 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000010615 ring circuit Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Description
【０００１】
【産業上の利用分野】本発明は、キャパシタに情報を記
憶する半導体記憶装置に係わり、特に電源をＯＦＦして
も記憶データを保持できるようにした半導体記憶装置に
関する。
憶する半導体記憶装置に係わり、特に電源をＯＦＦして
も記憶データを保持できるようにした半導体記憶装置に
関する。
【０００２】
【従来の技術】現在、半導体メモリはコンピュータは勿
論のこと、自動車，オーディオ・ビデオ，テレビ等に広
く用いられている。特にＤＲＡＭ（ダイナミックＲＡ
Ｍ）は、メモリセルが１個のトランジスタと１個のキャ
パシタとで簡単に構成でき、メモリセルサイズが小さい
こと，プロセスの容易さ，高信頼，さらにスピード等の
面から他の種類のメモリに比べ広く用いられており、現
在４Ｍ，１６ＭのＤＲＡＭが量産されている。このよう
なＤＲＡＭにおいては、次のような問題点があった。
論のこと、自動車，オーディオ・ビデオ，テレビ等に広
く用いられている。特にＤＲＡＭ（ダイナミックＲＡ
Ｍ）は、メモリセルが１個のトランジスタと１個のキャ
パシタとで簡単に構成でき、メモリセルサイズが小さい
こと，プロセスの容易さ，高信頼，さらにスピード等の
面から他の種類のメモリに比べ広く用いられており、現
在４Ｍ，１６ＭのＤＲＡＭが量産されている。このよう
なＤＲＡＭにおいては、次のような問題点があった。
【０００３】図４２（ａ）に示すように、ＤＲＡＭは１
トランジスタ，１キャパシタから構成され、キャパシタ
に蓄えられた例えば“１”書込みのセルデータは主にス
トレージノートＶN につながるトランジスタのソース側
の拡散層から基板又はウエルにジャンクションリーク電
流により電荷が流れる。このため、図４２（ｂ）に示す
ように電位が下がり、“１”から“０”にデータが変わ
ってしまう。
トランジスタ，１キャパシタから構成され、キャパシタ
に蓄えられた例えば“１”書込みのセルデータは主にス
トレージノートＶN につながるトランジスタのソース側
の拡散層から基板又はウエルにジャンクションリーク電
流により電荷が流れる。このため、図４２（ｂ）に示す
ように電位が下がり、“１”から“０”にデータが変わ
ってしまう。
【０００４】このようにＤＲＡＭは、データが時間とと
もに消えてしまう揮発性のメモリである。このため、図
４２（ｃ）に示すように、電源投入後にＤＲＡＭに書込
んだデータは最大データ保持時間以内に再度データを読
み出して再書込みするリフレッシュ動作が必要である。
さらに、電源を落としてしまうと、前記リーク電流ばか
りでなく、電源ＯＦＦ時に前記ジャンクションが順方向
バイアスになったり、セルトランジスタがＯＮしてしま
ったりして、データ保持の保障はなくセルデータが破壊
される。
もに消えてしまう揮発性のメモリである。このため、図
４２（ｃ）に示すように、電源投入後にＤＲＡＭに書込
んだデータは最大データ保持時間以内に再度データを読
み出して再書込みするリフレッシュ動作が必要である。
さらに、電源を落としてしまうと、前記リーク電流ばか
りでなく、電源ＯＦＦ時に前記ジャンクションが順方向
バイアスになったり、セルトランジスタがＯＮしてしま
ったりして、データ保持の保障はなくセルデータが破壊
される。
【０００５】従来のＤＲＡＭ動作で、実際に電源をＯＦ
Ｆ後、電源ＯＮして、その後セルデータの読み出しを行
う実験を、試作した６４ｋｂＤＲＡＭテストデバイスで
行った結果を図４４に示す。
Ｆ後、電源ＯＮして、その後セルデータの読み出しを行
う実験を、試作した６４ｋｂＤＲＡＭテストデバイスで
行った結果を図４４に示す。
【０００６】図４４（ａ）は、メモリセルにデータを書
き込み後、電源ＯＮのままで、０．４秒のスタンドバイ
後（即ち、０．４秒のデータ保持後）、セルデータを読
み出した結果を示す。横軸はプレート電圧（ＶＰＬ）
を、縦軸はビット線プリチャージ電圧（ＶＢＬ）を示
す。明らかに従来ＤＲＡＭのスタンドバイ方式ではセル
データが保持される。
き込み後、電源ＯＮのままで、０．４秒のスタンドバイ
後（即ち、０．４秒のデータ保持後）、セルデータを読
み出した結果を示す。横軸はプレート電圧（ＶＰＬ）
を、縦軸はビット線プリチャージ電圧（ＶＢＬ）を示
す。明らかに従来ＤＲＡＭのスタンドバイ方式ではセル
データが保持される。
【０００７】図４４（ｂ）は、同じデバイスを用いて、
メモリセルにデータを書き込み後、電源ＯＦＦし、０．
４秒の電源ＯＦＦ時間後、再度電源をＯＮにし、セルデ
ータを読み出した結果を示す。横軸はプレート電圧（Ｖ
ＰＬ）を、縦軸はビット線プリチャージ電圧（ＶＢＬ）
を示す。明らかに従来のＤＲＡＭ方式では、いかなるＶ
ＰＬ，ＶＢＬでもセルデータが破壊されていることが分
かる。
メモリセルにデータを書き込み後、電源ＯＦＦし、０．
４秒の電源ＯＦＦ時間後、再度電源をＯＮにし、セルデ
ータを読み出した結果を示す。横軸はプレート電圧（Ｖ
ＰＬ）を、縦軸はビット線プリチャージ電圧（ＶＢＬ）
を示す。明らかに従来のＤＲＡＭ方式では、いかなるＶ
ＰＬ，ＶＢＬでもセルデータが破壊されていることが分
かる。
【０００８】これは、前述の電源ＯＦＦにより、プレー
ト電圧が 1/2Ｖccから０Ｖに下がる理由ばかりでなく、
電源ＯＮ／ＯＦＦ時、ＤＲＡＭの内部回路が誤動作し、
これが誤ったワード線選択を招き、結果として電源ＯＮ
／ＯＦＦ時ワード線が浮き、メモリセル電荷が流れ出し
データ破壊が起こるためである。
ト電圧が 1/2Ｖccから０Ｖに下がる理由ばかりでなく、
電源ＯＮ／ＯＦＦ時、ＤＲＡＭの内部回路が誤動作し、
これが誤ったワード線選択を招き、結果として電源ＯＮ
／ＯＦＦ時ワード線が浮き、メモリセル電荷が流れ出し
データ破壊が起こるためである。
【０００９】例えば、従来のプレート電位が 1/2Ｖccの
場合で“０”書込み、即ちＶss書込みの時に電源を落と
すと、プレート電位はＶssになりストレージノード電位
は-1/2Ｖccとなる。そして、ｎＭＯＳトランスファゲー
トのトランジスタのＯＮ及びｐｎ接合の順方向バイアス
により“０”データは破壊される。
場合で“０”書込み、即ちＶss書込みの時に電源を落と
すと、プレート電位はＶssになりストレージノード電位
は-1/2Ｖccとなる。そして、ｎＭＯＳトランスファゲー
トのトランジスタのＯＮ及びｐｎ接合の順方向バイアス
により“０”データは破壊される。
【００１０】図４２（ｄ）に各種半導体メモリを示す。
ＳＲＡＭ（スタティックＲＡＭ）はＤＲＡＭと同様高速
動作し、さらにリフレシュが不要であるが、電源をＯＦ
Ｆしてしまうとセルデータが完全に破壊される揮発性メ
モリである。
ＳＲＡＭ（スタティックＲＡＭ）はＤＲＡＭと同様高速
動作し、さらにリフレシュが不要であるが、電源をＯＦ
Ｆしてしまうとセルデータが完全に破壊される揮発性メ
モリである。
【００１１】これに対して電源をＯＦＦしてもデータが
破壊されないメモリ、即ち不揮発性メモリとして、ＭＲ
ＯＭ（マスクＲＯＭ），ＥＰＲＯＭ，Ｅ2 ＰＲＯＭ，Ｆ
ＲＡＭ（ferroelectric ＲＡＭ）等があるが、これらは
読み書きが遅く、さらにデータの書換え回数に制限があ
る。例えば、ＭＲＯＭは書き換えはできなく、ＥＰＲＯ
Ｍ，Ｅ2 ＰＲＯＭ等は１０5 回程度しか書き換えが保障
されない。これは、ゲート酸化膜の中にトンネリング等
により電子を通して書込み／消去を行うため、原理的に
デバイスを破壊して用いているためであり、さらに書込
みスピードも遅い。
破壊されないメモリ、即ち不揮発性メモリとして、ＭＲ
ＯＭ（マスクＲＯＭ），ＥＰＲＯＭ，Ｅ2 ＰＲＯＭ，Ｆ
ＲＡＭ（ferroelectric ＲＡＭ）等があるが、これらは
読み書きが遅く、さらにデータの書換え回数に制限があ
る。例えば、ＭＲＯＭは書き換えはできなく、ＥＰＲＯ
Ｍ，Ｅ2 ＰＲＯＭ等は１０5 回程度しか書き換えが保障
されない。これは、ゲート酸化膜の中にトンネリング等
により電子を通して書込み／消去を行うため、原理的に
デバイスを破壊して用いているためであり、さらに書込
みスピードも遅い。
【００１２】ＦＲＡＭは強誘電体膜を用いて分極により
データを保持するが、膜の信頼性や書換え回路（１０5
〜１０11回程度）に問題がある。また、ＤＲＡＭ等の超
高密度化によりデバイスの信頼性向上をはかり、消費電
力の増大を抑えるためには、電源電圧を下げざる得な
い。その反面、トランジスタのサブスレスホールド電流
の増加を抑えるために、しきい値電圧は下げられない。
すると、ＤＲＡＭ動作は微細化しても速くはならない問
題点がある。
データを保持するが、膜の信頼性や書換え回路（１０5
〜１０11回程度）に問題がある。また、ＤＲＡＭ等の超
高密度化によりデバイスの信頼性向上をはかり、消費電
力の増大を抑えるためには、電源電圧を下げざる得な
い。その反面、トランジスタのサブスレスホールド電流
の増加を抑えるために、しきい値電圧は下げられない。
すると、ＤＲＡＭ動作は微細化しても速くはならない問
題点がある。
【００１３】ＣＰＵ等の動作に追従しようとして、電源
も下げ、しきい値電圧も下げると図４３に示すように電
源をＯＮしている時のリーク電流は世代とともに指数関
数的に増大してしまう。長時間電池を持たせるためにバ
ッテリバックアップ時（スリープモード時）やスタンド
バイ時このリーク電流を低減する手法を本発明者らは既
に提案している（特開平６−２０８７９０号公報）が、
これらを完全に０にする手法は存在していない。
も下げ、しきい値電圧も下げると図４３に示すように電
源をＯＮしている時のリーク電流は世代とともに指数関
数的に増大してしまう。長時間電池を持たせるためにバ
ッテリバックアップ時（スリープモード時）やスタンド
バイ時このリーク電流を低減する手法を本発明者らは既
に提案している（特開平６−２０８７９０号公報）が、
これらを完全に０にする手法は存在していない。
【００１４】
【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、高速動作可能でしかも書換え回数無限
大であるけれど、第１に電源を入れておいてもリフレッ
シュ動作が頻繁に必要とされるし、第２に電源を一度Ｏ
ＦＦするとセルデータが破壊され電源再投入してもデー
タを保持していない。第３にスタンドバイ時やスリープ
モード時でもリーク電流があり、電力を消費する問題が
ある。一方、他の不揮発性メモリは、書換え回数に制限
がありＤＲＡＭ，ＳＲＡＭのように自由に利用できな
く、用途が限られる。
ＡＭにおいては、高速動作可能でしかも書換え回数無限
大であるけれど、第１に電源を入れておいてもリフレッ
シュ動作が頻繁に必要とされるし、第２に電源を一度Ｏ
ＦＦするとセルデータが破壊され電源再投入してもデー
タを保持していない。第３にスタンドバイ時やスリープ
モード時でもリーク電流があり、電力を消費する問題が
ある。一方、他の不揮発性メモリは、書換え回数に制限
がありＤＲＡＭ，ＳＲＡＭのように自由に利用できな
く、用途が限られる。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＤＲＡＭと同様の構成
で、リフレッシュ動作を不要とし、かつ一度電源をＯＦ
Ｆした後に再投入してもデータを保持することができる
半導体記憶装置を提供することにある。
ので、その目的とするところは、ＤＲＡＭと同様の構成
で、リフレッシュ動作を不要とし、かつ一度電源をＯＦ
Ｆした後に再投入してもデータを保持することができる
半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、次のような手段を講じている。 請求項１
対応の発明は、複数のワード線と、前記複数のワード線
に交差するように配置された複数のビット線と、１個の
トランジスタと１個のキャパシタとからなり、前記トラ
ンジスタのゲートは前記ビット線に接続され、ソースは
前記キャパシタの一端に接続されて記憶ノードとなり、
前記キャパシタの他端はプレート電極に接続されている
メモリセルであって、前記複数のワード線と前記複数の
ビット線の交点に選択的に配置され、前記キャパシタに
電荷を記憶するメモリセルと、を具備し、前記プレート
電極は接地線に接続され、電源がオンしているスタンバ
イ時、電源オフ時、電源投入時又は電源遮断時には、前
記ワード線電位は接地電位に設定され、電源がオンして
いるアクティブ時には、選択された所定のワード線電位
は接地電位より高い電位に設定されることを特徴とする
半導体記憶装置である。 請求項４対応の発明は、複数の
ワード線と、前記複数のワード線に交差するように配置
された複数のビット線と、１個のトランジスタと１個の
キャパシタとからなり、前記トランジスタのゲートは前
記ビット線に接続され、ソースは前記キャパシタの一端
に接続されて記憶ノードとなり、前記キャパシタの他端
は接地線に接続されたプレート電極に接続されているメ
モリセルであって、前記複数のワード線と前記複数のビ
ット線の交点に選択的に配置され、前記キャパシタに電
荷を記憶するメモリセルと、電源がオンしているスタン
バイ時、電源オフ時、電源投入時及び電源遮断時には、
前記ワード線電位を接地電位に設定し、電源がオンして
いるアクティブ時には、選択された所定のワード線電位
を接地電位より高い電位に設定する第１の制御回路とを
具備することを特徴とする半導体記憶装置である。
決するために、次のような手段を講じている。 請求項１
対応の発明は、複数のワード線と、前記複数のワード線
に交差するように配置された複数のビット線と、１個の
トランジスタと１個のキャパシタとからなり、前記トラ
ンジスタのゲートは前記ビット線に接続され、ソースは
前記キャパシタの一端に接続されて記憶ノードとなり、
前記キャパシタの他端はプレート電極に接続されている
メモリセルであって、前記複数のワード線と前記複数の
ビット線の交点に選択的に配置され、前記キャパシタに
電荷を記憶するメモリセルと、を具備し、前記プレート
電極は接地線に接続され、電源がオンしているスタンバ
イ時、電源オフ時、電源投入時又は電源遮断時には、前
記ワード線電位は接地電位に設定され、電源がオンして
いるアクティブ時には、選択された所定のワード線電位
は接地電位より高い電位に設定されることを特徴とする
半導体記憶装置である。 請求項４対応の発明は、複数の
ワード線と、前記複数のワード線に交差するように配置
された複数のビット線と、１個のトランジスタと１個の
キャパシタとからなり、前記トランジスタのゲートは前
記ビット線に接続され、ソースは前記キャパシタの一端
に接続されて記憶ノードとなり、前記キャパシタの他端
は接地線に接続されたプレート電極に接続されているメ
モリセルであって、前記複数のワード線と前記複数のビ
ット線の交点に選択的に配置され、前記キャパシタに電
荷を記憶するメモリセルと、電源がオンしているスタン
バイ時、電源オフ時、電源投入時及び電源遮断時には、
前記ワード線電位を接地電位に設定し、電源がオンして
いるアクティブ時には、選択された所定のワード線電位
を接地電位より高い電位に設定する第１の制御回路とを
具備することを特徴とする半導体記憶装置である。
【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 （１）トランジスタは、ＳｉＯ2 等の絶縁物上に形成さ
れたｐＭＯＳ或いはｎＭＯＳであること。 （２）トランジスタがＯＦＦ状態にある時は常にワード
線電位とプレート電極電位との差は一定を保ち、かつビ
ット線電位はトランジスタがｎＭＯＳのときはワード線
電位より高く、ｐＭＯＳの時はワード線電位より低いこ
と。 （３）トランジスタがｎＭＯＳの場合、プレート電極は
電源のＯＦＦ，ＯＮに係わらず低電位電源電位に接続
し、ｐＭＯＳの場合プレート電極は電源のＯＦＦ，ＯＮ
に係わらず高電位電源に接続すること。 （４）トランジスタのしきい値電圧は１μＡ流れる時の
電圧をしきい値電圧とすると、Ｓファクタ×１０以上と
すること。 （５）トランジスタのしきい値電圧は１μＡ流れる時の
電圧をしきい値電圧とすると、しきい値電圧をＳファク
タ×１８以上とすること。 （６）電源ＯＦＦ時において、全ワード線と接地線を同
一電位にするように、或いは全ビット線と接地線を同一
電位にするように、これらのノードをデプレッション型
のｐＭＯＳ或いはｎＭＯＳで接続すること。 （７）電源がＯＮしている時、プレート電位は、ｎＭＯ
Ｓトランジスタの時は低電位電源電位より低く、ｐＭＯ
Ｓトランジスタの時は高電位電源電位より低いこと。 （８）電源ＯＦＦ時、電源投入時、又は電源を落とす時
以外の電源ＯＮ時のスタンドバイ時若しくはアクティブ
時、プレート電位は低電位電源電位より低いこと。 （９）セルトランジスタにおけるソース或いはドレイン
のＳｉの厚みより、チャネル部の全部或いは一部のＳｉ
の厚みは薄いこと。 （１０）ソース或いはドレインとチャネル部の間に絶縁
物を挟むこと、或いはチャネル部内に部分的に絶縁物を
入れること。 （１１）電源がＯＮ・ＯＦＦする時、或いは電源ＯＦＦ
中は、ワード線駆動電源は接地しておくこと。 （１２）高電位電源より遅れてワード線駆動電源が立ち
上がり、高電位電源電位より早めにワード線駆動電源が
立ち下がること。 （１３）ロウ・デコーダ最終段のワード線駆動トランジ
スタと並列にデプレッション型ｎＭＯＳ或いはデプレッ
ション型ｐＭＯＳトランジスタのドレインを接続し、ソ
ースは接地すること。 （１４）ロウ・デコーダに選択的にワード線駆動電源を
供給する回路の出力をドレインとし、ソースを接地とす
るデプレッション型ｎＭＯＳ或いはｐＭＯＳを接続する
こと。 （１５）プレート電位は電源ＯＮ時、セルトランジスタ
のＶT 以下、ＯＶ以上を発生すること。（１６）電源がオンしているスタンバイ時、電源オフ
時、電源投入時又は電源遮断時には、前記ビット線は接
地電位に設定、電源がオンしているアクティブ時には、
選択された所定のビット線は、接地電位と、接地電位よ
り高い電位間で振幅されること。 （１７）電源オフ時、電源投入時及び電源遮断時には、
前記ビット線は接地電位に設定され、電源がオンしてい
るスタンバイ時には、前記ビット線電位は接地電位より
高い電位にプリチャージされること。 （１８）電源がオンしているスタンバイ時、電源オフ
時、電源投入時及び電源遮断時には、前記ビット線の電
位を接地電位に設定する第２の制御回路をさらに具備す
ること。 （１９）電源オフ時、電源投入時及び電源遮断時には、
前記ビット線電位を接地電位に設定する第２の制御回路
をさらに具備すること。 （２０）前記ワード線と接地電位線との間に接続された
第１のデプレッション型ＭＯＳトランジスタをさらに具
備し、前記第１の制御回路は、電源オフ時、電源投入時
及び電源遮断時には、前記第１のデプレッション型ＭＯ
Ｓトランジスタをオンさせること。 （２１）前記ビット線と接地電位線との間に接続された
第２のデプレッション型ＭＯＳトランジスタをさらに具
備し、前記第２の制御回路は、電源オフ時、電源投入時
及び電源遮断時には、前記第２のデプレッション型ＭＯ
Ｓトランジスタを オンさせること。 （２２）前記第１の制御回路は、内部電源立ち上がり前
に特定の信号を受け取る手段、又は、内部電源立ち上が
りを検知する手段を有すること。 （２３）前記第２の制御回路は、内部電源立ち上がり前
に特定の信号を受け取る手段、又は、内部電源立ち上が
りを検知する手段を有すること。 （２４）前記トランジスタは、絶縁層上の半導体層に形
成されたＭＯＳトランジスタであること。 （２５）前記トランジスタは、前記半導体層にソース／
ドレイン領域及びチャネル領域を有し、前記ソース／ド
レイン領域が形成されている半導体層の厚さは、前記チ
ャネル領域が形成されている半導体層の厚さよりも厚い
こと。
は、次のものがあげられる。 （１）トランジスタは、ＳｉＯ2 等の絶縁物上に形成さ
れたｐＭＯＳ或いはｎＭＯＳであること。 （２）トランジスタがＯＦＦ状態にある時は常にワード
線電位とプレート電極電位との差は一定を保ち、かつビ
ット線電位はトランジスタがｎＭＯＳのときはワード線
電位より高く、ｐＭＯＳの時はワード線電位より低いこ
と。 （３）トランジスタがｎＭＯＳの場合、プレート電極は
電源のＯＦＦ，ＯＮに係わらず低電位電源電位に接続
し、ｐＭＯＳの場合プレート電極は電源のＯＦＦ，ＯＮ
に係わらず高電位電源に接続すること。 （４）トランジスタのしきい値電圧は１μＡ流れる時の
電圧をしきい値電圧とすると、Ｓファクタ×１０以上と
すること。 （５）トランジスタのしきい値電圧は１μＡ流れる時の
電圧をしきい値電圧とすると、しきい値電圧をＳファク
タ×１８以上とすること。 （６）電源ＯＦＦ時において、全ワード線と接地線を同
一電位にするように、或いは全ビット線と接地線を同一
電位にするように、これらのノードをデプレッション型
のｐＭＯＳ或いはｎＭＯＳで接続すること。 （７）電源がＯＮしている時、プレート電位は、ｎＭＯ
Ｓトランジスタの時は低電位電源電位より低く、ｐＭＯ
Ｓトランジスタの時は高電位電源電位より低いこと。 （８）電源ＯＦＦ時、電源投入時、又は電源を落とす時
以外の電源ＯＮ時のスタンドバイ時若しくはアクティブ
時、プレート電位は低電位電源電位より低いこと。 （９）セルトランジスタにおけるソース或いはドレイン
のＳｉの厚みより、チャネル部の全部或いは一部のＳｉ
の厚みは薄いこと。 （１０）ソース或いはドレインとチャネル部の間に絶縁
物を挟むこと、或いはチャネル部内に部分的に絶縁物を
入れること。 （１１）電源がＯＮ・ＯＦＦする時、或いは電源ＯＦＦ
中は、ワード線駆動電源は接地しておくこと。 （１２）高電位電源より遅れてワード線駆動電源が立ち
上がり、高電位電源電位より早めにワード線駆動電源が
立ち下がること。 （１３）ロウ・デコーダ最終段のワード線駆動トランジ
スタと並列にデプレッション型ｎＭＯＳ或いはデプレッ
ション型ｐＭＯＳトランジスタのドレインを接続し、ソ
ースは接地すること。 （１４）ロウ・デコーダに選択的にワード線駆動電源を
供給する回路の出力をドレインとし、ソースを接地とす
るデプレッション型ｎＭＯＳ或いはｐＭＯＳを接続する
こと。 （１５）プレート電位は電源ＯＮ時、セルトランジスタ
のＶT 以下、ＯＶ以上を発生すること。（１６）電源がオンしているスタンバイ時、電源オフ
時、電源投入時又は電源遮断時には、前記ビット線は接
地電位に設定、電源がオンしているアクティブ時には、
選択された所定のビット線は、接地電位と、接地電位よ
り高い電位間で振幅されること。 （１７）電源オフ時、電源投入時及び電源遮断時には、
前記ビット線は接地電位に設定され、電源がオンしてい
るスタンバイ時には、前記ビット線電位は接地電位より
高い電位にプリチャージされること。 （１８）電源がオンしているスタンバイ時、電源オフ
時、電源投入時及び電源遮断時には、前記ビット線の電
位を接地電位に設定する第２の制御回路をさらに具備す
ること。 （１９）電源オフ時、電源投入時及び電源遮断時には、
前記ビット線電位を接地電位に設定する第２の制御回路
をさらに具備すること。 （２０）前記ワード線と接地電位線との間に接続された
第１のデプレッション型ＭＯＳトランジスタをさらに具
備し、前記第１の制御回路は、電源オフ時、電源投入時
及び電源遮断時には、前記第１のデプレッション型ＭＯ
Ｓトランジスタをオンさせること。 （２１）前記ビット線と接地電位線との間に接続された
第２のデプレッション型ＭＯＳトランジスタをさらに具
備し、前記第２の制御回路は、電源オフ時、電源投入時
及び電源遮断時には、前記第２のデプレッション型ＭＯ
Ｓトランジスタを オンさせること。 （２２）前記第１の制御回路は、内部電源立ち上がり前
に特定の信号を受け取る手段、又は、内部電源立ち上が
りを検知する手段を有すること。 （２３）前記第２の制御回路は、内部電源立ち上がり前
に特定の信号を受け取る手段、又は、内部電源立ち上が
りを検知する手段を有すること。 （２４）前記トランジスタは、絶縁層上の半導体層に形
成されたＭＯＳトランジスタであること。 （２５）前記トランジスタは、前記半導体層にソース／
ドレイン領域及びチャネル領域を有し、前記ソース／ド
レイン領域が形成されている半導体層の厚さは、前記チ
ャネル領域が形成されている半導体層の厚さよりも厚い
こと。
【００１８】請求項１３対応の発明は、複数のワード線
と、前記複数のワード線に交差するように配置された複
数のビット線と、１個のトランジスタと１個のキャパシ
タとからなり、前記トランジスタのゲートは前記ビット
線に接続され、ソースはキャパシタの一端に接続されて
記憶ノードとなり、前記キャパシタの他端はプレート電
極に接続されているメモリセルであって、前記複数のワ
ード線と前記複数のビット線の交点に選択的に配置さ
れ、前記キャパシタに電荷を記憶するメモリセルと、前
記ビット線と接地電位線との間に接続された第１のデプ
レッション型ＭＯＳトランジスタとを具備することを特
徴とする半導体記憶装置である。
と、前記複数のワード線に交差するように配置された複
数のビット線と、１個のトランジスタと１個のキャパシ
タとからなり、前記トランジスタのゲートは前記ビット
線に接続され、ソースはキャパシタの一端に接続されて
記憶ノードとなり、前記キャパシタの他端はプレート電
極に接続されているメモリセルであって、前記複数のワ
ード線と前記複数のビット線の交点に選択的に配置さ
れ、前記キャパシタに電荷を記憶するメモリセルと、前
記ビット線と接地電位線との間に接続された第１のデプ
レッション型ＭＯＳトランジスタとを具備することを特
徴とする半導体記憶装置である。
【００１９】上記発明の望ましい実施形態としては、次
のものがあげられる。 （１）内部電源オフ時に、前記第１のデプレッション型
ＭＯＳトランジスタをオンする第１の制御回路をさらに
具備すること。 （２）前記第１の制御回路は、内部電源立ち上がり後か
らの所定期間、前記第１のデプレッション型ＭＯＳトラ
ンジスタをオンにすること。 （３）前記第１の制御回路は、内部電源立ち下がり直前
の所定期間、前記第１のデプレッション型ＭＯＳトラン
ジスタをオンにすること。 （４）前記ワード線と接地電位線との間に接続された第
２のデプレッション型ＭＯＳトランジスタをさらに具備
すること。 （５）内部電源オフ時に前記第２のデプレッション型Ｍ
ＯＳトランジスタをオンする第２の制御回路をさらにに
具備すること。 （６）前記第２の制御回路は、内部電源立ち上がり後か
らの所定期間、前記第２のデプレッション型ＭＯＳトラ
ンジスタをオンにすること。 （７）前記第２の制御回路は、内部電源立ち下がり直前
の所定期間、前記第２のデプレッション型ＭＯＳトラン
ジスタをオフにすること。
のものがあげられる。 （１）内部電源オフ時に、前記第１のデプレッション型
ＭＯＳトランジスタをオンする第１の制御回路をさらに
具備すること。 （２）前記第１の制御回路は、内部電源立ち上がり後か
らの所定期間、前記第１のデプレッション型ＭＯＳトラ
ンジスタをオンにすること。 （３）前記第１の制御回路は、内部電源立ち下がり直前
の所定期間、前記第１のデプレッション型ＭＯＳトラン
ジスタをオンにすること。 （４）前記ワード線と接地電位線との間に接続された第
２のデプレッション型ＭＯＳトランジスタをさらに具備
すること。 （５）内部電源オフ時に前記第２のデプレッション型Ｍ
ＯＳトランジスタをオンする第２の制御回路をさらにに
具備すること。 （６）前記第２の制御回路は、内部電源立ち上がり後か
らの所定期間、前記第２のデプレッション型ＭＯＳトラ
ンジスタをオンにすること。 （７）前記第２の制御回路は、内部電源立ち下がり直前
の所定期間、前記第２のデプレッション型ＭＯＳトラン
ジスタをオフにすること。
【００２０】請求項２１対応の発明は、複数のワード線
と、前記複数のワード線に交差するように配置された複
数のビット線と、１個のトランジスタと１個のキャパシ
タとからなり、前記トランジスタのゲートは前記ビット
線に接続され、ソースはキャパシタの一端に接続されて
記憶ノードとなり、前記キャパシタの他端はプレート電
極に接続されているメモリセルであって、前記複数のワ
ード線と前記複数のビット線の交点に選択的に配置さ
れ、前記キャパシタに電荷を記憶するメモリセルと、前
記ワード線と接地電位線との間に接続された第１のデプ
レッション型ＭＯＳトランジスタとを具備することを特
徴とする半導体記憶装置である。
と、前記複数のワード線に交差するように配置された複
数のビット線と、１個のトランジスタと１個のキャパシ
タとからなり、前記トランジスタのゲートは前記ビット
線に接続され、ソースはキャパシタの一端に接続されて
記憶ノードとなり、前記キャパシタの他端はプレート電
極に接続されているメモリセルであって、前記複数のワ
ード線と前記複数のビット線の交点に選択的に配置さ
れ、前記キャパシタに電荷を記憶するメモリセルと、前
記ワード線と接地電位線との間に接続された第１のデプ
レッション型ＭＯＳトランジスタとを具備することを特
徴とする半導体記憶装置である。
【００２１】上記発明の望ましい実施形態としては、次
のものがあげられる。 （１）内部電源オフ時に前記第１のデプレッション型Ｍ
ＯＳトランジスタをオンする第１の制御回路を更に具備
すること。 （２）前記第１の制御回路は、内部電源立ち上がり後か
ら所定期間、前記第１のデプレッション型ＭＯＳトラン
ジスタをオンにすること。 （３）前記第１の制御回路は、内部電源立ち下がり直前
の所定期間、前記第１のデプレッション型ＭＯＳトラン
ジスタをオンにすること。 （４）前記第１の制御回路は、内部電源立ち上がり前に
特定の信号を受け取る手段、又は、内部電源立ち上がり
を検知する手段を有すること。 （５）前記第２の制御回路は、内部電源立ち上がり前に
特定の信号を受け取る手段、又は、内部電源立ち上がり
を検知する手段を有すること。 （６）前記第１の制御回路は、内部電源立ち下がり前に
特定の信号を受け取る手段、又は、内部電源立ち下がり
を検知する手段を有すること。 （７）前記第２の制御回路は、内部電源立ち下がり前に
特定の信号を受け取る手段、又は、内部電源立ち下がり
を検知する手段を有すること。 （８）前記第１の制御回路は、内部電源オフ時に、前記
第１のデプレッション型ＭＯＳトランジスタのゲートに
接地電位を供給すること。 （９）前記第１の制御回路は、前記内部電源立ち上がり
後からの所定期間に、前記第１のデプレッション型ＭＯ
Ｓトランジスタのゲートに接地電位を供給すること。 （１０）前記第１の制御回路は、前記内部電源立ち下が
り直前の所定期間に、前記第１のデプレッション型ＭＯ
Ｓトランジスタのゲートに接地電位を供給すること。 （１１）前記第２の制御回路は、内部電源オフ時に、前
記第２のデプレッション型ＭＯＳトランジスタのゲート
に接地電位を供給すること。 （１２）前記第２の制御回路は、前記内部電源立ち上が
り後からの所定期間に、前記第２のデプレッション型Ｍ
ＯＳトランジスタのゲートに接地電位を供給すること。 （１３）前記第２の制御回路は、前記内部電源立ち下が
り直前の所定期間に、前記第２のデプレッション型ＭＯ
Ｓトランジスタのゲートに接地電位を供給すること。 （１４）前記トランジスタは、絶縁層上の半導体層に形
成されたＭＯＳトランジスタであること。 （１５）前記トランジスタは、前記半導体層にソース／
ドレイン領域及びチャネル領域を有し、前記ソース／ド
レイン領域が形成されている半導体層の厚さは、前記チ
ャネル領域が形成されている半導体層の厚さよりも厚い
こと。 （１６）前記トランジスタは、ＮＭＯＳトランジスタで
あって、前記プレート電極は電源のオン・オフにかかわ
らず接地電位線に接続されていること。 （１７）前記プレート電極の電位は、電源オン時にメモ
リセルのトランジスタのしきい値以下で、かつ０Ｖ以上
に設定されること。
のものがあげられる。 （１）内部電源オフ時に前記第１のデプレッション型Ｍ
ＯＳトランジスタをオンする第１の制御回路を更に具備
すること。 （２）前記第１の制御回路は、内部電源立ち上がり後か
ら所定期間、前記第１のデプレッション型ＭＯＳトラン
ジスタをオンにすること。 （３）前記第１の制御回路は、内部電源立ち下がり直前
の所定期間、前記第１のデプレッション型ＭＯＳトラン
ジスタをオンにすること。 （４）前記第１の制御回路は、内部電源立ち上がり前に
特定の信号を受け取る手段、又は、内部電源立ち上がり
を検知する手段を有すること。 （５）前記第２の制御回路は、内部電源立ち上がり前に
特定の信号を受け取る手段、又は、内部電源立ち上がり
を検知する手段を有すること。 （６）前記第１の制御回路は、内部電源立ち下がり前に
特定の信号を受け取る手段、又は、内部電源立ち下がり
を検知する手段を有すること。 （７）前記第２の制御回路は、内部電源立ち下がり前に
特定の信号を受け取る手段、又は、内部電源立ち下がり
を検知する手段を有すること。 （８）前記第１の制御回路は、内部電源オフ時に、前記
第１のデプレッション型ＭＯＳトランジスタのゲートに
接地電位を供給すること。 （９）前記第１の制御回路は、前記内部電源立ち上がり
後からの所定期間に、前記第１のデプレッション型ＭＯ
Ｓトランジスタのゲートに接地電位を供給すること。 （１０）前記第１の制御回路は、前記内部電源立ち下が
り直前の所定期間に、前記第１のデプレッション型ＭＯ
Ｓトランジスタのゲートに接地電位を供給すること。 （１１）前記第２の制御回路は、内部電源オフ時に、前
記第２のデプレッション型ＭＯＳトランジスタのゲート
に接地電位を供給すること。 （１２）前記第２の制御回路は、前記内部電源立ち上が
り後からの所定期間に、前記第２のデプレッション型Ｍ
ＯＳトランジスタのゲートに接地電位を供給すること。 （１３）前記第２の制御回路は、前記内部電源立ち下が
り直前の所定期間に、前記第２のデプレッション型ＭＯ
Ｓトランジスタのゲートに接地電位を供給すること。 （１４）前記トランジスタは、絶縁層上の半導体層に形
成されたＭＯＳトランジスタであること。 （１５）前記トランジスタは、前記半導体層にソース／
ドレイン領域及びチャネル領域を有し、前記ソース／ド
レイン領域が形成されている半導体層の厚さは、前記チ
ャネル領域が形成されている半導体層の厚さよりも厚い
こと。 （１６）前記トランジスタは、ＮＭＯＳトランジスタで
あって、前記プレート電極は電源のオン・オフにかかわ
らず接地電位線に接続されていること。 （１７）前記プレート電極の電位は、電源オン時にメモ
リセルのトランジスタのしきい値以下で、かつ０Ｖ以上
に設定されること。
【００２２】
【作用】以上述べた構成によれば、電源がＯＮしている
アクティブ時に選択したワード線につながるメモリセル
のトランスファゲートのみＯＮし、アクティブ時でも選
択していないその他のメモリセルや、スタンドバイ時の
全てのメモリセルは勿論のこと、電源ＯＦＦ時や、電源
投入時、電源を落とす時においても全てのメモリセルの
トランスファゲートのトランジスタをＯＦＦ状態にする
ように、そのトランスファゲートのゲート，ソース，ド
レイン間のバイアス条件、さらには基板とソース間の逆
方向バイアス条件をコントロールする。これによれ、電
源を切って、電源を再投入して再度読み出す時までの間
までにストレージノードのキャパシタから外のノードに
電荷の流出を防ぎ、電源再投入しても書込みデータが破
壊されないようにできる。
アクティブ時に選択したワード線につながるメモリセル
のトランスファゲートのみＯＮし、アクティブ時でも選
択していないその他のメモリセルや、スタンドバイ時の
全てのメモリセルは勿論のこと、電源ＯＦＦ時や、電源
投入時、電源を落とす時においても全てのメモリセルの
トランスファゲートのトランジスタをＯＦＦ状態にする
ように、そのトランスファゲートのゲート，ソース，ド
レイン間のバイアス条件、さらには基板とソース間の逆
方向バイアス条件をコントロールする。これによれ、電
源を切って、電源を再投入して再度読み出す時までの間
までにストレージノードのキャパシタから外のノードに
電荷の流出を防ぎ、電源再投入しても書込みデータが破
壊されないようにできる。
【００２３】また、ＳＯＩ構造とすることにより、スト
レージノードにつながるｐｎ接合をトランジスタのチャ
ネル部のみにする。即ち、トランジスタのソースと基板
間のｐｎ接合を無くすることによりｐｎ接合リークを無
くし、電源を切った後に電源再投入するまでの時間をよ
り長時間にできる。これは、トランジスタのＯＦＦ時の
小さいチャネルリーク電流、或いはキャパシタ絶縁膜の
小さいリーク電流によってセル電荷の保持時間が決まる
からである。
レージノードにつながるｐｎ接合をトランジスタのチャ
ネル部のみにする。即ち、トランジスタのソースと基板
間のｐｎ接合を無くすることによりｐｎ接合リークを無
くし、電源を切った後に電源再投入するまでの時間をよ
り長時間にできる。これは、トランジスタのＯＦＦ時の
小さいチャネルリーク電流、或いはキャパシタ絶縁膜の
小さいリーク電流によってセル電荷の保持時間が決まる
からである。
【００２４】また、トランジスタがＯＦＦ状態にある時
は常にワード線電位とプレート電位の差は一定を保ち、
かつビット線電位はトランジスタがｎＭＯＳのときはワ
ード線電位より高く、ｐＭＯＳの時はワード線電位より
低くすることにより、電源を切ってもトランジスタをＯ
ＦＦ状態にしつづけるそのトランジスタのバイアス条件
を設定することができる。そして、トランジスタＯＦＦ
時のワード線電位とプレート電位の電位差を一定につ
つ、ビット線電位をワード線電位より高く（ｎＭＯＳ
時）低く（ｐＭＯＳ時）設定できれば、電源を落として
もセルデータは保存される。
は常にワード線電位とプレート電位の差は一定を保ち、
かつビット線電位はトランジスタがｎＭＯＳのときはワ
ード線電位より高く、ｐＭＯＳの時はワード線電位より
低くすることにより、電源を切ってもトランジスタをＯ
ＦＦ状態にしつづけるそのトランジスタのバイアス条件
を設定することができる。そして、トランジスタＯＦＦ
時のワード線電位とプレート電位の電位差を一定につ
つ、ビット線電位をワード線電位より高く（ｎＭＯＳ
時）低く（ｐＭＯＳ時）設定できれば、電源を落として
もセルデータは保存される。
【００２５】さらに、ｎＭＯＳ時、プレート電位を低電
位電源電位にしておければ、電源を落としてもストレー
ジノードの電位は変化せず、ＯＦＦ時のゲート電位も低
電位電源電位の時はそのまま電源を落としてもそれらの
トランジスタのゲート−ソース間の電位はＯＶのままで
データが破壊されない。ｐＭＯＳ時は同様に電源ＯＮ時
プレートは高電位電源電位、トランジスタＯＦＦ時のゲ
ートは高電位電源電位とすると、そのまま電源を落とし
て両ノード共に低電位電源電位になってもトランジスタ
はＯＦＦのままでデータが破壊されない。
位電源電位にしておければ、電源を落としてもストレー
ジノードの電位は変化せず、ＯＦＦ時のゲート電位も低
電位電源電位の時はそのまま電源を落としてもそれらの
トランジスタのゲート−ソース間の電位はＯＶのままで
データが破壊されない。ｐＭＯＳ時は同様に電源ＯＮ時
プレートは高電位電源電位、トランジスタＯＦＦ時のゲ
ートは高電位電源電位とすると、そのまま電源を落とし
て両ノード共に低電位電源電位になってもトランジスタ
はＯＦＦのままでデータが破壊されない。
【００２６】また、ＳＯＩ等のトランジスタを用いた場
合、ジャンクションリークはなくなり、主なリーク元は
セルトランジスタであり、このカットオフ特性が向上す
れば長時間ＤＲＡＭの電源をＯＦＦしたままにしておけ
る。そのトランジスタのＳファクタの１０倍以上にしき
い値電圧を高くしておけば、１分間程度電源をＯＦＦし
ておいてもデータは保持できる。１分程度あれば電源Ｏ
ＦＦしておく時の効果は大きい。さらに、Ｓファクタの
１８倍程度以上にしきい値を設定すれば、１０年間セル
データを保持できるので、他の不揮発性メモリと同様の
保持スペックとなり、ＤＲＡＭにも係わらず不揮発性メ
モリとして用いることができる。
合、ジャンクションリークはなくなり、主なリーク元は
セルトランジスタであり、このカットオフ特性が向上す
れば長時間ＤＲＡＭの電源をＯＦＦしたままにしておけ
る。そのトランジスタのＳファクタの１０倍以上にしき
い値電圧を高くしておけば、１分間程度電源をＯＦＦし
ておいてもデータは保持できる。１分程度あれば電源Ｏ
ＦＦしておく時の効果は大きい。さらに、Ｓファクタの
１８倍程度以上にしきい値を設定すれば、１０年間セル
データを保持できるので、他の不揮発性メモリと同様の
保持スペックとなり、ＤＲＡＭにも係わらず不揮発性メ
モリとして用いることができる。
【００２７】ちなみに、パワーＯＮ電流２０ｍＡ，パワ
ーＯＮ時間２００μｓ，スタンドバイ電流１００μＡと
すると、４０ｍｓ以上のポーズ特性であれば電源を落と
すと効果がある。ポーズ１ｓでは１／３０、ポーズ１分
では１／１８００にスタンドバイ電流は低減される。
ーＯＮ時間２００μｓ，スタンドバイ電流１００μＡと
すると、４０ｍｓ以上のポーズ特性であれば電源を落と
すと効果がある。ポーズ１ｓでは１／３０、ポーズ１分
では１／１８００にスタンドバイ電流は低減される。
【００２８】また、電源ＯＦＦ時において、全ワード線
と全プレート電極と全ビット線が同一電位になるよう
に、それらのノードをデプレッション型のｐＭＯＳ或い
はｎＭＯＳで接続することにより、実際に電源を落とし
たり、立ち上げたりする時の各種ノイズによりワード線
とプレート間に電位差が発生しＯＦＦしているセルトラ
ンジスタがＯＮしないようにできる。
と全プレート電極と全ビット線が同一電位になるよう
に、それらのノードをデプレッション型のｐＭＯＳ或い
はｎＭＯＳで接続することにより、実際に電源を落とし
たり、立ち上げたりする時の各種ノイズによりワード線
とプレート間に電位差が発生しＯＦＦしているセルトラ
ンジスタがＯＮしないようにできる。
【００２９】完全な電源ＯＦＦ時は、ＤＲＡＭ内部の全
ての回路に電源が入らないので、その時でさえもワード
線とプレートをショートする。さらに、ビット線もショ
ートできるようにデプレッション型トランジスタを用い
る。デプレッション型トランジスタはゲートがＯＶでも
“ＯＮ”しているので電源ＯＦＦ時でも各ノード間をシ
ョートできる。
ての回路に電源が入らないので、その時でさえもワード
線とプレートをショートする。さらに、ビット線もショ
ートできるようにデプレッション型トランジスタを用い
る。デプレッション型トランジスタはゲートがＯＶでも
“ＯＮ”しているので電源ＯＦＦ時でも各ノード間をシ
ョートできる。
【００３０】また、電源ＯＮ時、例えばｎＭＯＳセルト
ランジスタ時はプレート電位を低電位電源電位より低い
マイナスにしておくことにより、電源ＯＦＦ時にはスト
レージノードが“０”電圧時、低電位電源電位より高い
電位になる。これにより電源投入、立ち下げや、電源Ｏ
ＦＦ時におけるノイズを防ぐためにワード線、ストレー
ジノード間の電位差を（ゲート電圧−ソース電圧）＝負
として、トランジスタがＯＮしにくくする。さらに、基
板がある時はソース−基板間のｐｎ接合を電源ＯＦＦに
ノイズがあっても常に逆方向バイアスにしておける。
ランジスタ時はプレート電位を低電位電源電位より低い
マイナスにしておくことにより、電源ＯＦＦ時にはスト
レージノードが“０”電圧時、低電位電源電位より高い
電位になる。これにより電源投入、立ち下げや、電源Ｏ
ＦＦ時におけるノイズを防ぐためにワード線、ストレー
ジノード間の電位差を（ゲート電圧−ソース電圧）＝負
として、トランジスタがＯＮしにくくする。さらに、基
板がある時はソース−基板間のｐｎ接合を電源ＯＦＦに
ノイズがあっても常に逆方向バイアスにしておける。
【００３１】また、ＳＯＩ等のトランジスタの場合、リ
ーク電流はセルトランジスタが主になるため、ソース或
いはドレインのＳｉの厚みよりチャネル部の全部或いは
一部のＳｉの厚みを薄くすることにより、セルのトラン
ジスタＯＦＦ時のリーク電流を減らすことができる。さ
らに、ソース或いはドレインとチャネル部の間に絶縁物
を挟むことにより、トランジスタＯＦＦ時のリーク電流
をより減らすことができる。
ーク電流はセルトランジスタが主になるため、ソース或
いはドレインのＳｉの厚みよりチャネル部の全部或いは
一部のＳｉの厚みを薄くすることにより、セルのトラン
ジスタＯＦＦ時のリーク電流を減らすことができる。さ
らに、ソース或いはドレインとチャネル部の間に絶縁物
を挟むことにより、トランジスタＯＦＦ時のリーク電流
をより減らすことができる。
【００３２】また、以上述べた構成によれば、電源の立
ち上げ，立ち下げ時に引き起こされるノイズによりメモ
リセルトランジスタがＯＮしてしまうのを防ぐためにチ
ップ外部より、電源投入時に各電源や内部回路が安定す
るまでの期間を示す外部信号，外部コマンドを入れる、
又はチップ内部に電源投入後ある時間がたったことを示
す回路を持たすことにより、完全にスタンドバイになる
まで、ワード線，プレート，ビット線等の電位を固定
し、メモリセルのデータが漏れるのを防ぐことができ
る。
ち上げ，立ち下げ時に引き起こされるノイズによりメモ
リセルトランジスタがＯＮしてしまうのを防ぐためにチ
ップ外部より、電源投入時に各電源や内部回路が安定す
るまでの期間を示す外部信号，外部コマンドを入れる、
又はチップ内部に電源投入後ある時間がたったことを示
す回路を持たすことにより、完全にスタンドバイになる
まで、ワード線，プレート，ビット線等の電位を固定
し、メモリセルのデータが漏れるのを防ぐことができ
る。
【００３３】さらに、電源ＯＦＦ前に特定の信号，コマ
ンドを入れる、又はチップ内部に電源ＯＦＦを感知する
回路を持てば、この信号を用いて、電源ＯＦＦ時に発生
するノイズによりワード線，ビット線，プレート等の電
位が変動しないように固定し、メモリセルテータの破壊
を保護できる。
ンドを入れる、又はチップ内部に電源ＯＦＦを感知する
回路を持てば、この信号を用いて、電源ＯＦＦ時に発生
するノイズによりワード線，ビット線，プレート等の電
位が変動しないように固定し、メモリセルテータの破壊
を保護できる。
【００３４】また、以上述べた構成によれば、外部電源
より低い内部電源を発生させるＤＲＡＭに適用する場合
や、又は単に外部電源を内部電源を分け間にスイッチを
入れる方式を取る場合は外部電源をＯＦＦしないまで
も、降圧回路をストップする、或いは前記スイッチを切
ることにより内部電源を止め、低電位電源電位にまで落
とすことにより、チップの内部回路の消費電力を無くす
ることができる。
より低い内部電源を発生させるＤＲＡＭに適用する場合
や、又は単に外部電源を内部電源を分け間にスイッチを
入れる方式を取る場合は外部電源をＯＦＦしないまで
も、降圧回路をストップする、或いは前記スイッチを切
ることにより内部電源を止め、低電位電源電位にまで落
とすことにより、チップの内部回路の消費電力を無くす
ることができる。
【００３５】また、以上述べた構成によれば、ＤＲＡＭ
コントローラもスリープモード時は不要なのでその動作
を止めることによりシステム全体のパワーを減らすこと
ができる。
コントローラもスリープモード時は不要なのでその動作
を止めることによりシステム全体のパワーを減らすこと
ができる。
【００３６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （実施例１）図１（ａ）は、本発明の第１の実施例に係
わる半導体記憶装置を示す回路構成図である。この図に
おいて、Ｍ0 〜Ｍ3 は１個のトランジスタと１個のキャ
パシタからなるメモリセルを示す。ＢＬ0 ，／ＢＬ0 ，
ＢＬ1 ，／ＢＬ1 はセルデータを読み出すビット線を示
す。ＷＬ0 ，ＷＬ1 はメモリセルを選択するワード線を
示し、ロウ・デコーダで制御する。ＳＡ0 ，ＳＡ1 はＢ
Ｌ0 と／ＢＬ0 、ＢＬ1 と／ＢＬ1 の微小電位差を増幅
するセンスアンプを示す。Ｑ0 〜Ｑ3 はビット線とＶss
を接続するトランジスタであり、ＶHH信号で制御する。
Ｑ4 〜Ｑ7 はセルアレイとセンスアンプを分離するトラ
ンジスタであり、φT クロックで制御する。
する。 （実施例１）図１（ａ）は、本発明の第１の実施例に係
わる半導体記憶装置を示す回路構成図である。この図に
おいて、Ｍ0 〜Ｍ3 は１個のトランジスタと１個のキャ
パシタからなるメモリセルを示す。ＢＬ0 ，／ＢＬ0 ，
ＢＬ1 ，／ＢＬ1 はセルデータを読み出すビット線を示
す。ＷＬ0 ，ＷＬ1 はメモリセルを選択するワード線を
示し、ロウ・デコーダで制御する。ＳＡ0 ，ＳＡ1 はＢ
Ｌ0 と／ＢＬ0 、ＢＬ1 と／ＢＬ1 の微小電位差を増幅
するセンスアンプを示す。Ｑ0 〜Ｑ3 はビット線とＶss
を接続するトランジスタであり、ＶHH信号で制御する。
Ｑ4 〜Ｑ7 はセルアレイとセンスアンプを分離するトラ
ンジスタであり、φT クロックで制御する。
【００３７】第１の実施例においては、ＤＲＡＭのメモ
リセルにデータを書き込んだ後、電源Ｖccを落とし、再
度電源を投入して、データを読み出してもデータが破壊
されずに読み出されるために各種の工夫が施されてい
る。
リセルにデータを書き込んだ後、電源Ｖccを落とし、再
度電源を投入して、データを読み出してもデータが破壊
されずに読み出されるために各種の工夫が施されてい
る。
【００３８】第１に、プレート電極は従来 1/2Ｖccに固
定されていたが、本実施例ではＶssに固定されている。
例えば、ワード線ＷＬ1 を選択して“０”データをメモ
リセルＭ0 のストレージノードＶＳＮ0 に書き込んだ場
合を考えると、書き込みを終えて、ワード線ＷＬ1 をＶ
ssに戻した後に電源を落とす。このとき、従来の 1/2Ｖ
ccプレートでは、プレートの 1/2Ｖccの電位が時間とと
もに下がり、電源がＯＦＦのためついにはＶssまで下が
る。すると、このＶＳＮ0 の電位は大きな容量のセルキ
ャパシタＣ0 のカップリングにより、-1/2Ｖccまで下が
る。このとき、ワード線ＷＬ1 はＶssにビット線ＢＬ0
もＶssになる。
定されていたが、本実施例ではＶssに固定されている。
例えば、ワード線ＷＬ1 を選択して“０”データをメモ
リセルＭ0 のストレージノードＶＳＮ0 に書き込んだ場
合を考えると、書き込みを終えて、ワード線ＷＬ1 をＶ
ssに戻した後に電源を落とす。このとき、従来の 1/2Ｖ
ccプレートでは、プレートの 1/2Ｖccの電位が時間とと
もに下がり、電源がＯＦＦのためついにはＶssまで下が
る。すると、このＶＳＮ0 の電位は大きな容量のセルキ
ャパシタＣ0 のカップリングにより、-1/2Ｖccまで下が
る。このとき、ワード線ＷＬ1 はＶssにビット線ＢＬ0
もＶssになる。
【００３９】この状態では、Ｍ0 のセルトランジスタの
ソース即ちストレージノードは-1/2Ｖccで、ゲート即ち
ワード線はＶss、ドレイン即ちビット線はＶssのため、
トランジスタはＯＮ状態になり、ストレージノードの電
位はＶssよりしきい値電圧分だけ下がった電位Ｖss−Ｖ
T となり、メモリセルデータの大部分がビット線に抜け
て、データが破壊される。
ソース即ちストレージノードは-1/2Ｖccで、ゲート即ち
ワード線はＶss、ドレイン即ちビット線はＶssのため、
トランジスタはＯＮ状態になり、ストレージノードの電
位はＶssよりしきい値電圧分だけ下がった電位Ｖss−Ｖ
T となり、メモリセルデータの大部分がビット線に抜け
て、データが破壊される。
【００４０】その後、電源を入れて、プレートを 1/2Ｖ
ccに戻すとストレージノードは 1/2Ｖcc−ＶT ＞Ｖssと
なり、データが小さくなり誤動作しやすくなるわけであ
る。さらに、同様に電源を落とした時、バルクＳｉトラ
ンジスタでＤＲＡＭを作ってある場合、ストレージノー
ド即ちソースのｐｎ接合のバイアス状態では、ｎ型のス
トレージノードが-1/2Ｖccでｐ型基板がＶssのため、ｐ
ｎ接合ダイオードは順方向バイアスとなりセル電荷が抜
けてしまう。よって、ストレージノードはＶss−ＶB と
なる。ＶB はｐｎ接合のビルトイン電圧を示す。電源を
再度投入すると、ストレージノードは−ＶB ＋ 1/2Ｖcc
＞Ｖssとなり、信号量が大幅に低下し“０”読み誤動作
を招く。
ccに戻すとストレージノードは 1/2Ｖcc−ＶT ＞Ｖssと
なり、データが小さくなり誤動作しやすくなるわけであ
る。さらに、同様に電源を落とした時、バルクＳｉトラ
ンジスタでＤＲＡＭを作ってある場合、ストレージノー
ド即ちソースのｐｎ接合のバイアス状態では、ｎ型のス
トレージノードが-1/2Ｖccでｐ型基板がＶssのため、ｐ
ｎ接合ダイオードは順方向バイアスとなりセル電荷が抜
けてしまう。よって、ストレージノードはＶss−ＶB と
なる。ＶB はｐｎ接合のビルトイン電圧を示す。電源を
再度投入すると、ストレージノードは−ＶB ＋ 1/2Ｖcc
＞Ｖssとなり、信号量が大幅に低下し“０”読み誤動作
を招く。
【００４１】これに対して本実施例は、プレート電位を
電源ＯＮ時でもＶssにしており、“０”書き込みでスト
レージノードにＶssを書き込み、電源を落として、ビッ
ト線／ＢＬ0 ，ワード線ＷＬ1 ，プレートが全てＶssに
なっても、Ｍ0 のトランジスタのバイアス条件は変わら
ず、トランジスタのソース・ドレイン・ゲート全てＶss
のため、メモリセルトランジスタはＯＮしない。よっ
て、ストレージノードはＶssを保ち、再度電源ＯＮして
もＶssのままで、信号量を低下させずにデータの読み出
しが可能となる。
電源ＯＮ時でもＶssにしており、“０”書き込みでスト
レージノードにＶssを書き込み、電源を落として、ビッ
ト線／ＢＬ0 ，ワード線ＷＬ1 ，プレートが全てＶssに
なっても、Ｍ0 のトランジスタのバイアス条件は変わら
ず、トランジスタのソース・ドレイン・ゲート全てＶss
のため、メモリセルトランジスタはＯＮしない。よっ
て、ストレージノードはＶssを保ち、再度電源ＯＮして
もＶssのままで、信号量を低下させずにデータの読み出
しが可能となる。
【００４２】また、同様に基板がある場合でも、ストレ
ージノード・基板間のｐｎ接合も２端子ともＶss，Ｖss
のままで順方向にならず、大きな電流は流れない。よっ
て、電源を再投入してもストレージノードはＶssのまま
で、信号量を低下させず読み出せる。理論的には“０”
データの信号線が低下しないプレート電位の条件は、メ
モリセルリークに関しては、プレート電位がセルトラン
ジスタのＶT に対して、電源ＯＮ時にＶT 以下であるこ
とが望ましいし、ｐｎ接合リークに関してはＶB 以下で
あることが望ましい。
ージノード・基板間のｐｎ接合も２端子ともＶss，Ｖss
のままで順方向にならず、大きな電流は流れない。よっ
て、電源を再投入してもストレージノードはＶssのまま
で、信号量を低下させず読み出せる。理論的には“０”
データの信号線が低下しないプレート電位の条件は、メ
モリセルリークに関しては、プレート電位がセルトラン
ジスタのＶT に対して、電源ＯＮ時にＶT 以下であるこ
とが望ましいし、ｐｎ接合リークに関してはＶB 以下で
あることが望ましい。
【００４３】第２に、電源の投入及び立ち下げ時を感知
する信号ＶHH信号を用いて、電源投入，立ち下げのノイ
ズにより、メモリセルデータの流出を防ぐ。これは、電
源投入時に、電源が０ＶからＶccに上がる途中のＶccが
２ＶT （トランジスタのＶTはしきい値電圧）以下の場
合、ＤＲＡＭの周辺回路，コア回路等の回路の各ノード
の電位がＶss又はＶccに安定化されず、内部がどのよう
に動くかは不明である。このとき、例えばワード線ＷＬ
1 がＶss以上に上がることも考えられるし、ビット線／
ＢＬ0 がＶss以下にノイズにより下がることもありう
る。
する信号ＶHH信号を用いて、電源投入，立ち下げのノイ
ズにより、メモリセルデータの流出を防ぐ。これは、電
源投入時に、電源が０ＶからＶccに上がる途中のＶccが
２ＶT （トランジスタのＶTはしきい値電圧）以下の場
合、ＤＲＡＭの周辺回路，コア回路等の回路の各ノード
の電位がＶss又はＶccに安定化されず、内部がどのよう
に動くかは不明である。このとき、例えばワード線ＷＬ
1 がＶss以上に上がることも考えられるし、ビット線／
ＢＬ0 がＶss以下にノイズにより下がることもありう
る。
【００４４】また、電源投入後Ｖccが２ＶT 以上でも回
路はＤＲＡＭチップ内に複数個存在するため、論理が伝
搬して安定するまでは正しいスタンドバイ状態になら
ず、ワード線，ビット線等にノイズを与える可能性はあ
る。ＤＲＡＭは、全セルの信号が１個でも抜けると誤動
作となるため、ノイズ対策は重要である。このノイズは
電源立ち下げ時にも同様である。また、電源が落ちてい
る状態においても、外部ピンからノイズを受け誤動作す
ることもありうる。
路はＤＲＡＭチップ内に複数個存在するため、論理が伝
搬して安定するまでは正しいスタンドバイ状態になら
ず、ワード線，ビット線等にノイズを与える可能性はあ
る。ＤＲＡＭは、全セルの信号が１個でも抜けると誤動
作となるため、ノイズ対策は重要である。このノイズは
電源立ち下げ時にも同様である。また、電源が落ちてい
る状態においても、外部ピンからノイズを受け誤動作す
ることもありうる。
【００４５】本発明は、このように例えばＤＲＡＭチッ
プをソケットから取り出しても誤動作せず、安全なまで
の対策を他の実施例も含め、示している。上記問題に対
して、ビット線ノイズに対しては、各ビット線とＶss間
に図１（ａ）に示すようなしきい値が正である、即ちゲ
ート０Ｖ時にＯＮするデプレッション型ｐＭＯＳトラン
ジスタＱ0 〜Ｑ3 を接続し、ＶHH信号で制御している。
プをソケットから取り出しても誤動作せず、安全なまで
の対策を他の実施例も含め、示している。上記問題に対
して、ビット線ノイズに対しては、各ビット線とＶss間
に図１（ａ）に示すようなしきい値が正である、即ちゲ
ート０Ｖ時にＯＮするデプレッション型ｐＭＯＳトラン
ジスタＱ0 〜Ｑ3 を接続し、ＶHH信号で制御している。
【００４６】図２に、この動作を示している。電源Ｖcc
投入時しばらくはＶHH信号をＬｏｗレベルにしておく。
このデプレッション型トランジスタＱ0 〜Ｑ3 はソース
がＶssのためＯＮ状態にあり、ビット線をＶssに固定で
きるので、電圧立ち上げ時のノイズでメモリセルトラン
ジスタのＯＮするのを防ぐことができる。これは、ビッ
ト線がノイズによりＶss以下になるとメモリセルトラン
ジスタの“１”書き情報がビット線に抜けるのを防いで
いる。その後、安定したらＶHH信号をＨｉｇｈレベルに
してトランジスタＱ0 〜Ｑ3 をＯＦＦ状態にして、通常
のＤＲＡＭ動作モードに入る。電源立ち下げ時も、スタ
ンドバイ時からＶHHを下げＱ0 〜Ｑ3 をＯＮにしてから
時間をおいて、電源を落としてノイズを防ぐ。
投入時しばらくはＶHH信号をＬｏｗレベルにしておく。
このデプレッション型トランジスタＱ0 〜Ｑ3 はソース
がＶssのためＯＮ状態にあり、ビット線をＶssに固定で
きるので、電圧立ち上げ時のノイズでメモリセルトラン
ジスタのＯＮするのを防ぐことができる。これは、ビッ
ト線がノイズによりＶss以下になるとメモリセルトラン
ジスタの“１”書き情報がビット線に抜けるのを防いで
いる。その後、安定したらＶHH信号をＨｉｇｈレベルに
してトランジスタＱ0 〜Ｑ3 をＯＦＦ状態にして、通常
のＤＲＡＭ動作モードに入る。電源立ち下げ時も、スタ
ンドバイ時からＶHHを下げＱ0 〜Ｑ3 をＯＮにしてから
時間をおいて、電源を落としてノイズを防ぐ。
【００４７】同様にワード線がＶssより上がり、“１”
データ及び“０”データがメモリセルより流出するのを
防ぐために、ロウ・デコーダ回路にＶHHを印加して、立
ち上げ、立ち下げ時にワード間がＶssより浮いてセルデ
ータが破壊する回路を入れる。詳細回路例は、後述する
図１２〜図１４，図２７〜図３５等に示してある。
データ及び“０”データがメモリセルより流出するのを
防ぐために、ロウ・デコーダ回路にＶHHを印加して、立
ち上げ、立ち下げ時にワード間がＶssより浮いてセルデ
ータが破壊する回路を入れる。詳細回路例は、後述する
図１２〜図１４，図２７〜図３５等に示してある。
【００４８】このデプレッション型ｐＭＯＮトランジス
タは、もちろん電源ＯＦＦ状態ではＯＮしたままなの
で、電源ＯＦＦ時はビット線，ワード線をＶssに固定し
ておきプレートもＶssのため、常に全メモリセルトラン
ジスタはＯＦＦを保ち、セルデータの破壊を防ぐ。
タは、もちろん電源ＯＦＦ状態ではＯＮしたままなの
で、電源ＯＦＦ時はビット線，ワード線をＶssに固定し
ておきプレートもＶssのため、常に全メモリセルトラン
ジスタはＯＦＦを保ち、セルデータの破壊を防ぐ。
【００４９】ＤＲＡＭ動作時、ビット線プリチャージ電
位を従来の 1/2Ｖccにする場合でビット線とＶssをデプ
レッション型トランジスタで接続する場合は、図２のケ
ース（Ｂ）のように電源投入時ＶHHをＨｉｇｈにしてか
らφT をＯＮにしてビット線を 1/2Ｖccにし、電源立ち
下げ時はφT をＯＦＦにしてからＶHHをＬｏｗレベルに
して、ビット線電位をＶssにすると、センスアンプ部の
1/2ＶccとＶssがショートしない。
位を従来の 1/2Ｖccにする場合でビット線とＶssをデプ
レッション型トランジスタで接続する場合は、図２のケ
ース（Ｂ）のように電源投入時ＶHHをＨｉｇｈにしてか
らφT をＯＮにしてビット線を 1/2Ｖccにし、電源立ち
下げ時はφT をＯＦＦにしてからＶHHをＬｏｗレベルに
して、ビット線電位をＶssにすると、センスアンプ部の
1/2ＶccとＶssがショートしない。
【００５０】ケース（Ａ）はビット線Ｖssプリチャージ
方式を示しており、この場合は電源投入、立ち下げに合
わせて、φT をＨｉｇｈ、φT をＬｏｗにしても上記シ
ョートは起こらない。ビット線Ｖssプリチャージ方式で
はビット線電位差を正しく増幅するためには図１（ｂ）
に示すような外部書き込み型のダミーセルが必要とな
る。なお、動作時トランジスタＱ0 〜Ｑ3 がＯＦＦであ
るためには、ビット線がＶccまで振幅するのでＶHHはそ
れより高い電位を必要とする。
方式を示しており、この場合は電源投入、立ち下げに合
わせて、φT をＨｉｇｈ、φT をＬｏｗにしても上記シ
ョートは起こらない。ビット線Ｖssプリチャージ方式で
はビット線電位差を正しく増幅するためには図１（ｂ）
に示すような外部書き込み型のダミーセルが必要とな
る。なお、動作時トランジスタＱ0 〜Ｑ3 がＯＦＦであ
るためには、ビット線がＶccまで振幅するのでＶHHはそ
れより高い電位を必要とする。
【００５１】図３は本発明に有効なＳＯＩ型のメモリセ
ルを示す。（ａ）はスタックセル、（ｂ）はトレンチセ
ルを示す。図ではｎＭＯＳを例に示すが、ｐＭＯＳの場
合は導電型を括弧（ ）に示すようにすればよい。
ルを示す。（ａ）はスタックセル、（ｂ）はトレンチセ
ルを示す。図ではｎＭＯＳを例に示すが、ｐＭＯＳの場
合は導電型を括弧（ ）に示すようにすればよい。
【００５２】スタック／トレンチセルともに、Ｓｉ基板
上に酸化膜があり、その上にＳｉ層が形成されている。
よって、メモリセルトランジスタのソース・ドレイン・
チャネル部はその上部Ｓｉ層で形成されている。さらに
ソース部と接続するストレージノードは、酸化膜等の絶
縁物で囲まれ、プレートとも高誘電体膜等の絶縁物のキ
ャパシタで囲まれている。よって、ソース部、即ちスト
レージノードは従来のバルクトランジスタのように、基
板との間でのｐｎ接合が存在しなく、比較的大きなｐｎ
接合の逆方向リーク電流が存在しなく、小さい絶縁物リ
ークだけとなる。よって、書き込まれたセル情報がリー
クするのはＳＯＩのチャネル部分のみになる。
上に酸化膜があり、その上にＳｉ層が形成されている。
よって、メモリセルトランジスタのソース・ドレイン・
チャネル部はその上部Ｓｉ層で形成されている。さらに
ソース部と接続するストレージノードは、酸化膜等の絶
縁物で囲まれ、プレートとも高誘電体膜等の絶縁物のキ
ャパシタで囲まれている。よって、ソース部、即ちスト
レージノードは従来のバルクトランジスタのように、基
板との間でのｐｎ接合が存在しなく、比較的大きなｐｎ
接合の逆方向リーク電流が存在しなく、小さい絶縁物リ
ークだけとなる。よって、書き込まれたセル情報がリー
クするのはＳＯＩのチャネル部分のみになる。
【００５３】従って、このＳＯＩトランジスタのＯＦＦ
時のリーク電流のみ低減すれば、ＤＲＡＭのポーズ特性
は飛躍的に長くすることが可能である。その条件を、図
４に示す。
時のリーク電流のみ低減すれば、ＤＲＡＭのポーズ特性
は飛躍的に長くすることが可能である。その条件を、図
４に示す。
【００５４】図４のグラフはＳＯＩセルトランジスタの
特性を示し、横軸はゲート−ソース間電圧Ｖｇｓ、縦軸
はそのトランジスタに流れる電流Ｉｄｓを示す。トラン
ジスタはＩｄｓが約１μＡ以下ではカットオフ状態とな
り、Ｖｇｓの負に向かうに従ってＬｏｇスケールにＩｄ
ｓが減少する。ＳＯＩトランジスタの特徴として、この
カットオフの特性の傾きの逆数 Ｓファクタ＝ΔＶｇｓ／ｌｏｇ（Ｉｄｓ） はチャネル基板間容量が無くなるため、理想のカットオ
フ特性（室温で６０ｍＶ／decade）に近づき、傾きは急
になり、小さなＶｇｓの変化で大きなカットオフ特性の
向上が実現できる。
特性を示し、横軸はゲート−ソース間電圧Ｖｇｓ、縦軸
はそのトランジスタに流れる電流Ｉｄｓを示す。トラン
ジスタはＩｄｓが約１μＡ以下ではカットオフ状態とな
り、Ｖｇｓの負に向かうに従ってＬｏｇスケールにＩｄ
ｓが減少する。ＳＯＩトランジスタの特徴として、この
カットオフの特性の傾きの逆数 Ｓファクタ＝ΔＶｇｓ／ｌｏｇ（Ｉｄｓ） はチャネル基板間容量が無くなるため、理想のカットオ
フ特性（室温で６０ｍＶ／decade）に近づき、傾きは急
になり、小さなＶｇｓの変化で大きなカットオフ特性の
向上が実現できる。
【００５５】このＳＯＩトランジスタにおいて、例えば
Ｓファクタ＝７０ｍＶ／decadeの特性のものができて、
しかもこのトランジスタのＩｄｓが１μＡ以下になるし
きい値電圧を１．１３Ｖ以上に設計すると、ワード線電
圧０Ｖ、ビット線電圧０Ｖ、ストレージノード０Ｖ又は
Ｖccでのリーク電流を Ｉleak＝１０(-1.13/70mV)×１０-6＝７×１０-23 Ａ 以下にでき、メモリセルに１．５Ｖ書き込んだ場合、セ
ル容量Ｃs ＝３０ｆＦとすると、セル蓄積電荷は （-1.5Ｖ− 1/2Ｖcc）×３０ｆＦ＝２２．５ｆＱ よって、セル電荷が抜ける時間 ｔ＝Ｑ／ｉ＝22.5ｆＱ／７×１０-23 Ａ＝ 3.2×１０8
秒＝１０年間 以上データが記録でき、Ｅ2 ＰＲＯＭ等の不揮発性メモ
リと同様のスペック１０年間リフレシュ不要を実現で
き、本発明の電源ＯＦＦ可能な回路を組合せればＤＲＡ
Ｍを、完全な不揮発性メモリとすることができる。ま
た、Ｓファクタ＝１００ｍＶ／decadeでは、ＶT ＝１．
６１Ｖ以上にすれば１０年間リフレシュ不要となる。
Ｓファクタ＝７０ｍＶ／decadeの特性のものができて、
しかもこのトランジスタのＩｄｓが１μＡ以下になるし
きい値電圧を１．１３Ｖ以上に設計すると、ワード線電
圧０Ｖ、ビット線電圧０Ｖ、ストレージノード０Ｖ又は
Ｖccでのリーク電流を Ｉleak＝１０(-1.13/70mV)×１０-6＝７×１０-23 Ａ 以下にでき、メモリセルに１．５Ｖ書き込んだ場合、セ
ル容量Ｃs ＝３０ｆＦとすると、セル蓄積電荷は （-1.5Ｖ− 1/2Ｖcc）×３０ｆＦ＝２２．５ｆＱ よって、セル電荷が抜ける時間 ｔ＝Ｑ／ｉ＝22.5ｆＱ／７×１０-23 Ａ＝ 3.2×１０8
秒＝１０年間 以上データが記録でき、Ｅ2 ＰＲＯＭ等の不揮発性メモ
リと同様のスペック１０年間リフレシュ不要を実現で
き、本発明の電源ＯＦＦ可能な回路を組合せればＤＲＡ
Ｍを、完全な不揮発性メモリとすることができる。ま
た、Ｓファクタ＝１００ｍＶ／decadeでは、ＶT ＝１．
６１Ｖ以上にすれば１０年間リフレシュ不要となる。
【００５６】このようにしきい値電圧ＶT の条件は、Ｖ
T を１μＡリークとすると、 ＶT ＞Ｓファクタ×ｌｏｇ（１０年持つリーク電圧Ｉleak／１０-6） ＝Ｓファクタ×ｌｏｇ（７×１０-23 Ａ／１０-6Ａ） ＝Ｓファクタ×１６．１５ となる。
T を１μＡリークとすると、 ＶT ＞Ｓファクタ×ｌｏｇ（１０年持つリーク電圧Ｉleak／１０-6） ＝Ｓファクタ×ｌｏｇ（７×１０-23 Ａ／１０-6Ａ） ＝Ｓファクタ×１６．１５ となる。
【００５７】１０年持たせなくても１分間程度リフレシ
ュ不要ならば、電源を落としても効果が十分あり、その
条件は ＶT ＞Ｓファクタ×ｌｏｇ（３．７５×１０-6Ａ／１０-6Ａ） ＝Ｓファクタ×９．４６ となる。
ュ不要ならば、電源を落としても効果が十分あり、その
条件は ＶT ＞Ｓファクタ×ｌｏｇ（３．７５×１０-6Ａ／１０-6Ａ） ＝Ｓファクタ×９．４６ となる。
【００５８】このように、ＳＯＩ，バルクに限らず、ポ
ーズ特性が良くなるほど、本発明は効果がある。もう少
し具体的な結果を図３６に示す。横軸はポーズ時間或い
は電源ＯＦＦ時間を示し、縦軸はスタンドバイ電流を示
す。図中（ａ）は従来ＤＲＡＭの１６ＭｂＤＲＡＭクラ
スのスタンドバイ電流を示す。約１００μＡであり、ポ
ーズ時間に依存しない。
ーズ特性が良くなるほど、本発明は効果がある。もう少
し具体的な結果を図３６に示す。横軸はポーズ時間或い
は電源ＯＦＦ時間を示し、縦軸はスタンドバイ電流を示
す。図中（ａ）は従来ＤＲＡＭの１６ＭｂＤＲＡＭクラ
スのスタンドバイ電流を示す。約１００μＡであり、ポ
ーズ時間に依存しない。
【００５９】これに対して（ｂ）は本発明のスタンドバ
イ電流を示し、電源ＯＦＦ時間が長くなるにつれて減少
する。これは、本発明には、ＤＲＡＭの電源をＯＮした
時にパワーオン電流が流れるためで、ＤＲＡＭスペック
では、パワーオン電流（Ｉpower-on）＝２０ｍＡ、パワ
ーオン時間（Ｔpower-on）＝２００μｓであり、電源Ｏ
Ｎ時に２０ｍＡ×２００μｓの一定の電荷を必要とす
る。これ以外は、電源ＯＦＦ中は、Ｖccから流入する電
荷はゼロとなるため、本発明のスタンドバイ電流を示
し、電源ＯＦＦ時間が長くなるにつれて減少する。
（ｂ）中の１６Ｍ，６４Ｍ，２５６Ｍ，１Ｇの表示は、
各ＤＲＡＭ世代のポーズ時間スペックを表し、通常スペ
ックレベルでも本発明は効果があることが分かる。
イ電流を示し、電源ＯＦＦ時間が長くなるにつれて減少
する。これは、本発明には、ＤＲＡＭの電源をＯＮした
時にパワーオン電流が流れるためで、ＤＲＡＭスペック
では、パワーオン電流（Ｉpower-on）＝２０ｍＡ、パワ
ーオン時間（Ｔpower-on）＝２００μｓであり、電源Ｏ
Ｎ時に２０ｍＡ×２００μｓの一定の電荷を必要とす
る。これ以外は、電源ＯＦＦ中は、Ｖccから流入する電
荷はゼロとなるため、本発明のスタンドバイ電流を示
し、電源ＯＦＦ時間が長くなるにつれて減少する。
（ｂ）中の１６Ｍ，６４Ｍ，２５６Ｍ，１Ｇの表示は、
各ＤＲＡＭ世代のポーズ時間スペックを表し、通常スペ
ックレベルでも本発明は効果があることが分かる。
【００６０】図３７は１ＧｂＤＲＡＭの場合を示す。従
来ＤＲＡＭにおいて、スタンドバイ中のトランジスタの
リーク電流成分は、１６Ｍクラスに比べて増大する（１
２０μＡ〜８ｍＡ）。この値は、Ｖcc＝１．５Ｖ、しき
い値電圧＝０．２Ｖcc、しきい値ばらつきΔＶt ＝±
０．１Ｖの値を示す。しきい値電圧のスケーリングによ
り、世代が増すにつれてしきい値電圧は低下し、この値
はしきい値電圧のばらつきによりばらつき、最悪のケー
スでは８ｍＡにもなる。また、微細化に伴う欠陥起因の
ワード線とビット線のショートによっても多量のスタン
ドバイリークが発生する。１つの欠陥当たりのリーク電
流は１２０μＡくらいで、この欠陥がチップ中６０個あ
れば、トランジスタのリーク電流と同等の量となる。
来ＤＲＡＭにおいて、スタンドバイ中のトランジスタの
リーク電流成分は、１６Ｍクラスに比べて増大する（１
２０μＡ〜８ｍＡ）。この値は、Ｖcc＝１．５Ｖ、しき
い値電圧＝０．２Ｖcc、しきい値ばらつきΔＶt ＝±
０．１Ｖの値を示す。しきい値電圧のスケーリングによ
り、世代が増すにつれてしきい値電圧は低下し、この値
はしきい値電圧のばらつきによりばらつき、最悪のケー
スでは８ｍＡにもなる。また、微細化に伴う欠陥起因の
ワード線とビット線のショートによっても多量のスタン
ドバイリークが発生する。１つの欠陥当たりのリーク電
流は１２０μＡくらいで、この欠陥がチップ中６０個あ
れば、トランジスタのリーク電流と同等の量となる。
【００６１】従来、リフレッシュ電流はこれに比べて、
ポーズ時間に逆比例して低下する。１ＧｂＤＲＡＭクラ
スではもはやリフレッシュ電流より、リーク電流成分が
大きいことが分かる。図３６と同様に、本発明のリーク
電流を図中下に示してある。本発明では、ポーズ時間１
０秒で比較すると、リーク電流成分が従来比で４．５桁
低下していることが分かる。リフレッシュ成分を入れて
も、２．５桁大幅に低減できる。
ポーズ時間に逆比例して低下する。１ＧｂＤＲＡＭクラ
スではもはやリフレッシュ電流より、リーク電流成分が
大きいことが分かる。図３６と同様に、本発明のリーク
電流を図中下に示してある。本発明では、ポーズ時間１
０秒で比較すると、リーク電流成分が従来比で４．５桁
低下していることが分かる。リフレッシュ成分を入れて
も、２．５桁大幅に低減できる。
【００６２】ＳＯＩトランジスタは、ｎＭＯＳよりもｐ
ＭＯＳの方がチャネル部でのインパクトイオン化率が小
さく、カットオフ特性が良いとの結果もあり、現在ｎＭ
ＯＳのメモリセルトランジスタをｐＭＯＳにする場合が
考えられる。この場合でも、図３（ａ）（ｂ）及び図４
の括弧（ ）に示すようにソース・チャネル・ドレイン
をｐ−ｎ−ｐにすれば容易に実現でき、ＤＲＡＭコア回
路もｐＭＯＳ，ｎＭＯＳを逆にすれば容易に実現でき
る。
ＭＯＳの方がチャネル部でのインパクトイオン化率が小
さく、カットオフ特性が良いとの結果もあり、現在ｎＭ
ＯＳのメモリセルトランジスタをｐＭＯＳにする場合が
考えられる。この場合でも、図３（ａ）（ｂ）及び図４
の括弧（ ）に示すようにソース・チャネル・ドレイン
をｐ−ｎ−ｐにすれば容易に実現でき、ＤＲＡＭコア回
路もｐＭＯＳ，ｎＭＯＳを逆にすれば容易に実現でき
る。
【００６３】この例を、後述する図１６等にも示してい
る。また、メモリセルトランジスタは駆動能力がそれほ
ど問題にならないので、後述する図２６等に示すように
カットオフ特性のみを良くする各種手法が考えられる。
る。また、メモリセルトランジスタは駆動能力がそれほ
ど問題にならないので、後述する図２６等に示すように
カットオフ特性のみを良くする各種手法が考えられる。
【００６４】また、図３（ａ）（ｂ）に示すメモリセル
トランジスタにおいては、主にゲート−チャネル間仕事
関数差でしきい値を上げるために、ｎＭＯＳセルトラン
ジスタではｐ型ゲート、ｐＭＯＳセルトランジスタでは
ｎ型ゲートを用いるのも望ましい。また、図１のデプレ
ッション型トランジスタは基板コンタクトがあっても良
いし、なくても良い。なお、ＳＯＩトランジスタを用い
ると図４の電流の線Ａ，Ｃに対して、Ｂ，ＤのようにＶ
ｇｓが負になった時バンド間トンネル電流により逆にリ
ーク電流が大きくなる時がある。この場合、図２のケー
ス（Ａ）のようにＶssプリチャージ方式だと、スタンド
バイ時でもリーク電流の低減ができる。 （実施例２）図５は、本発明の第２の実施例を示す。こ
れは、ＤＲＡＭチップ外からピン入力によってＤＲＡＭ
電源投入，立ち下げをＤＲＡＭチップに知らせ、投入
時，立ち下げ時のノイズからメモリセル情報を守るもの
である。
トランジスタにおいては、主にゲート−チャネル間仕事
関数差でしきい値を上げるために、ｎＭＯＳセルトラン
ジスタではｐ型ゲート、ｐＭＯＳセルトランジスタでは
ｎ型ゲートを用いるのも望ましい。また、図１のデプレ
ッション型トランジスタは基板コンタクトがあっても良
いし、なくても良い。なお、ＳＯＩトランジスタを用い
ると図４の電流の線Ａ，Ｃに対して、Ｂ，ＤのようにＶ
ｇｓが負になった時バンド間トンネル電流により逆にリ
ーク電流が大きくなる時がある。この場合、図２のケー
ス（Ａ）のようにＶssプリチャージ方式だと、スタンド
バイ時でもリーク電流の低減ができる。 （実施例２）図５は、本発明の第２の実施例を示す。こ
れは、ＤＲＡＭチップ外からピン入力によってＤＲＡＭ
電源投入，立ち下げをＤＲＡＭチップに知らせ、投入
時，立ち下げ時のノイズからメモリセル情報を守るもの
である。
【００６５】前記図２に示したように、制御信号ＶHHを
電源Ｖcc投入後、セットアップ時間すぎた後Ｈｉｇｈレ
ベルにして、スタンドバイ時ＶHHをＬｏｗレベルにした
後チップホールト時間すぎた後、電源をＯＦＦしてい
る。 （実施例３）図６は、本発明の第３の実施例を示す。こ
のチップのセットアップ及びホールトを知らせるピンに
おいても、チップ外部からのノイズ等により変動し、メ
モリセルのプレート，ビット線，ワード線間の関係が損
なわれ、セルデータが抜けてはいけない。さらに、ＤＲ
ＡＭチップをソケットから外したりする場合でも１０年
データ保護を行うには、ピンに入る静電気等によるノイ
ズも避けなければならない。
電源Ｖcc投入後、セットアップ時間すぎた後Ｈｉｇｈレ
ベルにして、スタンドバイ時ＶHHをＬｏｗレベルにした
後チップホールト時間すぎた後、電源をＯＦＦしてい
る。 （実施例３）図６は、本発明の第３の実施例を示す。こ
のチップのセットアップ及びホールトを知らせるピンに
おいても、チップ外部からのノイズ等により変動し、メ
モリセルのプレート，ビット線，ワード線間の関係が損
なわれ、セルデータが抜けてはいけない。さらに、ＤＲ
ＡＭチップをソケットから外したりする場合でも１０年
データ保護を行うには、ピンに入る静電気等によるノイ
ズも避けなければならない。
【００６６】図６（ａ）はこのような入力ノイズを保護
する回路を示している。通常の入力保護回路にプラスし
て、容量Ｃ0 と抵抗Ｒ0 を端子間に接続して、多少の外
部ＶHHピンからのノイズパルスは、Ｒ0 を通してＶssに
落とし、内部ＶHHをＶssに固定する。一時的な大きなパ
ルスでも簡単にはＶHHが変動しないようにＣ0 を付けて
いる。
する回路を示している。通常の入力保護回路にプラスし
て、容量Ｃ0 と抵抗Ｒ0 を端子間に接続して、多少の外
部ＶHHピンからのノイズパルスは、Ｒ0 を通してＶssに
落とし、内部ＶHHをＶssに固定する。一時的な大きなパ
ルスでも簡単にはＶHHが変動しないようにＣ0 を付けて
いる。
【００６７】図６（ｂ）はさらにノイズに強い入力回路
を示している。長いパルスでＶHHに信号が入り、Ｒ1 を
通してＲ1 ・Ｃ1 の時定数でノードＡの電位がＨｉｇｈ
レベルにならない限りは、しきい値が０Ｖより少し正の
デプレッション型トランジスタＱ29を通じて、ＶHHのノ
イズはＶssに抜ける。正規にＶHHをＨｉｇｈレベルにす
る場合は、基板バイアス効果でしきい値が少し負の方向
になりＱ29はカットオフして、正規に動作する。 （実施例４）図７及び図８は、本発明の第４の実施例を
示す。
を示している。長いパルスでＶHHに信号が入り、Ｒ1 を
通してＲ1 ・Ｃ1 の時定数でノードＡの電位がＨｉｇｈ
レベルにならない限りは、しきい値が０Ｖより少し正の
デプレッション型トランジスタＱ29を通じて、ＶHHのノ
イズはＶssに抜ける。正規にＶHHをＨｉｇｈレベルにす
る場合は、基板バイアス効果でしきい値が少し負の方向
になりＱ29はカットオフして、正規に動作する。 （実施例４）図７及び図８は、本発明の第４の実施例を
示す。
【００６８】前記のようなＶHH信号は、図７（ａ）に示
すようにＤＲＡＭコントローラチップやＣＰＵチップか
ら発生しても良いし、図７（ｂ）に示すようにパワーマ
ネジメントチップから発生しても良い。また、図７
（ｃ）に示すように、電源も含んだパワーマネジメント
回路から発生しても良い。
すようにＤＲＡＭコントローラチップやＣＰＵチップか
ら発生しても良いし、図７（ｂ）に示すようにパワーマ
ネジメントチップから発生しても良い。また、図７
（ｃ）に示すように、電源も含んだパワーマネジメント
回路から発生しても良い。
【００６９】電源投入時を感知する回路をパワーマネジ
メント回路又はチップ内で備え、ＶHH信号を発生したり
電源立ち下げを感知する回路も備え、ＶHHをＬｏｗレベ
ルにしたりしても良い。また、マネジメントチップ等
は、コンピュータ等の外部から人間が立ち上げ，立ち下
げをコマンド又はスイッチを入れることによりＶHHを発
生しても良い。もちろん、バッテリの電圧降下、外部電
源の停電を感知してＶHHを発生しても良い。その他、コ
マンド等でＶHHの変わりをしても良い。
メント回路又はチップ内で備え、ＶHH信号を発生したり
電源立ち下げを感知する回路も備え、ＶHHをＬｏｗレベ
ルにしたりしても良い。また、マネジメントチップ等
は、コンピュータ等の外部から人間が立ち上げ，立ち下
げをコマンド又はスイッチを入れることによりＶHHを発
生しても良い。もちろん、バッテリの電圧降下、外部電
源の停電を感知してＶHHを発生しても良い。その他、コ
マンド等でＶHHの変わりをしても良い。
【００７０】図８は、完全にシステム電源やＤＲＡＭ電
源を止める方式以外にもスリープモード時の電源を止め
る方式が考えられ、それを示している。スリープモード
ではパワーマネジメント回路でＣＰＵの電源を止めＤＲ
ＡＭコントローラ及びＤＲＡＭ電源のみＯＮしたままの
が今までの従来例であったが、本実施例では第１方式と
して、スリープモードではＣＰＵばかりでなく、ＤＲＡ
Ｍで不要なＤＲＡＭコントローラの電源を止める。これ
は、この時間リフレシュ不要なので、リフレシュ信号Ｒ
ＥＦ等又は／ＣＡＳ before ／ＲＡＳ等の／ＲＡＳ，／
ＣＡＳを用いた信号組合せによるリフレシュ信号自身を
止めるので、ＤＲＡＭコントローラの電源は落としても
良い。
源を止める方式以外にもスリープモード時の電源を止め
る方式が考えられ、それを示している。スリープモード
ではパワーマネジメント回路でＣＰＵの電源を止めＤＲ
ＡＭコントローラ及びＤＲＡＭ電源のみＯＮしたままの
が今までの従来例であったが、本実施例では第１方式と
して、スリープモードではＣＰＵばかりでなく、ＤＲＡ
Ｍで不要なＤＲＡＭコントローラの電源を止める。これ
は、この時間リフレシュ不要なので、リフレシュ信号Ｒ
ＥＦ等又は／ＣＡＳ before ／ＲＡＳ等の／ＲＡＳ，／
ＣＡＳを用いた信号組合せによるリフレシュ信号自身を
止めるので、ＤＲＡＭコントローラの電源は落としても
良い。
【００７１】また、リフレッシュ回路内蔵ＤＲＡＭの場
合、この回路の電源のみ止める。第２の方式としてＣＰ
Ｕ，ＤＲＡＭコントローラ，ＤＲＡＭ全部の電源を止め
る方式もありうる。 （実施例５）図９は、本発明の第５の実施例を示す。
（ａ）は回路構成図、（ｂ）は信号波形図である。
合、この回路の電源のみ止める。第２の方式としてＣＰ
Ｕ，ＤＲＡＭコントローラ，ＤＲＡＭ全部の電源を止め
る方式もありうる。 （実施例５）図９は、本発明の第５の実施例を示す。
（ａ）は回路構成図、（ｂ）は信号波形図である。
【００７２】外部ＶHHの入力は電源Ｖccと同一の振幅で
あることが利用面で良い。しかしながら、前記図１に示
すようにデプレッション型トランジスタＱ0 〜Ｑ3 を用
いているため、このトランジスタをカットオフさせるに
は実際にはＶcc以上のＨｉｇｈレベルが必要であり、外
部でＶccり高いＶHHを入れても良いし、図９に示すよう
に外部ＶHHをチップ内部で昇圧して高いＶHHを発生して
も良い。
あることが利用面で良い。しかしながら、前記図１に示
すようにデプレッション型トランジスタＱ0 〜Ｑ3 を用
いているため、このトランジスタをカットオフさせるに
は実際にはＶcc以上のＨｉｇｈレベルが必要であり、外
部でＶccり高いＶHHを入れても良いし、図９に示すよう
に外部ＶHHをチップ内部で昇圧して高いＶHHを発生して
も良い。
【００７３】図９の回路は、外部Ｖcc振幅のＶHHをポン
プ回路で昇圧している。内部ＶHH信号は外部電源Ｖccが
立ち上がって少したってから上がり、ＶHHを下げてから
Ｖccが落ちるので、ＶccＯＮ時中にＶHHがＨｉｇｈレベ
ルとなるため内部ＶHH発生回路はＶcc，ＶSSを電源とし
て発生しても良い。
プ回路で昇圧している。内部ＶHH信号は外部電源Ｖccが
立ち上がって少したってから上がり、ＶHHを下げてから
Ｖccが落ちるので、ＶccＯＮ時中にＶHHがＨｉｇｈレベ
ルとなるため内部ＶHH発生回路はＶcc，ＶSSを電源とし
て発生しても良い。
【００７４】本回路は外部ＶHHがＬｏｗの限りは、Ｑ30
で内部ＶHHをＶssに落とし、しかも発振器を動作させな
いので内部ＶHHはＶssのままである。外部ＶHHをＨｉｇ
ｈレベルにすると発振器が動作しポンプ（昇圧回路）で
昇圧ＶHHを発生し、一定の昇圧レベルに達すると発振器
ストップ信号がＬｏｗレベルになり、発振器はストップ
する仕組みである。 （実施例６）図１０は、本発明の第６の実施例を示す。
（ａ）は回路構成図、（ｂ）は信号波形図である。
で内部ＶHHをＶssに落とし、しかも発振器を動作させな
いので内部ＶHHはＶssのままである。外部ＶHHをＨｉｇ
ｈレベルにすると発振器が動作しポンプ（昇圧回路）で
昇圧ＶHHを発生し、一定の昇圧レベルに達すると発振器
ストップ信号がＬｏｗレベルになり、発振器はストップ
する仕組みである。 （実施例６）図１０は、本発明の第６の実施例を示す。
（ａ）は回路構成図、（ｂ）は信号波形図である。
【００７５】外部電源投入後、時間がたってからＰＷＲ
ＯＮ信号がＬｏｗレベルからＨｉｇｈレベルに変わる。
パワーＯＮ感知回路をＤＲＡＭチップ内部に持ち、これ
を用いて内部ＶHH信号をＨｉｇｈレベルにすれば、電源
立ち上げに関しては外部ＶHH信号等は不要になる。
ＯＮ信号がＬｏｗレベルからＨｉｇｈレベルに変わる。
パワーＯＮ感知回路をＤＲＡＭチップ内部に持ち、これ
を用いて内部ＶHH信号をＨｉｇｈレベルにすれば、電源
立ち上げに関しては外部ＶHH信号等は不要になる。
【００７６】このパワーＯＮ回路信号はチップ内の各種
回路のリセットにも利用でき、本実施例はＶHH信号ばか
りでなく、このリセット信号でできるだけパワーＯＮ時
に誤動作しないように各種回路をリセットする。また、
ＶHH信号はチップ内部の主要な回路／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの内部信号も誤動作しないように、パワーＯ
Ｎ／ＯＦＦ時にスタンドバイと同一な論理回路を持つよ
うリセットする。
回路のリセットにも利用でき、本実施例はＶHH信号ばか
りでなく、このリセット信号でできるだけパワーＯＮ時
に誤動作しないように各種回路をリセットする。また、
ＶHH信号はチップ内部の主要な回路／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの内部信号も誤動作しないように、パワーＯ
Ｎ／ＯＦＦ時にスタンドバイと同一な論理回路を持つよ
うリセットする。
【００７７】電源立ち下げに関しては、外部からホール
ト信号を図１０のように入れても良いし、図１１（ａ）
のように、／ＲＡＳがＬｏｗの前に／ＲＡＳ，／ＷＥを
Ｌｏｗにして、さらに／ＷＥを４回Ｌｏｗ／Ｈｉｇｈを
繰り返すように一定のコマンドで内部でホールト信号を
発生しても良いし、図１１（ｂ）のようにパワーＯＦＦ
時Ｖccが下がって一定のＶcc-minより下がった時ホール
ト信号をＨｉｇｈレベルにする回路をチップ内部に内蔵
しても良い。
ト信号を図１０のように入れても良いし、図１１（ａ）
のように、／ＲＡＳがＬｏｗの前に／ＲＡＳ，／ＷＥを
Ｌｏｗにして、さらに／ＷＥを４回Ｌｏｗ／Ｈｉｇｈを
繰り返すように一定のコマンドで内部でホールト信号を
発生しても良いし、図１１（ｂ）のようにパワーＯＦＦ
時Ｖccが下がって一定のＶcc-minより下がった時ホール
ト信号をＨｉｇｈレベルにする回路をチップ内部に内蔵
しても良い。
【００７８】図１０の論理回路では、電源立ち上げ時に
ホールト信号にノイズが乗ってもＶHHは正しく動作す
る。よって、図１１（ｂ）のケース（Ａ）（Ｂ）の両方
のＨａｌｔ発生でも所望のＶHH信号は発生される。
ホールト信号にノイズが乗ってもＶHHは正しく動作す
る。よって、図１１（ｂ）のケース（Ａ）（Ｂ）の両方
のＨａｌｔ発生でも所望のＶHH信号は発生される。
【００７９】このように電源立ち上げ、立ち下げ時のど
ちらかを示す信号をチップ外部より入れても良いし、両
方ともにＤＲＡＭチップ内で感知する回路を入れても良
い。両方入れた場合、他の不揮発性メモリと同様に容易
に電源のＯＮ−ＯＦＦができる。 （実施例７）図１２は、本発明の第７の実施例に係わる
ロウ・デコーダ回路を示す回路構成図である。
ちらかを示す信号をチップ外部より入れても良いし、両
方ともにＤＲＡＭチップ内で感知する回路を入れても良
い。両方入れた場合、他の不揮発性メモリと同様に容易
に電源のＯＮ−ＯＦＦができる。 （実施例７）図１２は、本発明の第７の実施例に係わる
ロウ・デコーダ回路を示す回路構成図である。
【００８０】本実施例は、従来のロウ・デコーダ回路に
デプレッション型トランジスタを含む回路を付加するこ
とにより、電源立ち上げ，立ち下げ及びＯＦＦ状態での
ワード線に乗るノイズを抑えている。
デプレッション型トランジスタを含む回路を付加するこ
とにより、電源立ち上げ，立ち下げ及びＯＦＦ状態での
ワード線に乗るノイズを抑えている。
【００８１】通常、スタンドバイ時からアクティブ時に
は／ＰＲＣＨ信号がｌｏｗからＨｉｇｈレベルになり、
アドレス入力ＸＡ0 ，ＸＢ0 ，ＸＣ0 ，ＸＤ0 から選択
されたロウ・デコーダ部のみ、ＸＡ0 〜ＸＤ0 が全てＨ
ｉｇｈレベルになりノードＢがＬｏｗレベルになる。す
ると、ノードＣもＬｏｗレベルになり、ワード線駆動信
号ＷＤＲＶ0 〜ＷＤＲＶm-1 のうち１本Ｈｉｇｈレベル
になった所のワード線ＷＬ0 〜ＷＬm-1 の１本がＨｉｇ
ｈレベルになり、メモリセルが選択されるわけである。
は／ＰＲＣＨ信号がｌｏｗからＨｉｇｈレベルになり、
アドレス入力ＸＡ0 ，ＸＢ0 ，ＸＣ0 ，ＸＤ0 から選択
されたロウ・デコーダ部のみ、ＸＡ0 〜ＸＤ0 が全てＨ
ｉｇｈレベルになりノードＢがＬｏｗレベルになる。す
ると、ノードＣもＬｏｗレベルになり、ワード線駆動信
号ＷＤＲＶ0 〜ＷＤＲＶm-1 のうち１本Ｈｉｇｈレベル
になった所のワード線ＷＬ0 〜ＷＬm-1 の１本がＨｉｇ
ｈレベルになり、メモリセルが選択されるわけである。
【００８２】この回路において、スタンドバイ時はノー
ドＣはＨｉｇｈレベル及びＷＤＲＶ0 〜ＷＤＲＶm-1 、
ＷＬ0 〜ＷＬm-1 はＶssになっている必要がある。電源
投入時、立ち下げ時又はＯＦＦ時、スタンドバイと同様
に必ずＷＬ0 〜ＷＬm-1 はＶssに固定していなければな
らない。
ドＣはＨｉｇｈレベル及びＷＤＲＶ0 〜ＷＤＲＶm-1 、
ＷＬ0 〜ＷＬm-1 はＶssになっている必要がある。電源
投入時、立ち下げ時又はＯＦＦ時、スタンドバイと同様
に必ずＷＬ0 〜ＷＬm-1 はＶssに固定していなければな
らない。
【００８３】そこで本実施例は、デプレッション型ｐＭ
ＯＳトランジスタＱ14，Ｑ15，Ｑ16を付加し、上記電源
投入，立ち下げ，ＯＦＦ時はＶHHをＶssにしておき、ロ
ウ・デコーダ内の回路がノイズで誤動作しないようにＶ
ss線とＷＬ0 〜ＷＬm-1 を導通させておく。
ＯＳトランジスタＱ14，Ｑ15，Ｑ16を付加し、上記電源
投入，立ち下げ，ＯＦＦ時はＶHHをＶssにしておき、ロ
ウ・デコーダ内の回路がノイズで誤動作しないようにＶ
ss線とＷＬ0 〜ＷＬm-1 を導通させておく。
【００８４】電源立ち上げ・立ち下げ時，ＯＦＦ時以外
のスタンドバイ時，アクティブ時にはＶHHはＨｉｇｈレ
ベルにしておき、Ｑ14〜Ｑ16をＯＦＦにしてアクティブ
動作に影響がないようにしておく。また、電源立ち上げ
・立ち下げ時，ＯＦＦ時にトランジスタＱ8 〜Ｑ10を通
して、ＷＬ0 〜ＷＬm-1 に電流が漏れないようにするに
は、ＷＤＲＶ0 〜ＷＤＲＶm-1 の電位よりノードＣ0 電
位が下がってはいけない。そこでトランジスタＱ17，Ｑ
18を用いて、アドレス信号ノードＤとＶHH信号のＮＡＮ
Ｄ回路（Ｑ17〜Ｑ20）をロウ・デコーダ内に入れて、Ｖ
HHがＬｏｗレベルの時はノードＤの電位に係わらず昇圧
電位ＶsvとノードＣを必ずショートして、トランジスタ
Ｑ8 〜Ｑ10がＯＮしないようにしている。
のスタンドバイ時，アクティブ時にはＶHHはＨｉｇｈレ
ベルにしておき、Ｑ14〜Ｑ16をＯＦＦにしてアクティブ
動作に影響がないようにしておく。また、電源立ち上げ
・立ち下げ時，ＯＦＦ時にトランジスタＱ8 〜Ｑ10を通
して、ＷＬ0 〜ＷＬm-1 に電流が漏れないようにするに
は、ＷＤＲＶ0 〜ＷＤＲＶm-1 の電位よりノードＣ0 電
位が下がってはいけない。そこでトランジスタＱ17，Ｑ
18を用いて、アドレス信号ノードＤとＶHH信号のＮＡＮ
Ｄ回路（Ｑ17〜Ｑ20）をロウ・デコーダ内に入れて、Ｖ
HHがＬｏｗレベルの時はノードＤの電位に係わらず昇圧
電位ＶsvとノードＣを必ずショートして、トランジスタ
Ｑ8 〜Ｑ10がＯＮしないようにしている。
【００８５】ＶHHがＨｉｇｈレベルの時は、ノードＤが
Ｌｏｗの時はノードＣはＨｉｇｈ、ノードＤがＨｉｇｈ
のときはノードＣはＬｏｗと、通常のＤＲＡＭ動作が可
能となる。このとき、ＶHHのＨｉｇｈレベルはＶsvより
高い必要がある。 （実施例８）図１３は、本発明の第８の実施例を示す。
Ｌｏｗの時はノードＣはＨｉｇｈ、ノードＤがＨｉｇｈ
のときはノードＣはＬｏｗと、通常のＤＲＡＭ動作が可
能となる。このとき、ＶHHのＨｉｇｈレベルはＶsvより
高い必要がある。 （実施例８）図１３は、本発明の第８の実施例を示す。
【００８６】これは、前記図１２のトランジスタＱ8 〜
Ｑ10に入るＷＤＲＶ0 〜ＷＤＲＶm-2 用の駆動回路例を
示す。図１２のトランジスタＱ8 〜Ｑ10がノイズ時によ
りリークしたとしても、電源立ち上げ・立ち下げ時，及
びＯＦＦ時にＷＤＲＶ0 〜ＷＤＲＶm-2 自身がＶssレベ
ルであれば良い。よって、ＷＤＲＶ駆動回路自身におい
ても前段にＶHH信号とセルアレイ活性化信号のＮＡＮＤ
を取ることにより、ＷＤＲＶ線を電源立ち上げ・下げ，
及びＯＦＦ時にＶssに固定できる。 （実施例９）図１４に、本発明の第９の実施例を示す。
Ｑ10に入るＷＤＲＶ0 〜ＷＤＲＶm-2 用の駆動回路例を
示す。図１２のトランジスタＱ8 〜Ｑ10がノイズ時によ
りリークしたとしても、電源立ち上げ・立ち下げ時，及
びＯＦＦ時にＷＤＲＶ0 〜ＷＤＲＶm-2 自身がＶssレベ
ルであれば良い。よって、ＷＤＲＶ駆動回路自身におい
ても前段にＶHH信号とセルアレイ活性化信号のＮＡＮＤ
を取ることにより、ＷＤＲＶ線を電源立ち上げ・下げ，
及びＯＦＦ時にＶssに固定できる。 （実施例９）図１４に、本発明の第９の実施例を示す。
【００８７】これは、ＷＤＲＶ0 〜ＷＤＲＶm-2 を用い
ず、昇圧Ｖsv電位がワード線駆動トランジスタＱ103 に
入っている例である。トランジスタＱ104 でＶssに落と
したり、ＮＡＮＤ（Ｑ99〜Ｑ101 ）を用いて、ノードＥ
をＶsvと接続して電源立ち上げ・立ち下げ，及びＯＦＦ
時にワード線ＷＬ0 がＶssより上がらないようにしてい
る。
ず、昇圧Ｖsv電位がワード線駆動トランジスタＱ103 に
入っている例である。トランジスタＱ104 でＶssに落と
したり、ＮＡＮＤ（Ｑ99〜Ｑ101 ）を用いて、ノードＥ
をＶsvと接続して電源立ち上げ・立ち下げ，及びＯＦＦ
時にワード線ＷＬ0 がＶssより上がらないようにしてい
る。
【００８８】ワード線の駆動能力は下がるが、図１２、
図１４のトランジスタＱ8 〜Ｑ10とワード線ＷＬ0 〜Ｗ
Ｌm-1 の間、トランジスタＱ103 とワード線ＷＬ0 の間
にｎＭＯＳトランジスタを挿入して、ゲートをＶHHにし
て、アクティブ時，スタンドバイ時はこれらトランジス
タをＯＮにして、電源立ち上げ・立ち下げ時，ＯＦＦ時
はＶHH＝ＶssでこれらトランジスタをＯＦＦにして、ト
ランジスタＱ14〜Ｑ16、Ｑ104 だけでＶssに落としても
良い。 （実施例１０）図１５は、本発明の第１０の実施例を示
す。（ａ）は回路構成図、（ｂ）はブロック図、（ｃ）
は信号波形図である。これは、前記図２に示すケース
（Ｂ）のφT 動作に必要な回路である。
図１４のトランジスタＱ8 〜Ｑ10とワード線ＷＬ0 〜Ｗ
Ｌm-1 の間、トランジスタＱ103 とワード線ＷＬ0 の間
にｎＭＯＳトランジスタを挿入して、ゲートをＶHHにし
て、アクティブ時，スタンドバイ時はこれらトランジス
タをＯＮにして、電源立ち上げ・立ち下げ時，ＯＦＦ時
はＶHH＝ＶssでこれらトランジスタをＯＦＦにして、ト
ランジスタＱ14〜Ｑ16、Ｑ104 だけでＶssに落としても
良い。 （実施例１０）図１５は、本発明の第１０の実施例を示
す。（ａ）は回路構成図、（ｂ）はブロック図、（ｃ）
は信号波形図である。これは、前記図２に示すケース
（Ｂ）のφT 動作に必要な回路である。
【００８９】ビット線とＶssのショートを解除してから
φT を上げ、ビット線を 1/2Ｖccにプリチャージするた
めに内部ＶHH信号で上記解除を行った後に遅延を付けて
φTを上げるために、図１５に示す回路でＶHHより遅く
ＨｉｇｈレベルになるＶHH′信号を作っている。
φT を上げ、ビット線を 1/2Ｖccにプリチャージするた
めに内部ＶHH信号で上記解除を行った後に遅延を付けて
φTを上げるために、図１５に示す回路でＶHHより遅く
ＨｉｇｈレベルになるＶHH′信号を作っている。
【００９０】電源立ち下げ時はＶHH′をＬｏｗレベルに
して、遅延をもってＶHHをＬｏｗレベルにして、 1/2Ｖ
ccプリチャージ回路とＶssのショートを防いでやる。 （実施例１１）図１６に本発明の第１１の実施例を示
し、図１７にその駆動信号を示す。これは、前記図１の
ｎＭＯＳのメモリセルトランジスタをｐＭＯＳにした場
合のコア回路の例である。
して、遅延をもってＶHHをＬｏｗレベルにして、 1/2Ｖ
ccプリチャージ回路とＶssのショートを防いでやる。 （実施例１１）図１６に本発明の第１１の実施例を示
し、図１７にその駆動信号を示す。これは、前記図１の
ｎＭＯＳのメモリセルトランジスタをｐＭＯＳにした場
合のコア回路の例である。
【００９１】図１に比べて基本的にｐｎを逆にして電圧
を逆にしている。プレートはＶccに接続しており、ワー
ド線はＶccより下がってメモリセルトランジスタをＯＮ
している。ビット線プリチャージ電圧も図２のケース
（Ａ）（Ｂ）と逆に、Ｖccプリチャージ（ケース
（Ａ））と 1/2Ｖccプリシャージ（ケース（Ｂ））の例
を示している。電源立ち上げ・立ち下げ及びＯＦＦ時に
は、プレートをＶssとしワード線をＶssより下げないよ
うに、ビット線をＶssより上げないように制御すればメ
モリセルから電荷が流出しない。
を逆にしている。プレートはＶccに接続しており、ワー
ド線はＶccより下がってメモリセルトランジスタをＯＮ
している。ビット線プリチャージ電圧も図２のケース
（Ａ）（Ｂ）と逆に、Ｖccプリチャージ（ケース
（Ａ））と 1/2Ｖccプリシャージ（ケース（Ｂ））の例
を示している。電源立ち上げ・立ち下げ及びＯＦＦ時に
は、プレートをＶssとしワード線をＶssより下げないよ
うに、ビット線をＶssより上げないように制御すればメ
モリセルから電荷が流出しない。
【００９２】ＳＯＩでメモリセルトランジスタにｐＭＯ
Ｓを用いるとカットオフ特性が良くなりやすい時、本実
施例は有効である。ＶHH信号も図２とは逆で／ＶHHと
し、電源立上げてしばらくするまではＶccと同一で、ス
タンドバイに入る前にＶssより低くする。また、電源を
落とす時はＶccと同一にし、そのままＶssを落とす。 （実施例１２）図１８に本発明の第１２の実施例を示
し、図１９にその駆動信号を示す。これは、前記図１か
らビット線とＶssをショートするデプレッション型ｐＭ
ＯＳトランジスタを取った場合である。
Ｓを用いるとカットオフ特性が良くなりやすい時、本実
施例は有効である。ＶHH信号も図２とは逆で／ＶHHと
し、電源立上げてしばらくするまではＶccと同一で、ス
タンドバイに入る前にＶssより低くする。また、電源を
落とす時はＶccと同一にし、そのままＶssを落とす。 （実施例１２）図１８に本発明の第１２の実施例を示
し、図１９にその駆動信号を示す。これは、前記図１か
らビット線とＶssをショートするデプレッション型ｐＭ
ＯＳトランジスタを取った場合である。
【００９３】通常、ケース（Ｂ）のように 1/2Ｖssビッ
ト線プリチャージのため、電源立ち上げ・立ち下げ時に
ビット線がＶssより下がって、負の値になりにくい。さ
らにビット線ＢＬ0 ，／ＢＬ0 ，ＢＬ1 ，／ＢＬ1 は大
きな容量を持っているため変動しにくい。
ト線プリチャージのため、電源立ち上げ・立ち下げ時に
ビット線がＶssより下がって、負の値になりにくい。さ
らにビット線ＢＬ0 ，／ＢＬ0 ，ＢＬ1 ，／ＢＬ1 は大
きな容量を持っているため変動しにくい。
【００９４】このため、どちらかと言うと、電源立ち上
げ・立ち下げでワード線が浮くことの方が起こりやす
い。よって、ロウ・デコーダにＶHHを入れるだけでも良
い。さらに、チップ内部でノイズ対策をきちんとすれば
セルトランジスタのしきい値電圧を上げてＶssプレート
だけでもセル電荷がぬけないようにもできる。この図１
８はワード線対策のみの場合である。
げ・立ち下げでワード線が浮くことの方が起こりやす
い。よって、ロウ・デコーダにＶHHを入れるだけでも良
い。さらに、チップ内部でノイズ対策をきちんとすれば
セルトランジスタのしきい値電圧を上げてＶssプレート
だけでもセル電荷がぬけないようにもできる。この図１
８はワード線対策のみの場合である。
【００９５】今までのケース（Ａ）（Ｂ）の他にＶcc立
ち上げと同時にφT を上げるケース（Ｃ）の場合でも、
ビット線とＶssを接続するデプレッション型トランジス
タが無いため可能である。この場合、Ｖcc立ち上げと同
時にビット線プリチャージが行なわれれば、セル電荷は
抜けない。立ち下げ時はビット線容量が大きく、ビット
線電位が 1/2ＶssからＶssに下がるのに時間がかかれ
ば、セル電荷がトランジスタを通してビット線に漏れな
い。 （実施例１３）図２０に本発明の第１３の実施例を示
し、図２１にその駆動信号を示す。これは、前記図１に
対して、デプレッション型ｐＭＯＳトランジスタを用い
ずに、デプレッション型ｎＭＯＳトランジスタを用いた
例である。ＶHHの代わりに／ＶHHの信号を用いれば、図
１と同等の動作が可能である。 （実施例１４）図２２は、メモリセルトランジスタにｐ
ＭＯＳを用いた場合の図１６に対応するロウ・デコーダ
を示している。基本的に図１２に対してｐＭＯＳとｎＭ
ＯＳを逆にして、ＶssをＶccにしてＶHH，ＶSV，ＷＤＲ
Ｖ0 〜ＷＤＲＶm-2 等の昇圧電圧を、Ｖssより負の電圧
の／ＶHH，／ＶSV，／ＷＤＲＶ0 〜／ＷＤＲＶm-2 にす
れば容易に実現する。 （実施例１５）図２３に本発明の第１５の実施例を示
し、図２４にその駆動信号を示す。
ち上げと同時にφT を上げるケース（Ｃ）の場合でも、
ビット線とＶssを接続するデプレッション型トランジス
タが無いため可能である。この場合、Ｖcc立ち上げと同
時にビット線プリチャージが行なわれれば、セル電荷は
抜けない。立ち下げ時はビット線容量が大きく、ビット
線電位が 1/2ＶssからＶssに下がるのに時間がかかれ
ば、セル電荷がトランジスタを通してビット線に漏れな
い。 （実施例１３）図２０に本発明の第１３の実施例を示
し、図２１にその駆動信号を示す。これは、前記図１に
対して、デプレッション型ｐＭＯＳトランジスタを用い
ずに、デプレッション型ｎＭＯＳトランジスタを用いた
例である。ＶHHの代わりに／ＶHHの信号を用いれば、図
１と同等の動作が可能である。 （実施例１４）図２２は、メモリセルトランジスタにｐ
ＭＯＳを用いた場合の図１６に対応するロウ・デコーダ
を示している。基本的に図１２に対してｐＭＯＳとｎＭ
ＯＳを逆にして、ＶssをＶccにしてＶHH，ＶSV，ＷＤＲ
Ｖ0 〜ＷＤＲＶm-2 等の昇圧電圧を、Ｖssより負の電圧
の／ＶHH，／ＶSV，／ＷＤＲＶ0 〜／ＷＤＲＶm-2 にす
れば容易に実現する。 （実施例１５）図２３に本発明の第１５の実施例を示
し、図２４にその駆動信号を示す。
【００９６】これは、図１８の実施例でプレートを電源
ＯＮしてしばらくしてＶssより負の値にし、ＤＲＡＭ動
作させ、電源ＯＦＦ前にプレートをＶssに戻してから電
源を下げる。
ＯＮしてしばらくしてＶssより負の値にし、ＤＲＡＭ動
作させ、電源ＯＦＦ前にプレートをＶssに戻してから電
源を下げる。
【００９７】これにより、電源立ち上げ・立ち下げ時及
びＯＦＦ時にはメモリセル書き込み時より、ストレージ
ノードの電位が正の方向にシフトするため、ワード線が
多少ノイズを受けても、メモリセルトランジスタのソー
スが浮き、ビット線側のドレインもＶss上昇とともに 1
/2Ｖcc上がる場合、セルトランジスタからメモリセル情
報が抜けなく、このトランジスタはＯＦＦしたままであ
る。
びＯＦＦ時にはメモリセル書き込み時より、ストレージ
ノードの電位が正の方向にシフトするため、ワード線が
多少ノイズを受けても、メモリセルトランジスタのソー
スが浮き、ビット線側のドレインもＶss上昇とともに 1
/2Ｖcc上がる場合、セルトランジスタからメモリセル情
報が抜けなく、このトランジスタはＯＦＦしたままであ
る。
【００９８】ケース（Ｂ）はプレートがＶHH信号によら
ず、容量が大きいためにゆっくり上がっても同様の効果
がある。但し、電源を落とす時はそれに追従して或い
は、早くプレートがＶssになる必要がある。ケース
（Ｂ）の場合、多少のワード線ノイズがあってもＶHH信
号等は不要で、簡単な回路で本発明の電源ＯＦＦ可能な
ＤＲＡＭを実現できる。
ず、容量が大きいためにゆっくり上がっても同様の効果
がある。但し、電源を落とす時はそれに追従して或い
は、早くプレートがＶssになる必要がある。ケース
（Ｂ）の場合、多少のワード線ノイズがあってもＶHH信
号等は不要で、簡単な回路で本発明の電源ＯＦＦ可能な
ＤＲＡＭを実現できる。
【００９９】先にも述べたがセルトランジスタのしきい
値電圧を図４で述べた値より高めにしておけば、プレー
トをＶssのままでＶHH信号等無しでも電源ＯＦＦ可能な
ＤＲＡＭを実現できる。 （実施例１６）図２５は本発明の第１６の実施例を示す
もので、（ａ）はブロック図、（ｂ）は信号波形図であ
る。
値電圧を図４で述べた値より高めにしておけば、プレー
トをＶssのままでＶHH信号等無しでも電源ＯＦＦ可能な
ＤＲＡＭを実現できる。 （実施例１６）図２５は本発明の第１６の実施例を示す
もので、（ａ）はブロック図、（ｂ）は信号波形図であ
る。
【０１００】これは、外部電源をＯＦＦしなくても、長
いスリープモードで消費電力さえ無くなる（又は無視で
きるほど小さい）ことができれば良いわけで、外部Ｖcc
に対して内部電源Ｖint を作り、外部ＶHH信号パルスが
入ると内部電源Ｖint とＶssを接続するスイッチをＯＦ
Ｆしてしまい、Ｖint をスリープモードでは完全にＶss
まで落としてしまい、内部回路の消費電力を完全になく
することができる。
いスリープモードで消費電力さえ無くなる（又は無視で
きるほど小さい）ことができれば良いわけで、外部Ｖcc
に対して内部電源Ｖint を作り、外部ＶHH信号パルスが
入ると内部電源Ｖint とＶssを接続するスイッチをＯＦ
Ｆしてしまい、Ｖint をスリープモードでは完全にＶss
まで落としてしまい、内部回路の消費電力を完全になく
することができる。
【０１０１】この場合、内部Ｖint を外部Ｖccと見た場
合のそれよりパルス幅の小さい内部ＶHH信号を図２５
（ａ）の選択遅延回路で発生し、内部電源の立ち上げ・
立ち下げ時，ＯＦＦ時にメモリセルデータが抜けないよ
うに、メモリセルトランジスタのバアイス条件を制御す
る。
合のそれよりパルス幅の小さい内部ＶHH信号を図２５
（ａ）の選択遅延回路で発生し、内部電源の立ち上げ・
立ち下げ時，ＯＦＦ時にメモリセルデータが抜けないよ
うに、メモリセルトランジスタのバアイス条件を制御す
る。
【０１０２】この内部電源Ｖint の電位は外部Ｖccと同
一でも良いし、信頼性向上、アクティブ時の消費電力減
のために外部Ｖccより低い降圧したＶint にしても良
い。 （実施例１７）図２６は、本発明の第１７の実施例を示
す素子構造断面図である。
一でも良いし、信頼性向上、アクティブ時の消費電力減
のために外部Ｖccより低い降圧したＶint にしても良
い。 （実施例１７）図２６は、本発明の第１７の実施例を示
す素子構造断面図である。
【０１０３】本発明でＳＯＩトランジスタのメモリセル
を用いる場合、このトランジスタのカットオフ特性が良
ければパワーＯＦＦしている時間が長くなり、その期間
だけ消費電力を無くすることができる。
を用いる場合、このトランジスタのカットオフ特性が良
ければパワーＯＦＦしている時間が長くなり、その期間
だけ消費電力を無くすることができる。
【０１０４】図２６（ａ）はカットオフリーク電流を減
らす１つの手法で、リークの流れるチャネルのみその厚
みをうすくして少しでもリークを減らしている。図２６
（ｂ）はチャネルの一部に絶縁物又は半絶縁物を挿入し
て、少しでもカットオフリークを減らしている。このケ
ースでは、ＯＮ電流も減ることが予想されるが、ＤＲＡ
ＭのメモリセルトランジスタはＯＮ時の駆動能力を大き
くする必要はないので、ＯＮ電流を減らしてでもカット
オフ電流を減らすことが重要である。 （実施例１８）図２７に本発明の第１８の実施例を示
し、図２８にその駆動信号を示す。
らす１つの手法で、リークの流れるチャネルのみその厚
みをうすくして少しでもリークを減らしている。図２６
（ｂ）はチャネルの一部に絶縁物又は半絶縁物を挿入し
て、少しでもカットオフリークを減らしている。このケ
ースでは、ＯＮ電流も減ることが予想されるが、ＤＲＡ
ＭのメモリセルトランジスタはＯＮ時の駆動能力を大き
くする必要はないので、ＯＮ電流を減らしてでもカット
オフ電流を減らすことが重要である。 （実施例１８）図２７に本発明の第１８の実施例を示
し、図２８にその駆動信号を示す。
【０１０５】電源立ち上げ・立ち下げ時、時々電源ＯＦ
Ｆ中に非選択ワード線が０Ｖより浮いて、又は誤動作に
より０Ｖより上がってしまうのを防ぐための、もう１つ
の大きな条件として、ワード線電源自身をその時０Ｖに
固定してやれば、非選択ワード線に電圧が供給しないわ
けである。
Ｆ中に非選択ワード線が０Ｖより浮いて、又は誤動作に
より０Ｖより上がってしまうのを防ぐための、もう１つ
の大きな条件として、ワード線電源自身をその時０Ｖに
固定してやれば、非選択ワード線に電圧が供給しないわ
けである。
【０１０６】電源立ち上げより遅れて、外部ＶHH信号が
Ｈｉｇｈになり、電源立ち上げ前に外部ＶHH信号はＬｏ
ｗレベルに落とされる。この信号から内部ＶHH0 ，ＶHH
1 信号が形成される。ＶHH0 信号はＶHH1 信号より僅か
に遅れて立ち上がり僅かに速く立ち下がる。
Ｈｉｇｈになり、電源立ち上げ前に外部ＶHH信号はＬｏ
ｗレベルに落とされる。この信号から内部ＶHH0 ，ＶHH
1 信号が形成される。ＶHH0 信号はＶHH1 信号より僅か
に遅れて立ち上がり僅かに速く立ち下がる。
【０１０７】ＶHH0 ，ＶHH1 が立ち上がる時は既に電源
が入って、スタンドバイ時でブロック選択アドレス，ロ
ウ・アドレスが確定して誤動作を防ぐ。ＶHH0 がＨｉｇ
ｈになると内部のＶSV昇圧回路は動作してワード線駆動
電源ＶSVは昇圧電位となる。電源立ち下げ時も、電源立
ち下げによる誤動作により非選択ワード線が上がるのを
防ぐために、外部ＶHH信号より電源立ち下げ前にＶSV電
位をＶssに落とす。もちろん電源ＯＦＦ中もＶSVをＶss
に落とす。これにより、非選択ワード線が上がって、セ
ル情報が破壊されるのを防ぐことができる。
が入って、スタンドバイ時でブロック選択アドレス，ロ
ウ・アドレスが確定して誤動作を防ぐ。ＶHH0 がＨｉｇ
ｈになると内部のＶSV昇圧回路は動作してワード線駆動
電源ＶSVは昇圧電位となる。電源立ち下げ時も、電源立
ち下げによる誤動作により非選択ワード線が上がるのを
防ぐために、外部ＶHH信号より電源立ち下げ前にＶSV電
位をＶssに落とす。もちろん電源ＯＦＦ中もＶSVをＶss
に落とす。これにより、非選択ワード線が上がって、セ
ル情報が破壊されるのを防ぐことができる。
【０１０８】トランジスタＱ111 は、ＶHH0 がＬｏｗの
時で電源が投入されている時ＶSVをＶssに落とすための
ものである。これにより、電源ＯＦＦ前にＶHH0 をＬｏ
ｗにした時、速やかにＶSVに落とすことができる。
時で電源が投入されている時ＶSVをＶssに落とすための
ものである。これにより、電源ＯＦＦ前にＶHH0 をＬｏ
ｗにした時、速やかにＶSVに落とすことができる。
【０１０９】ＶSVからＷＤＲＶ0 、そしてＷＬ0 のＶSV
電源の流れの系の誤動作によるＶSV電位がＷＬにもれる
系はこれで安心だが、例えば誤動作によりＱ108 がＯＮ
して、Ｑ109 がＯＦＦした時や、Ｑ108 ，Ｑ109 両方Ｏ
ＦＦした時に、ＷＬがフローティングになってしまうこ
とがありうる。このとき、電源ＯＮ／ＯＦＦによるセル
アレイや各所からのノイズにより、ＷＬが０Ｖより上が
ってしまう可能性がある。これは、図１２等で用いたデ
プレッション型ｎＭＯＳ或いはｐＭＯＳトランジスタを
用いれば良い。 （実施例１９）前記図２７はデプレッション型ｎＭＯＳ
を用いた場合で、図２９はデプレッション型ｐＭＯＳを
用いた場合の第１９の実施例であり、図３０はその動作
図である。
電源の流れの系の誤動作によるＶSV電位がＷＬにもれる
系はこれで安心だが、例えば誤動作によりＱ108 がＯＮ
して、Ｑ109 がＯＦＦした時や、Ｑ108 ，Ｑ109 両方Ｏ
ＦＦした時に、ＷＬがフローティングになってしまうこ
とがありうる。このとき、電源ＯＮ／ＯＦＦによるセル
アレイや各所からのノイズにより、ＷＬが０Ｖより上が
ってしまう可能性がある。これは、図１２等で用いたデ
プレッション型ｎＭＯＳ或いはｐＭＯＳトランジスタを
用いれば良い。 （実施例１９）前記図２７はデプレッション型ｎＭＯＳ
を用いた場合で、図２９はデプレッション型ｐＭＯＳを
用いた場合の第１９の実施例であり、図３０はその動作
図である。
【０１１０】このトランジスタのゲート信号／ＶHH1 ，
ＶHH1'及びその制御回路のみ、図２７と図２９で異な
る。図２７においては、電源ＯＮ／ＯＦＦする時及び電
源ＯＦＦ中は／ＶHH1 はＶssにしておき、内部ＶHH1 が
Ｈｉｇｈになる時のみ／ＶHH1をＶssより負の電位にし
て、デプレッション型ｎＭＯＳトランジスタをＯＦＦし
て、ＤＲＡＭの通常動作を行う。それ以外はＶss或いは
Ｖccにして（ケースＡ，ケースＢ）、非選択ＲＷＬが浮
くのを防ぐ。
ＶHH1'及びその制御回路のみ、図２７と図２９で異な
る。図２７においては、電源ＯＮ／ＯＦＦする時及び電
源ＯＦＦ中は／ＶHH1 はＶssにしておき、内部ＶHH1 が
Ｈｉｇｈになる時のみ／ＶHH1をＶssより負の電位にし
て、デプレッション型ｎＭＯＳトランジスタをＯＦＦし
て、ＤＲＡＭの通常動作を行う。それ以外はＶss或いは
Ｖccにして（ケースＡ，ケースＢ）、非選択ＲＷＬが浮
くのを防ぐ。
【０１１１】電源ＯＦＦ前、内部ＶHH1 がＨｉｇｈから
Ｌｏｗに落とす時、／ＶHH1 が負の電位から速やかにＶ
ssに戻すために、トランジスタＱ110 〜Ｑ114 の回路及
びマイナス電圧発生器を用いている。電源ＯＮしている
間は／ＶＢは負の電圧を発生してこれを用いてＶHH1 信
号をＶss−／ＶＢ間の振幅の電位に変換してトランジス
タＱ110 を制御する。これにより、ＶHH1 がＬｏｗに下
がるとＱ110 のゲートは／ＶＢ電位に下がり／ＶHH1 を
Ｖssに上げる。もちろん電源投入時も／ＶHH1をＶHH1
がＨｉｇｈに上がらない限りはＶss或いはＶccに保つ。
Ｌｏｗに落とす時、／ＶHH1 が負の電位から速やかにＶ
ssに戻すために、トランジスタＱ110 〜Ｑ114 の回路及
びマイナス電圧発生器を用いている。電源ＯＮしている
間は／ＶＢは負の電圧を発生してこれを用いてＶHH1 信
号をＶss−／ＶＢ間の振幅の電位に変換してトランジス
タＱ110 を制御する。これにより、ＶHH1 がＬｏｗに下
がるとＱ110 のゲートは／ＶＢ電位に下がり／ＶHH1 を
Ｖssに上げる。もちろん電源投入時も／ＶHH1をＶHH1
がＨｉｇｈに上がらない限りはＶss或いはＶccに保つ。
【０１１２】電源ＯＮ・ＯＦＦ時、電源ＯＦＦ中に、そ
の他／ＶHH1 を安定してＶssに保つため、安定容量Ｃ2
を付けたり抵抗Ｒ2 を用いてノイズ等があってもＶssに
戻せるようにできる。Ｒ2 が小さいとＶssになりやすい
が、電源ＯＮ中リーク電流が多くなり、Ｒ2 が小さいと
Ｖssにする効果がうすいので適切な値を選べは良い。Ｖ
HH0 とＶHH1 に遅延差があるのは、貫通電流をなくする
ためで、貫通がない範囲で遅延差は小さくて良い。
の他／ＶHH1 を安定してＶssに保つため、安定容量Ｃ2
を付けたり抵抗Ｒ2 を用いてノイズ等があってもＶssに
戻せるようにできる。Ｒ2 が小さいとＶssになりやすい
が、電源ＯＮ中リーク電流が多くなり、Ｒ2 が小さいと
Ｖssにする効果がうすいので適切な値を選べは良い。Ｖ
HH0 とＶHH1 に遅延差があるのは、貫通電流をなくする
ためで、貫通がない範囲で遅延差は小さくて良い。
【０１１３】図２９もＶHH′が正の電位を取りデプレッ
ション型ｐＭＯＳを用いるだけで原理は図２７と同じで
ある。但し、ＶHHがＬｏｗに下がる時ＶHH1'′もＶssに
下げる必要があるが、これはトランジスタＱ119 のよう
に簡単な制御で実現する。これは、図２７のように電源
変換が不要のためである。なお、図２７、図２９のトラ
ンジスタＱ103,Ｑ104,Ｑ105,Ｑ115,Ｑ116,Ｑ117 は全部
ある必要もない。必要な所だけ、Ｖssに抑えるようにし
ても良い。
ション型ｐＭＯＳを用いるだけで原理は図２７と同じで
ある。但し、ＶHHがＬｏｗに下がる時ＶHH1'′もＶssに
下げる必要があるが、これはトランジスタＱ119 のよう
に簡単な制御で実現する。これは、図２７のように電源
変換が不要のためである。なお、図２７、図２９のトラ
ンジスタＱ103,Ｑ104,Ｑ105,Ｑ115,Ｑ116,Ｑ117 は全部
ある必要もない。必要な所だけ、Ｖssに抑えるようにし
ても良い。
【０１１４】外部ＶHHに対して内部ＶHH1'′，／ＶHH1
等はいくつかの回路を通して発生され、ＶHHの外部ピン
からのノイズに対しては強いものとなっている。例え
ば、昇圧回路等のポンプは電源もＯＮしてさらに長期
間、リング回路やポンプ回路が動作しないと内部ＶHH
1'′，／ＶHH1 等は発生しないし、安定用Ｃ2,Ｒ2,Ｒ3,
Ｃ3や安定用トランジスタＱ103,Ｑ110,Ｑ118,Ｑ119 も
ある。
等はいくつかの回路を通して発生され、ＶHHの外部ピン
からのノイズに対しては強いものとなっている。例え
ば、昇圧回路等のポンプは電源もＯＮしてさらに長期
間、リング回路やポンプ回路が動作しないと内部ＶHH
1'′，／ＶHH1 等は発生しないし、安定用Ｃ2,Ｒ2,Ｒ3,
Ｃ3や安定用トランジスタＱ103,Ｑ110,Ｑ118,Ｑ119 も
ある。
【０１１５】図２７と図２９の長所，短所としてＶHH1
は負の値を持つので、変換回路等の取り扱いが複雑であ
る反面、ＶHH1 に比べて／ＶHH1 の振幅は小さくても良
い。これは、ＶSVはＶssより高い昇圧電位でＶSV印加時
にトランジスタＱ103,Ｑ104,Ｑ105 をＯＦＦするには、
ＶSVより高い電位を必要とするのに対して、／ＶHH1は
ＶSV，ＷＰＲＶ0 、ＷＬ等の下限はＶssなのでそれより
低い値にしてＯＦＦすれば良いためである。
は負の値を持つので、変換回路等の取り扱いが複雑であ
る反面、ＶHH1 に比べて／ＶHH1 の振幅は小さくても良
い。これは、ＶSVはＶssより高い昇圧電位でＶSV印加時
にトランジスタＱ103,Ｑ104,Ｑ105 をＯＦＦするには、
ＶSVより高い電位を必要とするのに対して、／ＶHH1は
ＶSV，ＷＰＲＶ0 、ＷＬ等の下限はＶssなのでそれより
低い値にしてＯＦＦすれば良いためである。
【０１１６】なお、図２７、図１９のアレイ・ブロック
・セレクタ，ロウ・デコーダのアドレス入力信号回路
は、図１２、図１３、図１４、図２２のように前段のデ
プレッション型トランジスタのＮＡＮＤ回路でも良い
し、通常の回路でも良い。なお、図１２、図１３、図１
４はデプレッション型ｐＭＯＳを用いているが、図２７
のように／ＶHH1 を入力としてデプレッション型ｎＭＯ
Ｓにしても良い。 （実施例２０）図３１に本発明の第２０の実施例を示
す。（ａ）（ｂ）は回路構成図、（ｂ）は信号波形図で
ある。この例では、デプレッション型Ｔｒを用いずにＶ
SVをＶSV′と別電源にしてＶSV′は電源に連動して立ち
上げ，立ち下げ、ＶSVは遅れて立ち上がり、早めに立ち
下げる。
・セレクタ，ロウ・デコーダのアドレス入力信号回路
は、図１２、図１３、図１４、図２２のように前段のデ
プレッション型トランジスタのＮＡＮＤ回路でも良い
し、通常の回路でも良い。なお、図１２、図１３、図１
４はデプレッション型ｐＭＯＳを用いているが、図２７
のように／ＶHH1 を入力としてデプレッション型ｎＭＯ
Ｓにしても良い。 （実施例２０）図３１に本発明の第２０の実施例を示
す。（ａ）（ｂ）は回路構成図、（ｂ）は信号波形図で
ある。この例では、デプレッション型Ｔｒを用いずにＶ
SVをＶSV′と別電源にしてＶSV′は電源に連動して立ち
上げ，立ち下げ、ＶSVは遅れて立ち上がり、早めに立ち
下げる。
【０１１７】この場合、ＶSVが立ち上げ時は、ＶSV′は
前もって昇圧しており、ノードＡ，Ｂの電位は既にＶS
V′になっており、ＶSVが上がる時のノイズを受けな
い。これに対してＶSV＝ＶSV′の時はＶSVが上がるとき
前段及びそれ以前の回路から誤動作してしまう可能性が
ある。ＶSVを下げる時もＶSV′は昇圧したままなので、
この時も前段は安定してＶSV′を保つため誤動作を防げ
る。
前もって昇圧しており、ノードＡ，Ｂの電位は既にＶS
V′になっており、ＶSVが上がる時のノイズを受けな
い。これに対してＶSV＝ＶSV′の時はＶSVが上がるとき
前段及びそれ以前の回路から誤動作してしまう可能性が
ある。ＶSVを下げる時もＶSV′は昇圧したままなので、
この時も前段は安定してＶSV′を保つため誤動作を防げ
る。
【０１１８】このようにＶSV，ＶSV′と分けるか、前段
にもデプレッション型ｎＭＯＳ或いはｐＭＯＳを用いれ
ば前段までの誤動作を防げる。 （実施例２１）図３２に本発明の第２１の実施例を示
し、図３３にその駆動信号を示す。
にもデプレッション型ｎＭＯＳ或いはｐＭＯＳを用いれ
ば前段までの誤動作を防げる。 （実施例２１）図３２に本発明の第２１の実施例を示
し、図３３にその駆動信号を示す。
【０１１９】これは、ＶSV′，ＶSVと分けずに前段の回
路規模を小さくするためデプレッション型トランジスタ
を使用したＮＡＮＤを用いない時の例であり、ＶSVと／
ＶHH1 ，ＶHH1 の立ち上がり、立ち下がりのタイミング
を図２７，図２８と逆にしたものである。
路規模を小さくするためデプレッション型トランジスタ
を使用したＮＡＮＤを用いない時の例であり、ＶSVと／
ＶHH1 ，ＶHH1 の立ち上がり、立ち下がりのタイミング
を図２７，図２８と逆にしたものである。
【０１２０】ＷＤＲＶ0 ，ＷＬを駆動する回路の制御信
号がＶSVの立ち上げ・立ち下げ時に誤動作してＶSVの電
位がＷＬに抜けることがあっても、デプレッション型ト
ランジスタでＶssにおさえつける。但し、トランジスタ
Ｑ103 は貫通をなくするために取ってある。もし必要な
らば別のタイミングのＶHH1'′，／ＶHH1 を用いれば良
い。 （実施例２２）図３４に本発明の第２２の実施例を示
し、図３５にその駆動信号を示す。
号がＶSVの立ち上げ・立ち下げ時に誤動作してＶSVの電
位がＷＬに抜けることがあっても、デプレッション型ト
ランジスタでＶssにおさえつける。但し、トランジスタ
Ｑ103 は貫通をなくするために取ってある。もし必要な
らば別のタイミングのＶHH1'′，／ＶHH1 を用いれば良
い。 （実施例２２）図３４に本発明の第２２の実施例を示
し、図３５にその駆動信号を示す。
【０１２１】これは、ＶSV′，ＶSVと分けずに前段の回
路規模を小さくするためデプレッション型トランジスタ
を使用したＮＡＮＤを用いない時の例であり、ＶSVと／
ＶHH1 ，ＶHH1 の立ち上がり、立ち下がりのタイミング
を図２９，図３０と逆にしたものである。
路規模を小さくするためデプレッション型トランジスタ
を使用したＮＡＮＤを用いない時の例であり、ＶSVと／
ＶHH1 ，ＶHH1 の立ち上がり、立ち下がりのタイミング
を図２９，図３０と逆にしたものである。
【０１２２】ＷＤＲＶ0 ，ＷＬを駆動する回路の制御信
号がＶSVの立ち上げ・立ち下げ時に誤動作してＶSVの電
位がＷＬに抜けることがあっても、デプレッション型ト
ランジスタでＶssに抑えつける。但し、トランジスタＱ
115 は貫通をなくするために取ってある。もし必要なら
ば別のタイミングのＶHH1'′，／ＶHH1 を用いれば良
い。
号がＶSVの立ち上げ・立ち下げ時に誤動作してＶSVの電
位がＷＬに抜けることがあっても、デプレッション型ト
ランジスタでＶssに抑えつける。但し、トランジスタＱ
115 は貫通をなくするために取ってある。もし必要なら
ば別のタイミングのＶHH1'′，／ＶHH1 を用いれば良
い。
【０１２３】以上、図２７〜図３５に示したように、電
源立ち上げ、立ち下げ時、非選択ワード線が誤動作によ
り０Ｖより上がり、セルデータが破壊されるのを防ぐに
は、外部ＶHH信号を用いて、電源ＯＦＦ前に、ワード線
駆動電源ＶSVを０Ｖにし、電源ＯＮ後しばらくたってか
ら、ＶSVを昇圧すれば良い。また、図１、図１８、図２
０等に示すように、従来、電源ＯＦＦにより、プレート
電位が 1/2Ｖccから０Ｖに低下することにより“０”デ
ータが破壊されるのを防ぐためには、プレート電圧を電
源ＯＮ或いはＯＦＦに拘らず０Ｖに設定すれば良いこと
を示した。
源立ち上げ、立ち下げ時、非選択ワード線が誤動作によ
り０Ｖより上がり、セルデータが破壊されるのを防ぐに
は、外部ＶHH信号を用いて、電源ＯＦＦ前に、ワード線
駆動電源ＶSVを０Ｖにし、電源ＯＮ後しばらくたってか
ら、ＶSVを昇圧すれば良い。また、図１、図１８、図２
０等に示すように、従来、電源ＯＦＦにより、プレート
電位が 1/2Ｖccから０Ｖに低下することにより“０”デ
ータが破壊されるのを防ぐためには、プレート電圧を電
源ＯＮ或いはＯＦＦに拘らず０Ｖに設定すれば良いこと
を示した。
【０１２４】これを実証するため、本発明においては、
６４ｋｂＤＲＡＭテストデバイスを試作して評価した。
図３８〜図４１は、この実験結果を示す。図３８は、セ
ルにデータを書き込み後電源ＯＦＦし、０．４秒たって
から電源ＯＮし、その後に読み出し動作させた結果を示
す。条件としては、本発明に従って、電源ＯＦＦよりｔ
DELAY （１０μＳ）前に、ワード線駆動電源ＶSVを０Ｖ
にし、電源ＯＮ後ｔDELAY （１０μＳ）経ってから、Ｖ
SVを昇圧している。パラメータとして、プレート電圧
（ＶPL）、ビット線プリチャージ電圧（ＶBL）を振って
いる。この結果より、本発明の示す通り、電源ＯＦＦ前
にワード線駆動電源ＶＳＦを０Ｖにし、電源ＯＮ後しば
らく経ってからＶSVを昇圧し、且つプレート電圧を０Ｖ
或いは０Ｖ付近にすれば、電源ＯＦＦしてもメモリセル
データが保持できている。
６４ｋｂＤＲＡＭテストデバイスを試作して評価した。
図３８〜図４１は、この実験結果を示す。図３８は、セ
ルにデータを書き込み後電源ＯＦＦし、０．４秒たって
から電源ＯＮし、その後に読み出し動作させた結果を示
す。条件としては、本発明に従って、電源ＯＦＦよりｔ
DELAY （１０μＳ）前に、ワード線駆動電源ＶSVを０Ｖ
にし、電源ＯＮ後ｔDELAY （１０μＳ）経ってから、Ｖ
SVを昇圧している。パラメータとして、プレート電圧
（ＶPL）、ビット線プリチャージ電圧（ＶBL）を振って
いる。この結果より、本発明の示す通り、電源ＯＦＦ前
にワード線駆動電源ＶＳＦを０Ｖにし、電源ＯＮ後しば
らく経ってからＶSVを昇圧し、且つプレート電圧を０Ｖ
或いは０Ｖ付近にすれば、電源ＯＦＦしてもメモリセル
データが保持できている。
【０１２５】図３９はプレート電圧を０Ｖとして、前述
のｔDELAY をパラメータとした電源ＯＦＦ時間を示す。
電源ＯＦＦ／ＯＦＦによるワード線の誤選択により発生
するワード線の浮きを、図に示すように、８００ｎｓ以
上のｔDELAY 期間だけワード線駆動電源ＶSVを０Ｖにし
ておくと、回避できることが分かる。
のｔDELAY をパラメータとした電源ＯＦＦ時間を示す。
電源ＯＦＦ／ＯＦＦによるワード線の誤選択により発生
するワード線の浮きを、図に示すように、８００ｎｓ以
上のｔDELAY 期間だけワード線駆動電源ＶSVを０Ｖにし
ておくと、回避できることが分かる。
【０１２６】図４０は図３８、図３９の結果から、ＶPL
＝０Ｖ、ｔDELAY ＝１０μｓの条件で、従来ＤＲＡＭ電
源ＯＮのままのスタンドバイでのデータ保持時間と、本
発明の電源ＯＦＦ時間をパラメータとした、試作した６
４ｋｂＤＲＡＭの読み出し結果の累積不良ビット数を示
している。この図より、従来と本発明のデータは一致
し、明らかに本発明により、電源ＯＮ／ＯＦＦにも拘ら
ずセルデータが保持できていることが分かる。
＝０Ｖ、ｔDELAY ＝１０μｓの条件で、従来ＤＲＡＭ電
源ＯＮのままのスタンドバイでのデータ保持時間と、本
発明の電源ＯＦＦ時間をパラメータとした、試作した６
４ｋｂＤＲＡＭの読み出し結果の累積不良ビット数を示
している。この図より、従来と本発明のデータは一致
し、明らかに本発明により、電源ＯＮ／ＯＦＦにも拘ら
ずセルデータが保持できていることが分かる。
【０１２７】さらに、ハードな試験を図４１に示すよう
に行ってみた。図４１は、セルにデータを書き込み後、
電源ＯＦＦし、電源ＯＮし、その後読み出し動作させ、
また電源ＯＦＦし、電源ＯＮし、その後読み出し動作
と、これを１００回繰り返した場合の電源ＯＦＦ時間を
示す。１００回電源ＯＮ／ＯＦＦを繰り返しても、不意
にデータが破壊されたり、電源ＯＦＦ時間が短縮される
ことなく、本発明によると安定動作することが分かる。
このように、電源ＯＮ／ＯＦＦしても、セルデータは破
壊されず、あとはＳＯＩ等を用いて、電源ＯＦＦ時間さ
え長くできれば、長時間電源ＯＦＦでき、しかも他の不
揮発性メモリに比べて、無限大の書き込み回数、高速性
の点で有利なメモリを実現できることになる。
に行ってみた。図４１は、セルにデータを書き込み後、
電源ＯＦＦし、電源ＯＮし、その後読み出し動作させ、
また電源ＯＦＦし、電源ＯＮし、その後読み出し動作
と、これを１００回繰り返した場合の電源ＯＦＦ時間を
示す。１００回電源ＯＮ／ＯＦＦを繰り返しても、不意
にデータが破壊されたり、電源ＯＦＦ時間が短縮される
ことなく、本発明によると安定動作することが分かる。
このように、電源ＯＮ／ＯＦＦしても、セルデータは破
壊されず、あとはＳＯＩ等を用いて、電源ＯＦＦ時間さ
え長くできれば、長時間電源ＯＦＦでき、しかも他の不
揮発性メモリに比べて、無限大の書き込み回数、高速性
の点で有利なメモリを実現できることになる。
【０１２８】
【発明の効果】以上詳述してきたように本発明によれ
ば、従来の電源ＯＦＦするとメモリセルデータが破壊さ
れるＤＲＡＭに比べて、セルデータを書き込んだ後、電
源をＯＦＦして、再度電源を入れて、前のデータを正し
く読み出すことができる。さらに、メモリセルのカット
オフ特性を良くできるので、長時間電源をＯＦＦしてお
くことができる。
ば、従来の電源ＯＦＦするとメモリセルデータが破壊さ
れるＤＲＡＭに比べて、セルデータを書き込んだ後、電
源をＯＦＦして、再度電源を入れて、前のデータを正し
く読み出すことができる。さらに、メモリセルのカット
オフ特性を良くできるので、長時間電源をＯＦＦしてお
くことができる。
【図１】第１の実施例に係わる半導体記憶装置を示す回
路構成図。
路構成図。
【図２】第１の実施例における駆動信号を示す図。
【図３】第１の実施例における素子構造を示す断面図。
【図４】第１の実施例においてＤＲＡＭのポーズ特性を
長くする条件を示す図。
長くする条件を示す図。
【図５】第２の実施例における駆動信号を示す図。
【図６】第３の実施例を示す回路構成図。
【図７】第４の実施例を示すブロック図。
【図８】第４の実施例における変形例を示すブロック
図。
図。
【図９】第５の実施例を示す回路構成図と信号波形図。
【図１０】第６の実施例を示す回路構成図と信号波形
図。
図。
【図１１】第６の実施例における変形例を示す図。
【図１２】第７の実施例に係わるロウ・デコーダ回路を
示す図。
示す図。
【図１３】第８の実施例を示す回路構成図。
【図１４】第９の実施例を示す回路構成図。
【図１５】第１０の実施例を示す回路構成図と信号波形
図。
図。
【図１６】第１１の実施例を示す回路構成図。
【図１７】第１１の実施例における駆動信号を示す図。
【図１８】第１２の実施例を示す回路構成図。
【図１９】第１２の実施例における駆動信号を示す図。
【図２０】第１３の実施例を示す回路構成図。
【図２１】第１３の実施例における駆動信号を示す図。
【図２２】第１４の実施例を示す回路構成図。
【図２３】第１５の実施例を示す回路構成図。
【図２４】第１５の実施例における駆動信号を示す図。
【図２５】第１６の実施例を示す回路構成図と信号波形
図。
図。
【図２６】第１７の実施例を示す素子構造断面図。
【図２７】第１８の実施例を示す回路構成図。
【図２８】第１８の実施例における信号波形図。
【図２９】第１９の実施例を示す回路構成図。
【図３０】第１９の実施例における信号波形図。
【図３１】第２０の実施例を示す回路構成図と信号波形
図。
図。
【図３２】第２１の実施例を示す回路構成図。
【図３３】第２１の実施例における信号波形図。
【図３４】第２２の実施例を示す回路構成図。
【図３５】第２２の実施例における信号波形図。
【図３６】本発明を１６ＭｂＤＲＡＭクラスに適用した
場合の効果を表す図。
場合の効果を表す図。
【図３７】本発明を１ＧｂＤＲＡＭクラスに適用した場
合の効果を表す図。
合の効果を表す図。
【図３８】本発明におけるポーズ特性のプレート電圧依
存性の実験結果を示す図。
存性の実験結果を示す図。
【図３９】本発明におけるポーズ特性のワード線電源の
立ち上げ／立ち下げとＶccの時間差の実験結果を示す
図。
立ち上げ／立ち下げとＶccの時間差の実験結果を示す
図。
【図４０】本発明の電源ＯＦＦ時間と従来の電源ＯＮし
たままのポーズ時間との実験比較結果を示す図。
たままのポーズ時間との実験比較結果を示す図。
【図４１】本発明において、電源ＶccのＯＮ，ＯＦＦを
繰り返した場合の実験結果を示す図。
繰り返した場合の実験結果を示す図。
【図４２】従来の半導体記憶装置を説明するための図。
【図４３】ＤＲＡＭ世代とリーク電流及びしきい値電圧
との関係を示す図。
との関係を示す図。
【図４４】従来のＤＲＡＭにおいて、電源ＯＮしたまま
のポーズ特性と、電源を一度ＯＦＦしてその後にＯＮし
た場合のポーズ特性を示す図。
のポーズ特性と、電源を一度ＯＦＦしてその後にＯＮし
た場合のポーズ特性を示す図。
Ｍ…メモリセル Ｑ…トランジスタ Ｃ…セルキャパシタ ＷＬ…ワード線 ＢＬ…ビット線 ＳＡ…センスアンプ
Claims (38)
- 【請求項１】複数のワード線と、 前記複数のワード線に交差するように配置された複数の
ビット線と、 １個のトランジスタと１個のキャパシタとからなり、前
記トランジスタのゲートは前記ビット線に接続され、ソ
ースは前記キャパシタの一端に接続されて記憶ノードと
なり、前記キャパシタの他端はプレート電極に接続され
ているメモリセルであって、前記複数のワード線と前記
複数のビット線の交点に選択的に配置され、前記キャパ
シタに電荷を記憶するメモリセルと、 を具備し、 前記プレート電極は接地線に接続され、 電源がオンしているスタンバイ時、電源オフ時、電源投
入時又は電源遮断時には、前記ワード線電位は接地電位
に設定され、電源がオンしているアクティブ時には、選
択された所定のワード線電位は接地電位より高い電位に
設定されること、 を特徴とする半導体記憶装置。 - 【請求項２】電源がオンしているスタンバイ時、電源オ
フ時、電源投入時又は電源遮断時には、前記ビット線は
接地電位に設定、電源がオンしているアクティブ時に
は、選択された所定のビット線は、接地電位と、接地電
位より高い電位間で振幅されることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】電源オフ時、電源投入時及び電源遮断時に
は、前記ビット線は接地電位に設定され、電源がオンし
ているスタンバイ時には、前記ビット線電位は接地電位
より高い電位にプリチャージされることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項４】複数のワード線と、 前記複数のワード線に交差するように配置された複数の
ビット線と、 １個のトランジスタと１個のキャパシタとからなり、前
記トランジスタのゲートは前記ビット線に接続され、ソ
ースは前記キャパシタの一端に接続されて記憶ノードと
なり、前記キャパシタの他端は接地線に接続されたプレ
ート電極に接続されているメモリセルであって、前記複
数のワード線と前記複数のビット線の交点に選択的に配
置され、前記キャパシタに電荷を記憶するメモリセル
と、 電源がオンしているスタンバイ時、電源オフ時、電源投
入時及び電源遮断時には、前記ワード線電位を接地電位
に設定し、電源がオンしているアクティブ時には、選択
された所定のワード線電位を接地電位より高い電位に設
定する第１の制御回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項５】電源がオンしているスタンバイ時、電源オ
フ時、電源投入時及び電源遮断時には、前記ビット線の
電位を接地電位に設定する第２の制御回路をさらに具備
する請求項４記載の半導体記憶装置。 - 【請求項６】電源オフ時、電源投入時及び電源遮断時に
は、前記ビット線電位を接地電位に設定する第２の制御
回路をさらに具備する請求項４記載の半導体記憶装置。 - 【請求項７】前記ワード線と接地電位線との間に接続さ
れた第１のデプレッション型ＭＯＳトランジスタをさら
に具備し、 前記第１の制御回路は、電源オフ時、電源投入時及び電
源遮断時には、前記第１のデプレッション型ＭＯＳトラ
ンジスタをオンさせること、 を特徴とする請求項４記載の半導体記憶装置。 - 【請求項８】前記ビット線と接地電位線との間に接続さ
れた第２のデプレッション型ＭＯＳトランジスタをさら
に具備し、 前記第２の制御回路は、電源オフ時、電源投入時及び電
源遮断時には、前記第２のデプレッション型ＭＯＳトラ
ンジスタをオンさせること、 を特徴とする請求項５又は６記載の半導体記憶装置。 - 【請求項９】前記第１の制御回路は、内部電源立ち上が
り前に特定の信号を受け取る手段、又は、内部電源立ち
上がりを検知する手段を有することを特徴とする請求項
４又は７記載の半導体記憶装置。 - 【請求項１０】前記第２の制御回路は、内部電源立ち上
がり前に特定の信号を受け取る手段、又は、内部電源立
ち上がりを検知する手段を有することを特徴とする請求
項５、６又は８記載の半導体記憶装置。 - 【請求項１１】前記トランジスタは、絶縁層上の半導体
層に形成されたＭＯＳトランジスタであることを特徴と
する請求項１乃至３のうちいずれか一項記載の半導体記
憶装置。 - 【請求項１２】前記トランジスタは、前記半導体層にソ
ース／ドレイン領域及びチャネル領域を有し、 前記ソース／ドレイン領域が形成されている半導体層の
厚さは、前記チャネル領域が形成されている半導体層の
厚さよりも厚いことを特徴とする請求項１１記載の半導
体記憶装置。 - 【請求項１３】複数のワード線と、 前記複数のワード線に交差するように配置された複数の
ビット線と、 １個のトランジスタと１個のキャパシタとからなり、前
記トランジスタのゲートは前記ビット線に接続され、ソ
ースはキャパシタの一端に接続されて記憶ノードとな
り、前記キャパシタの他端はプレート電極に接続されて
いるメモリセルであって、前記複数のワード線と前記複
数のビット線の交点に選択的に配置され、前記キャパシ
タに電荷を記憶するメモリセルと、 前記ビット線と接地電位線との間に接続された第１のデ
プレッション型ＭＯＳトランジスタと、 を具備することを特徴とする半導体記憶装置。 - 【請求項１４】内部電源オフ時に、前記第１のデプレッ
ション型ＭＯＳトランジスタをオンする第１の制御回路
をさらに具備することを特徴とする請求項１３記載の半
導体記憶装置。 - 【請求項１５】前記第１の制御回路は、内部電源立ち上
がり後からの所定期間、前記第１のデプレッション型Ｍ
ＯＳトランジスタをオンにすることを特徴とする請求項
１４記載の半導体装置。 - 【請求項１６】前記第１の制御回路は、内部電源立ち下
がり直前の所定期間、前記第１のデプレッション型ＭＯ
Ｓトランジスタをオンにすることを特徴とする請求項１
４又は１５記載の半導体記憶装置。 - 【請求項１７】前記ワード線と接地電位線との間に接続
された第２のデプレッション型ＭＯＳトランジスタをさ
らに具備することを特徴とする請求項１３乃至１６記載
のうちいずれか一項記載の半導体記憶装置。 - 【請求項１８】内部電源オフ時に前記第２のデプレッシ
ョン型ＭＯＳトランジスタをオンする第２の制御回路を
さらに具備することを特徴とする請求項１７記載の半導
体記憶装置。 - 【請求項１９】前記第２の制御回路は、内部電源立ち上
がり後からの所定期間、前記第２のデプレッション型Ｍ
ＯＳトランジスタをオンにすることを特徴とする請求項
１８記載の半導体記憶装置。 - 【請求項２０】前記第２の制御回路は、内部電源立ち下
がり直前の所定期間、前記第２のデプレッション型ＭＯ
Ｓトランジスタをオンにすることを特徴とする請求項１
８又は１９記載の半導体記憶装置。 - 【請求項２１】複数のワード線と、 前記複数のワード線に交差するように配置された複数の
ビット線と、 １個のトランジスタと１個のキャパシタとからなり、前
記トランジスタのゲートは前記ビット線に接続され、ソ
ースはキャパシタの一端に接続されて記憶ノードとな
り、前記キャパシタの他端はプレート電極に接続されて
いるメモリセルであって、前記複数のワード線と前記複
数のビット線の交点に選択的に配置され、前記キャパシ
タに電荷を記憶するメモリセルと、 前記ワード線と接地電位線との間に接続された第１のデ
プレッション型ＭＯＳトランジスタと、 を具備することを特徴とする半導体記憶装置。 - 【請求項２２】内部電源オフ時に前記第１のデプレッシ
ョン型ＭＯＳトランジスタをオンする第１の制御回路を
更に具備することを特徴とする請求項２１記載の半導体
記憶装置。 - 【請求項２３】前記第１の制御回路は、内部電源立ち上
がり後からの所定期間、前記第１のデプレッション型Ｍ
ＯＳトランジスタをオンにすることを特徴とする請求項
２２記載の半導体記憶装置。 - 【請求項２４】前記第１の制御回路は、内部電源立ち下
がり直前の所定期間、前記第１のデプレッション型ＭＯ
Ｓトランジスタをオンにすることを特徴とする請求項２
２又は２３記載の半導体記憶装置。 - 【請求項２５】前記第１の制御回路は、内部電源立ち上
がり前に特定の信号を受け取る手段、又は、内部電源立
ち上がりを検知する手段を有することを特徴とする請求
項１４乃至１６、２２乃至２４のうちいずれか一項に記
載の半導体記憶装置。 - 【請求項２６】前記第２の制御回路は、内部電源立ち上
がり前に特定の信号を受け取る手段、又は、内部電源立
ち上がりを検知する手段を有することを特徴とする請求
項１８乃至２０のうちいずれか一項記載の半導体記憶装
置。 - 【請求項２７】前記第１の制御回路は、内部電源立ち下
がり前に特定の信号を受け取る手段、又は、内部電源立
ち下がりを検知する手段を有することを特徴とする請求
項１４乃至１６、２２乃至２４、２５のうちいずれか一
項記載の半導体記憶装置。 - 【請求項２８】前記第２の制御回路は、内部電源立ち下
がり前に特定の信号を受け取る手段、又は、内部電源立
ち下がりを検知する手段を有することを特徴とする請求
項１８乃至２０、２６のうちいずれか一項記載の半導体
記憶装置。 - 【請求項２９】前記第１の制御回路は、内部電源オフ時
に、前記第１のデプレッション型ＭＯＳトランジスタの
ゲートに接地電位を供給することを特徴とする請求項１
４乃至１６、２２乃至２４のうちいずれか一項記載の半
導体記憶装置。 - 【請求項３０】前記第１の制御回路は、前記内部電源立
ち上がり後からの所定期間に、前記第１のデプレッショ
ン型ＭＯＳトランジスタのゲートに接地電位を供給する
ことを特徴とする請求項１５又は１６、２３又は２４の
うちいずれか一項記載の半導体記憶装置。 - 【請求項３１】前記第１の制御回路は、前記内部電源立
ち下がり直前の所定期間に、前記第１のデプレッション
型ＭＯＳトランジスタのゲートに接地電位を供給するこ
とを特徴とする請求項１６又は２４に記載の半導体記憶
装置。 - 【請求項３２】前記第２の制御回路は、内部電源オフ時
に、前記第２のデプレッション型ＭＯＳトランジスタの
ゲートに接地電位を供給することを特徴とする請求項１
８乃至２０のうちいずれか一項記載の半導体記憶装置。 - 【請求項３３】前記第２の制御回路は、前記内部電源立
ち上がり後からの所定期間に、前記第２のデプレッショ
ン型ＭＯＳトランジスタのゲートに接地電位を供給する
ことを特徴とする請求項１９又は２０記載の半導体記憶
装置。 - 【請求項３４】前記第２の制御回路は、前記内部電源立
ち下がり直前の所定期間に、前記第２のデプレッション
型ＭＯＳトランジスタのゲートに接地電位を供給するこ
とを特徴とする請求項２０記載の半導体記憶装置。 - 【請求項３５】前記トランジスタは、絶縁層上の半導体
層に形成されたＭＯＳトランジスタであることを特徴と
する請求項１３乃至３４のうちいずれか一項記載の半導
体記憶装置。 - 【請求項３６】前記トランジスタは、前記半導体層にソ
ース／ドレイン領域及びチャネル領域を有し、 前記ソース／ドレイン領域が形成されている半導体層の
厚さは、前記チャネル領域が形成されている半導体層の
厚さよりも厚いこと、 を特徴とする請求項３５記載の半導体記憶装置。 - 【請求項３７】前記トランジスタは、ＮＭＯＳトランジ
スタであって、前記プレート電極は電源のオン・オフに
かかわらず接地電位線に接続されていることを特徴とす
る請求項１３乃至３６のうちいずれか一項記載の半導体
記憶装置。 - 【請求項３８】前記プレート電極の電位は、電源オン時
にメモリセルのトランジスタのしきい値以下で、かつ０
Ｖ以上に設定されることを特徴とする請求項１３乃至３
６のうちいずれか一項記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13685795A JP3315293B2 (ja) | 1995-01-05 | 1995-06-02 | 半導体記憶装置 |
| DE69623832T DE69623832T2 (de) | 1995-01-05 | 1996-01-03 | Halbleiterspeicheranordnung |
| EP96300025A EP0725402B1 (en) | 1995-01-05 | 1996-01-03 | Semiconductor memory device |
| CN96100612A CN1083607C (zh) | 1995-01-05 | 1996-01-04 | 半导体存储器 |
| KR1019960000069A KR100236213B1 (ko) | 1995-01-05 | 1996-01-05 | 반도체 기억장치 |
| US08/845,035 US5953246A (en) | 1995-01-05 | 1997-04-21 | Semiconductor memory device such as a DRAM capable of holding data without refresh |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-295 | 1995-01-05 | ||
| JP29595 | 1995-01-05 | ||
| JP13685795A JP3315293B2 (ja) | 1995-01-05 | 1995-06-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241585A JPH08241585A (ja) | 1996-09-17 |
| JP3315293B2 true JP3315293B2 (ja) | 2002-08-19 |
Family
ID=26333247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13685795A Expired - Fee Related JP3315293B2 (ja) | 1995-01-05 | 1995-06-02 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5953246A (ja) |
| EP (1) | EP0725402B1 (ja) |
| JP (1) | JP3315293B2 (ja) |
| KR (1) | KR100236213B1 (ja) |
| CN (1) | CN1083607C (ja) |
| DE (1) | DE69623832T2 (ja) |
Families Citing this family (81)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370057B1 (en) * | 1999-02-24 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having plate lines and precharge circuits |
| US6038673A (en) * | 1998-11-03 | 2000-03-14 | Intel Corporation | Computer system with power management scheme for DRAM devices |
| KR100295060B1 (ko) * | 1999-06-30 | 2001-07-12 | 윤종용 | 메모리 영역을 열방향으로 분할하여 리프레쉬 동작이 필요치 않는 그래픽 메모리 장치 |
| DE10015278B4 (de) * | 2000-03-28 | 2004-09-23 | Infineon Technologies Ag | Halbleiterspeicher mit einem Speicherzellenfeld |
| TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
| KR100908793B1 (ko) * | 2001-09-28 | 2009-07-22 | 소니 가부시끼 가이샤 | 표시 메모리, 드라이버 회로, 디스플레이 및 휴대 정보 장치 |
| JP4251815B2 (ja) * | 2002-04-04 | 2009-04-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4094379B2 (ja) * | 2002-08-27 | 2008-06-04 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| US6757202B2 (en) * | 2002-08-29 | 2004-06-29 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers |
| JP2004185755A (ja) * | 2002-12-05 | 2004-07-02 | Sharp Corp | 不揮発性半導体記憶装置 |
| DE10320874B4 (de) * | 2003-05-09 | 2014-01-09 | Qimonda Ag | Integrierter Halbleiterspeicher mit einem Transistor verringerter Gate-Oxiddicke |
| US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
| US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
| KR101218860B1 (ko) * | 2005-06-01 | 2013-01-07 | 파나소닉 주식회사 | 반도체 기억장치, 및 그것을 탑재한 반도체 집적회로 |
| JP4537909B2 (ja) * | 2005-08-08 | 2010-09-08 | 株式会社東芝 | 情報記録装置 |
| US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
| US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
| US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
| WO2007128738A1 (en) | 2006-05-02 | 2007-11-15 | Innovative Silicon Sa | Semiconductor memory cell and array using punch-through to program and read same |
| US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
| US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
| US8264041B2 (en) | 2007-01-26 | 2012-09-11 | Micron Technology, Inc. | Semiconductor device with electrically floating body |
| US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| US7733731B2 (en) | 2007-03-05 | 2010-06-08 | Micron Technology, Inc. | Control of inputs to a memory device |
| WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
| US8004920B2 (en) | 2007-05-29 | 2011-08-23 | Micron Technology, Inc. | Power saving memory apparatus, systems, and methods |
| US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
| US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
| WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
| US7656720B2 (en) | 2007-11-07 | 2010-02-02 | Micron Technology, Inc. | Power-off apparatus, systems, and methods |
| US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
| US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
| US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
| US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
| US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
| US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
| US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
| US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
| US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
| US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
| US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
| TWI394156B (zh) * | 2008-12-09 | 2013-04-21 | Winbond Electronics Corp | 更新方法 |
| US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
| US8710566B2 (en) | 2009-03-04 | 2014-04-29 | Micron Technology, Inc. | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
| KR20120006516A (ko) | 2009-03-31 | 2012-01-18 | 마이크론 테크놀로지, 인크. | 반도체 메모리 디바이스를 제공하기 위한 기술들 |
| US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
| US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
| US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| KR101892430B1 (ko) | 2009-10-21 | 2018-08-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
| WO2011065183A1 (en) * | 2009-11-24 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory cell |
| US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
| US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
| US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
| US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
| WO2011115893A2 (en) | 2010-03-15 | 2011-09-22 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| WO2011114868A1 (en) * | 2010-03-19 | 2011-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
| DE102010027325A1 (de) | 2010-07-06 | 2012-01-12 | Quick-Mix Gruppe Gmbh & Co. Kg | Neue Baustoffmischungen |
| DE202010010080U1 (de) | 2010-07-06 | 2011-08-23 | Quick-Mix Gruppe Gmbh & Co. Kg | Neue Baustoffmischungen |
| JP2012142562A (ja) * | 2010-12-17 | 2012-07-26 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| KR101899880B1 (ko) | 2011-02-17 | 2018-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 ｌｓｉ |
| JP6001900B2 (ja) * | 2011-04-21 | 2016-10-05 | 株式会社半導体エネルギー研究所 | 信号処理回路 |
| US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
| CN103514103B (zh) * | 2012-06-21 | 2016-09-28 | 群联电子股份有限公司 | 数据保护方法、存储器控制器与存储器储存装置 |
| US9515656B2 (en) | 2013-11-01 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Reconfigurable circuit, storage device, and electronic device including storage device |
| CN103648029B (zh) * | 2013-12-06 | 2016-09-28 | 乐视致新电子科技（天津）有限公司 | 智能电视的通电保护方法及系统 |
| JP6038100B2 (ja) * | 2014-11-11 | 2016-12-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5941577B1 (ja) * | 2015-05-11 | 2016-06-29 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置 |
| US9858997B2 (en) * | 2015-07-14 | 2018-01-02 | Nanya Technology Corp. | Electronic apparatus applying unified non-volatile memory and unified non-volatile memory controlling method |
| GB201609704D0 (en) * | 2016-06-03 | 2016-07-20 | Surecore Ltd | Memory unit |
| CN109390341A (zh) * | 2018-08-17 | 2019-02-26 | 刘文剑 | 一种漏电过程自控的凹入式沟道动态随机存储器单元 |
| CN109003980A (zh) * | 2018-08-17 | 2018-12-14 | 刘文剑 | 一种具有soi结构的漏电过程自控的动态随机存储器单元 |
| US11328759B2 (en) | 2020-10-02 | 2022-05-10 | Sandisk Technologies Llc | Signal preserve in MRAM during reading |
| US11386945B2 (en) * | 2020-10-02 | 2022-07-12 | Sandisk Technologies Llc | Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line |
| CN114496048B (zh) * | 2022-01-12 | 2024-10-15 | 长鑫存储技术有限公司 | 存储器检测方法及其装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399736A (en) * | 1977-02-10 | 1978-08-31 | Toshiba Corp | Semiconductor memory unit |
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
| JPH0426989A (ja) * | 1990-05-18 | 1992-01-30 | Toshiba Corp | ダイナミックメモリ装置 |
| JP2789931B2 (ja) * | 1991-05-27 | 1998-08-27 | 日本電気株式会社 | 半導体装置 |
| US5337270A (en) * | 1991-08-26 | 1994-08-09 | Nec Corporation | Semiconductor dynamic memory |
| US5365487A (en) * | 1992-03-24 | 1994-11-15 | Texas Instruments Incorporated | DRAM power management with self-refresh |
| JPH0612896A (ja) * | 1992-04-28 | 1994-01-21 | Nec Corp | 半導体記憶装置 |
| JPH06216338A (ja) * | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
| US5373463A (en) * | 1993-07-06 | 1994-12-13 | Motorola Inc. | Ferroelectric nonvolatile random access memory having drive line segments |
-
1995
- 1995-06-02 JP JP13685795A patent/JP3315293B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-03 EP EP96300025A patent/EP0725402B1/en not_active Expired - Lifetime
- 1996-01-03 DE DE69623832T patent/DE69623832T2/de not_active Expired - Fee Related
- 1996-01-04 CN CN96100612A patent/CN1083607C/zh not_active Expired - Fee Related
- 1996-01-05 KR KR1019960000069A patent/KR100236213B1/ko not_active IP Right Cessation
-
1997
- 1997-04-21 US US08/845,035 patent/US5953246A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0725402A3 (en) | 1999-01-07 |
| EP0725402B1 (en) | 2002-09-25 |
| JPH08241585A (ja) | 1996-09-17 |
| US5953246A (en) | 1999-09-14 |
| DE69623832T2 (de) | 2003-05-28 |
| KR100236213B1 (ko) | 1999-12-15 |
| DE69623832D1 (de) | 2002-10-31 |
| CN1083607C (zh) | 2002-04-24 |
| EP0725402A2 (en) | 1996-08-07 |
| CN1136207A (zh) | 1996-11-20 |
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