TWI394156B

TWI394156B - 更新方法

Info

Publication number: TWI394156B
Application number: TW97147873A
Authority: TW
Inventors: Cheng Sheng Lee; Cheng Fung Wu
Original assignee: Winbond Electronics Corp
Priority date: 2008-12-09
Filing date: 2008-12-09
Publication date: 2013-04-21
Also published as: TW201023181A

Description

更新方法

本發明是有關於一種記憶體裝置的更新方法，且特別是有關於一種用以降低漏電流與雜訊之記憶體裝置的更新方法。

DRAM為目前最廣泛使用的記憶體。DRAM是利用電容來儲存資料，由於存在電容之中的電荷會逐漸消失，故需要額外週期性的更新(refresh)動作。圖1為習知DRAM之基本單位的結構示意圖。圖2為用以說明圖1中各訊號的時序圖。請同時參照圖1與圖2，在等電位期間T21，由於訊號EQL11、EQL12、MUX11與MUX12的準位維持在電壓VINT2，因此位元線(BL11、/BL11、BL12與/BL12)以及感應線(BLM11與BLM12)彼此電性相連並等電位至參考電壓VEQL2，其中參考電壓VEQL2的準位被設定為位元線最高準位VBLH2的一半。

之後，為了更新連接至字元線WLR0的記憶格131，則將於更新期間T22中致能記憶格陣列130。此時，訊號EQL12與MUX11的準位將轉態至電壓VSS2，以致使位元線BL12與/BL12相互不導通，且感應放大器120與記憶格陣列110彼此互不相連。之後，透過字元線WLR0定址所欲存取之記憶格。於訊號生成階段，記憶格131將被開啟，且所欲讀取之訊號即生成於位元線BL12、/BL12與感應線BLM11、BLM12上。此時，感應放大器120將放大感應線BLM11、BLM12上的訊號，進而達到更新記憶格131的目的。

值得注意的是，隨著DRAM核心架構的日漸縮小，位元線間所存在的漏電流也就越來越嚴重。主要的原因在於，於等電位期間，記憶格中的寄生電容將形成不必要的導通路徑，而在位元線之間形成漏電流，例如：圖1所標示的I11。此種狀況可藉由新增一電流限制器來加以降低，但是來自感應放大器120的漏電流，例如：圖1所標示的I12，卻無法被抑制住。

為了避免來自感應放大器120的漏電流，如圖3所示的，於更新期間T22的起始階段，現有技術將訊號MUX11與MUX12同時切換至電壓VSS2。此時，感應線BLM11、BLM12將維持在浮接(floating)的狀態，進而降低漏電流的發生。然而，當感應線BLM11與BLM12同時維持在浮接狀態時，卻會引發雜訊(noise)的產生，進而影響整個系統的雜訊邊限(noise margin)。

本發明提供一種更新方法，用以降低記憶體裝置中漏電流與雜訊的產生。

本發明提出一種更新方法，適用於一記憶體裝置。其中，記憶體裝置包括一感應放大器、一第一記憶格陣列以及一第二記憶格陣列，感應放大器具有一感應線對，並用以放大來自第一記憶格陣列中一第一位元線對的訊號，以及來自第二記憶格陣列中一第二位元線對的訊號。所述更新方法包括下列步驟。首先，設定一睡眠模式，其中記憶體裝置於睡眠模式下無法被讀取與寫入。之後，依序自動更新第一與第二記憶格陣列。

值得注意的是，上述自動更新第一與第二記憶格陣列的步驟各自包括：於一等電位期間，將感應線對、第一位元線對以及第二位元線對的電位切換至一參考電壓，其中感應線對與第二位元線對彼此電性不相連；以及，於一更新期間，依據第一與第二記憶格陣列的更新順序，來調整第一與第二位元線對的電位，並據以將感應線對至少與第一、第二位元線之其一電性相連。

在本發明之一實施例中，上述之將感應線對、第一位元線對以及第二位元線對的電位切換至參考電壓的步驟包括，首先，提供一第一與一第二等位控制訊號，以分別控制第一位元線對以及第二位元線對中兩位元線的導通狀態。之後，提供一第一與一第二感測控制訊號，以分別控制感應線對與第一位元線對、第二位元線對的導通狀態。

更進一步來看，為了致使各個線對的電位切換至參考電壓，將第一與第二等位控制訊號的準位維持在一第一電壓，以分別致使第一位元線對以及第二位元線中的兩位元線相互導通並等電位至參考電壓。此外，更將第一感測控制訊號的準位維持在第一電壓，以致使感應線對電性連接至第一位元線對。在此，第二感測控制訊號的準位會被切換至一第二電壓，以致使感應線對與第二位元線對電性不相連。

在本發明之一實施例中，上述之在自動更新第二記憶格陣列的過程中，於更新期間，依據第一與第二記憶格陣列的更新順序，來調整第一與第二位元線對的電位的步驟包括，維持第一等位控制訊號的準位，以致使第一位元線對中的兩位元線相互導通並等電位至該參考電壓。以及，將第二等位控制訊號的準位切換至第二電壓，以致使第二位元線對中的兩位元線相互不導通。

在本發明之一實施例中，上述之在自動更新第二記憶格陣列的過程中，據以將感應線對至少與第一、第二位元線之其一電性相連的步驟包括，首先，將第一感測控制訊號的準位切換至第二電壓，以致使感應線對與第一位元線對彼此電性不相連。以及，以階梯式的方式遞增第二感測控制訊號的準位，以致使感應放大器放大來自第二位元線對的訊號。

基於上述，針對第一與第二記憶格陣列的自動更新，本發明於等電位期間利用感應線對與第二位元線對彼此電性不相連的方式，來降低位元線之間的漏電流。此外，本發明於更新期間將感應線對至少與第一、第二位元線之其一電性相連，以藉此降低雜訊的產生。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在說明本發明實施例之前，必須先了解本發明的更新方法適用於一記憶體裝置。為了便於說明，以下將以圖1所繪示之動態隨機存取記憶體(DRAM)為例，列舉本發明的實施方式。

如圖1所示的，DRAM包括記憶格陣列110~130以及感應放大器120。其中，記憶格陣列110與130各自包括多個位元線對，例如：記憶格陣列110包含由位元線BL11與/BL11所構成的第一位元線對PBL11，且記憶格陣列130包含由位元線BL12與/BL12所構成的第二位元線對PBL12。感應放大器120則具有由感應線BLM11與BLM12所構成一感應線對PBLM，並用以放大來自位元線對PBL11與PBL12的訊號。在以下說明的過程中，圖1的接收端T11~T14將分別用以接收以下實施例所定義的訊號EQL41、MUX41、MUX42與EQL42。

圖4A繪示為依據本發明一實施例之更新方法的流程圖，圖4B繪示為用以說明圖4A中各訊號的時序圖。請同時參照圖1、圖4A與圖4B，首先，於步驟S410，設定記憶體裝置無法被讀取與寫入的一睡眠模式。例如：步驟S410將設定一睡眠模式，且記憶格陣列110與130於此睡眠模式下將無法被讀取與寫入。之後，透過步驟S420，於睡眠模式的期間，自動更新(refresh)第二記憶格陣列，例如：圖1中的記憶格陣列130。

舉例來說，如圖4B所示的，本實施例會透過等電位期間T41與更新期間T42來進行記憶格陣列130的更新。在此過程中，首先，於步驟S421，將感應線對PBLM、第一位元線對PBL11以及第二位元線對PBL11的電位切換至一參考電壓VEQL2。

針對步驟S421的細部流程來看，如圖5所示的，於等電位期間T41，首先，於步驟S510，提供一第一等位控制訊號EQL41與一第二等位控制訊號EQL42，以分別控制第一位元線對PBL11對以及第二位元線對PBL12中兩位元線的導通狀態。於步驟S520，提供一第一感測控制訊號MUX41與一第二感測控制訊號MUX42，以分別控制感應線對PBLM與第一位元線對PBL11、第二位元線對PBL12的導通狀態。

之後，於步驟S530，將第一等位控制訊號EQL41與第二等位控制訊號EQL42的準位維持在第一電壓VINT4。此時，第一位元線對PBL11中的兩位元線BL11與/BL11將相互導通，並等電位至參考電壓VEQL2。相似地，第二位元線對PBL12中的兩位元線BL12與/BL12也將相互導通，並等電位至參考電壓VEQL2。

接著，於步驟S540，將第一感測控制訊號MUX41的準位維持在第一電壓VINT4。此時，感應線對PBLM將電性連接至第一位元線對PBL11，而等電位至參考電壓VEQL2。另一方面，於步驟S550，將第二感測控制訊號MUX42的準位切換至一第二電壓VSS4。藉此，感應線對PBLM與第二位元線對PBL12彼此電性不相連，進而有助於降低位元線之間的漏電流。

請繼續參照圖4A。於等電位期間T41將感應線對PBLM、第一位元線對PBL11以及第二位元線對PBL12的電位切換至參考電壓後，則將於更新期間T42利用步驟S422~S425來進行有關於記憶格陣列130的更新。更細部地來看，在更新期間T42中，首先，於步驟S422，維持第一等位控制訊號EQL41的準位。藉此，第一等位控制訊號EQL41將被維持在第一電壓VINT4，而致使第一位元線對PBL11中的兩位元線BL41與/BL41相互導通並等電位至參考電壓VEQL2。

之後，則於步驟S423，將第二等位控制訊號EQL12的準位切換至第二電壓VSS4。此時，第二位元線對PBL12中的兩位元線BL12與/BL12將相互不導通，進而可分別用以傳送來自記憶格陣列130的訊號。接著，於步驟S424，將第一感測控制訊號MUX41的準位切換至第二電壓VSS4，以致使感應線對PBLM與第一位元線對PBL11彼此電性不相連。另一方面，則於步驟S425，以階梯式的方式遞增第二感測控制訊號MUX42的準位。

此時，第二感測控制訊號MUX42的準位將從第二電壓VSS4切換至第一電壓VINT4，之後再從第一電壓VINT4切換至一第三電壓VPP4。其中，第三電壓VPP4>第一電壓VINT4>第二電壓VSS4，且第二電壓VSS4例如是系統的接地電壓。如此一來，將可加強感應線對PBLM與第二位元線對PBL12 之間的導通路徑的形成，以致使感應放大器120可放大來自第二位元線對PBL12的訊號。

值得注意的是，於訊號生成的階段，連接至第二位元線對PBL12的記憶格(例如是記憶格131)，將依據字元線WLR0與WLR1所傳送的訊號SWLR而被開啟。此時，來自第二位元線對PBL12中記憶格的訊號將生成於位元線BL12、/BL12與感應線BLM11、BLM12上，並經由感應放大器120的放大而於更新期間T42中獲得訊號SBLM11與SBLM12。

請繼續參照圖4A。當完成第二記憶格陣列(也就是記憶格陣列130)的自動更新後，將於步驟S430，進行第一記憶格陣列(也就是記憶格陣列110)的自動更新。

舉例來說，如圖4B所示的，本實施例會透過等電位期間T43與更新期間T44來進行記憶格陣列110的更新。在此過程中，首先，透過步驟S431，於等電位期間T43，將感應線對PBLM、第一位元線對PBL11以及第二位元線對PBL11的電位切換至參考電壓VEQL2。其中，步驟S431的細部流程與步驟S421相同，故於此不予贅述。

接著，將於更新期間T44利用步驟S432~S435來進行有關於記憶格陣列110的更新。更細部地來看，在更新期間T44中，首先，於步驟S432，將第一等位控制訊號EQL41的準位切換至第二電壓VSS4，以致使第一位元線對PBL11中的兩位元線BL11與/BL11相互不導通。之後，於步驟S433，維持第二等位控制訊號EQL42的準位，以致使第二位元線對中的兩位元線BL12與/BL12相互導通並等電位至參考電壓VEQL2。

接著，於步驟S434，將第一感測控制訊號MUX41的準位切換至第三電壓VPP4，以致使感應放大器120可放大來自第一位元線對PBL11的訊號。並於步驟S435，將第二感測控制訊號MUX42的準位維持在第二電壓VSS4，以致使感應線對PBLM與第二位元線對PBL12彼此電性不相連。

相似地，於訊號生成的階段，連接至第一位元線對PBL11的記憶格(例如是記憶格111)，將依據字元線WLL0與WLL1所傳送的訊號SWLL而被開啟。此時，來自第一位元線對PBL11中記憶格的訊號將生成於位元線BL11、/BL11與感應線BLM11、BLM12上，並經由感應放大器120的放大而於更新期間T44中獲得訊號SBLM11與SBLM12。

總體觀之，上述自動更新第一與第二記憶格陣列的過程都各自包括一等電位期間與一更新期間。此外，無論是更新第一記憶格陣列還是更新第二記憶格陣列，本實施例都是於等電位期間，將感應線對、第一位元線對以及第二位元線對的電位切換至參考電壓，並藉此降低位元線之間的漏電流。另一方面，本實施例都是於更新期間依據第一與第二記憶格陣列的更新順序，來調整第一與第二位元線對的電位，並據以將感應線對至少與第一、第二位元線之其一電性相連。如此一來，感應線對中的兩感應線將不會於更新期間中同時呈現浮接的狀態，並藉此降低雜訊的產生。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110、130‧‧‧記憶格陣列

111、131‧‧‧記憶格

120‧‧‧感應放大器

BL11、/BL11、BL12、/BL12‧‧‧位元線

PBL11、PBL12‧‧‧位元線對

BLM11、BLM12‧‧‧感應線

PBLM‧‧‧感應線對

T11~T14‧‧‧接收端

WLR0、WLR1、WLL0、WLL1‧‧‧字元線

VEQL2‧‧‧參考電壓

I11、I12‧‧‧漏電流

T21、T41、T43‧‧‧等電位期間

T22、T42、T44‧‧‧更新期間

VINT2、VSS2、VPP2、VBLH2、VBLH4‧‧‧電壓

EQL11、EQL12、MUX11、MUX12、SWLR、SWLL、SBLM11、SBLM12‧‧‧訊號

S410~S430、S421~S425、S431~S435‧‧‧用以說明圖4A實施例的各步驟

EQL41‧‧‧第一等位控制訊號

EQL42‧‧‧第二等位控制訊號

MUX41‧‧‧第一感測控制訊號

MUX42‧‧‧第二感測控制訊號

VINT4‧‧‧第一電壓

VSS4‧‧‧第二電壓

VPP4‧‧‧第三電壓

S510~S550‧‧‧用以說明步驟S421的各步驟

圖1為習知DRAM之基本單位的結構示意圖。

圖2為用以說明圖1中各訊號的一時序圖。

圖3為用以說明圖1中各訊號的另一時序圖。

圖4A繪示為依據本發明一實施例之更新方法的流程圖。

圖4B繪示為用以說明圖4A中各訊號的時序圖。

圖5繪示為用以說明步驟S421的流程圖。

Claims

一種更新方法，適用於一記憶體裝置，其中該記憶體裝置包括一感應放大器、一第一記憶格陣列以及一第二記憶格陣列，該感應放大器具有一感應線對，並用以放大來自該第一記憶格陣列中一第一位元線對的訊號，以及來自該第二記憶格陣列中一第二位元線對的訊號，該更新方法包括：設定該記憶體裝置無法被讀取與寫入的一睡眠模式；以及於該睡眠模式的期間，依序自動更新該第一與該第二記憶格陣列，且自動更新該第一與該第二記憶格陣列的步驟各自包括：於一等電位期間，將該感應線對、該第一位元線對以及該第二位元線對的電位切換至一參考電壓，其中該感應線對與該第二位元線對彼此電性不相連；以及於一更新期間，依據該第一與該第二記憶格陣列的更新順序，來調整該第一與該第二位元線對的電位，並據以將該感應線對至少與該第一、該第二位元線之其一電性相連，其中在自動更新該第二記憶格陣列的過程中，據以將該感應線對至少與該第一、該第二位元線之其一電性相連的步驟包括：將用以控制該感應線對與該第一位元線對之導通狀態的一第一感測控制訊號的準位切換至一第二電壓，以致使該感應線對與該第一位元線對彼此電性不相連；以及以階梯式的方式遞增用以控制該感應線對與該第二位元線對之導通狀態的一第二感測控制訊號的準位，以致使該感應放大器放大來自該第二位元線對的訊號，且以階梯式的方式遞增該第二感測控制訊號的準位的步驟包括：將該第二感測控制訊號的準位從該第二電壓切換至一第一電壓；以及，將該第二感測控制訊號的準位從該第一電壓切換至一第三電壓，其中該第三電壓大於該第一電壓，且該第一電壓大於該第二電壓。
如申請專利範圍第1項所述之更新方法，其中於該等電位期間，將該感應線對、該第一位元線對以及該第二位元線對的電位切換至該參考電壓的步驟包括：提供一第一與一第二等位控制訊號，以分別控制該第一位元線對以及該第二位元線對中兩位元線的導通狀態；提供該第一與該第二感測控制訊號，以分別控制該感應線對與該第一位元線對、該第二位元線對的導通狀態；將該第一與該第二等位控制訊號的準位維持在該第一電壓，以分別致使該第一位元線對以及該第二位元線中的兩位元線相互導通並等電位至該參考電壓；將該第一感測控制訊號的準位維持在該第一電壓，以致使該感應線對電性連接至該第一位元線對；以及將該第二感測控制訊號的準位切換至該第二電壓，以致使該感應線對與該第二位元線對電性不相連。
如申請專利範圍第2項所述之更新方法，其中在自動更新該第二記憶格陣列的過程中，於該更新期間，依據該第一與該第二記憶格陣列的更新順序，來調整該第一與該第二位元線對的電位的步驟包括：維持該第一等位控制訊號的準位，以致使該第一位元線對中的兩位元線相互導通並等電位至該參考電壓；以及將該第二等位控制訊號的準位切換至該第二電壓，以致使該第二位元線對中的兩位元線相互不導通。
如申請專利範圍第2項所述之更新方法，其中在自動更新該第一記憶格陣列的過程中，於該更新期間，依據該第一與該第二記憶格陣列的更新順序，來調整該第一與該第二位元線對的電位的步驟包括：將該第一等位控制訊號的準位切換至該第二電壓，以致使該第一位元線對中的兩位元線相互不導通；以及維持該第二等位控制訊號的準位，以致使該第二位元線對中的兩位元線相互導通並等電位至該參考電壓。
如申請專利範圍第1項所述之更新方法，其中在自動更新該第一記憶格陣列的過程中，據以將該感應線對至少與該第一、該第二位元線之其一電性相連的步驟包括：將該第一感測控制訊號的準位切換至該第三電壓，以致使該感應放大器放大來自該第一位元線對的訊號；以及將該第二感測控制訊號的準位維持在該第二電壓，以致使該感應線對與該第二位元線對彼此電性不相連。
如申請專利範圍第1項所述之更新方法，其中該第二電壓為一接地電壓。
如申請專利範圍第1項所述之更新方法，其中該記憶體裝置為動態隨機存取記憶體。