JP3226433B2 - Ferroelectric memory device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、強誘電体メモリ装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory device.
【0002】[0002]
【従来の技術】近年、メモリセルのキャパシタに強誘電
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。2. Description of the Related Art In recent years, a ferroelectric memory device has been devised which realizes non-volatility of stored data by using a ferroelectric material for a capacitor of a memory cell. The ferroelectric capacitor has a hysteresis characteristic, and even when the electric field is zero, remnant polarization having different polarities according to the history remains. A nonvolatile memory device is realized by expressing stored data by remanent polarization of a ferroelectric capacitor.
【0003】米国特許4,873,664号には、2つ
のタイプの強誘電体メモリ装置が開示されている。第1
のタイプはメモリセルが1ビットあたり1トランジスタ
及び1キャパシタ(1T1C)で構成されるものであ
り、例えば256個の本体メモリセル(ノーマルセル)
毎に1個のダミーメモリセル(レファレンスセル)が設
けられる。第2のタイプはダミーメモリセルを全く設け
ずにメモリセルが1ビットあたり2トランジスタ及び2
キャパシタ(2T2C)で構成されるものであり、1対
の相補データが1対の強誘電体キャパシタに記憶され
る。[0003] US Patent 4,873,664 discloses two types of ferroelectric memory devices. First
Is a memory cell composed of one transistor and one capacitor (1T1C) per bit. For example, 256 main body memory cells (normal cells)
One dummy memory cell (reference cell) is provided for each. In the second type, no dummy memory cell is provided, and the memory cell has two transistors and two bits per bit.
It is composed of a capacitor (2T2C), and a pair of complementary data is stored in a pair of ferroelectric capacitors.
【0004】キャパシタを構成する強誘電体材料として
は、硝酸カリウム(KNO3 )、PLZT(PbLa2
O3 −ZrO2 −TiO2 )、PZT(PbTiO3 −
PbZrO3 )などが知られている。PCT国際公開公
報WO93/12542によれば、強誘電体メモリ装置
に適した、PZTに比べて極端に疲労の小さい強誘電体
材料も知られている。As a ferroelectric material constituting a capacitor, potassium nitrate (KNO 3 ), PLZT (PbLa 2
O 3 —ZrO 2 —TiO 2 ), PZT (PbTiO 3 —
PbZrO 3 ) and the like are known. According to PCT International Publication WO93 / 12542, a ferroelectric material suitable for a ferroelectric memory device and having extremely small fatigue compared to PZT is also known.
【0005】上記米国特許4,873,664号の1T
1Cタイプの強誘電体メモリ装置によれば、ダミーメモ
リセルキャパシタは、本体メモリセルキャパシタの少な
くとも2倍の容量、すなわち少なくとも2倍の面積を有
する。しかも、本体メモリセルキャパシタは、読み出し
の際に記憶データに応じて、分極が反転した後に元の分
極状態に戻り、あるいは反転せずに元の分極状態を保持
する。これに対して、ダミーメモリセルキャパシタは、
本体メモリセルの記憶データの如何にかかわらず、反転
せずに元の分極状態を保持するようになっている。つま
り、本体メモリセルキャパシタは電極間にかかる電圧を
正及び負の両極で動作させるのに対して、ダミーメモリ
セルキャパシタは電極間にかかる電圧を常に片極で動作
させる。本体メモリセルキャパシタのセルプレート電極
の印加電圧と、ダミーメモリセルキャパシタのセルプレ
ート電極(ダミーセルプレート電極)の印加電圧と、本
体メモリセルトランジスタのゲート電極に接続されたワ
ード線の印加電圧と、ダミーメモリセルトランジスタの
ゲート電極に接続されたワード線(ダミーワード線)の
印加電圧とは、いずれも電源電圧と等しく5Vであっ
た。しかも、本体メモリセルの記憶データの如何にかか
わらず、本体メモリセルキャパシタのセルプレート電極
の電圧を立ち下げた後にワード線及びダミーワード線の
電圧を立ち下げ、かつワード線及びダミーワード線の電
圧の立ち下げと同時にダミーメモリセルキャパシタのセ
ルプレート電極の電圧を立ち下げることとしていた。[0005] 1T of the above-mentioned US Pat.
According to the 1C type ferroelectric memory device, the dummy memory cell capacitor has at least twice the capacity, that is, at least twice the area of the main body memory cell capacitor. In addition, the main body memory cell capacitor returns to the original polarization state after the polarization is inverted or retains the original polarization state without being inverted, according to the stored data at the time of reading. On the other hand, the dummy memory cell capacitor is
Regardless of the data stored in the main body memory cell, the original polarization state is maintained without inversion. In other words, the main body memory cell capacitor operates the voltage applied between the electrodes at both positive and negative electrodes, while the dummy memory cell capacitor always operates the voltage applied between the electrodes at one electrode. The voltage applied to the cell plate electrode of the main memory cell capacitor, the voltage applied to the cell plate electrode (dummy cell plate electrode) of the dummy memory cell capacitor, the voltage applied to the word line connected to the gate electrode of the main memory cell transistor, and the dummy voltage The voltage applied to the word line (dummy word line) connected to the gate electrode of the memory cell transistor was equal to the power supply voltage and was 5 V. In addition, regardless of the data stored in the main memory cell, the voltage of the word line and the dummy word line is lowered after the voltage of the cell plate electrode of the main memory cell capacitor is lowered, and the voltage of the word line and the dummy word line is lowered. At the same time as the fall of the voltage of the cell plate electrode of the dummy memory cell capacitor.
【0006】[0006]
【発明が解決しようとする課題】従来の1T1Cタイプ
の強誘電体メモリ装置では上記のようにダミーメモリセ
ルキャパシタを片極動作させていたので、いわゆるイン
プリント効果のために使用中に、そのヒステリシス特性
に大きな変化が生じる。この結果、強誘電体メモリ装置
の動作マージンが小さくなり、誤動作を生じる。また、
本体メモリセルキャパシタの何倍もの面積を有するダミ
ーメモリセルキャパシタをレファレンスセルとして設け
ていたので、製造上のばらつきによりダミーメモリセル
キャパシタの容量値がばらつき、動作マージンが少なく
なることがあった。In the conventional ferroelectric memory device of the 1T1C type, the dummy memory cell capacitor is operated unipolarly as described above. Large changes occur in the characteristics. As a result, the operation margin of the ferroelectric memory device is reduced, causing a malfunction. Also,
Since a dummy memory cell capacitor having many times the area of the main body memory cell capacitor is provided as a reference cell, the capacitance value of the dummy memory cell capacitor may vary due to manufacturing variations, and the operating margin may be reduced.
【0007】また、1T1Cタイプであると2T2Cタ
イプであるとを問わず、電源電圧が低下してくると、メ
モリセルキャパシタの残留分極による電荷が少なくな
り、動作マージンが少なくなるという問題があった。更
に、メモリセルキャパシタに論理電圧“H”を再書き込
みするとき、メモリセルキャパシタの再書き込み電圧は
メモリセルトランジスタのゲート電極の電位よりも該ト
ランジスタのしきい値電圧Vtだけ低下していわゆる
「Vt落ち」が生じるので、残留分極による電荷が少な
くなり、動作マージンが少なくなるという問題もあっ
た。[0007] Regardless of the 1T1C type or the 2T2C type, when the power supply voltage decreases, there is a problem that the charge due to the remanent polarization of the memory cell capacitor is reduced and the operation margin is reduced. . Further, when the logic voltage “H” is rewritten in the memory cell capacitor, the rewrite voltage of the memory cell capacitor is lower than the potential of the gate electrode of the memory cell transistor by the threshold voltage Vt of the transistor, so-called “Vt”. Since "falling" occurs, there is also a problem that charges due to remanent polarization are reduced and an operation margin is reduced.
【0008】本発明の目的は、誤動作を防止しかつ安定
動作及び低電圧動作を実現するように、強誘電体メモリ
装置の動作マージンを大きくすることにある。An object of the present invention is to increase an operation margin of a ferroelectric memory device so as to prevent a malfunction and realize a stable operation and a low voltage operation.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するた
め、請求項1〜3、16及び17の発明は、1T1Cタ
イプの強誘電体メモリ装置において、もはや容量特性に
変化が生じなくなるまで本体メモリセルキャパシタを繰
り返し動作させたときのその容量特性に応じて、ダミー
メモリセルキャパシタの読み出し電荷量が、本体メモリ
セルキャパシタの読み出し電荷量が多い場合と少ない場
合との中間の電荷量になるように、ダミーメモリセルキ
ャパシタの容量値、すなわちその面積を設定することと
したものである。インプリント効果の効果的な抑制のた
めには、本体メモリセルキャパシタばかりでなくダミー
メモリセルキャパシタをも両極動作させる。In order to achieve the above object, the invention according to claims 1 to 3, 16 and 17 is directed to a main memory for a 1T1C type ferroelectric memory device until the capacitance characteristic no longer changes. Depending on the capacitance characteristics of the cell capacitor when it is repeatedly operated, the dummy
The amount of charge read from the memory cell capacitor is
When the read charge of the cell capacitor is large or small
The capacitance value of the dummy memory cell capacitor, that is, the area thereof is set so as to have an intermediate charge amount . To effectively suppress the imprint effect, not only the main body memory cell capacitor but also the dummy memory cell capacitor is operated in both polarities.
【0010】請求項4〜6の発明は、1T1Cタイプの
強誘電体メモリ装置において本体メモリセルキャパシタ
とほぼ同等の面積を有するダミーメモリセルキャパシタ
を採用できることを目的として、本体メモリセルキャパ
シタの読み出し電荷量とダミーメモリセルキャパシタの
読み出し電荷量との差が大きくなるように、ダミーメモ
リセルキャパシタの印加電圧を設定することとしたもの
である。具体的には、データの読み出し時に、ダミーメ
モリセルキャパシタの印加電圧が本体メモリセルキャパ
シタの印加電圧より、トランジスタのしきい値の整数倍
分だけ低く設定される。あるいは、データの再書き込み
時に、ダミーメモリセルキャパシタの印加電圧が本体メ
モリセルキャパシタの印加電圧よりも低く設定される。
あるいは、データの読み出し時に、ダミーメモリセルキ
ャパシタの印加電圧が本体メモリセルキャパシタの印加
電圧よりも高く設定される。 [0010] The invention of claim 4 to 6, for the purpose of being able to employ a dummy memory cell capacitor having substantially the same area as the main memory cell capacitor in the ferroelectric memory device of 1T1C type, the main body memory cell capacity
The read charge amount of the capacitor and the dummy memory cell capacitor
The voltage applied to the dummy memory cell capacitor is set so that the difference from the read charge amount becomes large . Specifically, when reading data, dummy memory
The applied voltage of the memory cell capacitor is
Integral multiple of transistor threshold from applied voltage
Set lower by minutes. Alternatively, rewrite the data
When the voltage applied to the dummy memory cell capacitor is
The voltage is set lower than the voltage applied to the memory cell capacitor.
Alternatively, when reading data, the dummy memory cell
The applied voltage of the capacitor is applied to the main memory cell capacitor.
It is set higher than the voltage.
【0011】請求項7〜11の発明は、1T1Cタイプ
又は2T2Cタイプの強誘電体メモリ装置においてメモ
リセルキャパシタの読み出し電荷量を増大させるよう
に、データの読み出し時にメモリセルキャパシタのセル
プレート電極に印加される電圧と、データの再書き込み
時にメモリセルキャパシタのセルプレート電極に印加さ
れる電圧とのうちの少なくとも一方を、電源電圧よりも
高く設定することとしたものである。[0011] The invention of claim 7 to 11 is applied in the ferroelectric memory device of 1T1C type or 2T2C type so as to increase the readout charge amount of the memory cell capacitor, when data is read to the cell plate electrode of memory cell capacitor And at least one of the voltage applied to the cell plate electrode of the memory cell capacitor at the time of rewriting data is set higher than the power supply voltage.
【0012】請求項12の発明は、1T1Cタイプ又は
2T2Cタイプの強誘電体メモリ装置においてデータの
再書き込み時のメモリセルトランジスタのVt落ちを防
止するように、メモリセルトランジスタのゲート電極に
接続されたワード線を論理電圧“H”又は“L”で選択
した後に該ワード線をフローティング状態とすることに
よって再書き込み電圧の自己ブートを実現したものであ
る。According to a twelfth aspect of the present invention, a 1T1C type or 2T2C type ferroelectric memory device is connected to a gate electrode of a memory cell transistor so as to prevent the Vt drop of the memory cell transistor when data is rewritten. The self-boot of the rewrite voltage is realized by setting the word line to a floating state after selecting the word line with the logic voltage “H” or “L”.
【0013】請求項13の発明は、1T1Cタイプの強
誘電体メモリ装置において本体メモリセルキャパシタの
再書き込み電荷量を増大させるように、本体メモリセル
のデータの再書き込み時に、本体メモリセルトランジス
タのゲート電極に接続されたワード線の電圧立ち下げ
と、本体メモリセルキャパシタのセルプレート電極の電
圧立ち下げとの順番を、本体メモリセルの記憶データに
応じて変えることとしたものである。According to a thirteenth aspect of the present invention, in the 1T1C type ferroelectric memory device, the gate of the main body memory cell transistor is rewritten when the data of the main body memory cell is rewritten so as to increase the rewrite charge amount of the main body memory cell capacitor. The order of the voltage fall of the word line connected to the electrode and the voltage fall of the cell plate electrode of the main body memory cell capacitor is changed according to the data stored in the main body memory cell.
【0014】[0014]
【0015】請求項14及び15の発明は、2T2Cタ
イプの強誘電体メモリ装置において再書き込み電荷量を
増大させるように、相補メモリセルキャパシタの各々に
個別のセルプレート電極を設け、あるいは相補メモリセ
ルトランジスタの各々のゲート電極を個別のワード線に
接続することとしたものである。According to a fourteenth and fifteenth aspect of the present invention, in the 2T2C type ferroelectric memory device, an individual cell plate electrode is provided for each of the complementary memory cell capacitors so as to increase the amount of rewrite charge, The gate electrodes of the transistors are connected to individual word lines.
【0016】[0016]
【作用】請求項1〜3、16及び17の発明によれば、
1T1Cタイプの強誘電体メモリ装置において容量特性
に変化が生じなくなるまで本体メモリセルキャパシタを
繰り返し動作させたときのその容量特性に応じて、ダミ
ーメモリセルキャパシタの読み出し電荷量が、本体メモ
リセルキャパシタの読み出し電荷量が多い場合と少ない
場合との中間の電荷量になるように、ダミーメモリセル
キャパシタの容量値を設定することとしたので、インプ
リント効果の影響が緩和され、大きい動作マージンが確
保される。特に、請求項3の発明によれば、本体メモリ
セルキャパシタばかりでなくダミーメモリセルキャパシ
タをも両極動作させることとしたので、インプリント効
果の発生が防止される。According to the invention of claims 1 to 3, 16 and 17 ,
In the 1T1C type ferroelectric memory device, according to the capacitance characteristic when the main memory cell capacitor is repeatedly operated until the capacitance characteristic no longer changes ,
-The amount of charge read from the memory cell capacitor
The amount of read charge of the recell capacitor is large or small
Since the capacitance value of the dummy memory cell capacitor is set to be an intermediate charge amount, the effect of the imprint effect is reduced, and a large operation margin is secured. In particular, according to the third aspect of the present invention, not only the main memory cell capacitor but also the dummy memory cell capacitor is operated in both poles, so that the occurrence of the imprint effect is prevented.
【0017】請求項4〜6の発明によれば、1T1Cタ
イプの強誘電体メモリ装置において本体メモリセルキャ
パシタの読み出し電荷量とダミーメモリセルキャパシタ
の読み出し電荷量との差が大きくなるように、データの
読み出し時又はデータの再書き込み時のダミーメモリセ
ルキャパシタの印加電圧を設定したので、本体メモリセ
ルキャパシタと同等の面積を有するダミーメモリセルキ
ャパシタを採用でき、ダミーメモリセルキャパシタの容
量値のばらつきが低減され、大きい動作マージンが確保
される。According to the present invention, in the 1T1C type ferroelectric memory device, the main memory cell carrier is provided.
Readout charge of capacitor and dummy memory cell capacitor
Data so that the difference between the
Since the voltage applied to the dummy memory cell capacitor at the time of reading or data rewriting is set, a dummy memory cell capacitor having the same area as the main memory cell capacitor can be adopted, and the variation in the capacitance value of the dummy memory cell capacitor is reduced. Thus, a large operation margin is secured.
【0018】請求項7〜11の発明によれば、1T1C
タイプ又は2T2Cタイプの強誘電体メモリ装置におい
てデータ読み出し時にセルプレート電極に印加される電
圧とデータ再書き込み時にセルプレート電極に印加され
る電圧とのうちの少なくとも一方を電源電圧よりも高く
設定することとしたので、電源電圧の低下に対しても充
分な残留分極が得られ、大きい動作マージンが確保され
る。According to the seventh to eleventh aspects of the present invention, 1T1C
And / or 2T2C type ferroelectric memory device, at least one of a voltage applied to the cell plate electrode during data reading and a voltage applied to the cell plate electrode during data rewriting is set higher than the power supply voltage. Therefore, sufficient remanent polarization can be obtained even when the power supply voltage decreases, and a large operation margin is secured.
【0019】請求項12の発明によれば、1T1Cタイ
プ又は2T2Cタイプの強誘電体メモリ装置においてメ
モリセルトランジスタのゲート電極に接続されたワード
線の選択後に該ワード線をフローティング状態とするこ
とによって再書き込み電圧の自己ブートを実現したの
で、メモリセルキャパシタに論理電圧“H”を再書き込
みする時のメモリセルトランジスタのVt落ちが防止さ
れ、充分な残留分極が得られ、大きい動作マージンが確
保される。According to the twelfth aspect of the present invention, in a 1T1C type or 2T2C type ferroelectric memory device, a word line connected to the gate electrode of a memory cell transistor is selected, and then the word line is brought into a floating state to thereby re-use the memory cell transistor. Since the self-booting of the write voltage is realized, the Vt drop of the memory cell transistor when rewriting the logic voltage “H” to the memory cell capacitor is prevented, sufficient remanent polarization is obtained, and a large operation margin is secured. .
【0020】請求項13の発明によれば、1T1Cタイ
プの強誘電体メモリ装置において本体メモリセルのデー
タの再書き込み時に、本体メモリセルトランジスタのゲ
ート電極に接続されたワード線の電圧立ち下げと本体メ
モリセルキャパシタのセルプレート電極の電圧立ち下げ
との順番を本体メモリセルの記憶データに応じて変える
こととしたので、本体メモリセルキャパシタの再書き込
み電荷量が増大し、大きい動作マージンが確保される。According to the thirteenth aspect of the present invention, in the 1T1C type ferroelectric memory device, when rewriting data in the main body memory cell, the voltage of the word line connected to the gate electrode of the main body memory cell transistor falls and the main body decreases. Since the order of the voltage drop of the cell plate electrode of the memory cell capacitor is changed according to the stored data of the main memory cell, the rewrite charge amount of the main memory cell capacitor increases, and a large operation margin is secured. .
【0021】[0021]
【0022】請求項14及び15の発明によれば、2T
2Cタイプの強誘電体メモリ装置において相補メモリセ
ルキャパシタに個別のセルプレート電極を設け、あるい
は相補メモリセルトランジスタのゲート電極を個別のワ
ード線に接続することとしたので、再書き込み電荷量を
増大させることができ、大きい動作マージンが確保され
る。According to the fourteenth and fifteenth aspects, 2T
In the 2C type ferroelectric memory device, the individual cell plate electrode is provided for the complementary memory cell capacitor, or the gate electrode of the complementary memory cell transistor is connected to the individual word line, thereby increasing the amount of rewrite charge. And a large operation margin is secured.
【0023】[0023]
【実施例】以下、本発明の実施例に係る強誘電体メモリ
装置について、図面を参照しながら詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a ferroelectric memory device according to an embodiment of the present invention will be described in detail with reference to the drawings.
【0024】(実施例1)図1は第1の実施例に係る強
誘電体メモリ装置の回路構成を示す図、図2は図1の強
誘電体メモリ装置の動作タイミングを示す図である。図
3の曲線4が本体メモリセルを構成する強誘電体キャパ
シタのヒステリシス特性、曲線3がダミーメモリセルを
構成する強誘電体キャパシタのヒステリシス特性であ
る。図4は、図3中の曲線4の決定方法を示している。Embodiment 1 FIG. 1 is a diagram showing a circuit configuration of a ferroelectric memory device according to a first embodiment, and FIG. 2 is a diagram showing operation timing of the ferroelectric memory device of FIG. Curve 4 in FIG. 3 shows the hysteresis characteristic of the ferroelectric capacitor forming the main memory cell, and curve 3 shows the hysteresis characteristic of the ferroelectric capacitor forming the dummy memory cell. FIG. 4 shows a method for determining the curve 4 in FIG.
【0025】図1において、WL0〜WL255はワー
ド線、DWL0,DWL1はダミーワード線、BL,/
BLはビット線、CPはセルプレート電極、DCPはダ
ミーセルプレート電極、BPはビット線プリチャージ制
御信号、DCRSTはダミーメモリセルデータ初期化用
制御信号、SAEはセンスアンプ制御信号、VSSは接
地電圧、SAはセンスアンプ、C0〜C255は本体メ
モリセルキャパシタ、DC0,DC1はダミーメモリセ
ルキャパシタ、Qn0〜Qn255、QnD0,QnD
1、QnR0,QnR1、及び、QnBP0,QnBP
1はNチャネル型MOSトランジスタであり、以下Qn
0〜Qn255を本体メモリセルトランジスタ、QnD
0及びQnD1をダミーメモリセルトランジスタとい
う。図3において、QLは本体メモリセル“L”データ
読み出し電荷量、QHは本体メモリセル“H”データ読
み出し電荷量、QDはダミーメモリセルデータ読み出し
電荷量である。In FIG. 1, WL0 to WL255 are word lines, DWL0 and DWL1 are dummy word lines, and BL and //.
BL is a bit line, CP is a cell plate electrode, DCP is a dummy cell plate electrode, BP is a bit line precharge control signal, DCRST is a control signal for dummy memory cell data initialization, SAE is a sense amplifier control signal, VSS is a ground voltage, SA is a sense amplifier, C0 to C255 are main body memory cell capacitors, DC0 and DC1 are dummy memory cell capacitors, Qn0 to Qn255, QnD0 and QnD.
1, QnR0, QnR1, and QnBP0, QnBP
Reference numeral 1 denotes an N-channel MOS transistor.
0 to Qn255 are main memory cell transistors, QnD
0 and QnD1 are called dummy memory cell transistors. In FIG. 3, QL is the amount of data read charge of the main memory cell “L” data, QH is the amount of data read charge of the main memory cell “H”, and QD is the amount of data read charge of the dummy memory cell.
【0026】まず、図1の回路構成図について説明す
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。ダミーメモリセルキャパシタDC0
の第1の電極は、ゲート電極がダミーワード線DWL0
に接続されたダミーメモリセルトランジスタQnD0を
介してビット線/BLに接続され、第2の電極はダミー
セルプレート電極DCPに接続されている。ダミーメモ
リセルキャパシタDC1の第1の電極は、ゲート電極が
ダミーワード線DWL1に接続されたダミーメモリセル
トランジスタQnD1を介してビット線BLに接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。また、両ダミーメモリセルキャパシタDC
0,DC1の第1の電極は、ダミーメモリセルデータ初
期化用制御信号DCRSTがゲート電極に印加されるN
チャネル型MOSトランジスタQnR0,QnR1を介
して、ダミーメモリセルデータ初期化電圧である接地電
圧VSSに接続されている。一方、本体メモリセルキャ
パシタC0の第1の電極は、ゲート電極がワード線WL
0に接続された本体メモリセルトランジスタQn0を介
してビット線BLに接続され、第2の電極はセルプレー
ト電極CPに接続されている。本体メモリセルキャパシ
タC1の第1の電極は、ゲート電極がワード線WL1に
接続された本体メモリセルトランジスタQn1を介して
ビット線/BLに接続され、第2の電極はセルプレート
電極CPに接続されている。First, the circuit diagram of FIG. 1 will be described. The bit lines BL and / BL are connected to the sense amplifier SA. The sense amplifier SA has a sense amplifier control signal S
Controlled by AE. Dummy memory cell capacitor DC0
Has a gate electrode connected to a dummy word line DWL0.
And the second electrode is connected to the dummy cell plate electrode DCP via the dummy memory cell transistor QnD0 connected to the bit line / BL. A first electrode of the dummy memory cell capacitor DC1 is connected to the bit line BL via a dummy memory cell transistor QnD1 whose gate electrode is connected to the dummy word line DWL1, and a second electrode is connected to the dummy cell plate electrode DCP. ing. Also, both dummy memory cell capacitors DC
0, DC1 are applied to the gate electrodes of the dummy memory cell data initialization control signal DCRST applied to the gate electrodes.
It is connected to a ground voltage VSS which is a dummy memory cell data initialization voltage via channel type MOS transistors QnR0 and QnR1. On the other hand, the first electrode of the main body memory cell capacitor C0 has a gate electrode connected to the word line WL.
The second electrode is connected to the cell plate electrode CP via the main memory cell transistor Qn0 connected to the bit line BL. The first electrode of the main body memory cell capacitor C1 is connected to the bit line / BL via the main body memory cell transistor Qn1 whose gate electrode is connected to the word line WL1, and the second electrode is connected to the cell plate electrode CP. ing.
【0027】図3の横軸はメモリセルキャパシタにかか
る電界を、縦軸は該メモリセルキャパシタの蓄積電荷を
各々示している。点A4から点B4、点D4及び点E4
を通って点A4へ戻るループをなす曲線4は本体メモリ
セルの強誘電体キャパシタのヒステリシス特性であっ
て、電界が零のときでも点B4、点E4のように残留分
極が残る。このように、電源がオフした後にも強誘電体
のキャパシタに残った残留分極を不揮発性のデータとし
て利用し、不揮発性メモリ装置を実現する。本体メモリ
セルキャパシタは、メモリセルのデータが“H”である
場合には図3の点B4の状態で、メモリセルのデータが
“L”である場合には図3の点E4の状態である。ま
た、点A3から点B3、点D3及び点E3を通って点A
3へ戻るループをなす曲線3はダミーメモリセルの強誘
電体キャパシタのヒステリシス特性で、これは、点B4
と点E4の間の原点Oを通るように曲線4を所定の倍率
で縦軸方向に拡大することによって曲線3としている。
図3の曲線3及び曲線4の傾きがキャパシタの容量を示
している。The horizontal axis of FIG. 3 shows the electric field applied to the memory cell capacitor, and the vertical axis shows the electric charge stored in the memory cell capacitor. From point A4 to point B4, point D4 and point E4
A curve 4 forming a loop returning to the point A4 through the curve is a hysteresis characteristic of the ferroelectric capacitor of the main memory cell, and the residual polarization remains at the points B4 and E4 even when the electric field is zero. As described above, the nonvolatile memory device is realized by utilizing the residual polarization remaining in the ferroelectric capacitor even after the power is turned off, as nonvolatile data. The main memory cell capacitor is in the state of point B4 in FIG. 3 when the data of the memory cell is “H”, and is in the state of point E4 in FIG. 3 when the data of the memory cell is “L”. . Further, the point A3 passes through the point B3, the point D3, and the point E3 to the point A3.
The curve 3 forming a loop returning to 3 is a hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell, which is represented by a point B4.
Curve 4 is enlarged in the direction of the vertical axis at a predetermined magnification so as to pass through the origin O between the point E4 and the point E4 to obtain a curve 3.
The slopes of curves 3 and 4 in FIG. 3 indicate the capacitance of the capacitor.
【0028】本体メモリセルキャパシタC0の保持デー
タを読み出す場合の動作タイミングを図2に示す。ま
ず、初期状態として、ビット線プリチャージ制御信号B
Pを論理電圧“H”とすることによって、ビット線B
L,/BLを論理電圧“L”とする。また、ワード線W
L0〜WL255、ダミーワード線DWL0,DWL
1、セルプレート電極CP、ダミーセルプレート電極D
CPを論理電圧“L”とする。また、ダミーメモリセル
データ初期化用制御信号DCRSTを論理電圧“H”と
し、図3の曲線3の点E3の状態に両ダミーメモリセル
キャパシタDC0,DC1を初期化する。次に、ビット
線プリチャージ制御信号BPを論理電圧“L”とするこ
とによってビット線BL,/BLをフローティング状態
とし、かつダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“L”とすることによって両ダミー
メモリセルキャパシタDC0,DC1の第1の電極をフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とすることによ
って、本体メモリセルキャパシタC0のデータをビット
線BLに、ダミーメモリセルキャパシタDC0のデータ
をビット線/BLに読み出す。ここで、本体メモリセル
キャパシタC0の状態は、データが“H”の場合には図
3の点B4から点D4に遷移して電荷QHを、データが
“L”の場合には図3の点E4から点D4に遷移して電
荷QLを、それぞれビット線BLに読み出す。ダミーメ
モリセルキャパシタDC0の状態は、図3の点E3から
点D3に遷移して電荷QDをビット線/BLに読み出
す。次に、センスアンプ制御信号SAEを論理電圧
“H”とし、センスアンプSAを動作させる。これによ
り、本体メモリセルキャパシタC0の状態は、データが
“H”の場合には図3の点D4から点E4に遷移し、デ
ータが“L”の場合には図3の点D4の状態を保持して
いる。ダミーメモリセルキャパシタDC0の状態は、デ
ータが“H”の場合には図3の点D3の状態を保持し、
データが“L”の場合には図3の点D3から点E3に遷
移する。次に、セルプレート電極CPを論理電圧“L”
とすることにより、本体メモリセルキャパシタC0のデ
ータを再書き込みする。これにより、本体メモリセルキ
ャパシタC0の状態は、データが“H”の場合には図3
の点E4から点A4に遷移し、データが“L”の場合に
は図3の点D4から点E4に遷移する。次に、ワード線
WL0とダミーワード線DWL0とを論理電圧“L”と
することにより、本体メモリセルキャパシタC0及びダ
ミーメモリセルキャパシタDC0をビット線BL,/B
Lから切り離す。これにより、本体メモリセルキャパシ
タC0及びダミーメモリセルキャパシタDC0に電圧が
かからないようになる。この結果、本体メモリセルキャ
パシタC0の状態は、データが“H”の場合には図3の
点A4から点B4に遷移し、データが“L”の場合には
図3の点E4の状態を保持する。次に、ダミーセルプレ
ート電極DCPを論理電圧“L”とすることによりダミ
ーメモリセルキャパシタDC0の状態を図3の点E3の
状態とし、またセンスアンプ制御信号SAEを論理電圧
“L”とすることによりセンスアンプSAの動作を停止
させる。次に、ビット線プリチャージ制御信号BPを論
理電圧“H”とすることによってビット線BL,/BL
を接地電圧VSSとする。また、ダミーメモリセルデー
タ初期化用制御信号DCRSTを論理電圧“H”とする
ことによってダミーメモリセルキャパシタDC0にかか
る電圧を零とし、その結果としてダミーメモリセルキャ
パシタDC0の状態を図3の点E3の状態に確実に復帰
させる。このようにして、データの読み出し及び再書き
込みを終了する。FIG. 2 shows an operation timing for reading data held in the main body memory cell capacitor C0. First, as an initial state, the bit line precharge control signal B
By setting P to the logic voltage “H”, the bit line B
Let L and / BL be logic voltages "L". Also, the word line W
L0-WL255, dummy word lines DWL0, DWL
1. Cell plate electrode CP, dummy cell plate electrode D
CP is set to the logic voltage “L”. Further, the control signal DCRST for initializing the dummy memory cell data is set to the logic voltage "H", and both the dummy memory cell capacitors DC0 and DC1 are initialized to the state of the point E3 of the curve 3 in FIG. Next, by setting the bit line precharge control signal BP to the logic voltage "L", the bit lines BL and / BL are brought into a floating state, and the dummy memory cell data initialization control signal D
By setting CRST to the logic voltage "L", the first electrodes of both dummy memory cell capacitors DC0 and DC1 are brought into a floating state. Next, the word line WL0, the dummy word line DWL0, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “H”, so that the data of the main body memory cell capacitor C0 is transferred to the bit line BL, and the dummy memory cell capacitor DC0 Is read out to the bit line / BL. Here, the state of the main body memory cell capacitor C0 changes from the point B4 to the point D4 in FIG. 3 when the data is “H”, and changes the charge QH when the data is “L”. A transition is made from E4 to point D4 to read out the charge QL to the bit line BL. The state of the dummy memory cell capacitor DC0 transitions from the point E3 to the point D3 in FIG. 3 to read the charge QD to the bit line / BL. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. Thereby, the state of the main body memory cell capacitor C0 changes from the point D4 in FIG. 3 to the point E4 when the data is “H”, and changes to the state of the point D4 in FIG. 3 when the data is “L”. keeping. The state of the dummy memory cell capacitor DC0 holds the state of the point D3 in FIG. 3 when the data is “H”,
When the data is "L", the state transits from the point D3 to the point E3 in FIG. Next, the cell plate electrode CP is set to the logic voltage “L”.
By doing so, the data of the main body memory cell capacitor C0 is rewritten. As a result, the state of the main body memory cell capacitor C0 becomes the state shown in FIG.
From the point E4 to the point A4, and when the data is "L", the state transitions from the point D4 to the point E4 in FIG. Next, by setting the word line WL0 and the dummy word line DWL0 to the logic voltage “L”, the main memory cell capacitor C0 and the dummy memory cell capacitor DC0 are connected to the bit lines BL and / B.
Disconnect from L. As a result, no voltage is applied to the main body memory cell capacitor C0 and the dummy memory cell capacitor DC0. As a result, the state of the main body memory cell capacitor C0 changes from the point A4 in FIG. 3 to the point B4 when the data is “H”, and changes to the state of the point E4 in FIG. 3 when the data is “L”. Hold. Next, the state of the dummy memory cell capacitor DC0 is set to the state of the point E3 in FIG. 3 by setting the dummy cell plate electrode DCP to the logic voltage "L", and the sense amplifier control signal SAE is set to the logic voltage "L". The operation of the sense amplifier SA is stopped. Next, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL, / BL
Is the ground voltage VSS. Also, the voltage applied to the dummy memory cell capacitor DC0 is set to zero by setting the dummy memory cell data initialization control signal DCRST to the logic voltage “H”, and as a result, the state of the dummy memory cell capacitor DC0 is changed to the point E3 in FIG. Make sure to return to the state. Thus, the reading and rewriting of data are completed.
【0029】ここで、本実施例の強誘電体メモリ装置の
特徴はダミーメモリセルキャパシタの容量値の設定にあ
る。まず、図4において曲線1は従来の本体メモリセル
の強誘電体キャパシタのヒステリシス特性である。この
曲線1は本体メモリセルキャパシタの両電極間に正負の
電圧を数回かけて測定したものである。ところが、両電
極間に正負の電圧をかける回数を増やしていくと、イン
プリント効果によりヒステリシス特性は図4の曲線4の
ように同じ電界でも電荷が大きくなる方向にシフトし、
やがて飽和する。ダミーメモリセルキャパシタは何回も
同じ動作を繰り返して使うため、この図4の曲線4のよ
うにヒステリシス特性が飽和した状態でのデータで容量
値を設定しなければ理想状態の設定からずれる。そこ
で、本実施例の強誘電体メモリ装置では、キャパシタの
両電極間に電圧をかける回数を増やした状態で得られた
特性を持つ本体メモリセルの強誘電体キャパシタを採用
する。そのヒステリシス特性を図3の曲線4で示す。こ
こで、メモリセルのデータが“H”のときの読み出し電
荷量はQHで、メモリセルのデータが“L”のときの読
み出し電荷量はQLである。次にメモリセルのデータの
“H”の状態である点B4と、“L”の状態である点E
4との中央の点を通るように、曲線4を縦方向に所定の
倍率で拡大した曲線3を、ダミーメモリセルキャパシタ
のヒステリシス特性として設定する。図3の曲線4及び
曲線3の傾きがキャパシタの容量を示している。したが
って、ここではダミーメモリセルキャパシタの容量値は
本体メモリセルキャパシタの容量値の3.5倍の設定が
理想状態である。ダミーメモリセルキャパシタの動作は
両電極間に正又は負の一方の電圧がかかる状態での動作
である。従来のように、ダミーメモリセルキャパシタの
容量値を本体メモリセルキャパシタの容量値の2倍に設
定していたとすると、メモリセルのデータ“L”の読み
出しの電荷量差は本実施例の40%にしかならなかった
ことがわかる。Here, the feature of the ferroelectric memory device of this embodiment lies in the setting of the capacitance value of the dummy memory cell capacitor. First, curve 1 in FIG. 4 shows the hysteresis characteristic of the ferroelectric capacitor of the conventional main body memory cell. This curve 1 is obtained by measuring positive and negative voltages between both electrodes of the main body memory cell capacitor several times. However, as the number of times of applying the positive and negative voltages between the two electrodes is increased, the hysteresis characteristic shifts in the direction in which the electric charge increases even with the same electric field as shown by a curve 4 in FIG.
Eventually it saturates. Since the dummy memory cell capacitor repeatedly uses the same operation many times, if the capacitance value is not set by the data in the state where the hysteresis characteristic is saturated as shown by the curve 4 in FIG. 4, the setting is shifted from the ideal state. Therefore, in the ferroelectric memory device of this embodiment, a ferroelectric capacitor of a main memory cell having characteristics obtained in a state where the number of times of applying a voltage between both electrodes of the capacitor is adopted. The hysteresis characteristic is shown by curve 4 in FIG. Here, the read charge amount when the data of the memory cell is “H” is QH, and the read charge amount when the data of the memory cell is “L” is QL. Next, a point B4 in the "H" state of the data of the memory cell and a point E in the "L" state
A curve 3 obtained by enlarging the curve 4 at a predetermined magnification in the vertical direction so as to pass through a center point with the curve 4 is set as a hysteresis characteristic of the dummy memory cell capacitor. The slopes of curves 4 and 3 in FIG. 3 indicate the capacitance of the capacitor. Therefore, here, the capacity of the dummy memory cell capacitor is ideally set to 3.5 times the capacity of the main memory cell capacitor. The operation of the dummy memory cell capacitor is an operation in a state where one of the positive and negative voltages is applied between both electrodes. Assuming that the capacitance value of the dummy memory cell capacitor is set to twice the capacitance value of the main memory cell capacitor as in the related art, the difference in the charge amount for reading the data “L” of the memory cell is 40% of that of the present embodiment. You can see that it only became
【0030】この第1の実施例のように読み出し電荷量
差を最大となるように設計することにより、センスアン
プのセンス感度がばらついた場合にも誤動作することが
なく、また電源電圧が低い状態で読み出し電荷量差が小
さくなった場合にも動作し、より低電圧で動作する強誘
電体メモリ装置とすることができる。By designing such that the difference in the amount of read charges is maximized as in the first embodiment, no malfunction occurs even if the sense sensitivity of the sense amplifier varies, and the power supply voltage is kept low. Thus, the ferroelectric memory device operates even when the difference in the amount of read charges is small, and can operate at a lower voltage.
【0031】(実施例2)第2の実施例は、ダミーメモ
リセルキャパシタの両電極間に印加する電圧を正又は負
のどちらか一方で何回も繰り返して動作させたときのヒ
ステリシス特性のデータでダミーメモリセルキャパシタ
の容量値を設定するものである。回路構成図及び動作タ
イミング図は第1の実施例と同様で図1が回路構成図、
図2が図1の動作タイミング図である。図6の曲線4が
本体メモリセルの強誘電体キャパシタのヒステリシス特
性、曲線6がダミーメモリセルの強誘電体キャパシタの
ヒステリシス特性である。図7は、図6中の曲線6の決
定方法を示している。(Embodiment 2) In the second embodiment, the data of the hysteresis characteristic when the voltage applied between both electrodes of the dummy memory cell capacitor is repeatedly operated in either positive or negative direction many times. Is used to set the capacitance value of the dummy memory cell capacitor. The circuit configuration diagram and the operation timing diagram are the same as those of the first embodiment, and FIG.
FIG. 2 is an operation timing chart of FIG. A curve 4 in FIG. 6 shows a hysteresis characteristic of the ferroelectric capacitor of the main memory cell, and a curve 6 shows a hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell. FIG. 7 shows a method for determining the curve 6 in FIG.
【0032】ここで本実施例の強誘電体メモリ装置の特
徴は、ダミーメモリセルキャパシタに印加する電圧を正
又は負のどちらか一方で何回も繰り返して動作させたと
きのデータで最適な容量値を設定することにより、第1
の実施例より更に理想に近い状態での容量値が設定でき
ることである。第1の実施例にまして、ダミーメモリセ
ルキャパシタのヒステリシス特性は、インプリント効果
により、電圧を正負の両方で何回も繰り返して動作させ
たときのヒステリシス特性の曲線4に比べて、図7の曲
線7のように傾きが小さくなる。この曲線7のデータを
用いてダミーメモリセルキャパシタの最適な容量値を決
定する。決定方法は、メモリセルのデータの“H”の状
態である点B4と、“L”の状態である点E4との中央
の点を通るように、図7の曲線7を縦方向に所定の倍率
で拡大した図6の曲線6を、ダミーメモリセルキャパシ
タのヒステリシス特性として設定する。図7の曲線7及
び図6の曲線6の傾きがキャパシタの容量を示してい
る。したがって、ここではダミーメモリセルキャパシタ
の容量値は、本体メモリセルキャパシタの容量値の7倍
の設定が理想状態である。従来のようにダミーメモリセ
ルキャパシタの容量値を本体メモリセルキャパシタの容
量値の2倍に設定していたとすると、メモリセルのデー
タ“L”の読み出しの電荷量差は零となり、正常に動作
しない。Here, the feature of the ferroelectric memory device of the present embodiment is that the voltage applied to the dummy memory cell capacitor is either the positive voltage or the negative voltage, and the optimum capacity is obtained when data is repeatedly operated many times. By setting the value, the first
That is, the capacitance value can be set in a state closer to the ideal than the embodiment. In comparison with the first embodiment, the hysteresis characteristic of the dummy memory cell capacitor is different from the hysteresis characteristic curve 4 of FIG. 7 when the voltage is repeatedly operated both positive and negative many times due to the imprint effect. The slope becomes smaller as shown by the curve 7. Using the data of the curve 7, the optimum capacitance value of the dummy memory cell capacitor is determined. The determination method is as follows. The curve 7 in FIG. 7 is set to a predetermined length in the vertical direction so as to pass through a center point between the point B4 in the “H” state of the data of the memory cell and the point E4 in the “L” state. The curve 6 in FIG. 6 enlarged by the magnification is set as the hysteresis characteristic of the dummy memory cell capacitor. The slope of the curve 7 in FIG. 7 and the slope of the curve 6 in FIG. 6 indicate the capacitance of the capacitor. Therefore, here, the capacity of the dummy memory cell capacitor is ideally set to seven times the capacity of the main body memory cell capacitor. Assuming that the capacitance value of the dummy memory cell capacitor is set to twice the capacitance value of the main body memory cell capacitor as in the related art, the charge difference in reading the data "L" of the memory cell becomes zero, and the device does not operate normally. .
【0033】この第2の実施例のようにダミーメモリセ
ルキャパシタの動作状態に対応したヒステリシス特性で
読み出し電荷量差を最大となるように設計することが、
正常動作する強誘電体メモリ装置とするために重要であ
る。As in the second embodiment, it is designed to maximize the difference in the amount of read charges with the hysteresis characteristic corresponding to the operation state of the dummy memory cell capacitor.
This is important for a normally operating ferroelectric memory device.
【0034】(実施例3)第3の実施例は第1の実施例
のように、本体メモリセルキャパシタの両電極間に印加
する電圧を正負の両方で動作させ、本体メモリセルキャ
パシタに印加する電圧を正負の両方で何回も繰り返して
動作させたときのヒステリシス特性のデータでダミーメ
モリセルキャパシタの容量値を設定し、また実際のダミ
ーメモリセルキャパシタの動作もその両電極間に印加す
る電圧を正負の両方で動作させるものである。図8が回
路構成図、図9が図8の動作タイミング図である。図3
の曲線4が本体メモリセルの強誘電体キャパシタのヒス
テリシス特性、曲線3がダミーメモリセルの強誘電体キ
ャパシタのヒステリシス特性である。(Embodiment 3) In the third embodiment, as in the first embodiment, the voltage applied between both electrodes of the main memory cell capacitor is operated in both positive and negative directions and applied to the main memory cell capacitor. The voltage of the dummy memory cell capacitor is set with the data of the hysteresis characteristics when the voltage is repeatedly operated both positive and negative many times. Is operated in both positive and negative directions. FIG. 8 is a circuit configuration diagram, and FIG. 9 is an operation timing diagram of FIG. FIG.
Curve 4 indicates the hysteresis characteristic of the ferroelectric capacitor of the main memory cell, and curve 3 indicates the hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell.
【0035】WL0〜WL255はワード線、DWL
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、VSSは接地電圧、SA
はセンスアンプ、C0〜C255は本体メモリセルキャ
パシタ、DC0,DC1はダミーメモリセルキャパシ
タ、Qn0〜Qn255、QnD0,QnD1、QnR
0,QnR1、QnBP0,QnBP1はNチャネル型
MOSトランジスタ、QpR0〜QpR1はPチャネル
型MOSトランジスタ、QLは本体メモリセル“L”デ
ータ読み出し電荷量、QHは本体メモリセル“H”デー
タ読み出し電荷量、QDはダミーメモリセルデータ読み
出し電荷量、RSTDTがダミーメモリセルキャパシタ
リセット電圧である。WL0 to WL255 are word lines, DWL
0 and DWL1 are dummy word lines, BL and / BL are bit lines, CP is a cell plate electrode, DCP is a dummy cell plate electrode, BP is a bit line precharge control signal, DC
RST is a control signal for initializing dummy memory cell data, S
AE is a sense amplifier control signal, VSS is a ground voltage, SA
Is a sense amplifier, C0 to C255 are main body memory cell capacitors, DC0 and DC1 are dummy memory cell capacitors, Qn0 to Qn255, QnD0, QnD1, and QnR.
0, QnR1, QnBP0, and QnBP1 are N-channel MOS transistors; QpR0 to QpR1 are P-channel MOS transistors; QD is a dummy memory cell data read charge amount, and RSTDT is a dummy memory cell capacitor reset voltage.
【0036】まず、図8の回路構成図について説明す
る。この回路構成は第1の実施例の図1とほぼ同様であ
って、センスアンプSAにビット線BL,/BLが接続
されている。センスアンプSAはセンスアンプ制御信号
SAEで制御される。ダミーメモリセルキャパシタの第
1の電極はゲート電極がダミーワード線に接続されたダ
ミーメモリセルトランジスタを介してビット線に接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。本体メモリセルキャパシタの第1の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第2の電極はセ
ルプレート電極CPに接続されている。また、ダミーメ
モリセルキャパシタの第1の電極は、ダミーメモリセル
データ初期化用制御信号DCRSTをゲート電極とする
Nチャネル型MOSトランジスタQnR0,QnR1及
び信号DCRSTの反転信号をゲート電極とするPチャ
ネル型MOSトランジスタQpR0,QpR1を介して
ダミーメモリセルデータ初期化電圧であるダミーメモリ
セルキャパシタリセット電圧RSTDTに接続されてい
る。First, the circuit diagram of FIG. 8 will be described. This circuit configuration is substantially the same as that of the first embodiment shown in FIG. 1, and bit lines BL and / BL are connected to the sense amplifier SA. The sense amplifier SA is controlled by a sense amplifier control signal SAE. A first electrode of the dummy memory cell capacitor is connected to a bit line via a dummy memory cell transistor whose gate electrode is connected to a dummy word line, and a second electrode is connected to a dummy cell plate electrode DCP. The first electrode of the main body memory cell capacitor is connected to the bit line via the main body memory cell transistor whose gate electrode is connected to the word line, and the second electrode is connected to the cell plate electrode CP. The first electrodes of the dummy memory cell capacitors are N-channel MOS transistors QnR0 and QnR1 using the dummy memory cell data initialization control signal DCRST as a gate electrode, and a P-channel type transistor using the inverted signal of the signal DCRST as a gate electrode. It is connected to a dummy memory cell capacitor reset voltage RSTDT which is a dummy memory cell data initialization voltage via MOS transistors QpR0 and QpR1.
【0037】この強誘電体メモリ装置の回路の動作につ
いて、図9の動作タイミング図と図3の本体メモリセル
キャパシタとダミーメモリセルの強誘電体キャパシタの
ヒステリシス特性図を参照しながら説明する。まず、メ
モリセルのデータを読み出すために、初期状態として、
ビット線プリチャージ制御信号BPを論理電圧“H”と
することによって、ビット線BL,/BLを論理電圧
“L”とする。また、ワード線WL0〜WL255、ダ
ミーワード線DWL0,DWL1、セルプレート電極C
P、ダミーセルプレート電極DCPを論理電圧“L”と
する。また、ダミーメモリセルデータ初期化用制御信号
DCRSTを論理電圧“H”、ダミーメモリセルキャパ
シタリセット電圧RSTDTを論理電圧“L”とし、図
3の曲線3の点E3の状態にダミーメモリセルを初期化
する。次に、ビット線プリチャージ制御信号BPを論理
電圧“L”とすることによって、ビット線BL,/BL
をフローティング状態とし、ダミーメモリセルデータ初
期化用制御信号DCRSTを論理電圧“L”とすること
によって、ダミーメモリセルキャパシタの第1の電極を
フローティング状態とする。次に、ワード線WL0とダ
ミーワード線DWL0とセルプレート電極CPとダミー
セルプレート電極DCPを論理電圧“H”とし、本体メ
モリセルのデータをビット線BLに、ダミーメモリセル
のデータをビット線/BLに読み出す。ここで、本体メ
モリセルの状態は、データが“H”の場合には図3の点
B4から点D4に遷移して電荷QHを、データが“L”
の場合には図3の点E4から点D4に遷移して電荷QL
をビット線BLに読み出し、ダミーメモリセルの状態
は、図3の点E3から点D3(D4)に遷移して電荷Q
Dをビット線/BLに読み出す。次にセンスアンプ制御
信号SAEを論理電圧“H”とし、センスアンプSAを
動作させる。これにより、データが“H”の場合には、
本体メモリセルの状態は図3の点D4から点E4に遷移
し、ダミーメモリセルは図3の点D3の状態を保持し、
データが“L”の場合には、本体メモリセルは図3の点
D4の状態を保持し、ダミーメモリセルの状態は図3の
点D3から点E3に遷移する。次に、セルプレート電極
CPを論理電圧“L”とし、本体メモリセルのデータを
再書き込みする。これにより、本体メモリセルの状態
は、データが“H”の場合には図3の点E4から点A4
に遷移し、データが“L”の場合には図3の点D4から
点E4に遷移する。また、ダミーセルプレート電極DC
Pも論理電圧“L”とする。次に、ワード線WL0とダ
ミーワード線DWL0を論理電圧“L”とし、本体メモ
リセルキャパシタ及びダミーメモリセルキャパシタに電
圧がかからないようにする。次に、センスアンプ制御信
号SAEを論理電圧“L”とし、センスアンプSAの動
作を停止させる。また、ダミーメモリセルデータ初期化
用制御信号DCRSTを論理電圧“H”、ダミーメモリ
セルキャパシタリセット電圧RSTDTを論理電圧
“H”とし、ダミーメモリセルの状態を図3の点E3か
ら点A3に遷移させる。この後、ダミーセルプレート電
極DCPを論理電圧“H”とし、ダミーメモリセルキャ
パシタリセット電圧RSTDTを論理電圧“L”とし、
ダミーメモリセルの状態を図3の点A3から点D3に遷
移させ、更に、ダミーセルプレート電極DCPを論理電
圧“L”とし、ダミーメモリセルの状態を図3の点D3
から点E3に遷移させることによって、ダミーメモリセ
ルの状態を初期状態とする。また、ビット線プリチャー
ジ制御信号BPを論理電圧“H”とすることによって、
ビット線BL,/BLを論理電圧“L”とし初期状態と
する。The operation of the circuit of this ferroelectric memory device will be described with reference to the operation timing chart of FIG. 9 and the hysteresis characteristic chart of the ferroelectric capacitors of the main body memory cell and the dummy memory cell of FIG. First, in order to read data from a memory cell, as an initial state,
By setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L”. Further, word lines WL0 to WL255, dummy word lines DWL0 and DWL1, cell plate electrode C
P, the dummy cell plate electrode DCP is set to the logic voltage “L”. Further, the dummy memory cell data initialization control signal DCRST is set to the logic voltage “H”, the dummy memory cell capacitor reset voltage RSTDT is set to the logic voltage “L”, and the dummy memory cell is initialized to the state of the point E3 of the curve 3 in FIG. Become Next, by setting the bit line precharge control signal BP to the logic voltage “L”, the bit lines BL, / BL
Are set to the floating state, and the dummy memory cell data initialization control signal DCRST is set to the logic voltage "L", whereby the first electrode of the dummy memory cell capacitor is set to the floating state. Next, the word line WL0, the dummy word line DWL0, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “H”, the data of the main body memory cell is set to the bit line BL, and the data of the dummy memory cell is set to the bit line / BL. Read out. Here, when the data is "H", the state of the main body memory cell changes from point B4 to point D4 in FIG. 3 to change the charge QH and the data to "L".
In the case of, the state changes from point E4 to point D4 in FIG.
Is read out to the bit line BL, and the state of the dummy memory cell changes from the point E3 to the point D3 (D4) in FIG.
D is read out to the bit line / BL. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. Thus, when the data is “H”,
The state of the main body memory cell transitions from point D4 in FIG. 3 to point E4, the dummy memory cell holds the state of point D3 in FIG.
When the data is "L", the main body memory cell holds the state at point D4 in FIG. 3, and the state of the dummy memory cell transitions from point D3 to point E3 in FIG. Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. Thus, when the data is “H”, the state of the main body memory cell is changed from the point E4 to the point A4 in FIG.
, And when the data is “L”, the state transits from the point D4 to the point E4 in FIG. Also, the dummy cell plate electrode DC
P is also a logic voltage “L”. Next, the word line WL0 and the dummy word line DWL0 are set to the logic voltage “L” so that no voltage is applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the sense amplifier control signal SAE is set to the logic voltage “L”, and the operation of the sense amplifier SA is stopped. Also, the dummy memory cell data initialization control signal DCRST is set to the logic voltage “H”, the dummy memory cell capacitor reset voltage RSTDT is set to the logic voltage “H”, and the state of the dummy memory cell is changed from the point E3 to the point A3 in FIG. Let it. Thereafter, the dummy cell plate electrode DCP is set to the logic voltage “H”, the dummy memory cell capacitor reset voltage RSTDT is set to the logic voltage “L”,
The state of the dummy memory cell is changed from the point A3 to the point D3 in FIG. 3, the dummy cell plate electrode DCP is set to the logic voltage “L”, and the state of the dummy memory cell is changed to the point D3 in FIG.
, The state of the dummy memory cell is set to the initial state. Further, by setting the bit line precharge control signal BP to the logic voltage “H”,
The bit lines BL and / BL are set to the logic voltage "L" to be in an initial state.
【0038】この第3の実施例ではダミーメモリセルキ
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。In the third embodiment, the dummy memory cell capacitor is operated with both the positive and negative voltages applied between both electrodes in the operation of the dummy memory cell capacitor, so that the dummy memory cell capacitor operates with less influence of the imprint effect. It is possible to provide a ferroelectric memory device in which the operation margin is not reduced and no malfunction occurs.
【0039】(実施例4)第4の実施例はダミーメモリ
セルキャパシタの両電極間に印加する電圧値を本体メモ
リセルキャパシタの両電極間に印加する電圧値と異なる
値に設定することによりダミーメモリセルキャパシタか
ら読み出される電荷量を設定するものである。まず、こ
の第4の実施例では、電荷の再書き込み時にはダミーメ
モリセルキャパシタの両電極間に印加する電圧値と本体
メモリセルキャパシタの両電極間に印加する電圧値とを
同じにし、電荷の読み出し時にダミーメモリセルキャパ
シタの両電極間に印加する電圧値を本体メモリセルキャ
パシタの両電極間に印加する電圧値より小さくすること
によって、ダミーメモリセルキャパシタからの基準電荷
量を設定するものである。図10が全体回路構成図、図
11が図10の動作タイミング図である。図12の曲線
4が本体メモリセルの強誘電体キャパシタのヒステリシ
ス特性、曲線12がダミーメモリセルの強誘電体キャパ
シタのヒステリシス特性、図13(a)及び図13
(b)がセルプレート電極CP及びダミーセルプレート
電極DCPの信号発生回路構成図である。(Embodiment 4) In the fourth embodiment, the voltage applied between both electrodes of the dummy memory cell capacitor is set to a value different from the voltage applied between both electrodes of the main body memory cell capacitor. This is for setting the amount of charge read from the memory cell capacitor. First, in the fourth embodiment, at the time of rewriting electric charges, the voltage value applied between both electrodes of the dummy memory cell capacitor and the voltage value applied between both electrodes of the main body memory cell capacitor are made the same to read out the electric charge. At times, the reference voltage from the dummy memory cell capacitor is set by making the voltage value applied between both electrodes of the dummy memory cell capacitor smaller than the voltage value applied between both electrodes of the main body memory cell capacitor. FIG. 10 is an overall circuit configuration diagram, and FIG. 11 is an operation timing diagram of FIG. Curve 4 in FIG. 12 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell, curve 12 is the hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell, and FIGS.
(B) is a signal generation circuit configuration diagram of the cell plate electrode CP and the dummy cell plate electrode DCP.
【0040】WL0〜WL255はワード線、DWL
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RST、DCRST2はダミーメモリセルデータ初期化
用制御信号、SAEはセンスアンプ制御信号、VSSは
接地電圧、VDDは電源電圧、SAはセンスアンプ、C
0〜C255は本体メモリセルキャパシタ、DC0,D
C1はダミーメモリセルキャパシタ、Qn0〜Qn25
5、QnD0,QnD1、QnBP0,QnBP1、Q
nC131〜QnC135、及び、QnR0〜QnR3
はNチャネル型MOSトランジスタ、QpC131〜Q
pC134はPチャネル型MOSトランジスタ、QLは
本体メモリセル“L”データ読み出し電荷量、QHは本
体メモリセル“H”データ読み出し電荷量、QDはダミ
ーメモリセルデータ読み出し電荷量、CPCはセルプレ
ート電極コントロール信号、DCPCはダミーセルプレ
ート電極コントロール信号である。WL0 to WL255 are word lines, DWL
0 and DWL1 are dummy word lines, BL and / BL are bit lines, CP is a cell plate electrode, DCP is a dummy cell plate electrode, BP is a bit line precharge control signal, DC
RST and DCRST2 are dummy memory cell data initialization control signals, SAE is a sense amplifier control signal, VSS is a ground voltage, VDD is a power supply voltage, SA is a sense amplifier, C
0 to C255 are main body memory cell capacitors, DC0, D
C1 is a dummy memory cell capacitor, Qn0 to Qn25
5, QnD0, QnD1, QnBP0, QnBP1, Q
nC131 to QnC135 and QnR0 to QnR3
Are N-channel MOS transistors, QpC131 to QpC
pC134 is a P-channel MOS transistor, QL is a main memory cell "L" data read charge, QH is a main memory cell "H" data read charge, QD is a dummy memory cell data read charge, and CPC is a cell plate electrode control. The signal DCPC is a dummy cell plate electrode control signal.
【0041】まず、図10の回路構成図について説明す
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。ダミーメモリセルキャパシタの第1
の電極はゲート電極がダミーワード線に接続されたダミ
ーメモリセルトランジスタを介してビット線に接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。本体メモリセルキャパシタの第3の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第4の電極はセ
ルプレート電極CPに接続されている。また、ダミーメ
モリセルキャパシタの第1の電極は、ダミーメモリセル
データ初期化用制御信号DCRSTの反転信号をゲート
電極とするPチャネル型MOSトランジスタQpR1を
介してダミーメモリセルデータ初期化電圧である電源電
圧VDDに接続されている。また、図13(a)の回路
構成は、セルプレート電極コントロール信号CPCを入
力信号とし、これと同相で振幅が接地電圧VSSと電源
電圧VDDであるセルプレート電極信号CPを出力信号
とする回路である。図13(b)の回路構成は、ダミー
セルプレート電極コントロール信号DCPCを入力信号
とし、これと同相で振幅がVSSと“VDD−Vtn
(VtnはNチャネル型MOSトランジスタのしきい値
電圧)”であるダミーセルプレート電極信号DCPを出
力信号とする回路である。ここでは、ダミーセルプレー
ト電極信号DCPの論理電圧“H”の電圧を“VDD−
Vtn”としているが、使用する強誘電体キャパシタの
ヒステリシス特性にあわせて所定の電圧値にする。例え
ば“VDD−2Vtn”や“VDD−3Vtn”の電圧
は、容易に作り出すことができる。QD=(QH+Q
L)/2の関係を実現できるダミーセルプレート電極信
号DCPの電圧が理想的である。First, the circuit diagram of FIG. 10 will be described. The bit lines BL and / BL are connected to the sense amplifier SA. The sense amplifier SA has a sense amplifier control signal S
Controlled by AE. First of dummy memory cell capacitors
Is connected to a bit line via a dummy memory cell transistor whose gate electrode is connected to a dummy word line, and a second electrode is connected to a dummy cell plate electrode DCP. The third electrode of the main memory cell capacitor is connected to the bit line via the main memory cell transistor whose gate electrode is connected to the word line, and the fourth electrode is connected to the cell plate electrode CP. A first electrode of the dummy memory cell capacitor is connected to a power supply which is a dummy memory cell data initialization voltage via a P-channel MOS transistor QpR1 having an inverted signal of the dummy memory cell data initialization control signal DCRST as a gate electrode. It is connected to the voltage VDD. The circuit configuration of FIG. 13A is a circuit that uses a cell plate electrode control signal CPC as an input signal, and outputs a cell plate electrode signal CP having the same phase as that of the ground voltage VSS and the power supply voltage VDD as an output signal. is there. The circuit configuration in FIG. 13B uses a dummy cell plate electrode control signal DCPC as an input signal, and has the same phase as that of VSS and an amplitude of “VDD−Vtn”.
(Vtn is the threshold voltage of the N-channel MOS transistor) ". Here, the dummy cell plate electrode signal DCP is used as an output signal. −
Although Vtn is set to a predetermined voltage value in accordance with the hysteresis characteristic of the ferroelectric capacitor to be used, for example, a voltage of “VDD-2Vtn” or “VDD-3Vtn” can be easily generated. (QH + Q
L) / 2 is ideal, the voltage of the dummy cell plate electrode signal DCP is ideal.
【0042】この強誘電体メモリ装置の回路の動作につ
いて、図11の動作タイミング図と図12の本体メモリ
セルとダミーメモリセルとの強誘電体キャパシタのヒス
テリシス特性図を参照しながら説明する。図12の強誘
電体キャパシタのヒステリシス特性図では、横軸がメモ
リセルキャパシタにかかる電界で、縦軸がそのときの電
荷を示している。曲線4は本体メモリセルの強誘電体キ
ャパシタのヒステリシス特性で強誘電体のキャパシタで
は電界が零のときでも点B4、点E4のように残留分極
が残る。曲線12はダミーメモリセルの強誘電体キャパ
シタのヒステリシス特性で初期状態で強誘電体に電界が
かからないようにし、電界が零のときに点B12とす
る。まず、メモリセルのデータを読み出すために、ダミ
ーメモリセルデータ初期化用制御信号DCRST、DC
RST2をともに論理電圧“H”とし、ダミーメモリセ
ルを図12の曲線12の点A12の状態にする。また、
ビット線プリチャージ制御信号BPを論理電圧“H”と
することによって、ビット線BL,/BLを論理電圧
“L”とする。また、ワード線WL0〜WL255、ダ
ミーワード線DWL0,DWL1、セルプレート電極C
P、ダミーセルプレート電極DCPを論理電圧“L”と
する。次に、ダミーメモリセルデータ初期化用制御信号
DCRSTを論理電圧“L”とし、図12の曲線12の
点B12の状態にダミーメモリセルを初期化する。次
に、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とし、ダミーメモリセルデータ初期化
用制御信号DCRST2を論理電圧“L”とすることに
よって、ダミーメモリセルキャパシタの第1の電極をフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とし、本体メモ
リセルのデータをビット線BLに、ダミーメモリセルの
データをビット線/BLに読み出す。ここで、本体メモ
リセルの状態は、データが“H”の場合には図12の点
B4から点D4に遷移して電荷QHを、データが“L”
の場合には図12の点E4から点D4に遷移して電荷Q
Lをビット線BLに読み出し、ダミーメモリセルの状態
は、図12の点B12から点D12に遷移して電荷QD
をビット線/BLに読み出す。次にセンスアンプ制御信
号SAEを論理電圧“H”とし、センスアンプSAを動
作させる。これにより、データが“H”の場合は、本体
メモリセルの状態は図12の点D4から点E4に遷移
し、ダミーメモリセルの状態は図12の点D12の状態
を保持し、データが“L”の場合は、本体メモリセルの
状態は図12の点D4の状態を保持し、ダミーメモリセ
ルの状態は図12の点D12から点E12に遷移する。
次に、セルプレート電極CPを論理電圧“L”とし、本
体メモリセルのデータを再書き込みする。これにより、
本体メモリセルの状態は、データが“H”の場合には図
12の点E4から点A4に遷移し、データが“L”の場
合には図12の点D4から点E4に遷移する。次に、ワ
ード線WL0とダミーワード線DWL0を論理電圧
“L”とし、本体メモリセルキャパシタ及びダミーメモ
リセルキャパシタに電圧がかからないようにする。次
に、ダミーセルプレート電極DCPも論理電圧“L”と
し、また、センスアンプ制御信号SAEを論理電圧
“L”とし、センスアンプSAの動作を停止させる。次
に、ダミーメモリセルデータ初期化用制御信号DCRS
T、DCRST2を論理電圧“H”とし、ダミーメモリ
セルの状態を図12の点E12から点A12に遷移させ
る。また、ビット線プリチャージ制御信号BPを論理電
圧“H”とすることによって、ビット線BL,/BLを
論理電圧“L”とし初期状態とする。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG. 11 and the hysteresis characteristic chart of the ferroelectric capacitors of the main memory cell and the dummy memory cell of FIG. In the hysteresis characteristic diagram of the ferroelectric capacitor in FIG. 12, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the electric charge at that time. Curve 4 shows the hysteresis characteristic of the ferroelectric capacitor of the main memory cell. In the ferroelectric capacitor, even when the electric field is zero, remnant polarization remains at points B4 and E4. A curve 12 is a hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell, in which an electric field is not applied to the ferroelectric in an initial state, and is set to a point B12 when the electric field is zero. First, in order to read data of a memory cell, dummy memory cell data initialization control signals DCRST, DCRST
Both RST2 are set to the logic voltage “H”, and the dummy memory cell is brought into the state of the point A12 of the curve 12 in FIG. Also,
By setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L”. Further, word lines WL0 to WL255, dummy word lines DWL0 and DWL1, cell plate electrode C
P, the dummy cell plate electrode DCP is set to the logic voltage “L”. Next, the dummy memory cell data initialization control signal DCRST is set to the logic voltage “L”, and the dummy memory cell is initialized to the state of the point B12 of the curve 12 in FIG. Next, by setting the bit line precharge control signal BP to the logic voltage "L", the bit lines BL and / BL are set to the floating state, and the dummy memory cell data initialization control signal DCRST2 is set to the logic voltage "L". As a result, the first electrode of the dummy memory cell capacitor is brought into a floating state. Next, the word line WL0, the dummy word line DWL0, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “H”, the data of the main body memory cell is set to the bit line BL, and the data of the dummy memory cell is set to the bit line / BL. Read out. Here, when the data is “H”, the state of the main body memory cell transitions from point B4 to point D4 in FIG. 12 to change the charge QH and the data to “L”.
In the case of FIG. 12, the transition from point E4 to point D4 in FIG.
L is read out to the bit line BL, and the state of the dummy memory cell changes from point B12 to point D12 in FIG.
Is read out to the bit line / BL. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. As a result, when the data is "H", the state of the main memory cell changes from the point D4 in FIG. 12 to the point E4, the state of the dummy memory cell holds the state of the point D12 in FIG. In the case of L ", the state of the main body memory cell holds the state of point D4 in FIG. 12, and the state of the dummy memory cell transitions from point D12 to point E12 in FIG.
Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. This allows
When the data is "H", the state of the main body memory cell changes from point E4 to point A4 in FIG. 12, and when the data is "L", the state changes from point D4 to point E4 in FIG. Next, the word line WL0 and the dummy word line DWL0 are set to the logic voltage “L” so that no voltage is applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the dummy cell plate electrode DCP is also set to the logic voltage "L", and the sense amplifier control signal SAE is set to the logic voltage "L" to stop the operation of the sense amplifier SA. Next, the dummy memory cell data initialization control signal DCRS
T and DCRST2 are set to the logic voltage “H”, and the state of the dummy memory cell is changed from point E12 to point A12 in FIG. Further, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L” to be in an initial state.
【0043】この第4の実施例ではダミーメモリセルキ
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。また、本体メモリセル
キャパシタとダミーメモリセルキャパシタの大きさをほ
ぼ同じにしておき、データを読み出すためのダミーメモ
リセルキャパシタの両電極間にかける電圧を適当に設定
することにより基準電圧を作るため、メモリセルキャパ
シタの製造上のばらつきによる基準電圧のずれはほとん
どない。また、ダミーメモリセルキャパシタの両電極間
に印加する電圧が電源電圧VDDより小さいためそれだ
け消費電力が少なくなる。In the fourth embodiment, in the operation of the dummy memory cell capacitor, the voltage applied between both electrodes is always operated both positively and negatively, so that the operation of the dummy memory cell capacitor is less affected by the imprint effect. It is possible to provide a ferroelectric memory device in which a reduction in operation margin is eliminated and no malfunction occurs. Also, in order to make the size of the main body memory cell capacitor and the dummy memory cell capacitor almost the same, and to appropriately set the voltage applied between both electrodes of the dummy memory cell capacitor for reading data to create a reference voltage, There is almost no shift in the reference voltage due to manufacturing variations of the memory cell capacitor. Further, since the voltage applied between both electrodes of the dummy memory cell capacitor is smaller than the power supply voltage VDD, power consumption is reduced accordingly.
【0044】(実施例5)第5の実施例は第4の実施例
と同様にダミーメモリセルキャパシタの両電極間に印加
する電圧値を本体メモリセルキャパシタの両電極間に印
加する電圧値と異なる値に設定することによりダミーメ
モリセルキャパシタから読み出される電荷量を設定する
ものである。この第5の実施例では、電荷の読み出し時
にはダミーメモリセルキャパシタの両電極間に印加する
電圧値と本体メモリセルキャパシタの両電極間に印加す
る電圧値とを同じにし、電荷の再書き込み時にダミーメ
モリセルキャパシタの両電極間に印加する電圧値を本体
メモリセルキャパシタの両電極間に印加する電圧値より
小さくすることによって、ダミーメモリセルキャパシタ
からの基準電荷量を設定するものである。図14が全体
回路構成図、図15が図14の動作タイミング図であ
る。図16の曲線4が本体メモリセルの強誘電体キャパ
シタのヒステリシス特性、曲線16がダミーメモリセル
の強誘電体キャパシタのヒステリシス特性である。(Embodiment 5) In the fifth embodiment, the voltage applied between both electrodes of the dummy memory cell capacitor and the voltage applied between both electrodes of the main body memory cell capacitor are the same as in the fourth embodiment. By setting different values, the amount of charge read from the dummy memory cell capacitor is set. In the fifth embodiment, the voltage value applied between both electrodes of the dummy memory cell capacitor at the time of reading electric charges is made equal to the voltage value applied between both electrodes of the main body memory cell capacitor. By setting a voltage value applied between both electrodes of the memory cell capacitor smaller than a voltage value applied between both electrodes of the main body memory cell capacitor, a reference charge amount from the dummy memory cell capacitor is set. FIG. 14 is an overall circuit configuration diagram, and FIG. 15 is an operation timing diagram of FIG. Curve 4 in FIG. 16 shows the hysteresis characteristic of the ferroelectric capacitor of the main memory cell, and curve 16 shows the hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell.
【0045】WL0〜WL255はワード線、DWL
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RST、DCRST2はダミーメモリセルデータ初期化
用制御信号、SAEはセンスアンプ制御信号、VSSは
接地電圧、VDDは電源電圧、SAはセンスアンプ、C
0〜C255は本体メモリセルキャパシタ、DC0,D
C1はダミーメモリセルキャパシタ、Qn0〜Qn25
5、QnD0,QnD1、QnBP0,QnBP1、Q
nR0〜QnR3はNチャネル型MOSトランジスタ、
QLは本体メモリセル“L”データ読み出し電荷量、Q
Hは本体メモリセル“H”データ読み出し電荷量、QD
はダミーメモリセルデータ読み出し電荷量である。WL0 to WL255 are word lines, DWL
0 and DWL1 are dummy word lines, BL and / BL are bit lines, CP is a cell plate electrode, DCP is a dummy cell plate electrode, BP is a bit line precharge control signal, DC
RST and DCRST2 are dummy memory cell data initialization control signals, SAE is a sense amplifier control signal, VSS is a ground voltage, VDD is a power supply voltage, SA is a sense amplifier, C
0 to C255 are main body memory cell capacitors, DC0, D
C1 is a dummy memory cell capacitor, Qn0 to Qn25
5, QnD0, QnD1, QnBP0, QnBP1, Q
nR0 to QnR3 are N-channel MOS transistors,
QL is the amount of data read charge of the main memory cell “L”, Q
H is the main memory cell “H” data read charge amount, QD
Is a dummy memory cell data read charge amount.
【0046】まず、図14の回路構成図について説明す
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。ダミーメモリセルキャパシタの第1
の電極はゲート電極がダミーワード線に接続されたダミ
ーメモリセルトランジスタを介してビット線に接続さ
れ、第2の電極はダミーセルプレート電極DCPに接続
されている。本体メモリセルキャパシタの第3の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第4の電極はセ
ルプレート電極CPに接続されている。また、ダミーメ
モリセルキャパシタの第1の電極は、ダミーメモリセル
データ初期化用制御信号DCRSTをゲート電極とする
Nチャネル型MOSトランジスタQnR1を介してダミ
ーメモリセルデータ初期化電圧である電源電圧VDDに
接続され、制御信号DCRST2をゲート電極とするN
チャネル型MOSトランジスタQnR3を介してダミー
メモリセルデータ初期化電圧である接地電圧VSSに接
続されている。この回路では、ダミーメモリセルキャパ
シタの第1の電極を“VDD−Vtn(VtnはNチャ
ネル型MOSトランジスタのしきい値電圧)”とするこ
とができる。First, the circuit diagram of FIG. 14 will be described. The bit lines BL and / BL are connected to the sense amplifier SA. The sense amplifier SA has a sense amplifier control signal S
Controlled by AE. First of dummy memory cell capacitors
Is connected to a bit line via a dummy memory cell transistor whose gate electrode is connected to a dummy word line, and a second electrode is connected to a dummy cell plate electrode DCP. The third electrode of the main memory cell capacitor is connected to the bit line via the main memory cell transistor whose gate electrode is connected to the word line, and the fourth electrode is connected to the cell plate electrode CP. The first electrode of the dummy memory cell capacitor is connected to a power supply voltage VDD which is a dummy memory cell data initialization voltage via an N-channel MOS transistor QnR1 having a dummy memory cell data initialization control signal DCRST as a gate electrode. N connected with the control signal DCRST2 as a gate electrode
It is connected to a ground voltage VSS which is a dummy memory cell data initialization voltage via a channel type MOS transistor QnR3. In this circuit, the first electrode of the dummy memory cell capacitor can be set to “VDD−Vtn (Vtn is the threshold voltage of the N-channel MOS transistor)”.
【0047】この強誘電体メモリ装置の回路の動作につ
いて、図15の動作タイミング図と図16の本体メモリ
セルキャパシタとダミーメモリセルの強誘電体キャパシ
タのヒステリシス特性図を参照しながら説明する。図1
6の強誘電体キャパシタのヒステリシス特性図では、横
軸がメモリセルキャパシタにかかる電界で、縦軸がその
ときの電荷を示している。曲線4は本体メモリセルの強
誘電体キャパシタのヒステリシス特性で強誘電体のキャ
パシタでは電界が零のときでも点B4、点E4のように
残留分極が残る。曲線16はダミーメモリセルの強誘電
体キャパシタのヒステリシス特性で初期状態で強誘電体
に電界がかからないようにし、電界が零のときに点B1
6とする。まず、メモリセルのデータを読み出すため
に、ダミーメモリセルデータ初期化用制御信号DCRS
Tを論理電圧“H”、DCRST2を論理電圧“L”と
し、図16の曲線16の点A16の状態にダミーメモリ
セルをする。また、ビット線プリチャージ制御信号BP
を論理電圧“H”とすることによって、ビット線BL,
/BLを論理電圧“L”とする。また、ワード線WL0
〜WL255、ダミーワード線DWL0,DWL1、セ
ルプレート電極CP、ダミーセルプレート電極DCPを
論理電圧“L”とする。次に、ダミーメモリセルデータ
初期化用制御信号DCRSTを論理電圧“L”、制御信
号DCRST2を論理電圧“H”とし、図16の曲線1
6の点B16の状態にダミーメモリセルを初期化する。
次に、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とし、ダミーメモリセルデータ初期化
用制御信号DCRST2を論理電圧“L”とすることに
よって、ダミーメモリセルキャパシタの第1の電極をフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とし、本体メモ
リセルのデータをビット線BLに、ダミーメモリセルの
データをビット線/BLに読み出す。ここで、本体メモ
リセルの状態は、データが“H”の場合には図16の点
B4から点D4に遷移して電荷QHを、データが“L”
の場合には図16の点E4から点D4に遷移して電荷Q
Lをビット線BLに読み出し、ダミーメモリセルの状態
は、図16の点B16から点D16に遷移して電荷QD
をビット線/BLに読み出す。次にセンスアンプ制御信
号SAEを論理電圧“H”とし、センスアンプSAを動
作させる。これにより、データが“H”の場合は、本体
メモリセルの状態は図16の点D4から点E4に遷移
し、ダミーメモリセルの状態は図16の点D16の状態
を保持し、データが“L”の場合は、本体メモリセルの
状態は図16の点D4の状態を保持し、ダミーメモリセ
ルの状態は図16の点D16から点E16に遷移する。
次に、セルプレート電極CPを論理電圧“L”とし、本
体メモリセルのデータを再書き込みする。これにより、
本体メモリセルの状態は、データが“H”の場合には図
16の点E4から点A4に遷移し、データが“L”の場
合には図16の点D4から点E4に遷移する。次に、ワ
ード線WL0とダミーワード線DWL0を論理電圧
“L”とし、本体メモリセルキャパシタ及びダミーメモ
リセルキャパシタに電圧がかからないようにする。次
に、ダミーセルプレート電極DCPも論理電圧“L”と
し、また、センスアンプ制御信号SAEを論理電圧
“L”とし、センスアンプSAの動作を停止させる。次
に、ダミーメモリセルデータ初期化用制御信号DCRS
T、DCRST2を論理電圧“H”とし、ダミーメモリ
セルの状態を図16の点E16から点A16に遷移させ
る。また、ビット線プリチャージ制御信号BPを論理電
圧“H”とすることによって、ビット線BL,/BLを
論理電圧“L”とし初期状態とする。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG. 15 and the hysteresis characteristic chart of the ferroelectric capacitors of the main memory cell and the dummy memory cell of FIG. FIG.
In the hysteresis characteristic diagram of the ferroelectric capacitor of No. 6, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the electric charge at that time. Curve 4 shows the hysteresis characteristic of the ferroelectric capacitor of the main memory cell. In the ferroelectric capacitor, even when the electric field is zero, remnant polarization remains at points B4 and E4. Curve 16 is a hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell in which an electric field is not applied to the ferroelectric in an initial state.
6 is assumed. First, in order to read data of a memory cell, a dummy memory cell data initialization control signal DCRS
T is a logic voltage “H”, DCRST2 is a logic voltage “L”, and the dummy memory cell is set in the state of the point A16 of the curve 16 in FIG. Also, the bit line precharge control signal BP
To the logic voltage “H”, the bit lines BL,
/ BL is a logic voltage “L”. Also, the word line WL0
To WL255, the dummy word lines DWL0 and DWL1, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “L”. Next, the dummy memory cell data initialization control signal DCRST is set to the logic voltage “L” and the control signal DCRST2 is set to the logic voltage “H”, and the curve 1 in FIG.
The dummy memory cell is initialized to the state of the point B16 at 6.
Next, by setting the bit line precharge control signal BP to the logic voltage "L", the bit lines BL and / BL are set to the floating state, and the dummy memory cell data initialization control signal DCRST2 is set to the logic voltage "L". As a result, the first electrode of the dummy memory cell capacitor is brought into a floating state. Next, the word line WL0, the dummy word line DWL0, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “H”, the data of the main body memory cell is set to the bit line BL, and the data of the dummy memory cell is set to the bit line / BL. Read out. Here, when the data is "H", the state of the main body memory cell changes from point B4 to point D4 in FIG. 16 to change the charge QH and the data to "L".
In the case of, the point changes from point E4 to point D4 in FIG.
L is read to the bit line BL, and the state of the dummy memory cell changes from point B16 to point D16 in FIG.
Is read out to the bit line / BL. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. As a result, when the data is "H", the state of the main memory cell changes from the point D4 in FIG. 16 to the point E4, the state of the dummy memory cell holds the state of the point D16 in FIG. In the case of L ", the state of the main memory cell holds the state of point D4 in FIG. 16, and the state of the dummy memory cell transits from point D16 to point E16 in FIG.
Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. This allows
When the data is "H", the state of the main body memory cell changes from point E4 to point A4 in FIG. 16, and when the data is "L", the state changes from point D4 to point E4 in FIG. Next, the word line WL0 and the dummy word line DWL0 are set to the logic voltage “L” so that no voltage is applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the dummy cell plate electrode DCP is also set to the logic voltage "L", and the sense amplifier control signal SAE is set to the logic voltage "L" to stop the operation of the sense amplifier SA. Next, the dummy memory cell data initialization control signal DCRS
T and DCRST2 are set to the logic voltage "H", and the state of the dummy memory cell is changed from point E16 to point A16 in FIG. Further, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L” to be in an initial state.
【0048】この第5の実施例ではダミーメモリセルキ
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。また、本体メモリセル
キャパシタとダミーメモリセルキャパシタの大きさをほ
ぼ同じにしておき、データを読み出すためのダミーメモ
リセルキャパシタの両電極間にかける電圧を適当に設定
することにより基準電圧を作るため、メモリセルキャパ
シタの製造上のばらつきによる基準電圧のずれはほとん
どない。また、第4の実施例と同様にダミーメモリセル
キャパシタの両電極間に印加する電圧が電源電圧VDD
より小さいためそれだけ消費電力が少ない。In the fifth embodiment, the dummy memory cell capacitor is operated with both the positive and negative voltages applied between both electrodes in the operation of the dummy memory cell capacitor, so that the operation of the dummy memory cell capacitor is less affected by the imprint effect. It is possible to provide a ferroelectric memory device in which a reduction in operation margin is eliminated and no malfunction occurs. Also, in order to make the size of the main body memory cell capacitor and the dummy memory cell capacitor almost the same, and to appropriately set the voltage applied between both electrodes of the dummy memory cell capacitor for reading data to create a reference voltage, There is almost no shift in the reference voltage due to manufacturing variations of the memory cell capacitor. Further, similarly to the fourth embodiment, the voltage applied between both electrodes of the dummy memory cell capacitor is equal to the power supply voltage VDD.
Because it is smaller, it consumes less power.
【0049】(実施例6)第6の実施例は第4の実施例
と同様にダミーメモリセルキャパシタの両電極間に印加
する電圧値を本体メモリセルキャパシタの両電極間に印
加する電圧値と異なる値に設定することによりダミーメ
モリセルキャパシタから読み出される電荷量を設定する
ものである。この第6の実施例では、電荷の読み出し時
にダミーメモリセルキャパシタの両電極間に印加する電
圧値を本体メモリセルキャパシタの両電極間に印加する
電圧値より大きくすることによって、ダミーメモリセル
キャパシタからの基準電荷量を設定するものである。ま
た、ダミーメモリセルキャパシタに電荷の再書き込みは
行わずに、その1つの残留分極状態のみを使用してい
る。全体回路構成図は第1の実施例の図1と同様で、図
17がダミーセルプレート信号発生回路、図18が図1
の動作タイミング図である。図19の曲線4が本体メモ
リセルの強誘電体キャパシタのヒステリシス特性、曲線
19がダミーメモリセルの強誘電体キャパシタのヒステ
リシス特性である。(Embodiment 6) In the sixth embodiment, the voltage applied between both electrodes of the dummy memory cell capacitor is the same as that of the fourth embodiment. By setting different values, the amount of charge read from the dummy memory cell capacitor is set. In the sixth embodiment, the voltage value applied between the two electrodes of the dummy memory cell capacitor at the time of reading the charge is made larger than the voltage value applied between the two electrodes of the main body memory cell capacitor. Is set. Further, only one remanent polarization state is used without rewriting the electric charge in the dummy memory cell capacitor. The overall circuit configuration is the same as that of FIG. 1 of the first embodiment, FIG. 17 shows a dummy cell plate signal generation circuit, and FIG.
3 is an operation timing chart of FIG. Curve 4 in FIG. 19 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell, and curve 19 is the hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell.
【0050】WL0〜WL255はワード線、DWL
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、S1は制御信号、N17
01〜N1703はノード名、VDDは電源電圧、VS
Sは接地電圧、SAはセンスアンプ、C0〜C255は
本体メモリセルキャパシタ、DC0,DC1はダミーメ
モリセルキャパシタ、C1701はキャパシタ、Qn0
〜Qn255、QnD0,QnD1、QnBP0,Qn
BP1、QnR0,QnR1はNチャネル型MOSトラ
ンジスタ、QLは本体メモリセル“L”データ読み出し
電荷量、QHは本体メモリセル“H”データ読み出し電
荷量、QDはダミーメモリセルデータ読み出し電荷量で
ある。WL0 to WL255 are word lines, DWL
0 and DWL1 are dummy word lines, BL and / BL are bit lines, CP is a cell plate electrode, DCP is a dummy cell plate electrode, BP is a bit line precharge control signal, DC
RST is a control signal for initializing dummy memory cell data, S
AE is a sense amplifier control signal, S1 is a control signal, N17
01 to N1703 are node names, VDD is power supply voltage, VS
S is a ground voltage, SA is a sense amplifier, C0 to C255 are main body memory cell capacitors, DC0 and DC1 are dummy memory cell capacitors, C1701 is a capacitor, Qn0.
To Qn255, QnD0, QnD1, QnBP0, Qn
BP1, QnR0 and QnR1 are N-channel MOS transistors, QL is the amount of data read charge of the main memory cell "L", QH is the amount of data read charge of the main memory cell "H", and QD is the amount of data read charge of the dummy memory cell.
【0051】全体回路構成図は第1の実施例の図1と同
様である。まず、図1のダミーセルプレートDCPの信
号を供給する図17のダミーセルプレ−ト信号発生回路
について簡単に説明する。ダミーセルプレート電極DC
Pの信号は制御信号S1と同相で振幅が接地電圧VSS
と電源電圧VDDより高い電圧である。ここでは“2×
VDD”を発生する。制御信号S1が論理電圧“L”の
ときはノードN1701がVDDでトランジスタQn1
702はオン、トランジスタQp1701はオフで電極
DCPの信号はVSSである。また、トランジスタQp
1702がオンでノードN1703はVDDになってい
る。次に、制御信号S1が論理電圧“H”となるとノー
ドN1701はVSSとなりトランジスタQn1702
はオフ、トランジスタQp1703がオンしノードN1
703の電圧が信号DCPに伝達される。この際、ノー
ドN1703の電圧は当初はVDDであるがキャパシタ
C1701によって昇圧され理想的には“2×VDD”
となる。The overall circuit configuration is the same as that of the first embodiment shown in FIG. First, the dummy cell plate signal generation circuit of FIG. 17 for supplying the signal of the dummy cell plate DCP of FIG. 1 will be briefly described. Dummy cell plate electrode DC
The signal of P has the same phase as the control signal S1 and the amplitude is the ground voltage VSS.
And a voltage higher than the power supply voltage VDD. Here, “2 ×
When the control signal S1 is at the logic voltage "L", the node N1701 is at VDD and the transistor Qn1
702 is on, the transistor Qp1701 is off, and the signal of the electrode DCP is VSS. Also, the transistor Qp
The node 1702 is on and the node N1703 is at VDD. Next, when the control signal S1 becomes the logic voltage "H", the node N1701 becomes VSS and the transistor Qn1702
Is off, transistor Qp1703 is on and node N1
The voltage of 703 is transmitted to the signal DCP. At this time, the voltage of the node N1703 is initially VDD, but is boosted by the capacitor C1701 and ideally “2 × VDD”
Becomes
【0052】この強誘電体メモリ装置の回路の動作につ
いて、図18の動作タイミング図と図19の本体メモリ
セルキャパシタとダミーメモリセルの強誘電体キャパシ
タのヒステリシス特性図を参照しながら説明する。図1
9の強誘電体キャパシタのヒステリシス特性図では、横
軸がメモリセルキャパシタにかかる電界で、縦軸がその
ときの電荷を示している。曲線4は本体メモリセルの強
誘電体キャパシタのヒステリシス特性で強誘電体のキャ
パシタでは電界が零のときでも点B4、点E4のように
残留分極が残る。曲線19はダミーメモリセルの強誘電
体キャパシタのヒステリシス特性で初期状態で強誘電体
に電界がかからないようにし、電界が零のときに点B1
9とする。まず、メモリセルのデータを読み出すため
に、ダミーメモリセルデータ初期化用制御信号DCRS
Tを論理電圧“H”とし、図19の曲線19の点B19
の状態にダミーメモリセルをする。また、ビット線プリ
チャージ制御信号BPを論理電圧“H”とすることによ
って、ビット線BL,/BLを論理電圧“L”とする。
また、ワード線WL0〜WL255、ダミーワード線D
WL0,DWL1、セルプレート電極CP、ダミーセル
プレート電極DCPを論理電圧“L”である接地電圧V
SSとする。ダミーメモリセルデータ初期化用制御信号
DCRSTを論理電圧“L”とし、ダミーメモリセルの
第1の電極をフローティング状態とし、また、ビット線
プリチャージ制御信号BPを論理電圧“L”とすること
によって、ビット線BL,/BLをフローティング状態
とする。次に、ワード線WL0とダミーワード線DWL
0とセルプレート電極CPとダミーセルプレート電極D
CPを論理電圧“H”とし、本体メモリセルのデータを
ビット線BLに、ダミーメモリセルのデータをビット線
/BLに読み出す。ここで、ダミーセルプレート電極D
CPの論理電圧“H”は電源電圧VDDより昇圧された
電圧(2×VDD)である。本体メモリセルの状態は、
データが“H”の場合には図19の点B4から点D4に
遷移して電荷QHを、データが“L”の場合には図19
の点E4から点D4に遷移して電荷QLをビット線BL
に読み出し、ダミーメモリセルの状態は、図19の点B
19から点D19に遷移して電荷QDをビット線/BL
に読み出す。次にセンスアンプ制御信号SAEを論理電
圧“H”とし、センスアンプSAを動作させる。これに
より、データが“H”の場合は、本体メモリセルの状態
は図19の点D4から点E4に遷移し、ダミーメモリセ
ルの状態は図19の点D19の状態を保持し、データが
“L”の場合は、本体メモリセルの状態は図19の点D
4の状態を保持し、ダミーメモリセルの状態は図19の
点D19から点B19に遷移する。次に、セルプレート
電極CPを論理電圧“L”とし、本体メモリセルのデー
タを再書き込みする。これにより、本体メモリセルの状
態は、データが“H”の場合には図19の点E4から点
A4に遷移し、データが“L”の場合には図19の点D
4から点E4に遷移する。次に、ワード線WL0とダミ
ーワード線DWL0を論理電圧“L”とし、本体メモリ
セルキャパシタ及びダミーメモリセルキャパシタに電圧
がかからないようにする。次に、ダミーセルプレート電
極DCPも論理電圧“L”とし、また、センスアンプ制
御信号SAEを論理電圧“L”とし、センスアンプSA
の動作を停止させる。次に、ダミーメモリセルデータ初
期化用制御信号DCRSTを論理電圧“H”とし、ダミ
ーメモリセルの状態を図19の点B19の状態にする。
また、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とし初期状態とする。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG. 18 and the hysteresis characteristic chart of the main memory cell capacitor and the ferroelectric capacitor of the dummy memory cell of FIG. FIG.
In the hysteresis characteristic diagram of the ferroelectric capacitor No. 9, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the electric charge at that time. Curve 4 shows the hysteresis characteristic of the ferroelectric capacitor of the main memory cell. In the ferroelectric capacitor, even when the electric field is zero, remnant polarization remains at points B4 and E4. Curve 19 shows the hysteresis characteristic of the ferroelectric capacitor of the dummy memory cell so that no electric field is applied to the ferroelectric in the initial state.
9 is assumed. First, in order to read data of a memory cell, a dummy memory cell data initialization control signal DCRS
T is a logic voltage “H”, and a point B19 of a curve 19 in FIG.
Dummy memory cells are placed in the state described above. Further, the bit lines BL and / BL are set to the logic voltage "L" by setting the bit line precharge control signal BP to the logic voltage "H".
Word lines WL0 to WL255, dummy word lines D
WL0, DWL1, the cell plate electrode CP, and the dummy cell plate electrode DCP are connected to the ground voltage V which is a logical voltage "L".
SS. The dummy memory cell data initialization control signal DCRST is set to the logic voltage “L”, the first electrode of the dummy memory cell is set to the floating state, and the bit line precharge control signal BP is set to the logic voltage “L”. , And the bit lines BL and / BL are set to the floating state. Next, the word line WL0 and the dummy word line DWL
0, cell plate electrode CP, and dummy cell plate electrode D
CP is set to the logic voltage “H”, and the data of the main memory cell is read out to the bit line BL and the data of the dummy memory cell is read out to the bit line / BL. Here, the dummy cell plate electrode D
The logic voltage “H” of CP is a voltage (2 × VDD) boosted from the power supply voltage VDD. The state of the main body memory cell is
When the data is "H", the charge transitions from point B4 to point D4 in FIG. 19 to charge QH.
From the point E4 to the point D4 to transfer the charge QL to the bit line BL.
At the point B in FIG.
19 to the point D19 and the charge QD is changed to the bit line / BL
Read out. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. Thus, when the data is “H”, the state of the main body memory cell transitions from the point D4 in FIG. 19 to the point E4, the state of the dummy memory cell holds the state of the point D19 in FIG. In the case of L ", the state of the main body memory cell is the point D in FIG.
4, the state of the dummy memory cell changes from point D19 to point B19 in FIG. Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. As a result, the state of the main body memory cell changes from point E4 to point A4 in FIG. 19 when the data is “H”, and changes to point D in FIG. 19 when the data is “L”.
The state transits from 4 to a point E4. Next, the word line WL0 and the dummy word line DWL0 are set to the logic voltage “L” so that no voltage is applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the dummy cell plate electrode DCP is also set to the logic voltage “L”, the sense amplifier control signal SAE is set to the logic voltage “L”, and the sense amplifier SA
Stop the operation of. Next, the control signal DCRST for initializing the dummy memory cell data is set to the logic voltage "H", and the state of the dummy memory cell is set to the state of point B19 in FIG.
Further, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L” to be in an initial state.
【0053】この第6の実施例ではダミーメモリセルキ
ャパシタの動作において本体メモリセルキャパシタとダ
ミーメモリセルキャパシタの大きさをほぼ同じにしてお
き、データを読み出すためのダミーメモリセルキャパシ
タの両電極間にかける電圧を本体メモリセルキャパシタ
の両電極間にかける電圧よりも大きくすることにより基
準電圧を作るため、メモリセルキャパシタの製造上のば
らつきによる基準電圧のずれはほとんどないという効果
がある。In the sixth embodiment, in the operation of the dummy memory cell capacitor, the size of the main body memory cell capacitor and that of the dummy memory cell capacitor are set to be substantially the same, and between the two electrodes of the dummy memory cell capacitor for reading data. Since the reference voltage is generated by making the applied voltage higher than the voltage applied between both electrodes of the main body memory cell capacitor, there is an effect that there is almost no deviation of the reference voltage due to manufacturing variations of the memory cell capacitor.
【0054】(実施例7)第7の実施例は本体メモリセ
ルのデータ読み出し時にその読み出し電荷量を多く読み
出せるようにするもので、この実施例では、データ読み
出し時にセルプレート電極CPの電圧を電源電圧VDD
より高くすることで本体メモリセルキャパシタの両電極
間にかかる電圧値を大きくし読み出し電荷量を多くする
ものである。全体回路構成図は第1の実施例の図1と同
様で、セルプレート信号発生回路も第6の実施例の図1
7と同様で図17のダミーセルプレート信号DCPがセ
ルプレート信号CPとなるものである。図20が動作タ
イミング図である。図21の曲線4が第1の実施例の本
体メモリセルの強誘電体キャパシタのヒステリシス特
性、曲線21が本実施例の本体メモリセルの強誘電体キ
ャパシタのヒステリシス特性である。(Embodiment 7) In the seventh embodiment, a large amount of read charge can be read when data is read from the main memory cell. In this embodiment, the voltage of the cell plate electrode CP is reduced when reading data. Power supply voltage VDD
By making the voltage higher, the voltage value applied between both electrodes of the main body memory cell capacitor is increased, and the read charge amount is increased. The overall circuit configuration is the same as that of FIG. 1 of the first embodiment, and the cell plate signal generation circuit is the same as that of FIG. 1 of the sixth embodiment.
7, the dummy cell plate signal DCP in FIG. 17 becomes the cell plate signal CP. FIG. 20 is an operation timing chart. Curve 4 in FIG. 21 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell of the first embodiment, and curve 21 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell of the present embodiment.
【0055】WL0〜WL255はワード線、DWL
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、S1は制御信号、N14
01〜N1403はノード名、VDDは電源電圧、VS
Sは接地電圧、SAはセンスアンプ、C0〜C255は
本体メモリセルキャパシタ、DC0,DC1はダミーメ
モリセルキャパシタ、C1401はキャパシタ、Qn0
〜Qn255、QnD0,QnD1、QnBP0,Qn
BP1、QnR0,QnR1はNチャネル型MOSトラ
ンジスタ、QLは第1の実施例の本体メモリセル“L”
データ読み出し電荷量、QHは第1の実施例の本体メモ
リセル“H”データ読み出し電荷量、QSは第1の実施
例の本体メモリセルの“L”データ読み出し電荷量QL
と“H”データ読み出し電荷量QHの差、QL21は本
実施例の本体メモリセル“L”データ読み出し電荷量、
QH21は本実施例の本体メモリセル“H”データ読み
出し電荷量、QS21は本実施例の本体メモリセルの
“L”データ読み出し電荷量QL21と“H”データ読
み出し電荷量QH21の差である。WL0 to WL255 are word lines, DWL
0 and DWL1 are dummy word lines, BL and / BL are bit lines, CP is a cell plate electrode, DCP is a dummy cell plate electrode, BP is a bit line precharge control signal, DC
RST is a control signal for initializing dummy memory cell data, S
AE is a sense amplifier control signal, S1 is a control signal, N14
01 to N1403 are node names, VDD is a power supply voltage, VS
S is a ground voltage, SA is a sense amplifier, C0 to C255 are main body memory cell capacitors, DC0 and DC1 are dummy memory cell capacitors, C1401 is a capacitor, Qn0
To Qn255, QnD0, QnD1, QnBP0, Qn
BP1, QnR0 and QnR1 are N-channel MOS transistors, and QL is the main memory cell "L" of the first embodiment.
The data read charge amount, QH, is the “H” data read charge amount of the main body memory cell of the first embodiment, and QS is the “L” data read charge amount, QL, of the main body memory cell of the first embodiment.
QL21 is the difference between the “H” data read charge amount and the “H” data read charge amount QH.
QH21 is the amount of “H” data read charge of the main memory cell of this embodiment, and QS21 is the difference between the “L” data read charge QL21 and the “H” data read charge QH21 of the main memory cell of this embodiment.
【0056】全体回路構成図は第1の実施例の図1と同
様である。また、セルプレート信号発生回路は第6の実
施例の図17と同様である。この強誘電体メモリ装置の
回路の動作について、図20の動作タイミング図と図2
1の本体メモリセルの強誘電体キャパシタのヒステリシ
ス特性図を参照しながら説明する。図21の強誘電体キ
ャパシタのヒステリシス特性図では、横軸がメモリセル
キャパシタにかかる電界で、縦軸がそのときの電荷を示
している。図20の動作タイミングについては、第1の
実施例の図2とほぼ同様であるがセルプレート信号CP
の論理電圧“H”レベルが電源電圧VDDより高いこと
が特徴である。図21において、曲線21が本体メモリ
セルの強誘電体キャパシタのヒステリシス特性で強誘電
体のキャパシタでは電界が零のときでも点B21、点E
21のように残留分極が残る。まず、メモリセルのデー
タを読み出すために、ダミーメモリセルデータ初期化用
制御信号DCRSTを論理電圧“H”とし、ダミーメモ
リセルに電圧がかからないように初期状態とする。ま
た、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0〜WL25
5、ダミーワード線DWL0,DWL1、セルプレート
電極CP、ダミーセルプレート電極DCPを論理電圧
“L”である接地電圧VSSとする。次に、ダミーメモ
リセルデータ初期化用制御信号DCRSTを論理電圧
“L”とし、ダミーメモリセルの第1の電極をフローテ
ィング状態とし、また、ビット線プリチャージ制御信号
BPを論理電圧“L”とすることによって、ビット線B
L,/BLをフローティング状態とする。次に、ワード
線WL0とダミーワード線DWL0とセルプレート電極
CPとダミーセルプレート電極DCPを論理電圧“H”
とし、本体メモリセルのデータをビット線BLに、ダミ
ーメモリセルのデータをビット線/BLに読み出す。こ
こで、セルプレート電極CPを論理電圧“H”は電源電
圧VDDより昇圧された電圧である(2×VDD)とす
る。本体メモリセルの状態は、データが“H”の場合に
は図21の点B21から点D21に遷移して電荷QH
を、データが“L”の場合には図21の点E21から点
D21に遷移して電荷QLをビット線BLに読み出され
る。また、ダミーメモリセルからは第1の実施例と同様
に電荷(QH21+QL21)/2が読み出されるよう
にダミーメモリセルが設定されている。次にセンスアン
プ制御信号SAEを論理電圧“H”とし、センスアンプ
SAを動作させる。これにより、データが“H”の場合
は、本体メモリセルの状態は図21の点D21から点E
21に遷移し、ダミーメモリセルの状態は図21の点D
21の状態を保持し、データが“L”の場合は、本体メ
モリセルの状態は図21の点D21の状態を保持し、ダ
ミーメモリセルの状態は図21の点D21から点B21
に遷移する。次に、セルプレート電極CPを論理電圧
“L”とし、本体メモリセルのデータを再書き込みす
る。これにより、本体メモリセルの状態は、データが
“H”の場合には図21の点E21から点A21に遷移
し、データが“L”の場合には図21の点D21から点
E21に遷移する。次に、ワード線WL0とダミーワー
ド線DWL0を論理電圧“L”とし、本体メモリセルキ
ャパシタ及びダミーメモリセルキャパシタに電圧がかか
らないようにする。次に、ダミーセルプレート電極DC
Pも論理電圧“L”とし、また、センスアンプ制御信号
SAEを論理電圧“L”とし、センスアンプSAの動作
を停止させる。次に、ダミーメモリセルデータ初期化用
制御信号DCRSTを論理電圧“H”とし、ダミーメモ
リセルの状態を初期状態にする。また、ビット線プリチ
ャージ制御信号BPを論理電圧“H”とすることによっ
て、ビット線BL,/BLを論理電圧“L”とし初期状
態とする。The overall circuit configuration is the same as that of the first embodiment shown in FIG. The cell plate signal generating circuit is the same as that of the sixth embodiment shown in FIG. The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG.
This will be described with reference to the hysteresis characteristic diagram of the ferroelectric capacitor of the main memory cell of No. 1. In the hysteresis characteristic diagram of the ferroelectric capacitor in FIG. 21, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the electric charge at that time. The operation timing of FIG. 20 is almost the same as that of the first embodiment shown in FIG.
Is characterized in that the logic voltage “H” level is higher than the power supply voltage VDD. In FIG. 21, a curve 21 is a hysteresis characteristic of the ferroelectric capacitor of the main body memory cell.
Remanent polarization as shown in FIG. First, in order to read data from a memory cell, the dummy memory cell data initialization control signal DCRST is set to a logic voltage “H”, and an initial state is set so that no voltage is applied to the dummy memory cell. Further, the bit lines BL and / BL are set to the logic voltage "L" by setting the bit line precharge control signal BP to the logic voltage "H". Further, the word lines WL0 to WL25
5. The dummy word lines DWL0 and DWL1, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the ground voltage VSS which is the logic voltage “L”. Next, the dummy memory cell data initialization control signal DCRST is set to the logic voltage "L", the first electrode of the dummy memory cell is set to the floating state, and the bit line precharge control signal BP is set to the logic voltage "L". By doing so, the bit line B
L and / BL are set to the floating state. Next, the word line WL0, the dummy word line DWL0, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “H”.
The data of the main memory cell is read out to the bit line BL, and the data of the dummy memory cell is read out to the bit line / BL. Here, it is assumed that the logic voltage “H” of the cell plate electrode CP is a voltage boosted from the power supply voltage VDD (2 × VDD). When the data is “H”, the state of the main body memory cell changes from point B21 to point D21 in FIG.
When the data is "L", the charge QL is read out to the bit line BL by transitioning from the point E21 to the point D21 in FIG. Further, the dummy memory cell is set so that the charge (QH21 + QL21) / 2 is read from the dummy memory cell as in the first embodiment. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. Thus, when the data is "H", the state of the main body memory cell is changed from the point D21 to the point E in FIG.
21 and the state of the dummy memory cell changes to the point D in FIG.
21. When the data is "L", the state of the main memory cell holds the state of point D21 in FIG. 21, and the state of the dummy memory cell changes from point D21 to point B21 in FIG.
Transitions to. Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. Thereby, the state of the main body memory cell changes from point E21 to point A21 in FIG. 21 when the data is “H”, and changes from point D21 to point E21 in FIG. 21 when the data is “L”. I do. Next, the word line WL0 and the dummy word line DWL0 are set to the logic voltage “L” so that no voltage is applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the dummy cell plate electrode DC
P is also set to the logic voltage “L”, and the sense amplifier control signal SAE is set to the logic voltage “L” to stop the operation of the sense amplifier SA. Next, the control signal DCRST for initializing the dummy memory cell data is set to the logic voltage “H”, and the state of the dummy memory cell is set to the initial state. Further, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L” to be in an initial state.
【0057】この第7の実施例では本体メモリセルキャ
パシタの動作において、データ読み出し時にセルプレー
ト電極CPの電圧を電源電圧VDDより高くすることで
本体メモリセルキャパシタの両電極間にかかる電圧値を
大きくし読み出し電荷量を多くし、読み出し電荷量差を
大きくし安定動作あるいは低電圧動作を可能としたこと
が特徴である。具体的にデータ“H”とデータ“L”と
の読み出し電荷量差は、図21において第1の実施例が
電荷量差QSであるのに対して、本実施例では電荷量差
QS21で約20%大きくなっている。In the seventh embodiment, in the operation of the main memory cell capacitor, the voltage applied between the two electrodes of the main memory cell capacitor is increased by setting the voltage of the cell plate electrode CP higher than the power supply voltage VDD during data reading. It is characterized in that the read charge amount is increased, the read charge amount difference is increased, and stable operation or low voltage operation is enabled. Specifically, the difference between the read charge amount of the data “H” and the data “L” is about the charge amount difference QS in the first embodiment in FIG. 20% larger.
【0058】(実施例8)第8の実施例は第7の実施例
と同様にメモリセルのデータ読み出し時に読み出し電荷
量を多くするものである。第8の実施例では1ビットの
メモリセルは2つの強誘電体キャパシタと2つのトラン
ジスタで構成され、それぞれの強誘電体キャパシタには
相補データが記憶されるものである。まず、図22が全
体回路構成図で、セルプレート発生回路は第6の実施例
の図17と同様である。図23が動作タイミング図であ
る。図24の曲線4が第1の実施例のメモリセルのデー
タ読み出し書き込みのヒステリシス特性、曲線24が本
実施例のメモリセルのデータ読み出し書き込みのヒステ
リシス特性である。(Embodiment 8) In the eighth embodiment, as in the seventh embodiment, the amount of read charges is increased when reading data from a memory cell. In the eighth embodiment, a 1-bit memory cell is composed of two ferroelectric capacitors and two transistors, and each ferroelectric capacitor stores complementary data. First, FIG. 22 is an overall circuit configuration diagram, and the cell plate generating circuit is the same as that of FIG. 17 of the sixth embodiment. FIG. 23 is an operation timing chart. Curve 4 in FIG. 24 is the hysteresis characteristic of data read / write of the memory cell of the first embodiment, and curve 24 is the hysteresis characteristic of data read / write of the memory cell of the present embodiment.
【0059】WL0〜WL255はワード線、BL,/
BLはビット線、CP0〜CP255はセルプレート電
極、BPはビット線プリチャージ制御信号、SAEはセ
ンスアンプ制御信号、VSSは接地電圧、SAはセンス
アンプ、C0〜C255、C0B〜C255Bはメモリ
セルキャパシタ、Qn0〜Qn255、Qn0B〜Qn
255B、QnBP0〜QnBP2はNチャネル型MO
Sトランジスタ、QLは第1の実施例の“L”データ読
み出し電荷量、QHは第1の実施例の“H”データ読み
出し電荷量、QSは第1の実施例の“L”データ読み出
し電荷量QLと“H”データ読み出し電荷量QHとの電
荷量差、QL24は本実施例の“L”データ読み出し電
荷量、QH24は本実施例の“H”データ読み出し電荷
量、QS24は本実施例の“L”データ読み出し電荷量
QL24と“H”データ読み出し電荷量QH24との電
荷量差である。WL0 to WL255 are word lines and BL, /
BL is a bit line, CP0 to CP255 are cell plate electrodes, BP is a bit line precharge control signal, SAE is a sense amplifier control signal, VSS is a ground voltage, SA is a sense amplifier, C0 to C255, and C0B to C255B are memory cell capacitors. , Qn0 to Qn255, Qn0B to Qn
255B, QnBP0 to QnBP2 are N-channel MOs
The S transistor, QL are the "L" data read charge of the first embodiment, QH is the "H" data read charge of the first embodiment, and QS is the "L" data read charge of the first embodiment. The charge amount difference between QL and the “H” data read charge amount QH, QL24 is the “L” data read charge amount of the present embodiment, QH24 is the “H” data read charge amount of the present embodiment, and QS24 is the present embodiment. This is a charge amount difference between the “L” data read charge amount QL24 and the “H” data read charge amount QH24.
【0060】まず、図22の回路構成図について説明す
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。メモリセルキャパシタC0の第1の
電極は、ゲート電極がワード線WL0に接続されたメモ
リセルトランジスタQn0を介してビット線BLに接続
され、第2の電極はセルプレート電極CP0に接続され
ている。このメモリセルキャパシタC0と対をなすメモ
リセルキャパシタC0Bの第1の電極は、ゲート電極が
ワード線WL0に接続されたメモリセルトランジスタQ
n0Bを介してビット線/BLに接続され、第2の電極
はセルプレート電極CP0に接続されている。他のメモ
リセルキャパシタC1〜C255及びC1B〜C255
Bの接続は、メモリセルキャパシタC0及びC0Bと同
様である。また、ビット線BLと/BLはNチャネル型
MOSトランジスタQnBP2で接続され、ビット線B
Lと接地電圧VSS、ビット線/BLと接地電圧VSS
はそれぞれNチャネル型MOSトランジスタQnBP
0、QnBP1で接続され、Nチャネル型MOSトラン
ジスタQnBP0〜QnBP2のゲート電極はビット線
プリチャージ制御信号BPに接続されている。また、セ
ルプレート信号発生回路は第6の実施例の図17と同様
で論理電圧“H”の電位レベルが電源電圧VDDより高
く昇圧される回路である。First, the circuit diagram of FIG. 22 will be described. The bit lines BL and / BL are connected to the sense amplifier SA. The sense amplifier SA has a sense amplifier control signal S
Controlled by AE. The first electrode of the memory cell capacitor C0 is connected to the bit line BL via the memory cell transistor Qn0 whose gate electrode is connected to the word line WL0, and the second electrode is connected to the cell plate electrode CP0. A first electrode of the memory cell capacitor C0B paired with the memory cell capacitor C0 is connected to a memory cell transistor Q having a gate electrode connected to the word line WL0.
It is connected to bit line / BL via n0B, and the second electrode is connected to cell plate electrode CP0. Other memory cell capacitors C1 to C255 and C1B to C255
The connection of B is the same as that of the memory cell capacitors C0 and C0B. The bit lines BL and / BL are connected by an N-channel MOS transistor QnBP2,
L and ground voltage VSS, bit line / BL and ground voltage VSS
Are N-channel MOS transistors QnBP
0, QnBP1, and the gate electrodes of the N-channel MOS transistors QnBP0 to QnBP2 are connected to the bit line precharge control signal BP. The cell plate signal generation circuit is a circuit in which the potential level of the logic voltage “H” is boosted to be higher than the power supply voltage VDD, similarly to FIG. 17 of the sixth embodiment.
【0061】この強誘電体メモリ装置の回路の動作につ
いて、図23の動作タイミング図と図24のメモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら説明する。図24の強誘電体キャパシタのヒステリ
シス特性図では、横軸がメモリセルキャパシタにかかる
電界で、縦軸がそのときの電荷を示している。図23の
動作タイミングについては、図20の第7の実施例とほ
ぼ同様である。図24において、曲線24がメモリセル
の強誘電体キャパシタのヒステリシス特性であって、強
誘電体のキャパシタでは電界が零のときでも点B24、
点E24のように残留分極が残る。メモリセルは相補デ
ータを記憶する2つの強誘電体キャパシタで構成され、
点B24と点E24が記憶された相補データである残留
分極を示している。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG. 23 and the hysteresis characteristic chart of the ferroelectric capacitor of the memory cell of FIG. In the hysteresis characteristic diagram of the ferroelectric capacitor in FIG. 24, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the electric charge at that time. The operation timing of FIG. 23 is almost the same as that of the seventh embodiment of FIG. In FIG. 24, a curve 24 is a hysteresis characteristic of the ferroelectric capacitor of the memory cell. In the ferroelectric capacitor, even when the electric field is zero, a point B24,
Remanent polarization remains as at point E24. The memory cell is composed of two ferroelectric capacitors for storing complementary data,
Points B24 and E24 indicate remanent polarization, which is stored complementary data.
【0062】まず、メモリセルのデータを読み出すため
に、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0〜WL25
5、セルプレート電極CPを論理電圧“L”である接地
電圧VSSとする。次に、ビット線プリチャージ制御信
号BPを論理電圧“L”とすることによって、ビット線
BL,/BLをフローティング状態とする。次に、ワー
ド線WL0とセルプレート電極CPを論理電圧“H”と
し、メモリセルキャパシタC0及びC0Bのデータをビ
ット線BL及びビット線/BLに読み出す。ここで、セ
ルプレート電極CPを論理電圧“H”は電源電圧VDD
より昇圧された電圧とする。メモリセルキャパシタC0
及びC0Bの状態は、メモリセルキャパシタC0につい
てみると、データが“H”の場合には図24の点B24
から点D24に遷移して電荷QH24を、データが
“L”の場合には図24の点E24から点D24に遷移
して電荷QL24をビット線BLに読み出す。また、メ
モリセルキャパシタC0Bについてみると、メモリセル
キャパシタC0に対して逆のデータ状態で動作する。次
に、センスアンプ制御信号SAEを論理電圧“H”と
し、センスアンプSAを動作させる。これにより、デー
タが“H”の場合は、メモリセルキャパシタC0の状態
は図24の点D24から点E24に遷移し、メモリセル
キャパシタC0Bの状態は図24の点D24の状態を保
持し、データが“L”の場合は、メモリセルキャパシタ
C0の状態は図24の点D24の状態を保持し、メモリ
セルキャパシタC0Bの状態は図24の点D24から点
B24に遷移する。次に、セルプレート電極CPを論理
電圧“L”とし、メモリセルキャパシタC0及びC0B
のデータを再書き込みする。これにより、データが
“H”の場合には、メモリセルキャパシタC0の状態は
図24の点E24から点A24に遷移し、メモリセルキ
ャパシタC0Bの状態は図24の点D24から点E24
に遷移する。また、データが“L”の場合には、メモリ
セルキャパシタC0の状態は図24の点D24から点E
24に遷移し、メモリセルキャパシタC0Bの状態は図
24の点E24から点A24に遷移する。次に、ワード
線WL0を論理電圧“L”とし、メモリセルキャパシタ
C0及びC0Bに電圧がかからないようにする。次に、
センスアンプ制御信号SAEを論理電圧“L”とし、セ
ンスアンプSAの動作を停止させる。次に、ビット線プ
リチャージ制御信号BPを論理電圧“H”とすることに
よって、ビット線BL,/BLを論理電圧“L”とし初
期状態とする。First, in order to read data from the memory cell, the bit line precharge control signal BP is set to the logic voltage “H”, so that the bit lines BL and / BL are set to the logic voltage “L”. Further, the word lines WL0 to WL25
5. The cell plate electrode CP is set to the ground voltage VSS which is the logic voltage “L”. Next, the bit lines BL and / BL are brought into a floating state by setting the bit line precharge control signal BP to the logic voltage “L”. Next, the word line WL0 and the cell plate electrode CP are set to the logic voltage “H”, and the data of the memory cell capacitors C0 and C0B are read out to the bit line BL and the bit line / BL. Here, the logic voltage “H” is applied to the cell plate electrode CP by the power supply voltage VDD.
A higher voltage is used. Memory cell capacitor C0
24, the state of the memory cell capacitor C0 is indicated by the point B24 in FIG. 24 when the data is "H".
From the point E24 to the point D24 to read out the charge QH24. If the data is "L", the point changes from the point E24 to the point D24 in FIG. 24 to read out the charge QL24 to the bit line BL. As for the memory cell capacitor C0B, the memory cell capacitor C0 operates in the opposite data state. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. As a result, when the data is "H", the state of the memory cell capacitor C0 changes from the point D24 in FIG. 24 to the point E24, the state of the memory cell capacitor C0B holds the state of the point D24 in FIG. Is "L", the state of the memory cell capacitor C0 holds the state of the point D24 in FIG. 24, and the state of the memory cell capacitor C0B transits from the point D24 to the point B24 in FIG. Next, the cell plate electrode CP is set to the logic voltage “L”, and the memory cell capacitors C0 and C0B
Rewrite the data of Accordingly, when the data is "H", the state of the memory cell capacitor C0 changes from the point E24 in FIG. 24 to the point A24, and the state of the memory cell capacitor C0B changes from the point D24 to the point E24 in FIG.
Transitions to. When the data is "L", the state of the memory cell capacitor C0 changes from the point D24 to the point E in FIG.
The state of the memory cell capacitor C0B changes from point E24 to point A24 in FIG. Next, the word line WL0 is set to the logic voltage "L" so that no voltage is applied to the memory cell capacitors C0 and C0B. next,
The sense amplifier control signal SAE is set to the logic voltage “L” to stop the operation of the sense amplifier SA. Next, the bit lines BL and / BL are set to the logic voltage "L" by setting the bit line precharge control signal BP to the logic voltage "H", thereby bringing the bit lines to an initial state.
【0063】この第8の実施例は、第7の実施例と同様
に、メモリセルキャパシタの動作において、データ読み
出し時にセルプレート電極CPの電圧を電源電圧VDD
より高くすることでメモリセルキャパシタの両電極間に
かかる電圧値を大きくし読み出し電荷量を多くし、読み
出し電荷量差を大きくし安定動作あるいは低電圧動作を
可能としたことが特徴である。具体的にデータ“H”と
データ“L”との読み出し電荷量差は、図24において
第1の実施例が電荷量差QSであるのに対して、本実施
例では電荷量差QS24で約20%大きくなっている。In the eighth embodiment, similarly to the seventh embodiment, in the operation of the memory cell capacitor, the voltage of the cell plate electrode CP is changed to the power supply voltage VDD during data reading.
The characteristic feature is that by increasing the voltage, the voltage applied between both electrodes of the memory cell capacitor is increased to increase the amount of read charge, and the difference in the amount of read charge is increased to enable stable operation or low voltage operation. Specifically, the read charge difference between the data “H” and the data “L” is about the charge difference QS24 in the present embodiment, while the charge difference QS in the first embodiment in FIG. 20% larger.
【0064】(実施例9)第9の実施例は第7の実施例
と同様に本体メモリセルのデータ読み出し時にその読み
出し電荷量を多く読み出せるようにするものであるが、
この実施例では、データ再書き込み時に論理電圧が
“H”となるビット線の電圧レベルを電源電圧VDDよ
り高くすることで本体メモリセルキャパシタの両電極間
にかかる電圧値を大きくし保持電荷量を多くするもので
ある。全体回路構成図は第1の実施例の図1と同様であ
る。データ再書き込み時に保持電荷量を多くする方法と
して、ここではセンスアンプSAの電源電圧レベルを電
源電圧VDDより高い電圧源VPPとしている。図25
がセンスアンプSAの電圧源レベルを電圧源VPPとす
る回路図である。図26が動作タイミング図である。図
27の曲線4が第1の実施例の本体メモリセルの強誘電
体キャパシタのヒステリシス特性、曲線27が本実施例
の本体メモリセルの強誘電体キャパシタのヒステリシス
特性である。(Embodiment 9) In the ninth embodiment, as in the case of the seventh embodiment, a large amount of charge can be read when reading data from the main memory cell.
In this embodiment, the voltage applied between the two electrodes of the main body memory cell capacitor is increased by increasing the voltage level of the bit line at which the logic voltage becomes "H" at the time of data rewriting to be higher than the power supply voltage VDD, thereby reducing the amount of retained charge. That is more. The overall circuit configuration is the same as that of FIG. 1 of the first embodiment. As a method of increasing the amount of retained charges during data rewriting, the power supply voltage level of the sense amplifier SA is set to a voltage source VPP higher than the power supply voltage VDD. FIG.
Is a circuit diagram for setting the voltage source level of the sense amplifier SA to the voltage source VPP. FIG. 26 is an operation timing chart. Curve 4 in FIG. 27 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell of the first embodiment, and curve 27 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell of the present embodiment.
【0065】WL0〜WL255はワード線、DWL
0,DWL1はダミーワード線、BL,/BLはビット
線、CPはセルプレート電極、DCPはダミーセルプレ
ート電極、BPはビット線プリチャージ制御信号、DC
RSTはダミーメモリセルデータ初期化用制御信号、S
AEはセンスアンプ制御信号、S1は制御信号、N14
01〜N1403、SAP、SANはノード名、VDD
は電源電圧、VSSは接地電圧、SAはセンスアンプ、
C0〜C255は本体メモリセルキャパシタ、DC0,
DC1はダミーメモリセルキャパシタ、C1401はキ
ャパシタ、Qn0〜Qn2513、QnD0,QnD
1、QnBP0,QnBP1、QnR0,QnR1はN
チャネル型MOSトランジスタ、Qp2501〜Qp2
513はPチャネル型MOSトランジスタ、VLSは電
圧レベルシフタ、VPPは電圧源、QLは第1の実施例
の本体メモリセル“L”データ読み出し電荷量、QHは
第1の実施例の本体メモリセル“H”データ読み出し電
荷量、QSは第1の実施例の本体メモリセルの“L”デ
ータ読み出し電荷量QLと“H”データ読み出し電荷量
QHの差、QL27は本実施例の本体メモリセル“L”
データ読み出し電荷量、QH27は本実施例の本体メモ
リセル“H”データ読み出し電荷量、QS27は本実施
例の本体メモリセルの“L”データ読み出し電荷量QL
27と“H”データ読み出し電荷量QH27の差であ
る。WL0 to WL255 are word lines, DWL
0 and DWL1 are dummy word lines, BL and / BL are bit lines, CP is a cell plate electrode, DCP is a dummy cell plate electrode, BP is a bit line precharge control signal, DC
RST is a control signal for initializing dummy memory cell data, S
AE is a sense amplifier control signal, S1 is a control signal, N14
01 to N1403, SAP and SAN are node names, VDD
Is a power supply voltage, VSS is a ground voltage, SA is a sense amplifier,
C0 to C255 are main body memory cell capacitors, DC0,
DC1 is a dummy memory cell capacitor, C1401 is a capacitor, Qn0 to Qn2513, QnD0, QnD
1, QnBP0, QnBP1, QnR0, QnR1 are N
Channel type MOS transistor, Qp2501-Qp2
513 is a P-channel MOS transistor, VLS is a voltage level shifter, VPP is a voltage source, QL is the amount of data read charge of the main memory cell “L” of the first embodiment, and QH is the main memory cell “H” of the first embodiment. "Data read charge amount, QS is the difference between the" L "data read charge amount QL and" H "data read charge amount QH of the main memory cell of the first embodiment, and QL27 is the main memory cell" L "of the present embodiment.
The data read charge amount, QH27 is the “H” data read charge amount of the main body memory cell of the present embodiment, and QS27 is the “L” data read charge amount QL of the main body memory cell of the present embodiment.
27 and the difference between the "H" data read charge amount QH27.
【0066】全体回路構成図は第1の実施例の図1と同
様である。まず、図25のセンスアンプSAの電圧源レ
ベルを電圧源VPPとする回路図について簡単に説明す
る。この回路はセンスアンプ制御信号SAEを入力と
し、この入力電圧レベルが電源電圧VDDである信号S
AEを出力電圧レベルが電源電圧VCCである信号SA
PとSANとを出力する電圧レベルシフタVLSと、こ
の信号SAPとSANで制御され電圧源がVPPである
センスアンプSAから構成されている。信号SANは信
号SAEと論理電圧が同相の信号で、信号SAPは信号
SAEと論理電圧が逆相の信号であり、信号SAEが論
理電圧“H”のときセンスアンプSAは動作する。The overall circuit configuration is the same as that of the first embodiment shown in FIG. First, a circuit diagram in which the voltage source level of the sense amplifier SA is set to the voltage source VPP in FIG. 25 will be briefly described. This circuit receives a sense amplifier control signal SAE as an input, and a signal S whose input voltage level is the power supply voltage VDD.
AE is a signal SA whose output voltage level is the power supply voltage VCC.
It comprises a voltage level shifter VLS for outputting P and SAN, and a sense amplifier SA controlled by the signals SAP and SAN and having a voltage source of VPP. The signal SAN is a signal having the same phase as the logic voltage of the signal SAE, the signal SAP is a signal having the opposite phase of the logic voltage of the signal SAE, and the sense amplifier SA operates when the signal SAE is at the logic level "H".
【0067】次に、この強誘電体メモリ装置の回路の動
作について、図26の動作タイミング図と図27の本体
メモリセルの強誘電体キャパシタのヒステリシス特性図
を参照しながら説明する。図27の強誘電体キャパシタ
のヒステリシス特性図では、横軸がメモリセルキャパシ
タにかかる電界で、縦軸がそのときの電荷を示してい
る。図26の動作タイミングについては、第1の実施例
の図2とほぼ同様であるが、ビット線BL,/BLの論
理電圧“H”レベルが電源電圧VDDより高いことが特
徴である。図27において、曲線27が本体メモリセル
の強誘電体キャパシタのヒステリシス特性で強誘電体の
キャパシタでは電界が零のときでも点B27、点E27
のように残留分極が残る。まず、メモリセルのデータを
読み出すために、ダミーメモリセルデータ初期化用制御
信号DCRSTを論理電圧“H”とし、ダミーメモリセ
ルに電圧がかからないように初期状態とする。また、ビ
ット線プリチャージ制御信号BPを論理電圧“H”とす
ることによって、ビット線BL,/BLを論理電圧
“L”とする。また、ワード線WL0〜WL255、ダ
ミーワード線DWL0,DWL1、セルプレート電極C
P、ダミーセルプレート電極DCPを論理電圧“L”で
ある接地電圧VSSとする。次に、ダミーメモリセルデ
ータ初期化用制御信号DCRSTを論理電圧“L”と
し、ダミーメモリセルの第1の電極をフローティング状
態とし、また、ビット線プリチャージ制御信号BPを論
理電圧“L”とすることによって、ビット線BL,/B
Lをフローティング状態とする。次に、ワード線WL0
とダミーワード線DWL0とセルプレート電極CPとダ
ミーセルプレート電極DCPを論理電圧“H”とし、本
体メモリセルのデータをビット線BLに、ダミーメモリ
セルのデータをビット線/BLに読み出す。本体メモリ
セルの状態は、データが“H”の場合には図27の点B
27から点D27に遷移して電荷QHを、データが
“L”の場合には図27の点E27から点D27に遷移
して電荷QLをビット線BLに読み出される。また、ダ
ミーメモリセルからは第1の実施例と同様に電荷(QH
27+QL27)/2が読み出されるようにダミーメモ
リセルが設定されている。次にセンスアンプ制御信号S
AEを論理電圧“H”とし、センスアンプSAを動作さ
せる。ここで、センスアンプSAの電圧源は電源電圧V
DDより昇圧された電圧であるVPPであるため、セン
スアンプSAが動作したときの論理電圧が“H”となる
ビット線の電圧レベルもVPPとなる。これにより、デ
ータが“H”の場合は、本体メモリセルの状態は図27
の点D27から点E27に遷移し、ダミーメモリセルの
状態は図27の点D27の状態を保持し、データが
“L”の場合は、本体メモリセルの状態は図27の点D
27の状態を保持し、ダミーメモリセルの状態は図27
の点D27から点B27に遷移する。次に、セルプレー
ト電極CPを論理電圧“L”とし、本体メモリセルのデ
ータを再書き込みする。これにより、本体メモリセルの
状態は、データが“H”の場合には図27の点E27か
ら点A27に遷移し、データが“L”の場合には図27
の点D27から点E27に遷移する。次に、ワード線W
L0とダミーワード線DWL0を論理電圧“L”とし、
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタに電圧がかからないようにする。次に、ダミーセル
プレート電極DCPも論理電圧“L”とし、また、セン
スアンプ制御信号SAEを論理電圧“L”とし、センス
アンプSAの動作を停止させる。次に、ダミーメモリセ
ルデータ初期化用制御信号DCRSTを論理電圧“H”
とし、ダミーメモリセルの状態を初期状態にする。ま
た、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とし初期状態とする。Next, the operation of the circuit of this ferroelectric memory device will be described with reference to the operation timing diagram of FIG. 26 and the hysteresis characteristic diagram of the ferroelectric capacitor of the main memory cell of FIG. In the hysteresis characteristic diagram of the ferroelectric capacitor in FIG. 27, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the charge at that time. The operation timing of FIG. 26 is substantially the same as that of FIG. 2 of the first embodiment, but is characterized in that the logic voltage “H” level of the bit lines BL and / BL is higher than the power supply voltage VDD. In FIG. 27, a curve 27 is a hysteresis characteristic of the ferroelectric capacitor of the main memory cell, and the point B27 and the point E27 of the ferroelectric capacitor even when the electric field is zero.
Remnant polarization remains. First, in order to read data from a memory cell, the dummy memory cell data initialization control signal DCRST is set to a logic voltage “H”, and an initial state is set so that no voltage is applied to the dummy memory cell. Further, the bit lines BL and / BL are set to the logic voltage "L" by setting the bit line precharge control signal BP to the logic voltage "H". Further, word lines WL0 to WL255, dummy word lines DWL0 and DWL1, cell plate electrode C
P, the dummy cell plate electrode DCP is set to the ground voltage VSS which is the logic voltage “L”. Next, the dummy memory cell data initialization control signal DCRST is set to the logic voltage "L", the first electrode of the dummy memory cell is set to the floating state, and the bit line precharge control signal BP is set to the logic voltage "L". By doing so, the bit lines BL, / B
L is in a floating state. Next, the word line WL0
, The dummy word line DWL0, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “H”, and the data of the main memory cell is read out to the bit line BL and the data of the dummy memory cell is read out to the bit line / BL. The state of the main body memory cell is indicated by a point B in FIG. 27 when the data is “H”.
27, the charge QH is read to the point D27, and when the data is “L”, the charge QL is read to the bit line BL from the point E27 to the point D27 in FIG. In addition, charges (QH) from the dummy memory cells are similar to the first embodiment.
27 + QL27) / 2 is set in the dummy memory cell. Next, the sense amplifier control signal S
AE is set to the logic voltage “H” to operate the sense amplifier SA. Here, the voltage source of the sense amplifier SA is the power supply voltage V
Since VPP is a voltage boosted from DD, the voltage level of the bit line at which the logic voltage becomes “H” when the sense amplifier SA operates is also VPP. Thus, when the data is "H", the state of the main memory cell is changed to the state shown in FIG.
From the point D27 to the point E27, the state of the dummy memory cell holds the state of the point D27 in FIG. 27, and when the data is "L", the state of the main body memory cell is the point D27 in FIG.
27, and the state of the dummy memory cell is shown in FIG.
From the point D27 to the point B27. Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. As a result, the state of the main body memory cell changes from point E27 to point A27 in FIG. 27 when the data is “H”, and changes to FIG. 27 when the data is “L”.
From the point D27 to the point E27. Next, the word line W
L0 and the dummy word line DWL0 are set to the logic voltage “L”,
A voltage is not applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the dummy cell plate electrode DCP is also set to the logic voltage "L", and the sense amplifier control signal SAE is set to the logic voltage "L" to stop the operation of the sense amplifier SA. Next, the dummy memory cell data initialization control signal DCRST is set to the logic voltage “H”.
And the state of the dummy memory cell is set to the initial state. Further, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L” to be in an initial state.
【0068】この第9の実施例では本体メモリセルキャ
パシタの動作において、データ再書き込み時に論理電圧
が“H”となるビット線の電圧レベルを電源電圧VDD
より高くすることで本体メモリセルキャパシタの両電極
間にかかる電圧値を大きくし読み出し電荷量を多くし、
読み出し電荷量差を大きくし安定動作あるいは低電圧動
作を可能としたことが特徴である。具体的にデータ
“H”とデータ“L”との読み出し電荷量差は、図27
において第1の実施例が電荷量差QSであるのに対し
て、本実施例では電荷量差QS27で約20%大きくな
っている。In the ninth embodiment, in the operation of the main body memory cell capacitor, the voltage level of the bit line whose logic voltage becomes "H" at the time of data rewriting is changed to the power supply voltage VDD.
By making it higher, the voltage value applied between both electrodes of the main body memory cell capacitor is increased to increase the read charge amount,
The feature is that the difference in read charge amount is increased to enable stable operation or low voltage operation. Specifically, the difference between the read charge amounts of data “H” and data “L” is shown in FIG.
In the first embodiment, the charge amount difference QS is about 20% larger than the charge amount difference QS in the first embodiment.
【0069】(実施例10)第10の実施例は第9の実
施例と同様に本体メモリセルのデータ読み出し時にその
読み出し電荷量を多く読み出せるようにするものであっ
て、データ再書き込み時に論理電圧が“H”となるビッ
ト線の電圧レベルを電源電圧VDDより高くすることで
本体メモリセルキャパシタの両電極間にかかる電圧値を
大きくし保持電荷量を多くするものである。全体回路構
成図は図28である。データ再書き込み時に保持電荷量
を多くする方法として、ここではセンスアンプSAの動
作後に論理電圧が“H”となるビット線の電圧レベルを
電源電圧VDDより高く電源電圧レベルとしている。図
28の全体回路構成図にあるセンスアンプSAは、第9
の実施例で示した図25のセンスアンプSAで特に電圧
源レベルを電圧源VPPとするものでなくてもよい。図
29が動作タイミング図である。強誘電体キャパシタの
ヒステリシス特性図は第9の実施例と同様で図27であ
る。図27の曲線4が第1の実施例の本体メモリセルの
強誘電体キャパシタのヒステリシス特性、曲線27が本
実施例の本体メモリセルの強誘電体キャパシタのヒステ
リシス特性である。(Embodiment 10) In the tenth embodiment, as in the ninth embodiment, a large amount of charge can be read when reading data from the main memory cell. By increasing the voltage level of the bit line at which the voltage becomes "H" higher than the power supply voltage VDD, the voltage applied between both electrodes of the main body memory cell capacitor is increased to increase the amount of retained charges. FIG. 28 is an overall circuit configuration diagram. As a method of increasing the amount of retained charge at the time of data rewriting, the voltage level of the bit line at which the logic voltage becomes “H” after the operation of the sense amplifier SA is higher than the power supply voltage VDD. The sense amplifier SA in the overall circuit configuration diagram of FIG.
In the sense amplifier SA of FIG. 25 shown in the embodiment, the voltage source level need not be the voltage source VPP. FIG. 29 is an operation timing chart. The hysteresis characteristic diagram of the ferroelectric capacitor is the same as that of the ninth embodiment and is shown in FIG. Curve 4 in FIG. 27 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell of the first embodiment, and curve 27 is the hysteresis characteristic of the ferroelectric capacitor of the main memory cell of the present embodiment.
【0070】第9の実施例に対して新たな符号について
のみ説明する。28はビット線昇圧回路、BBSはビッ
ト線昇圧制御信号、CB0〜CB1はビット線昇圧用キ
ャパシタである。Only the new reference numerals for the ninth embodiment will be described. 28 is a bit line boosting circuit, BBS is a bit line boosting control signal, and CB0 to CB1 are bit line boosting capacitors.
【0071】この強誘電体メモリ装置の回路の動作につ
いて、図29の動作タイミング図と図27の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性図を参照
しながら説明する。図27の強誘電体キャパシタのヒス
テリシス特性図では、横軸がメモリセルキャパシタにか
かる電界で、縦軸がそのときの電荷を示している。図2
9の動作タイミングについては、第1の実施例の図2と
ほぼ同様であるが、ビット線昇圧制御信号BBSが論理
電圧“H”となるとビット線BL又は/BLのうち論理
電圧“H”の方のビット線の電圧レベルが昇圧されて電
源電圧VDDより高くなることが特徴である。図27に
おいて、曲線27が本体メモリセルの強誘電体キャパシ
タのヒステリシス特性で強誘電体のキャパシタでは電界
が零のときでも点B27、点E27のように残留分極が
残る。まず、メモリセルのデータを読み出すために、ダ
ミーメモリセルデータ初期化用制御信号DCRSTを論
理電圧“H”とし、ダミーメモリセルに電圧がかからな
いように初期状態とする。また、ビット線プリチャージ
制御信号BPを論理電圧“H”とすることによって、ビ
ット線BL,/BLを論理電圧“L”とする。ビット線
昇圧制御信号BBSは論理電圧“L”である。また、ワ
ード線WL0〜WL255、ダミーワード線DWL0,
DWL1、セルプレート電極CP、ダミーセルプレート
電極DCPを論理電圧“L”である接地電圧VSSとす
る。次に、ダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“L”とし、ダミーメモリセルの第
1の電極をフローティング状態とし、また、ビット線プ
リチャージ制御信号BPを論理電圧“L”とすることに
よって、ビット線BL,/BLをフローティング状態と
する。次に、ワード線WL0とダミーワード線DWL0
とセルプレート電極CPとダミーセルプレート電極DC
Pを論理電圧“H”とし、本体メモリセルのデータをビ
ット線BLに、ダミーメモリセルのデータをビット線/
BLに読み出す。本体メモリセルの状態は、データが
“H”の場合には図27の点B27から点D27に遷移
して電荷QHを、データが“L”の場合には図27の点
E27から点D27に遷移して電荷QLをビット線BL
に読み出される。また、ダミーメモリセルからは第1の
実施例と同様に電荷(QH27+QL27)/2が読み
出されるようにダミーメモリセルが設定されている。次
にセンスアンプ制御信号SAEを論理電圧“H”とし、
センスアンプSAを動作させる。これにより、ビット線
BL,/BLは論理電圧“L”及び論理電圧“H”とな
る。次に、セルプレート電極CPを論理電圧“L”と
し、本体メモリセルのデータを再書き込みする。次にセ
ンスアンプ制御信号SAEを論理電圧“L”とし、セン
スアンプSAを停止させビット線BL,/BLをフロー
ティング状態とする。次にビット線昇圧制御信号BBS
を論理電圧“H”とし、論理電圧“H”であるビット線
を昇圧する。これにより、本体メモリセルの状態は、デ
ータが“H”の場合には図27の点E27から点A27
に遷移し、データが“L”の場合には図27の点D27
から点E27に遷移する。次に、ワード線WL0とダミ
ーワード線DWL0を論理電圧“L”とし、本体メモリ
セルキャパシタ及びダミーメモリセルキャパシタに電圧
がかからないようにする。次に、ダミーセルプレート電
極DCPも論理電圧“L”とし、また、ビット線昇圧制
御信号BBSを論理電圧“L”とする。次に、ダミーメ
モリセルデータ初期化用制御信号DCRSTを論理電圧
“H”とし、ダミーメモリセルの状態を初期状態にす
る。また、ビット線プリチャージ制御信号BPを論理電
圧“H”とすることによって、ビット線BL,/BLを
論理電圧“L”とし初期状態とする。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG. 29 and the hysteresis characteristic chart of the ferroelectric capacitor of the main memory cell of FIG. In the hysteresis characteristic diagram of the ferroelectric capacitor in FIG. 27, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the charge at that time. FIG.
9 is substantially the same as that in FIG. 2 of the first embodiment, but when the bit line boosting control signal BBS becomes the logic voltage “H”, the logic voltage “H” of the bit line BL or / BL becomes higher. It is characterized in that the voltage level of the bit line is boosted and becomes higher than the power supply voltage VDD. In FIG. 27, a curve 27 is a hysteresis characteristic of the ferroelectric capacitor of the main memory cell, and in the ferroelectric capacitor, residual polarization remains at points B27 and E27 even when the electric field is zero. First, in order to read data from a memory cell, the dummy memory cell data initialization control signal DCRST is set to a logic voltage “H”, and an initial state is set so that no voltage is applied to the dummy memory cell. Further, the bit lines BL and / BL are set to the logic voltage "L" by setting the bit line precharge control signal BP to the logic voltage "H". The bit line boost control signal BBS is at the logic voltage “L”. Also, word lines WL0 to WL255, dummy word lines DWL0,
DWL1, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the ground voltage VSS which is the logic voltage "L". Next, the dummy memory cell data initialization control signal D
By setting CRST to a logic voltage “L”, setting the first electrode of the dummy memory cell to a floating state, and setting the bit line precharge control signal BP to a logic voltage “L”, the bit lines BL and / BL are floated. State. Next, the word line WL0 and the dummy word line DWL0
, Cell plate electrode CP and dummy cell plate electrode DC
P is a logic voltage “H”, the data of the main memory cell is on the bit line BL, and the data of the dummy memory cell is the bit line /
Read to BL. When the data is "H", the state of the main body memory cell changes from point B27 to point D27 in FIG. 27 to change the charge QH, and when the data is "L", the state changes from point E27 to point D27 in FIG. The charge is transferred to the bit line BL
Is read out. Further, the dummy memory cell is set so that the charge (QH27 + QL27) / 2 is read from the dummy memory cell as in the first embodiment. Next, the sense amplifier control signal SAE is set to the logic voltage “H”,
Activate the sense amplifier SA. As a result, the bit lines BL and / BL become the logic voltage “L” and the logic voltage “H”. Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. Next, the sense amplifier control signal SAE is set to the logic voltage “L”, the sense amplifier SA is stopped, and the bit lines BL and / BL are set in a floating state. Next, the bit line boost control signal BBS
Is set to the logic voltage “H”, and the bit line at the logic voltage “H” is boosted. Thereby, when the data is “H”, the state of the main body memory cell changes from the point E27 to the point A27 in FIG.
To the point D27 in FIG. 27 when the data is "L".
To the point E27. Next, the word line WL0 and the dummy word line DWL0 are set to the logic voltage “L” so that no voltage is applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the dummy cell plate electrode DCP is also set to the logic voltage “L”, and the bit line boost control signal BBS is set to the logic voltage “L”. Next, the control signal DCRST for initializing the dummy memory cell data is set to the logic voltage “H”, and the state of the dummy memory cell is set to the initial state. Further, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L” to be in an initial state.
【0072】この第10の実施例では、本体メモリセル
キャパシタの動作において、データ再書き込み時に論理
電圧が“H”となるビット線の電圧レベルを電源電圧V
DDより高くすることで本体メモリセルキャパシタの両
電極間にかかる電圧値を大きくし読み出し電荷量を多く
し、読み出し電荷量差を大きくし安定動作あるいは低電
圧動作を可能としたことが特徴である。具体的にデータ
“H”とデータ“L”との読み出し電荷量差は、図27
において第1の実施例が電荷量差QSであるのに対し
て、本実施例では電荷量差QS27で約20%大きくな
っている。この第10の実施例では第9の実施例に比べ
て電圧源VPPは特に必要なく回路構成が簡単である。In the tenth embodiment, in the operation of the main body memory cell capacitor, the voltage level of the bit line whose logic voltage becomes "H" at the time of data rewriting is changed to the power supply voltage V
The characteristic feature is that by setting the voltage higher than DD, the voltage applied between both electrodes of the main body memory cell capacitor is increased to increase the read charge amount, and the read charge amount difference is increased to enable stable operation or low voltage operation. . Specifically, the difference between the read charge amounts of data “H” and data “L” is shown in FIG.
In the first embodiment, the charge amount difference QS is about 20% larger than the charge amount difference QS in the first embodiment. In the tenth embodiment, as compared with the ninth embodiment, the voltage source VPP is not particularly required, and the circuit configuration is simple.
【0073】(実施例11)第11の実施例は第7の実
施例と第9の実施例を合成したものである。本体メモリ
セルのデータ読み出し時にその読み出し電荷量を多く読
み出せるようにするもので、データ読み出し時にセルプ
レート電極CPの電圧を電源電圧VDDより高くするこ
とで本体メモリセルキャパシタの両電極間にかかる電圧
値を大きくし読み出し電荷量を多くするとともに、デー
タ再書き込み時に論理電圧が“H”となるビット線の電
圧レベルを電源電圧VDDより高くすることで本体メモ
リセルキャパシタの両電極間にかかる電圧値を大きくし
保持電荷量を多くするものである。全体回路構成図は第
1の実施例と同様で図1である。セルプレート電極CP
の電圧を電源電圧VDDより高くする昇圧回路は図17
である。データ再書き込み時に論理電圧が“H”となる
ビット線の電圧レベルを電源電圧VDDより高くするた
めのセンスアンプ回路が図25である。図30が動作タ
イミング図である。図31が強誘電体キャパシタのヒス
テリシス特性図で、曲線4が第1の実施例の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性、曲線3
1が本実施例の本体メモリセルの強誘電体キャパシタの
ヒステリシス特性である。(Embodiment 11) The eleventh embodiment is a combination of the seventh and ninth embodiments. When the data of the main memory cell is read, a large amount of electric charge can be read. When the data is read, the voltage of the cell plate electrode CP is made higher than the power supply voltage VDD so that the voltage applied between both electrodes of the main memory cell capacitor is read. By increasing the value to increase the amount of read charge and increasing the voltage level of the bit line at which the logic voltage becomes "H" at the time of data rewriting to be higher than the power supply voltage VDD, the voltage applied between both electrodes of the main body memory cell capacitor To increase the amount of retained charge. The overall circuit configuration is the same as that of the first embodiment and is shown in FIG. Cell plate electrode CP
FIG.
It is. FIG. 25 shows a sense amplifier circuit for making the voltage level of the bit line whose logic voltage becomes "H" at the time of data rewriting higher than the power supply voltage VDD. FIG. 30 is an operation timing chart. FIG. 31 is a hysteresis characteristic diagram of the ferroelectric capacitor. Curve 4 is a hysteresis characteristic of the ferroelectric capacitor of the main memory cell of the first embodiment, and curve 3 is.
Reference numeral 1 denotes a hysteresis characteristic of the ferroelectric capacitor of the main memory cell according to the present embodiment.
【0074】この強誘電体メモリ装置の回路の動作につ
いて、図30の動作タイミング図と図31の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性図を参照
しながら説明する。まず、メモリセルのデータを読み出
すために、ダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“H”とし、ダミーメモリセルに電
圧がかからないように初期状態とする。また、ビット線
プリチャージ制御信号BPを論理電圧“H”とすること
によって、ビット線BL,/BLを論理電圧“L”とす
る。また、ワード線WL0〜WL255、ダミーワード
線DWL0,DWL1、セルプレート電極CP、ダミー
セルプレート電極DCPを論理電圧“L”である接地電
圧VSSとする。次に、ダミーメモリセルデータ初期化
用制御信号DCRSTを論理電圧“L”とし、ダミーメ
モリセルの第1の電極をフローティング状態とし、ま
た、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とする。次に、ワード線WL0とダミ
ーワード線DWL0とセルプレート電極CPとダミーセ
ルプレート電極DCPを論理電圧“H”とし、本体メモ
リセルのデータをビット線BLに、ダミーメモリセルの
データをビット線/BLに読み出す。ここで、セルプレ
ート電極CPを論理電圧“H”は電源電圧VDDより昇
圧された電圧である。本体メモリセルの状態は、データ
が“H”の場合には図31の点B31から点D31に遷
移して電荷QHを、データが“L”の場合には図31の
点E31から点D31に遷移して電荷QLをビット線B
Lに読み出される。また、ダミーメモリセルからは第1
の実施例と同様に電荷(QH31+QL31)/2が読
み出されるように、ダミーメモリセルが設定されてい
る。次にセンスアンプ制御信号SAEを論理電圧“H”
とし、センスアンプSAを動作させる。ここでセンスア
ンプSAの電圧源は電源電圧VDDより昇圧された電圧
である。これにより、データが“H”の場合は、本体メ
モリセルの状態は図31の点D31から点E31に遷移
し、ダミーメモリセルの状態は図31の点D31の状態
を保持し、データが“L”の場合は、本体メモリセルの
状態は図31の点D31の状態を保持し、ダミーメモリ
セルの状態は図31の点D31から点B31に遷移す
る。次に、セルプレート電極CPを論理電圧“L”と
し、本体メモリセルのデータを再書き込みする。これに
より、本体メモリセルの状態は、データが“H”の場合
には図31の点E31から点A31に遷移し、データが
“L”の場合には図31の点D31から点E31に遷移
する。次に、ワード線WL0とダミーワード線DWL0
を論理電圧“L”とし、本体メモリセルキャパシタ及び
ダミーメモリセルキャパシタに電圧がかからないように
する。次に、ダミーセルプレート電極DCPも論理電圧
“L”とし、また、センスアンプ制御信号SAEを論理
電圧“L”とし、センスアンプSAの動作を停止させ
る。次に、ダミーメモリセルデータ初期化用制御信号D
CRSTを論理電圧“H”とし、ダミーメモリセルの状
態を初期状態にする。また、ビット線プリチャージ制御
信号BPを論理電圧“H”とすることによって、ビット
線BL,/BLを論理電圧“L”とし初期状態とする。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing diagram of FIG. 30 and the hysteresis characteristic diagram of the ferroelectric capacitor of the main memory cell of FIG. First, in order to read data from a memory cell, a dummy memory cell data initialization control signal D
CRST is set to a logic voltage “H”, and an initial state is set so that no voltage is applied to the dummy memory cell. Further, the bit lines BL and / BL are set to the logic voltage "L" by setting the bit line precharge control signal BP to the logic voltage "H". Further, the word lines WL0 to WL255, the dummy word lines DWL0 and DWL1, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the ground voltage VSS which is the logic voltage “L”. Next, the dummy memory cell data initialization control signal DCRST is set to the logic voltage "L", the first electrode of the dummy memory cell is set to the floating state, and the bit line precharge control signal BP is set to the logic voltage "L". As a result, the bit lines BL and / BL are brought into a floating state. Next, the word line WL0, the dummy word line DWL0, the cell plate electrode CP, and the dummy cell plate electrode DCP are set to the logic voltage “H”, the data of the main body memory cell is set to the bit line BL, and the data of the dummy memory cell is set to the bit line / BL. Read out. Here, the logic voltage “H” of the cell plate electrode CP is a voltage boosted from the power supply voltage VDD. When the data is "H", the state of the main body memory cell changes from point B31 to point D31 in FIG. 31 to charge QH, and when the data is "L", the state changes from point E31 to point D31 in FIG. The charge QL is shifted to the bit line B
L is read. Also, from the dummy memory cell, the first
The dummy memory cell is set so that the charge (QH31 + QL31) / 2 is read out in the same manner as in the embodiment. Next, the sense amplifier control signal SAE is set to the logic voltage “H”.
To operate the sense amplifier SA. Here, the voltage source of the sense amplifier SA is a voltage boosted from the power supply voltage VDD. Thereby, when the data is "H", the state of the main body memory cell transits from the point D31 in FIG. 31 to the point E31, the state of the dummy memory cell holds the state of the point D31 in FIG. In the case of L ", the state of the main body memory cell holds the state of the point D31 in FIG. 31, and the state of the dummy memory cell changes from the point D31 to the point B31 in FIG. Next, the cell plate electrode CP is set to the logic voltage “L”, and the data of the main memory cell is rewritten. As a result, the state of the main body memory cell changes from point E31 to point A31 in FIG. 31 when the data is “H”, and changes from point D31 to point E31 in FIG. 31 when the data is “L”. I do. Next, the word line WL0 and the dummy word line DWL0
Is a logical voltage "L" so that no voltage is applied to the main body memory cell capacitor and the dummy memory cell capacitor. Next, the dummy cell plate electrode DCP is also set to the logic voltage "L", and the sense amplifier control signal SAE is set to the logic voltage "L" to stop the operation of the sense amplifier SA. Next, the dummy memory cell data initialization control signal D
CRST is set to the logic voltage “H”, and the state of the dummy memory cell is initialized. Further, by setting the bit line precharge control signal BP to the logic voltage “H”, the bit lines BL and / BL are set to the logic voltage “L” to be in an initial state.
【0075】この第11の実施例では本体メモリセルキ
ャパシタの動作において、データ読み出し時にその読み
出し電荷量を多くし、また、データ再書き込み時に保持
電荷量を多くし、読み出し電荷量差を大きくし安定動作
あるいは低電圧動作を可能としたことが特徴である。具
体的にデータ“H”とデータ“L”との読み出し電荷量
差は、図31において第1の実施例が電荷量差QSであ
るのに対して、本実施例では電荷量差QS31で約60
%大きくなっている。第7の実施例と第9の実施例を合
成することによって、より大きな効果を得ている。In the eleventh embodiment, in the operation of the main body memory cell capacitor, the amount of read charge is increased at the time of data reading, the amount of retained charge is increased at the time of data rewriting, and the difference in the amount of read charge is increased to stabilize the operation. The feature is that operation or low voltage operation is enabled. Specifically, the read charge difference between the data “H” and the data “L” is about the charge difference QS31 in the present embodiment, while the charge difference QS in the first embodiment in FIG. 60
% Has increased. A greater effect is obtained by combining the seventh embodiment and the ninth embodiment.
【0076】(実施例12)第12の実施例は本体メモ
リセルのワード線を論理電圧“H”にした後にフローテ
ィング状態とし、セルプレート電極CPを論理電圧
“H”とする時やセンスアンプSAを動作させてデータ
“H”のビット線が論理電圧“H”になる時に、前記セ
ルプレート電極の電圧及び前記ビット線とワード線との
容量でワード線の電圧が昇圧されて高くなるようにした
ものである。(Embodiment 12) In the twelfth embodiment, the word line of the main body memory cell is set to the logic voltage "H" and then floated, and the cell plate electrode CP is set to the logic voltage "H". Is operated so that when the bit line of the data “H” becomes the logic voltage “H”, the voltage of the cell plate electrode and the capacitance of the bit line and the word line are boosted to increase the voltage of the word line. It was done.
【0077】全体回路構成図は第1の実施例の図1と同
様である。図32が第12の実施例のワード線駆動回路
である。図33が動作タイミング図である。WL0はワ
ード線、CPはセルプレート電極、SAEはセンスアン
プ制御信号、WLG1、WLSは制御信号、Qn320
1はNチャネル型MOSトランジスタである。ワード線
駆動回路は、トランジスタQn3201のドレインにワ
ード線が接続され、ソースに制御信号WLSと同相の信
号が接続され、ゲート電極に制御信号WLG1が接続さ
れている。The overall circuit configuration is the same as that of the first embodiment shown in FIG. FIG. 32 shows a word line drive circuit according to the twelfth embodiment. FIG. 33 is an operation timing chart. WL0 is a word line, CP is a cell plate electrode, SAE is a sense amplifier control signal, WLG1 and WLS are control signals, Qn320
Reference numeral 1 denotes an N-channel MOS transistor. In the word line driving circuit, a word line is connected to a drain of the transistor Qn3201, a signal having the same phase as the control signal WLS is connected to a source, and a control signal WLG1 is connected to a gate electrode.
【0078】この第12の実施例のワード線駆動回路の
動作について簡単に説明する。まず初期状態として、制
御信号WLS、SAEが論理電圧“L”、制御信号WL
G1が論理電圧“H”、ワード線WL0、セルプレート
電極CPが論理電圧“L”である。次に、制御信号WL
Sを論理電圧“H”とする。次に、制御信号WLG1を
更に電圧の高い論理電圧“H”とした後に制御信号WL
Sの論理電圧“H”の電圧と同じ電圧である元の論理電
圧“H”にする。このとき、ワード線WL0は制御信号
WLSの論理電圧“H”の電圧と同じ電圧の論理電圧
“H”であり、トランジスタQn3201はオフしてい
るためフローティング状態である。次に、セルプレート
電極CPを論理電圧“H”とすると、セルプレート電極
CPとワード線WL0との間にはメモリセルトランジス
タを介して強誘電体膜で構成された本体メモリセルキャ
パシタが接続されているため、その容量によるカップリ
ングによりワード線WL0の論理電圧“H”の電圧レベ
ルは高くなる。次に、センスアンプ制御信号SAEを論
理電圧“H”とし、センスアンプSAを動作させると、
ビット線が論理電圧“H”となる場合はワード線WL0
の論理電圧“H”の電圧レベルは更に高くなる。次に、
本体メモリセルキャパシタへのデータ再書き込みのため
にセルプレート電極CPを論理電圧“L”とする。この
とき、ワード線WL0の論理電圧“H”の電圧レベルは
同じくカップリングにより低下するが、元の論理電圧
“H”の電圧レベルよりは高い。このように、ワード線
WL0の論理電圧“H”の電圧レベルが充分に高くなる
ため、メモリセルトランジスタのしきい値電圧による電
圧降下(Vt落ち)がなく、本体メモリセルキャパシタ
の両電極間に充分に電圧がかかるため、本体メモリセル
キャパシタへの充分なデータ再書き込みを行うことがで
きる。この後、制御信号WLSを論理電圧“L”とし、
ワード線WL0は論理電圧“L”となり、センスアンプ
制御信号SAEを論理電圧“L”とし初期状態になる。The operation of the word line drive circuit according to the twelfth embodiment will be briefly described. First, as an initial state, the control signals WLS and SAE are set to the logic voltage “L” and the control signal WL
G1 is a logic voltage "H", word line WL0 and cell plate electrode CP are a logic voltage "L". Next, the control signal WL
Let S be a logic voltage "H". Next, after the control signal WLG1 is set to a higher logic voltage “H”, the control signal WLG
The original logical voltage “H” which is the same voltage as the voltage of the logical voltage “H” of S is set. At this time, the word line WL0 is at the logic voltage “H” of the same voltage as the logic voltage “H” of the control signal WLS, and the transistor Qn3201 is in a floating state because it is off. Next, when the cell plate electrode CP is set to the logic voltage "H", a main body memory cell capacitor composed of a ferroelectric film is connected between the cell plate electrode CP and the word line WL0 via a memory cell transistor. Therefore, the voltage level of the logic voltage “H” of the word line WL0 increases due to the coupling due to the capacitance. Next, when the sense amplifier control signal SAE is set to the logic voltage “H” and the sense amplifier SA is operated,
When the bit line goes to the logic voltage "H", the word line WL0
The voltage level of the logic voltage “H” becomes higher. next,
The cell plate electrode CP is set to the logic voltage “L” for rewriting data to the main body memory cell capacitor. At this time, the voltage level of the logic voltage “H” of the word line WL0 is also reduced by the coupling, but is higher than the voltage level of the original logic voltage “H”. As described above, since the voltage level of the logic voltage “H” of the word line WL0 is sufficiently high, there is no voltage drop (Vt drop) due to the threshold voltage of the memory cell transistor, and the voltage between both electrodes of the main body memory cell capacitor is reduced. Since a sufficient voltage is applied, sufficient data rewriting to the main body memory cell capacitor can be performed. Thereafter, the control signal WLS is set to the logic voltage “L”,
The word line WL0 is set to the logic voltage "L", and the sense amplifier control signal SAE is set to the logic voltage "L" to enter an initial state.
【0079】(実施例13)第13の実施例は第12の
実施例と同様で本体メモリセルのワード線を論理電圧
“H”にした後にフローティング状態とし、セルプレー
ト電極CPを論理電圧“H”とする時やセンスアンプS
Aを動作させてデータ“H”のビット線が論理電圧
“H”になる時に、前記セルプレート電極及び前記ビッ
ト線とワード線との容量でワード線の電圧が昇圧されて
高くなるようにしたものである。第12の実施例との違
いはワード線がはじめに論理電圧“H”になったときの
電圧レベルを昇圧回路を用いてあらかじめ高い電圧にし
てあることである。(Thirteenth Embodiment) The thirteenth embodiment is similar to the twelfth embodiment, in which the word line of the main memory cell is set to the logic voltage "H" and then floated, and the cell plate electrode CP is set to the logic voltage "H". And the sense amplifier S
When A is operated and the bit line of data “H” becomes the logic voltage “H”, the voltage of the word line is boosted and increased by the capacity of the cell plate electrode and the bit line and the word line. Things. The difference from the twelfth embodiment is that the voltage level when the word line first becomes the logical voltage "H" is previously set to a high voltage by using a booster circuit.
【0080】全体回路構成図は第1の実施例の図1と同
様である。図34が第13の実施例のワード線駆動回路
である。図35が動作タイミング図である。WL0はワ
ード線、CPはセルプレート電極、SAEはセンスアン
プ制御信号、WLG2〜WLG3、WLSは制御信号、
Qn3401〜Qn3404はNチャネル型MOSトラ
ンジスタ、C3401はキャパシタ、N3401〜N3
404はノード名である。ワード線駆動回路は、制御信
号WLSの反転信号をノードN3401とし、ノードN
3401の反転信号をノードN3402とし、ノードN
3402と同相で2段の否定回路の出力をノードN34
03とし、ノードN3403とノードN3404との間
にキャパシタC3401が接続され、ノードN3404
とワード線WL0との間にトランジスタQn3401が
接続され、トランジスタQn3401のゲート電極が制
御信号WLG3で、ノードN3402と制御信号WLG
3との間にトランジスタQn3404が接続され、トラ
ンジスタQn3404のゲート電極が制御信号WLG2
で、ワード線WL0と接地電圧VSSとの間にトランジ
スタQn3403が接続され、トランジスタQn340
3のゲート電極がノードN3401で、ノードN340
4と電源電圧VDDとの間にトランジスタQn3402
が接続され、トランジスタQn3402のゲート電極が
電源電圧VDDである。The overall circuit configuration is the same as in FIG. 1 of the first embodiment. FIG. 34 shows a word line drive circuit according to the thirteenth embodiment. FIG. 35 is an operation timing chart. WL0 is a word line, CP is a cell plate electrode, SAE is a sense amplifier control signal, WLG2 to WLG3, WLS are control signals,
Qn3401-Qn3404 are N-channel MOS transistors, C3401 is a capacitor, N3401-N3
404 is a node name. The word line driver circuit sets the inverted signal of the control signal WLS to the node N3401,
The inverted signal of 3401 is referred to as node N3402,
The output of the two-stage NOT circuit having the same phase as that of the node 3402 is connected to the node N34.
03, the capacitor C3401 is connected between the node N3403 and the node N3404, and
And a word line WL0, a transistor Qn3401 is connected. The gate electrode of the transistor Qn3401 is a control signal WLG3, and the node N3402 and the control signal WLG
3 is connected to the transistor Qn3404, and the gate electrode of the transistor Qn3404 is connected to the control signal WLG2.
The transistor Qn3403 is connected between the word line WL0 and the ground voltage VSS, and the transistor Qn340
3 is a node N3401 and a node N340.
4 between the power supply voltage VDD and the power supply voltage VDD.
Are connected, and the gate electrode of the transistor Qn3402 is at the power supply voltage VDD.
【0081】この第13の実施例のワード線駆動回路の
動作について簡単に説明する。動作については第12の
実施例とほぼ同じで、第13の実施例の制御信号WLG
2を第12の実施例の制御信号WLG1のタイミングで
動作するものと考えればよい。まず初期状態として、制
御信号WLS、SAEが論理電圧“L”、制御信号WL
G2が論理電圧“H”、ワード線WL0、セルプレート
電極CPが論理電圧“L”である。次に、制御信号WL
Sを論理電圧“H”とする。次に、制御信号WLG2を
更に電圧の高い論理電圧“H”とした後に制御信号WL
Sの論理電圧“H”の電圧と同じ電圧である元の論理電
圧“H”にする。このとき、ノードN3404及びワー
ド線WL0は電源電圧VDDからNチャネル型MOSト
ランジスタのしきい値電圧Vtnだけ低い電圧“VDD
−Vtn”である。次に、制御信号WLSの信号遷移か
ら遅延してノードN3403が論理電圧“L”から論理
電圧“H”に遷移する。すると、ノードN3404はキ
ャパシタC3401によって、電圧(VDD−Vtn)
から電圧(2×VDD−Vtn)となる。また、このと
きトランジスタQn3401はオフしているためワード
線WL0はフローティング状態である。次に、セルプレ
ート電極CPを論理電圧“H”とすると、セルプレート
電極CPとワード線WL0との間にはメモリセルトラン
ジスタを介して強誘電体膜で構成された本体メモリセル
キャパシタが接続されているため、その容量によるカッ
プリングによりワード線WL0の論理電圧“H”の電圧
レベルは高くなる。次に、本体メモリセルキャパシタへ
のデータ再書き込みのためにセルプレート電極CPを論
理電圧“L”とする。このとき、ワード線WL0の論理
電圧“H”の電圧レベルは同じくカップリングにより低
下するが、元の論理電圧“H”の電圧レベルよりは高
い。このように、ワード線WL0の論理電圧“H”の電
圧レベルが充分に高くなるため、メモリセルトランジス
タのしきい値電圧による電圧降下(Vt落ち)がなく、
本体メモリセルキャパシタの両電極間に充分に電圧がか
かるため、本体メモリセルキャパシタへの充分なデータ
再書き込みを行うことができる。この後、制御信号WL
Sを論理電圧“L”とし、ワード線WL0は論理電圧
“L”となり初期状態になる。The operation of the word line drive circuit of the thirteenth embodiment will be briefly described. The operation is almost the same as that of the twelfth embodiment.
2 can be considered to operate at the timing of the control signal WLG1 of the twelfth embodiment. First, as an initial state, the control signals WLS and SAE are set to the logic voltage “L” and the control signal WL
G2 is at a logic voltage "H", word line WL0 and cell plate electrode CP are at a logic voltage "L". Next, the control signal WL
Let S be a logic voltage "H". Next, after the control signal WLG2 is set to a higher logic voltage “H”, the control signal WLG2
The original logical voltage “H” which is the same voltage as the voltage of the logical voltage “H” of S is set. At this time, the node N3404 and the word line WL0 are at a voltage “VDD” lower than the power supply voltage VDD by the threshold voltage Vtn of the N-channel MOS transistor.
Next, the node N3403 transitions from the logic voltage “L” to the logic voltage “H” with a delay from the transition of the control signal WLS, and the capacitor C3401 causes the node N3404 to transition to the voltage (VDD−). Vtn)
From (2 × VDD−Vtn). At this time, since the transistor Qn3401 is off, the word line WL0 is in a floating state. Next, when the cell plate electrode CP is set to the logic voltage "H", a main body memory cell capacitor composed of a ferroelectric film is connected between the cell plate electrode CP and the word line WL0 via a memory cell transistor. Therefore, the voltage level of the logic voltage “H” of the word line WL0 increases due to the coupling due to the capacitance. Next, the cell plate electrode CP is set to the logic voltage "L" for rewriting data to the main body memory cell capacitor. At this time, the voltage level of the logic voltage “H” of the word line WL0 is also reduced by the coupling, but is higher than the voltage level of the original logic voltage “H”. As described above, since the voltage level of the logic voltage “H” of the word line WL0 is sufficiently high, there is no voltage drop (Vt drop) due to the threshold voltage of the memory cell transistor.
Since a sufficient voltage is applied between both electrodes of the main body memory cell capacitor, sufficient data rewriting to the main body memory cell capacitor can be performed. Thereafter, the control signal WL
S is set to the logic voltage "L", and the word line WL0 is set to the logic voltage "L" to be in the initial state.
【0082】なお、上記第9〜第13の実施例に係る1
T1Cタイプの強誘電体メモリ装置を2T2Cタイプへ
容易に変形できることは、上記第7の実施例と第8の実
施例との関係と同様である。It should be noted that the first to ninth to thirteenth embodiments can be modified as follows.
The fact that the T1C type ferroelectric memory device can be easily changed to the 2T2C type is the same as the relationship between the seventh and eighth embodiments.
【0083】(実施例14)第14の実施例は本体メモ
リセルのデータ再書き込み時に選択されている本体メモ
リセルキャパシタが電気的に接続されているビット線の
論理電圧“L”であるときにはワード線を論理電圧
“L”の非選択状態とした後にセルプレート電極を論理
電圧“L”としデータ“L”再書き込みの電荷量を大き
くし、読み出し時にその読み出し電荷量を多く読み出せ
るようにしたものである。(Embodiment 14) In the fourteenth embodiment, when the main memory cell capacitor selected at the time of data rewriting of the main memory cell is at the logical voltage "L" of the bit line to which the word line is electrically connected, the word is read. After the line is set to the non-selection state of the logic voltage "L", the cell plate electrode is set to the logic voltage "L" to increase the amount of charge for rewriting data "L" so that the amount of read charge can be read at the time of reading. Things.
【0084】全体回路構成図は第1の実施例の図1と同
様である。図36がワード線駆動信号WLとセルプレー
ト電極信号CPとを発生させるための制御回路、図37
がワード線駆動信号WLとアドレス信号A0とからワー
ド線WL0、WL1への信号を発生させるための制御回
路である。図38がこれらの回路の動作タイミング図で
ある。図39が本体メモリセルの強誘電体キャパシタの
ヒステリシス特性図である。The overall circuit configuration is the same as that of the first embodiment shown in FIG. FIG. 36 shows a control circuit for generating word line drive signal WL and cell plate electrode signal CP.
Is a control circuit for generating a signal to the word lines WL0 and WL1 from the word line drive signal WL and the address signal A0. FIG. 38 is an operation timing chart of these circuits. FIG. 39 is a hysteresis characteristic diagram of the ferroelectric capacitor of the main memory cell.
【0085】全体回路構成図については第1の実施例の
図1と同様であるので説明を省略する。図36と図37
の制御回路について説明する。WLCPは制御信号、W
Lはワード線の駆動信号、CPはセルプレート電極及び
その信号、WL0〜WL1はワード線、A0はアドレス
信号、BLはビット線及びその信号、INV3601〜
INV3703は否定回路、NAND3601〜NAN
D3702は論理積の否定回路、NOR3601〜NO
R3602は論理和の否定回路、EXNOR3601は
排他的論理和の否定回路、N3601〜N3703はノ
ード名である。回路構成は、排他的論理和の否定回路E
XNOR3601はビット線信号BLとアドレス信号A
0とを入力としノードN3601を出力とし、否定回路
INV3606はN3601を入力としノードN360
2を出力とし、制御信号WLCPを入力とし否定回路I
NV3601〜INV3605の5段の否定回路の出力
をノードN3603とし、論理積の否定回路NAND3
601はノードN3602とノードN3603とを入力
としノードN3604を出力とし、論理積の否定回路N
AND3602はノードN3601とノードN3603
とを入力としノードN3605を出力とし、論理和の否
定回路NOR3601は制御信号WLCPとノードN3
604とを入力としノードN3606を出力とし、論理
和の否定回路NOR3602は制御信号WLCPとノー
ドN3605とを入力としノードN3607を出力と
し、否定回路INV3607はN3606を入力としワ
ード線の駆動信号WLを出力とし、否定回路INV36
08はN3607を入力とし、セルプレート電極信号C
Pを出力としている。また、否定回路INV3701は
アドレス信号A0を入力としノードN3701を出力と
し、論理積の否定回路NAND3701はワード線の駆
動信号WLとノードN3701とを入力としノードN3
702を出力とし、論理積の否定回路NAND3702
はワード線の駆動信号WLとアドレス信号A0とを入力
としノードN3703を出力とし、否定回路INV37
02はN3702を入力としワード線WL0を出力と
し、否定回路INV3703はN3703を入力としワ
ード線WL1を出力としている。この回路はアドレス信
号A0が論理電圧“L”のときワード線WL0が選択さ
れ、アドレス信号A0が論理電圧“H”のときワード線
WL1が選択される。また、データ再書き込み時に、か
つ選択されている本体メモリセルキャパシタが電気的に
接続されているビット線の論理電圧“L”であるとき
に、ワード線を論理電圧“L”の非選択状態とした後に
セルプレート電極を論理電圧“L”とするものである。
図38は動作タイミング図で、図39の本体メモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら動作について簡単に説明する。P3801〜P38
04は期間で、期間P3801はアドレス信号A0が論
理電圧“L”でビット線BLのデータが“L”でありワ
ード線WL0が論理電圧“L”となってからセルプレー
ト信号CPが論理電圧“L”となる。このときデータが
再書き込みされた本体メモリセルの状態は図39の点D
4である。期間P3802はアドレス信号A0が論理電
圧“L”でビット線BLのデータが“H”でありセルプ
レート信号CPが論理電圧“L”となってからワード線
WL0が論理電圧“L”となる。このときデータが再書
き込みされた本体メモリセルの状態は図39の点A4で
ある。期間P3803はアドレス信号A0が論理電圧
“H”でビット線/BLのデータが“H”(ビット線B
Lのデータが“L”)でありセルプレート信号CPが論
理電圧“L”となってからワード線WL1が論理電圧
“L”となる。このときデータが再書き込みされた本体
メモリセルの状態は図39の点A4である。P3804
はアドレス信号A0が論理電圧“H”でビット線/BL
のデータが“L”(ビット線BLのデータが“H”)で
ありワード線WL1が論理電圧“L”となってからセル
プレート信号CPが論理電圧“L”となる。このときデ
ータが再書き込みされた本体メモリセルの状態は図39
の点D4である。The overall circuit configuration is the same as that of FIG. 1 of the first embodiment, and a description thereof will be omitted. 36 and 37
Will be described. WLCP is a control signal, W
L is a word line drive signal, CP is a cell plate electrode and its signal, WL0 to WL1 are word lines, A0 is an address signal, BL is a bit line and its signal, INV3601-
INV3703 is a NOT circuit, NAND3601-NAN
D3702 is a NOT circuit of a logical product, NOR3601-NO
R3602 is a logical OR circuit, EXNOR3601 is an exclusive logical NOR circuit, and N3601 to N3703 are node names. The circuit configuration is an exclusive OR NOT circuit E
XNOR 3601 includes a bit line signal BL and an address signal A.
0 is input, the node N3601 is output, and the NOT circuit INV3606 receives N3601 as an input and the node N360
2 as an output, a control signal WLCP as an input, and a NOT circuit I
The outputs of the five-stage negation circuits NV3601 to INV3605 are set to a node N3603, and the negation circuit NAND3 of the logical product
Reference numeral 601 designates a node N3602 and a node N3603 as inputs and a node N3604 as an output.
AND 3602 includes nodes N 3601 and N 3603
Is input and the node N3605 is output. The NOR circuit NOR3601 of the logical sum outputs the control signal WLCP and the node N3.
604 as an input, a node N3606 as an output, a NOR circuit NOR3602 as an input with the control signal WLCP and the node N3605 as inputs, a node N3607 as an output, and a NOT circuit INV3607 as an input with N3606 as an input and a word line drive signal WL as an output. And the NOT circuit INV36
08 receives N3607 as input and outputs cell plate electrode signal C
P is output. The NOT circuit INV3701 receives the address signal A0 and outputs the node N3701, and the logical product NAND circuit NAND3701 receives the word line drive signal WL and the node N3701 as inputs and outputs a signal to the node N3.
702 as an output, a logical product NAND circuit NAND3702
Inputs the word line drive signal WL and the address signal A0, outputs the node N3703, and outputs the negative circuit INV37
02 inputs N3702 and outputs word line WL0, and negation circuit INV3703 inputs N3703 and outputs word line WL1. In this circuit, when the address signal A0 is at the logic voltage "L", the word line WL0 is selected, and when the address signal A0 is at the logic voltage "H", the word line WL1 is selected. When rewriting data and when the selected main memory cell capacitor is at the logical voltage “L” of the bit line electrically connected, the word line is set to the non-selected state of the logical voltage “L”. After that, the cell plate electrode is set to the logic voltage "L".
FIG. 38 is an operation timing chart. The operation will be briefly described with reference to the hysteresis characteristic diagram of the ferroelectric capacitor of the main memory cell of FIG. 39. P3801-P38
The period 04 is a period. During the period P3801, the cell plate signal CP is changed to the logic voltage "L" after the address signal A0 is the logic voltage "L", the data of the bit line BL is "L" and the word line WL0 is the logic voltage "L". L ”. At this time, the state of the main memory cell to which the data has been rewritten is the point D in FIG.
4. In the period P3802, the word line WL0 becomes the logic voltage "L" after the address signal A0 becomes the logic voltage "L", the data on the bit line BL becomes "H", and the cell plate signal CP becomes the logic voltage "L". At this time, the state of the main body memory cell to which data has been rewritten is point A4 in FIG. In the period P3803, the address signal A0 is at the logic voltage “H” and the data on the bit line / BL is “H” (bit line B
The word line WL1 becomes the logic voltage "L" after the data of L is "L") and the cell plate signal CP becomes the logic voltage "L". At this time, the state of the main body memory cell to which data has been rewritten is point A4 in FIG. P3804
Indicates that the address signal A0 is at the logic voltage “H” and the bit line / BL
Is "L" (the data of the bit line BL is "H"), and the cell plate signal CP becomes the logic voltage "L" after the word line WL1 becomes the logic voltage "L". At this time, the state of the main memory cell to which the data has been rewritten is shown in FIG.
D4.
【0086】このように第14の実施例ではワード線と
セルプレート電極の動作タイミングによって再書き込み
の電荷量を大きくし読み出し時にその読み出し電荷量を
多く読み出せ安定動作また低電圧動作が可能となる。As described above, in the fourteenth embodiment, the amount of charge for rewriting is increased by the operation timing of the word line and the cell plate electrode, and the amount of read charge is increased during reading, thereby enabling a stable operation and a low voltage operation. .
【0087】(実施例15)第15の実施例はダミーメ
モリセルのデータ再書き込み時に選択されているダミー
メモリセルキャパシタが電気的に接続されているビット
線の論理電圧“L”であるときにはダミーセルプレート
電極を論理電圧“L”の非選択状態とした後にダミーワ
ード線を論理電圧“L”とすることによって、ダミーメ
モリセルの状態を初期状態にするものである。図40が
全体回路構成図で、第1の実施例の図1のダミーメモリ
セルに初期化回路がないものである。図41がダミーワ
ード線駆動信号DWLとダミーセルプレート電極信号D
CPとを発生させるための制御回路、図42がダミーワ
ード線駆動信号DWLとアドレス信号A0とからダミー
ワード線DWL0、DWL1への信号を発生させるため
の制御回路である。図43がこれらの回路の動作タイミ
ング図である。図44がダミーメモリセルの強誘電体キ
ャパシタのヒステリシス特性図である。図40の全体回
路構成図については第1の実施例の図1とほぼ同様であ
るので説明を省略する。(Embodiment 15) In the fifteenth embodiment, when the dummy memory cell capacitor selected at the time of data rewriting of the dummy memory cell is at the logical voltage "L" of the bit line electrically connected, the dummy cell By setting the dummy word line to the logic voltage "L" after the plate electrode is set to the non-selection state of the logic voltage "L", the state of the dummy memory cell is initialized. FIG. 40 is an overall circuit configuration diagram in which the dummy memory cell of FIG. 1 of the first embodiment has no initialization circuit. FIG. 41 shows the dummy word line drive signal DWL and the dummy cell plate electrode signal D.
FIG. 42 shows a control circuit for generating a signal from the dummy word line drive signal DWL and the address signal A0 to the dummy word lines DWL0 and DWL1. FIG. 43 is an operation timing chart of these circuits. FIG. 44 is a hysteresis characteristic diagram of the ferroelectric capacitor of the dummy memory cell. The entire circuit configuration diagram of FIG. 40 is substantially the same as that of the first embodiment shown in FIG.
【0088】図41と図42の制御回路について説明す
る。図41の回路図は図36の回路図と同様で、図42
の回路図は図37の回路図と同様である。DWLDCP
は制御信号、DWLはダミーワード線の駆動信号、DC
Pはダミーセルプレート電極及びその信号、DWL0,
DWL1はワード線、A0はアドレス信号、BLはビッ
ト線及びその信号、INV4101〜INV4203は
否定回路、NAND4101〜NAND4202は論理
積の否定回路、NOR4101〜NOR4102は論理
和の否定回路、EXNOR4101は排他的論理和の否
定回路、N4101〜N4203はノード名である。回
路構成は、排他的論理和の否定回路EXNOR4101
はビット線信号BLとアドレス信号A0とを入力としノ
ードN4101を出力とし、否定回路INV4106は
N4101を入力としノードN4102を出力とし、制
御信号DWLDCPを入力とし否定回路INV4101
〜INV4105の5段の否定回路の出力をノードN4
103とし、論理積の否定回路NAND4101はノー
ドN4102とノードN4103とを入力としノードN
4104を出力とし、論理積の否定回路NAND410
2はノードN4101とノードN4103とを入力とし
ノードN4105を出力とし、論理和の否定回路NOR
4101は制御信号DWLDCPとノードN4104と
を入力としノードN4106を出力とし、論理和の否定
回路NOR4102は制御信号DWLDCPとノードN
4105とを入力としノードN4107を出力とし、否
定回路INV4107はN4106を入力とし、ダミー
ワード線の駆動信号DWLを出力とし、否定回路INV
4108はN4107を入力とし、ダミーセルプレート
電極信号DCPを出力としている。また、否定回路IN
V4201はアドレス信号A0を入力としノードN42
01を出力とし、論理積の否定回路NAND4201は
ダミーワード線の駆動信号DWLとノードN4201と
を入力としノードN4202を出力とし、論理積の否定
回路NAND4202はダミーワード線の駆動信号DW
Lとアドレス信号A0とを入力としノードN4203を
出力とし、否定回路INV4202はN4202を入力
とし、ダミーワード線DWL0を出力とし、否定回路I
NV4203はN4203を入力とし、ダミーワード線
DWL1を出力としている。この回路はアドレス信号A
0が論理電圧“L”のときダミーワード線DWL0が選
択され、アドレス信号A0が論理電圧“H”のときダミ
ーワード線DWL1が選択される。また、データ再書き
込み時に選択されているダミーメモリセルキャパシタが
電気的に接続されているビット線の論理電圧“H”であ
るときにダミーワード線を論理電圧“L”の非選択状態
とした後にダミーセルプレート電極を論理電圧“L”と
するものである。図43は動作タイミング図で、図44
の本体メモリセルの強誘電体キャパシタのヒステリシス
特性図を参照しながら動作について簡単に説明する。P
4301〜P4304は期間で、期間P4301はアド
レス信号A0が論理電圧“L”でビット線BLのデータ
が“L”でありダミーセルプレート信号DCPが論理電
圧“L”となってからダミーワード線DWL0が論理電
圧“L”となる。期間P4302はアドレス信号A0が
論理電圧“L”でビット線BLのデータが“H”であり
ダミーワード線DWL0が論理電圧“L”となってから
ダミーセルプレート信号DCPが論理電圧“L”とな
る。期間P4303はアドレス信号A0が論理電圧
“H”でビット線/BLのデータが“H”(ビット線B
Lのデータが“L”)でありダミーワード線DWL1が
論理電圧“L”となってからダミーセルプレート信号D
CPが論理電圧“L”となる。P4304はアドレス信
号A0が論理電圧“H”でビット線/BLのデータが
“L”(ビット線BLのデータが“H”)でありダミー
セルプレート信号DCPが論理電圧“L”となってから
ダミーワード線DWL1が論理電圧“L”となる。この
期間P4301〜P4304のいずれにおいてもダミー
メモリセルの状態は図44の点Oとなる。The control circuit shown in FIGS. 41 and 42 will be described. The circuit diagram of FIG. 41 is similar to the circuit diagram of FIG.
Is the same as the circuit diagram of FIG. DWLDCP
Is a control signal, DWL is a drive signal for a dummy word line, DC
P is a dummy cell plate electrode and its signal, DWL0,
DWL1 is a word line; A0 is an address signal; BL is a bit line and its signal; The sum negation circuits N4101 to N4203 are node names. The circuit configuration is an exclusive OR NOT circuit EXNOR4101.
, Inputs the bit line signal BL and the address signal A0, outputs the node N4101, outputs the node N4101, inputs the node N4101, outputs the node N4102, receives the control signal DWLDCP as the input, and inputs the node N4101.
To INV4105 at the node N4
103, the logical product NAND circuit NAND4101 receives the node N4102 and the node N4103 as inputs, and
4104 as an output, a logical product NAND circuit NAND410
2 has the node N4101 and the node N4103 as inputs and the node N4105 as an output, and a logical NOR circuit NOR.
Reference numeral 4101 designates a control signal DWLDCP and a node N4104 as inputs and a node N4106 as an output.
4105 as an input, a node N4107 as an output, a NOT circuit INV4107 as an input, N4106 as an input, a dummy word line drive signal DWL as an output, and a NOT circuit INV
4108 receives N4107 as input and outputs dummy cell plate electrode signal DCP. Also, the negation circuit IN
V4201 receives the address signal A0 and receives the signal at the node N42.
01, the NAND circuit NAND4201 receives the drive signal DWL for the dummy word line and the node N4201, and outputs the node N4202. The NAND circuit NAND4202 performs the drive signal DW for the dummy word line.
L and address signal A0 as inputs, node N4203 as output, negation circuit INV4202 as input N4202, dummy word line DWL0 as output, and negation circuit I
The NV4203 has N4203 as input and a dummy word line DWL1 as output. This circuit uses the address signal A
When 0 is the logic voltage "L", the dummy word line DWL0 is selected, and when the address signal A0 is the logic voltage "H", the dummy word line DWL1 is selected. When the dummy word line is set to the non-selected state of the logic voltage "L" when the dummy memory cell capacitor selected at the time of data rewriting is at the logic voltage "H" of the bit line electrically connected thereto, The dummy cell plate electrode is set to the logic voltage "L". FIG. 43 is an operation timing chart.
The operation will be briefly described with reference to the hysteresis characteristic diagram of the ferroelectric capacitor of the main memory cell of FIG. P
Reference numerals 4301 to P4304 denote periods. In period P4301, the dummy word line DWL0 is turned on after the address signal A0 is at the logic voltage "L", the data of the bit line BL is at "L", and the dummy cell plate signal DCP is at the logic voltage "L". The logic voltage becomes “L”. During the period P4302, the dummy cell plate signal DCP becomes the logic voltage "L" after the address signal A0 becomes the logic voltage "L", the data on the bit line BL is "H", and the dummy word line DWL0 becomes the logic voltage "L". . In the period P4303, the address signal A0 is at the logic voltage “H” and the data on the bit line / BL is “H” (bit line B
L data is "L") and the dummy word line DWL1 becomes the logic voltage "L", then the dummy cell plate signal D
CP becomes the logic voltage “L”. P4304 is a dummy signal after the address signal A0 is at the logic voltage "H", the data on the bit line / BL is "L" (the data on the bit line BL is "H"), and the dummy cell plate signal DCP becomes the logic voltage "L". Word line DWL1 attains logic voltage "L". In any of the periods P4301 to P4304, the state of the dummy memory cell is point O in FIG.
【0089】このように第15の実施例ではダミーワー
ド線とダミーセルプレート電極の動作タイミングによっ
て、ダミーメモリセルの状態を初期化状態とすることが
でき回路構成が簡単となる。As described above, in the fifteenth embodiment, the state of the dummy memory cell can be initialized by the operation timing of the dummy word line and the dummy cell plate electrode, thereby simplifying the circuit configuration.
【0090】(実施例16)第16の実施例は第14及
び第15の実施例と同様にメモリセルのデータ読み出し
時に読み出し電荷量を多くするものである。第16の実
施例では1ビットのメモリセルは2つの強誘電体キャパ
シタと2つのトランジスタで構成され、それぞれの強誘
電体キャパシタには相補データが記憶されるものであ
る。メモリセルのデータ再書き込み時に選択されている
2つのメモリセルキャパシタが電気的に接続されている
ビット線のうち論理電圧“L”である方はワード線を論
理電圧“L”の非選択状態とした後にセルプレート電極
を論理電圧“L”とすることによりデータ“L”の再書
き込みの電荷量を大きくし、また他方のメモリセルキャ
パシタに電気的に接続されている論理電圧“H”のビッ
ト線の方はセルプレート電極を論理電圧“L”とした後
にワード線を論理電圧“L”の非選択状態とすることに
よりデータ“H”の再書き込みの電荷量を大きくし、以
て読み出し時にその読み出し電荷量を多く読み出せるよ
うにしたものである。まず、図45が全体回路構成図で
ある。図46が動作タイミング図である。図47の曲線
47が本実施例のメモリセルのデータ読み出し書き込み
のヒステリシス特性である。この回路構成は図22の第
8の実施例に対して、相補データが記憶された2つの強
誘電体キャパシタのセルプレート電極がそれぞれ独立に
存在する構成である。(Embodiment 16) In the sixteenth embodiment, as in the fourteenth and fifteenth embodiments, the amount of charge read out at the time of reading data from a memory cell is increased. In the sixteenth embodiment, a 1-bit memory cell is composed of two ferroelectric capacitors and two transistors, and each ferroelectric capacitor stores complementary data. The bit line having the logic voltage "L" among the bit lines electrically connected to the two memory cell capacitors selected at the time of data rewriting of the memory cell sets the word line to the non-selection state of the logic voltage "L". Then, the cell plate electrode is set to the logic voltage "L" to increase the amount of charge for rewriting the data "L", and the bit of the logic voltage "H" electrically connected to the other memory cell capacitor. For the line, by setting the cell plate electrode to the logic voltage "L" and then setting the word line to the non-selection state of the logic voltage "L", the amount of charge for rewriting data "H" is increased. The read charge amount can be read in large amounts. First, FIG. 45 is an overall circuit configuration diagram. FIG. 46 is an operation timing chart. A curve 47 in FIG. 47 shows a hysteresis characteristic of data read / write of the memory cell of the present embodiment. This circuit configuration is different from the eighth embodiment in FIG. 22 in that the cell plate electrodes of the two ferroelectric capacitors in which complementary data are stored are present independently.
【0091】WL0〜WL255はワード線、BL,/
BLはビット線、CP0A〜CP255A、CP0B〜
CP255Bはセルプレート電極、BPはビット線プリ
チャージ制御信号、SAEはセンスアンプ制御信号、V
SSは接地電圧、SAはセンスアンプ、C0〜C25
5、C0B〜C255Bはメモリセルキャパシタ、Qn
0〜Qn255、Qn0B〜Qn255B、QnBP0
〜QnBP2はNチャネル型MOSトランジスタ、QL
47は本実施例の“L”データ読み出し電荷量、QH4
7は本実施例の“H”データ読み出し電荷量、QS47
は本実施例の“L”データ読み出し電荷量QL47と
“H”データ読み出し電荷量QH47との電荷量差であ
る。ここで、QL47はほぼ0であり、QH47は点A
47から点D47までの電荷量である。したがって、Q
S47はQH47とほぼ等しい電荷量である。WL0 to WL255 are word lines, BL, //
BL is a bit line, CP0A to CP255A, CP0B to
CP255B is a cell plate electrode, BP is a bit line precharge control signal, SAE is a sense amplifier control signal, V
SS is a ground voltage, SA is a sense amplifier, C0 to C25
5, C0B to C255B are memory cell capacitors, Qn
0 to Qn255, Qn0B to Qn255B, QnBP0
To QnBP2 are N-channel MOS transistors, QL
Reference numeral 47 denotes the amount of “L” data read charge of the present embodiment, QH4
7 is the "H" data read charge amount of the present embodiment, QS47
Represents a charge amount difference between the “L” data read charge amount QL47 and the “H” data read charge amount QH47 in this embodiment. Here, QL47 is almost 0, and QH47 is a point A.
This is the charge amount from 47 to point D47. Therefore, Q
S47 is a charge amount substantially equal to QH47.
【0092】まず、図45の回路構成図について説明す
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。メモリセルキャパシタC0の第1の
電極は、ゲート電極がワード線WL0に接続されたメモ
リセルトランジスタQn0を介してビット線BLに接続
され、第2の電極はセルプレート電極CP0Aに接続さ
れている。このメモリセルキャパシタC0と対をなすメ
モリセルキャパシタC0Bの第1の電極は、ゲート電極
がワード線WL0に接続されたメモリセルトランジスタ
Qn0Bを介してビット線/BLに接続され、第2の電
極は他のセルプレート電極CP0Bに接続されている。
他のメモリセルキャパシタC1〜C255及びC1B〜
C255Bの接続は、メモリセルキャパシタC0及びC
0Bと同様である。また、ビット線BLと/BLはNチ
ャネル型MOSトランジスタQnBP2で接続され、ビ
ット線BLと接地電圧VSS、ビット線/BLと接地電
圧VSSはそれぞれNチャネル型MOSトランジスタQ
nBP0、QnBP1で接続され、Nチャネル型MOS
トランジスタQnBP0〜QnBP2のゲート電極はビ
ット線プリチャージ制御信号BPに接続されている。First, the circuit diagram of FIG. 45 will be described. The bit lines BL and / BL are connected to the sense amplifier SA. The sense amplifier SA has a sense amplifier control signal S
Controlled by AE. The first electrode of the memory cell capacitor C0 is connected to the bit line BL via the memory cell transistor Qn0 whose gate electrode is connected to the word line WL0, and the second electrode is connected to the cell plate electrode CP0A. A first electrode of memory cell capacitor C0B paired with memory cell capacitor C0 is connected to bit line / BL via a memory cell transistor Qn0B having a gate electrode connected to word line WL0, and a second electrode is connected to a second electrode. It is connected to another cell plate electrode CP0B.
Other memory cell capacitors C1 to C255 and C1B to
C255B is connected to the memory cell capacitors C0 and C0.
Same as 0B. The bit lines BL and / BL are connected by an N-channel MOS transistor QnBP2, and the bit line BL and the ground voltage VSS, and the bit line / BL and the ground voltage VSS are connected to an N-channel MOS transistor QnBP, respectively.
n-channel MOS connected by nBP0 and QnBP1
The gate electrodes of transistors QnBP0 to QnBP2 are connected to bit line precharge control signal BP.
【0093】この強誘電体メモリ装置の回路の動作につ
いて、図46の動作タイミング図と図47のメモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら説明する。図47の強誘電体キャパシタのヒステリ
シス特性図では、横軸がメモリセルキャパシタにかかる
電界で、縦軸がそのときの電荷を示している。図47に
おいて、曲線47がメモリセルの強誘電体キャパシタの
ヒステリシス特性であって、強誘電体のキャパシタでは
電界が零のときでも点B47、点E47のように残留分
極が残る。また、ここでは、データの再書き込み時に強
誘電体キャパシタには電界がかかった状態で、メモリセ
ルは相補データを記憶する2つの強誘電体キャパシタで
構成され、状態は点A47、点D47にある。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG. 46 and the hysteresis characteristic diagram of the ferroelectric capacitor of the memory cell of FIG. In the hysteresis characteristic diagram of the ferroelectric capacitor in FIG. 47, the horizontal axis indicates the electric field applied to the memory cell capacitor, and the vertical axis indicates the electric charge at that time. In FIG. 47, a curve 47 is a hysteresis characteristic of the ferroelectric capacitor of the memory cell. In the ferroelectric capacitor, even when the electric field is zero, remnant polarization remains at points B47 and E47. Further, here, in the state where an electric field is applied to the ferroelectric capacitor at the time of rewriting data, the memory cell is composed of two ferroelectric capacitors for storing complementary data, and the states are at points A47 and D47. .
【0094】まず、メモリセルのデータを読み出すため
に、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0〜WL25
5、セルプレート電極CP0A,CP0Bを論理電圧
“L”である接地電圧VSSとする。次に、ビット線プ
リチャージ制御信号BPを論理電圧“L”とすることに
よって、ビット線BL,/BLをフローティング状態と
する。次に、ワード線WL0とセルプレート電極CP0
A,CP0Bを論理電圧“H”とし、メモリセルキャパ
シタC0及びC0Bのデータをビット線BL及びビット
線/BLに読み出す。メモリセルキャパシタC0及びC
0Bの状態は、メモリセルキャパシタC0についてみる
と、データが“H”の場合には図47の点A47から点
D47に遷移して電荷QH47を、データが“L”の場
合には図47の点D47の状態で電荷QL47(=0)
をビット線BLに読み出す。また、メモリセルキャパシ
タC0Bについてみると、メモリセルキャパシタC0に
対して逆のデータ状態で動作する。次に、センスアンプ
制御信号SAEを論理電圧“H”とし、センスアンプS
Aを動作させる。これにより、データが“H”の場合
は、メモリセルキャパシタC0の状態は図47の点D4
7から点E47に遷移し、メモリセルキャパシタC0B
の状態は図47の点D47の状態を保持し、次に、順次
セルプレート電極CP0Aを論理電圧“L”とし、ワー
ド線WL0を論理電圧“L”とし、セルプレート電極C
P0Bを論理電圧“L”とすることにより、メモリセル
キャパシタC0及びC0Bのデータを再書き込みする。
これにより、データが“H”の場合には、メモリセルキ
ャパシタC0の状態は図47の点E47から点A47に
遷移し、メモリセルキャパシタC0Bの状態は図47の
点D47の状態である。この後、センスアンプ制御信号
SAEを論理電圧“L”とし、センスアンプSAの動作
を停止させる。次に、ビット線プリチャージ制御信号B
Pを論理電圧“H”とすることによって、ビット線B
L,/BLを論理電圧“L”とし初期状態とする。これ
とは逆のデータである場合には、データの読み出しは同
じタイミングであるが、データの再書き込み時には、順
次セルプレート電極CP0Bを論理電圧“L”とし、ワ
ード線WL0を論理電圧“L”とし、セルプレート電極
CP0Aを論理電圧“L”とする。First, in order to read data from the memory cell, the bit line precharge control signal BP is set to the logic voltage “H”, so that the bit lines BL and / BL are set to the logic voltage “L”. Further, the word lines WL0 to WL25
5. The cell plate electrodes CP0A and CP0B are set to the ground voltage VSS which is the logic voltage “L”. Next, the bit lines BL and / BL are brought into a floating state by setting the bit line precharge control signal BP to the logic voltage “L”. Next, the word line WL0 and the cell plate electrode CP0
A and CP0B are set to the logic voltage “H”, and the data of the memory cell capacitors C0 and C0B are read out to the bit lines BL and / BL. Memory cell capacitors C0 and C
In the state of 0B, regarding the memory cell capacitor C0, when the data is “H”, a transition is made from the point A47 to the point D47 in FIG. 47 to transfer the charge QH47, and when the data is “L”, The charge QL47 (= 0) in the state of the point D47
To the bit line BL. As for the memory cell capacitor C0B, the memory cell capacitor C0 operates in the opposite data state. Next, the sense amplifier control signal SAE is set to the logic voltage “H”, and the sense amplifier S
Activate A. Accordingly, when the data is “H”, the state of the memory cell capacitor C0 is changed to the point D4 in FIG.
7 to the point E47, and the memory cell capacitor C0B
The state of point D47 in FIG. 47 is maintained, and then the cell plate electrode CP0A is sequentially set to the logic voltage "L", the word line WL0 is set to the logic voltage "L", and the cell plate electrode C
By setting P0B to the logic voltage “L”, the data of the memory cell capacitors C0 and C0B is rewritten.
Thus, when the data is "H", the state of the memory cell capacitor C0 changes from the point E47 in FIG. 47 to the point A47, and the state of the memory cell capacitor C0B is the state of the point D47 in FIG. After that, the sense amplifier control signal SAE is set to the logic voltage “L” to stop the operation of the sense amplifier SA. Next, the bit line precharge control signal B
By setting P to the logic voltage “H”, the bit line B
L and / BL are set to the logic voltage “L” to be in an initial state. If the data is the reverse of this, the data is read at the same timing, but at the time of rewriting the data, the cell plate electrode CP0B is sequentially set to the logic voltage “L” and the word line WL0 is set to the logic voltage “L”. And the cell plate electrode CP0A is set to the logic voltage “L”.
【0095】この第16の実施例ではデータが“H”で
あるメモリセルキャパシタのセルプレート電極を論理電
圧“L”とした後に、ワード線を論理電圧“L”とし、
その後に、データが“L”であるメモリセルキャパシタ
のセルプレート電極を論理電圧“L”とすることによ
り、データの再書き込み状態でのメモリセルキャパシタ
の両電極間に電圧がかかるようにし、読み出し時の読み
出し電荷量差を大きくし安定動作あるいは低電圧動作を
可能としたことが特徴である。In the sixteenth embodiment, after the cell plate electrode of the memory cell capacitor whose data is "H" is set to the logic voltage "L", the word line is set to the logic voltage "L".
Thereafter, by setting the cell plate electrode of the memory cell capacitor whose data is "L" to the logic voltage "L", a voltage is applied between both electrodes of the memory cell capacitor in the data rewriting state, and reading is performed. The characteristic feature is that the difference in the read charge amount at the time is increased to enable stable operation or low voltage operation.
【0096】(実施例17)第17の実施例は第16の
実施例と同様にメモリセルのデータ読み出し時に読み出
し電荷量を多くするものである。第17の実施例では1
ビットのメモリセルは2つの強誘電体キャパシタと2つ
のトランジスタで構成され、それぞれの強誘電体キャパ
シタには相補データが記憶されるものである。メモリセ
ルのデータ再書き込み時に選択されている2つのメモリ
セルキャパシタが電気的に接続されているビット線のう
ち論理電圧“L”である方はワード線を論理電圧“L”
の非選択状態とした後にセルプレート電極を論理電圧
“L”とすることによりデータ“L”の再書き込みの電
荷量を大きくし、また他方のメモリセルキャパシタに電
気的に接続されている論理電圧“H”のビット線の方は
セルプレート電極を論理電圧“L”とした後にワード線
を論理電圧“L”の非選択状態とすることによりデータ
“H”の再書き込みの電荷量を大きくし、以て読み出し
時にその読み出し電荷量を多く読み出せるようにしたも
のである。まず、図48が全体回路構成図である。図4
9が動作タイミング図である。この回路構成は図22の
第8の実施例に対して、相補データが記憶された2つの
強誘電体キャパシタの選択トランジスタ(メモリセルト
ランジスタ)のゲート電極であるワード線がそれぞれ独
立に存在する構成である。(Embodiment 17) In the seventeenth embodiment, as in the sixteenth embodiment, the amount of read charge is increased when reading data from a memory cell. In the seventeenth embodiment, 1
The bit memory cell is composed of two ferroelectric capacitors and two transistors, each of which stores complementary data. The bit line having the logic voltage “L” of the bit lines to which the two memory cell capacitors selected at the time of data rewriting of the memory cell are electrically connected is set to the logic voltage “L”.
After the cell plate electrode is set to the logic voltage "L" after the non-selection state, the amount of charge for rewriting data "L" is increased, and the logic voltage electrically connected to the other memory cell capacitor is increased. For the "H" bit line, the cell plate electrode is set to the logic voltage "L" and then the word line is set to the non-selection state of the logic voltage "L" to increase the amount of charge for rewriting data "H". Thus, a large amount of read charge can be read at the time of reading. First, FIG. 48 is an overall circuit configuration diagram. FIG.
9 is an operation timing chart. This circuit configuration is different from the eighth embodiment in FIG. 22 in that word lines which are gate electrodes of selection transistors (memory cell transistors) of two ferroelectric capacitors in which complementary data are stored exist independently of each other. It is.
【0097】WL0A〜WL255A、WL0B〜WL
255Bはワード線、BL,/BLはビット線、CP0
〜CP255はセルプレート電極、BPはビット線プリ
チャージ制御信号、SAEはセンスアンプ制御信号、V
SSは接地電圧、SAはセンスアンプ、C0〜C25
5、C0B〜C255Bはメモリセルキャパシタ、Qn
0〜Qn255、Qn0B〜Qn255B、QnBP0
〜QnBP2はNチャネル型MOSトランジスタであ
る。WL0A to WL255A, WL0B to WL
255B is a word line, BL and / BL are bit lines, CP0
To CP255 are cell plate electrodes, BP is a bit line precharge control signal, SAE is a sense amplifier control signal, V
SS is a ground voltage, SA is a sense amplifier, C0 to C25
5, C0B to C255B are memory cell capacitors, Qn
0 to Qn255, Qn0B to Qn255B, QnBP0
.About.QnBP2 are N-channel MOS transistors.
【0098】まず、図48の回路構成図について説明す
る。センスアンプSAにビット線BL,/BLが接続さ
れている。センスアンプSAはセンスアンプ制御信号S
AEで制御される。メモリセルキャパシタC0の第1の
電極は、ゲート電極がワード線WL0Aに接続されたメ
モリセルトランジスタQn0を介してビット線BLに接
続され、第2の電極はセルプレート電極CP0に接続さ
れている。このメモリセルキャパシタC0と対をなすメ
モリセルキャパシタC0Bの第1の電極は、ゲート電極
が他のワード線WL0Bに接続されたメモリセルトラン
ジスタQn0Bを介してビット線/BLに接続され、第
2の電極はセルプレート電極CP0に接続されている。
他のメモリセルキャパシタC1〜C255及びC1B〜
C255Bの接続は、メモリセルキャパシタC0及びC
0Bと同様である。また、ビット線BLと/BLはNチ
ャネル型MOSトランジスタQnBP2で接続され、ビ
ット線BLと接地電圧VSS、ビット線/BLと接地電
圧VSSはそれぞれNチャネル型MOSトランジスタQ
nBP0、QnBP1で接続され、Nチャネル型MOS
トランジスタQnBP0〜QnBP2のゲート電極はビ
ット線プリチャージ制御信号BPに接続されている。First, the circuit diagram of FIG. 48 will be described. The bit lines BL and / BL are connected to the sense amplifier SA. The sense amplifier SA has a sense amplifier control signal S
Controlled by AE. The first electrode of the memory cell capacitor C0 is connected to the bit line BL via the memory cell transistor Qn0 whose gate electrode is connected to the word line WL0A, and the second electrode is connected to the cell plate electrode CP0. A first electrode of the memory cell capacitor C0B paired with the memory cell capacitor C0 is connected to the bit line / BL via a memory cell transistor Qn0B having a gate electrode connected to another word line WL0B. The electrode is connected to the cell plate electrode CP0.
Other memory cell capacitors C1 to C255 and C1B to
C255B is connected to the memory cell capacitors C0 and C0.
Same as 0B. The bit lines BL and / BL are connected by an N-channel MOS transistor QnBP2, and the bit line BL and the ground voltage VSS, and the bit line / BL and the ground voltage VSS are connected to an N-channel MOS transistor QnBP, respectively.
n-channel MOS connected by nBP0 and QnBP1
The gate electrodes of transistors QnBP0 to QnBP2 are connected to bit line precharge control signal BP.
【0099】この強誘電体メモリ装置の回路の動作につ
いて、図49の動作タイミング図を参照しながら説明す
る。ここでは、第16の実施例と同様にデータの再書き
込み時には相補データを記憶する2つの強誘電体キャパ
シタには電界がかかった状態である。また、データの再
書き込み時に強誘電体キャパシタに電界がかかった状態
とするために、第17の実施例では相補データを記憶す
る2つの強誘電体キャパシタのゲート電極であるワード
線を独立とし、セルプレート電極を共用して制御したも
のである。The operation of the circuit of the ferroelectric memory device will be described with reference to the operation timing chart of FIG. Here, the electric field is applied to the two ferroelectric capacitors storing the complementary data at the time of rewriting the data as in the sixteenth embodiment. In order to keep an electric field applied to the ferroelectric capacitor at the time of data rewriting, the seventeenth embodiment makes word lines which are gate electrodes of two ferroelectric capacitors storing complementary data independent. This is controlled by sharing the cell plate electrode.
【0100】まず、メモリセルのデータを読み出すため
に、ビット線プリチャージ制御信号BPを論理電圧
“H”とすることによって、ビット線BL,/BLを論
理電圧“L”とする。また、ワード線WL0A〜WL2
55A、WL0B〜WL255B、セルプレート電極C
P0を論理電圧“L”である接地電圧VSSとする。次
に、ビット線プリチャージ制御信号BPを論理電圧
“L”とすることによって、ビット線BL,/BLをフ
ローティング状態とする。次に、ワード線WL0A,W
L0Bとセルプレート電極CP0を論理電圧“H”と
し、メモリセルキャパシタC0及びC0Bのデータをビ
ット線BL及びビット線/BLに読み出す。次に、セン
スアンプ制御信号SAEを論理電圧“H”とし、センス
アンプSAを動作させる。次に、順次ワード線WL0B
を論理電圧“L”とし、セルプレート電極CP0を論理
電圧“L”とし、ワード線WL0Aを論理電圧“L”と
することにより、メモリセルキャパシタC0及びC0B
のデータを再書き込みする。この後、センスアンプ制御
信号SAEを論理電圧“L”とし、センスアンプSAの
動作を停止させる。次に、ビット線プリチャージ制御信
号BPを論理電圧“H”とすることによって、ビット線
BL,/BLを論理電圧“L”とし初期状態とする。こ
れとは逆のデータである場合には、データの読み出しは
同じタイミングであるが、データの再書き込み時には、
順次ワード線WL0Aを論理電圧“L”とし、セルプレ
ート電極CP0を論理電圧“L”とし、ワード線WL0
Bを論理電圧“L”とする。First, in order to read data from the memory cell, the bit line precharge control signal BP is set to the logic voltage “H”, so that the bit lines BL and / BL are set to the logic voltage “L”. Further, the word lines WL0A to WL2
55A, WL0B to WL255B, cell plate electrode C
Let P0 be the ground voltage VSS which is the logic voltage "L". Next, the bit lines BL and / BL are brought into a floating state by setting the bit line precharge control signal BP to the logic voltage “L”. Next, the word lines WL0A, W
L0B and the cell plate electrode CP0 are set to the logic voltage "H", and the data of the memory cell capacitors C0 and C0B are read out to the bit line BL and the bit line / BL. Next, the sense amplifier control signal SAE is set to the logic voltage “H” to operate the sense amplifier SA. Next, the word lines WL0B
Is set to the logic voltage "L", the cell plate electrode CP0 is set to the logic voltage "L", and the word line WL0A is set to the logic voltage "L", whereby the memory cell capacitors C0 and C0B
Rewrite the data of After that, the sense amplifier control signal SAE is set to the logic voltage “L” to stop the operation of the sense amplifier SA. Next, the bit lines BL and / BL are set to the logic voltage "L" by setting the bit line precharge control signal BP to the logic voltage "H", thereby bringing the bit lines to an initial state. If the data is the reverse of this, the data is read at the same timing, but when rewriting the data,
The word line WL0A is sequentially set to the logic voltage “L”, the cell plate electrode CP0 is set to the logic voltage “L”, and the word line WL0
Let B be a logic voltage "L".
【0101】この第17の実施例ではデータが“L”で
あるメモリセルキャパシタの選択トランジスタのゲート
電極であるワード線を論理電圧“L”とした後に、セル
プレート電極を論理電圧“L”とし、その後に、データ
が“H”であるメモリセルキャパシタの選択トランジス
タのゲート電極であるワード線を論理電圧“L”とする
ことにより、データの再書き込み状態でのメモリセルキ
ャパシタの両電極間に電圧がかかるようにし、読み出し
時の読み出し電荷量差を大きくし安定動作あるいは低電
圧動作を可能としたことが特徴である。In the seventeenth embodiment, the word line which is the gate electrode of the selection transistor of the memory cell capacitor whose data is "L" is set to the logic voltage "L", and then the cell plate electrode is set to the logic voltage "L". After that, by setting the word line, which is the gate electrode of the selection transistor of the memory cell capacitor whose data is "H", to the logic voltage "L", between the two electrodes of the memory cell capacitor in the data rewriting state. It is characterized in that a voltage is applied, and a difference in the amount of read charges at the time of reading is increased to enable a stable operation or a low voltage operation.
【0102】[0102]
【発明の効果】以上説明してきたとおり、総じて本発明
によれば、1T1Cタイプでは本体メモリセルキャパシ
タの読み出し電荷量とダミーメモリセルキャパシタの読
み出し電荷量との差を大きくするように、2T2Cタイ
プでは相補メモリセルキャパシタ間の読み出し電荷量の
差を大きくするようにそれぞれ構成したので、強誘電体
メモリ装置の動作マージンを大きくすることができる。
したがって、誤動作の防止、安定動作及び低電圧動作の
実現を達成することができる。As described above, according to the present invention, generally , the 1T1C type has a main memory cell capacity.
Data read from the dummy memory cell capacitor
2T2C type so that the difference between the
Of the read charge between the complementary memory cell capacitors
Since each configured to increase the difference, Ru it is possible to increase the operating margin of the ferroelectric memory device.
Therefore , prevention of malfunction, realization of stable operation and low-voltage operation can be achieved.
【図1】本発明の第1の実施例の強誘電体メモリ装置の
回路構成図である。FIG. 1 is a circuit configuration diagram of a ferroelectric memory device according to a first embodiment of the present invention.
【図2】本発明の第1の実施例の強誘電体メモリ装置の
動作タイミング図である。FIG. 2 is an operation timing chart of the ferroelectric memory device according to the first embodiment of the present invention.
【図3】本発明の第1の実施例の強誘電体メモリ装置の
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタのヒステリシス特性図である。FIG. 3 is a hysteresis characteristic diagram of a main body memory cell capacitor and a dummy memory cell capacitor of the ferroelectric memory device according to the first embodiment of the present invention.
【図4】図3中の両ヒステリシス特性の決定方法を説明
するための本体メモリセルキャパシタのヒステリシス特
性図である。FIG. 4 is a hysteresis characteristic diagram of a main body memory cell capacitor for explaining a method of determining both hysteresis characteristics in FIG. 3;
【図5】本発明の第1の実施例に対する比較例の強誘電
体メモリ装置の本体メモリセルキャパシタ及びダミーメ
モリセルキャパシタのヒステリシス特性図である。FIG. 5 is a hysteresis characteristic diagram of a main memory cell capacitor and a dummy memory cell capacitor of a ferroelectric memory device of a comparative example with respect to the first embodiment of the present invention.
【図6】本発明の第2の実施例の強誘電体メモリ装置の
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタのヒステリシス特性図である。FIG. 6 is a diagram illustrating hysteresis characteristics of a main body memory cell capacitor and a dummy memory cell capacitor of a ferroelectric memory device according to a second embodiment of the present invention.
【図7】図6中のダミーメモリセルキャパシタのヒステ
リシス特性の決定方法を説明するためのヒステリシス特
性図である。FIG. 7 is a hysteresis characteristic diagram for describing a method of determining a hysteresis characteristic of the dummy memory cell capacitor in FIG.
【図8】本発明の第3の実施例の強誘電体メモリ装置の
回路構成図である。FIG. 8 is a circuit configuration diagram of a ferroelectric memory device according to a third embodiment of the present invention.
【図9】本発明の第3の実施例の強誘電体メモリ装置の
動作タイミング図である。FIG. 9 is an operation timing chart of the ferroelectric memory device according to the third embodiment of the present invention.
【図10】本発明の第4の実施例の強誘電体メモリ装置
の回路構成図である。FIG. 10 is a circuit configuration diagram of a ferroelectric memory device according to a fourth embodiment of the present invention.
【図11】本発明の第4の実施例の強誘電体メモリ装置
の動作タイミング図である。FIG. 11 is an operation timing chart of the ferroelectric memory device according to the fourth embodiment of the present invention.
【図12】本発明の第4の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。FIG. 12 is a diagram showing hysteresis characteristics of a main body memory cell capacitor and a dummy memory cell capacitor of a ferroelectric memory device according to a fourth embodiment of the present invention.
【図13】(a)及び(b)は本発明の第4の実施例の
強誘電体メモリ装置のセルプレート電極の信号及びダミ
ーセルプレート電極の信号を発生するための制御回路の
構成図である。FIGS. 13A and 13B are configuration diagrams of a control circuit for generating a signal of a cell plate electrode and a signal of a dummy cell plate electrode of a ferroelectric memory device according to a fourth embodiment of the present invention. .
【図14】本発明の第5の実施例の強誘電体メモリ装置
の回路構成図である。FIG. 14 is a circuit configuration diagram of a ferroelectric memory device according to a fifth embodiment of the present invention.
【図15】本発明の第5の実施例の強誘電体メモリ装置
の動作タイミング図である。FIG. 15 is an operation timing chart of the ferroelectric memory device according to the fifth embodiment of the present invention.
【図16】本発明の第5の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。FIG. 16 is a diagram showing hysteresis characteristics of a main body memory cell capacitor and a dummy memory cell capacitor of a ferroelectric memory device according to a fifth embodiment of the present invention.
【図17】本発明の第6の実施例の強誘電体メモリ装置
のダミーセルプレート電極の信号を発生するための制御
回路の構成図である。FIG. 17 is a configuration diagram of a control circuit for generating a signal of a dummy cell plate electrode of a ferroelectric memory device according to a sixth embodiment of the present invention.
【図18】本発明の第6の実施例の強誘電体メモリ装置
の動作タイミング図である。FIG. 18 is an operation timing chart of the ferroelectric memory device according to the sixth embodiment of the present invention.
【図19】本発明の第6の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。FIG. 19 is a diagram showing hysteresis characteristics of a main body memory cell capacitor and a dummy memory cell capacitor of a ferroelectric memory device according to a sixth embodiment of the present invention.
【図20】本発明の第7の実施例の強誘電体メモリ装置
の動作タイミング図である。FIG. 20 is an operation timing chart of the ferroelectric memory device according to the seventh embodiment of the present invention.
【図21】本発明の第7の実施例の本体メモリセルキャ
パシタのヒステリシス特性図である。FIG. 21 is a hysteresis characteristic diagram of a main body memory cell capacitor according to a seventh embodiment of the present invention.
【図22】本発明の第8の実施例の強誘電体メモリ装置
の回路構成図である。FIG. 22 is a circuit configuration diagram of a ferroelectric memory device according to an eighth embodiment of the present invention.
【図23】本発明の第8の実施例の強誘電体メモリ装置
の動作タイミング図である。FIG. 23 is an operation timing chart of the ferroelectric memory device according to the eighth embodiment of the present invention.
【図24】本発明の第8の実施例の強誘電体メモリ装置
の相補メモリセルキャパシタのヒステリシス特性図であ
る。FIG. 24 is a hysteresis characteristic diagram of a complementary memory cell capacitor of the ferroelectric memory device according to the eighth embodiment of the present invention.
【図25】本発明の第9の実施例の強誘電体メモリ装置
のセンスアンプ及びその駆動回路の構成図である。FIG. 25 is a configuration diagram of a sense amplifier and its driving circuit of a ferroelectric memory device according to a ninth embodiment of the present invention.
【図26】本発明の第9の実施例の強誘電体メモリ装置
の動作タイミング図である。FIG. 26 is an operation timing chart of the ferroelectric memory device according to the ninth embodiment of the present invention.
【図27】本発明の第9の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタのヒステリシス特性図であ
る。FIG. 27 is a hysteresis characteristic diagram of a main body memory cell capacitor of a ferroelectric memory device according to a ninth embodiment of the present invention.
【図28】本発明の第10の実施例の強誘電体メモリ装
置の回路構成図である。FIG. 28 is a circuit configuration diagram of a ferroelectric memory device according to a tenth embodiment of the present invention.
【図29】本発明の第10の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 29 is an operation timing chart of the ferroelectric memory device according to the tenth embodiment of the present invention.
【図30】本発明の第11の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 30 is an operation timing chart of the ferroelectric memory device according to the eleventh embodiment of the present invention.
【図31】本発明の第11の実施例の強誘電体メモリ装
置の本体メモリセルキャパシタのヒステリシス特性図で
ある。FIG. 31 is a diagram showing a hysteresis characteristic of a main body memory cell capacitor of a ferroelectric memory device according to an eleventh embodiment of the present invention.
【図32】本発明の第12の実施例の強誘電体メモリ装
置のワード線駆動回路の構成図である。FIG. 32 is a configuration diagram of a word line drive circuit of a ferroelectric memory device according to a twelfth embodiment of the present invention.
【図33】本発明の第12の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 33 is an operation timing chart of the ferroelectric memory device according to the twelfth embodiment of the present invention.
【図34】本発明の第13の実施例の強誘電体メモリ装
置のワード線駆動回路の構成図である。FIG. 34 is a configuration diagram of a word line drive circuit of a ferroelectric memory device according to a thirteenth embodiment of the present invention.
【図35】本発明の第13の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 35 is an operation timing chart of the ferroelectric memory device according to the thirteenth embodiment of the present invention.
【図36】本発明の第14の実施例の強誘電体メモリ装
置のワード線駆動信号及びセルプレート電極の信号を発
生するための制御回路の構成図である。FIG. 36 is a configuration diagram of a control circuit for generating a word line drive signal and a cell plate electrode signal of a ferroelectric memory device according to a fourteenth embodiment of the present invention.
【図37】本発明の第14の実施例の強誘電体メモリ装
置のワード線駆動回路の構成図である。FIG. 37 is a configuration diagram of a word line drive circuit of a ferroelectric memory device according to a fourteenth embodiment of the present invention.
【図38】本発明の第14の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 38 is an operation timing chart of the ferroelectric memory device according to the fourteenth embodiment of the present invention.
【図39】本発明の第14の実施例の強誘電体メモリ装
置の本体メモリセルキャパシタのヒステリシス特性図で
ある。FIG. 39 is a hysteresis characteristic diagram of a main body memory cell capacitor of a ferroelectric memory device according to a fourteenth embodiment of the present invention.
【図40】本発明の第15の実施例の強誘電体メモリ装
置の回路構成図である。FIG. 40 is a circuit configuration diagram of a ferroelectric memory device according to a fifteenth embodiment of the present invention.
【図41】本発明の第15の実施例の強誘電体メモリ装
置のダミーワード線駆動信号及びダミーセルプレート電
極の信号を発生するための制御回路の構成図である。FIG. 41 is a configuration diagram of a control circuit for generating a dummy word line drive signal and a signal of a dummy cell plate electrode of a ferroelectric memory device according to a fifteenth embodiment of the present invention.
【図42】本発明の第15の実施例の強誘電体メモリ装
置のダミーワード線駆動回路の構成図である。FIG. 42 is a configuration diagram of a dummy word line drive circuit of a ferroelectric memory device according to a fifteenth embodiment of the present invention.
【図43】本発明の第15の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 43 is an operation timing chart of the ferroelectric memory device according to the fifteenth embodiment of the present invention;
【図44】本発明の第15の実施例の強誘電体メモリ装
置のダミーメモリセルキャパシタのヒステリシス特性図
である。FIG. 44 is a diagram showing hysteresis characteristics of a dummy memory cell capacitor of a ferroelectric memory device according to a fifteenth embodiment of the present invention.
【図45】本発明の第16の実施例の強誘電体メモリ装
置の回路構成図である。FIG. 45 is a circuit configuration diagram of a ferroelectric memory device according to a sixteenth embodiment of the present invention.
【図46】本発明の第16の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 46 is an operation timing chart of the ferroelectric memory device according to the sixteenth embodiment of the present invention.
【図47】本発明の第16の実施例の強誘電体メモリ装
置の相補メモリセルキャパシタのヒステリシス特性図で
ある。FIG. 47 is a hysteresis characteristic diagram of a complementary memory cell capacitor of the ferroelectric memory device according to the sixteenth embodiment of the present invention.
【図48】本発明の第17の実施例の強誘電体メモリ装
置の回路構成図である。FIG. 48 is a circuit configuration diagram of a ferroelectric memory device according to a seventeenth embodiment of the present invention.
【図49】本発明の第17の実施例の強誘電体メモリ装
置の動作タイミング図である。FIG. 49 is an operation timing chart of the ferroelectric memory device according to the seventeenth embodiment of the present invention.
WL0〜WL255、WL0A〜WL255A、WL0
B〜WL255B ワード線 DWL0,DWL1 ダミーワード線 BL,/BL ビット線及びその信号 CP、CP0〜CP255、CP0A〜CP255A、
CP0B〜CP255B セルプレート電極及びその信
号 DCP ダミーセルプレート電極及びその信号 BP ビット線プリチャージ制御信号 DCRST ダミーメモリセルデータ初期化用制御信号 SAE センスアンプ制御信号 S1、WLG1〜WLG3、WLS、WLCP、DWL
DCP 制御信号 VSS 接地電圧 VCC 電源電圧 VPP 電圧源 SA センスアンプ C0〜C255、C0B〜C255B 本体メモリセル
キャパシタ DC0,DC1 ダミーメモリセルキャパシタ C1701〜C3401 キャパシタ Qn0〜Qn3404、Qn0B〜Qn255B、Qn
D0,QnD1、QnR0〜QnR3、QnBP0〜Q
nBP2 Nチャネル型MOSトランジスタ Qp、QpR0〜QpR1、Qp1701〜Qp251
3 Pチャネル型MOSトランジスタ VLS 電圧レベルシフタ 28 ビット線昇圧回路 BBS ビット線昇圧制御信号 CB0〜CB1 ビット線昇圧用キャパシタ WL ワード線の駆動信号 DWL ダミーワード線の駆動信号 A0 アドレス信号 INV3601〜INV4203 否定回路 NAND3601〜NAND4202 論理積の否定回
路 NOR3601〜NOR4102 論理和の否定回路 EXNOR4101 排他的論理和の否定回路 SAP、SAN、N1701〜N4203 ノード名 QL、QL21〜QL47 本体メモリセル“L”デー
タ読み出し電荷量 QH、QH21〜QH47 本体メモリセル“H”デー
タ読み出し電荷量 QD ダミーメモリセルデータ読み出し電荷量 RSTDT ダミーメモリセルキャパシタリセット電圧 CPC セルプレート電極コントロール信号 DCPC ダミーセルプレート電極コントロール信号 QS、QS21〜QS47 本体メモリセルの“L”デ
ータ読み出し電荷量と “H”データ読み出し電荷量との差 P3801〜P4304 期間WL0-WL255, WL0A-WL255A, WL0
B to WL255B Word lines DWL0, DWL1 Dummy word lines BL, / BL Bit lines and their signals CP, CP0 to CP255, CP0A to CP255A,
CP0B to CP255B Cell plate electrode and its signal DCP Dummy cell plate electrode and its signal BP Bit line precharge control signal DCRST Control signal for dummy memory cell data initialization SAE Sense amplifier control signal S1, WLG1 to WLG3, WLS, WLCP, DWL
DCP control signal VSS Ground voltage VCC Power supply voltage VPP Voltage source SA Sense amplifier C0 to C255, C0B to C255B Body memory cell capacitors DC0, DC1 Dummy memory cell capacitors C1701 to C3401 Capacitors Qn0 to Qn3404, Qn0B to Qn255B, Qn
D0, QnD1, QnR0-QnR3, QnBP0-Q
nBP2 N-channel MOS transistor Qp, QpR0 to QpR1, Qp1701 to Qp251
3 P-channel MOS transistor VLS Voltage level shifter 28 Bit line booster circuit BBS Bit line booster control signal CB0-CB1 Bit line booster capacitor WL Word line drive signal DWL Dummy word line drive signal A0 Address signal INV3601-INV4203 Negation circuit NAND3601 NAND NAND4202 AND product NOR circuit NOR3601 to NOR4102 OR product EXNOR4101 Exclusive OR product SAP, SAN, N1701 to N4203 Node names QL, QL21 to QL47 Node memory cell “L” Data read charge QH, QH21 To QH47 Body memory cell “H” data read charge QD dummy memory cell data read charge RSTDT Dummy memory cell capacitor reset voltage C PC Cell plate electrode control signal DCPC Dummy cell plate electrode control signal QS, QS21-QS47 Difference between "L" data read charge and "H" data read charge of main memory cell P3801-P4304 period
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森脇 信行 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平6−223583(JP,A) 特開 平4−295690(JP,A) 特開 平5−325572(JP,A) 特開 平8−45279(JP,A) 特開 平8−55484(JP,A) ──────────────────────────────────────────────────続 き Continuation of front page (72) Nobuyuki Moriwaki 1006 Kazuma Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (56) References JP-A-6-223583 (JP, A) JP-A-4- 295690 (JP, A) JP-A-5-325572 (JP, A) JP-A-8-45279 (JP, A) JP-A 8-55484 (JP, A)
Claims (17)
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1の強誘電体キャパシタの両極間に正負電圧を繰
り返し印加する動作を行って十分なインプリント効果を
与えた後、前記第2の強誘電体キャパシタの読み出し電
荷量が、前記第1の強誘電体キャパシタの読み出し電荷
量が多い場合と少ない場合との中間の電荷量になるよう
に、前記第2の強誘電体キャパシタの面積を設定したこ
とを特徴とする強誘電体メモリ装置。1. A pair of bit lines, a first ferroelectric capacitor connected to one bit line of the pair of bit lines to form a main memory cell, and a dummy memory cell. And a second ferroelectric capacitor connected to the other bit line of the pair of bit lines so as to constitute the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
After the operation of repeatedly applying the positive and negative voltages between the two poles of the first ferroelectric capacitor to give a sufficient imprint effect so as to increase the readout charge amount of the second ferroelectric capacitor, The area of the second ferroelectric capacitor is set so that the amount of charge read out from the first ferroelectric capacitor is intermediate between the case where the read charge amount is large and the case where the read charge amount is small. Body memory device.
いて、 前記第2の強誘電体キャパシタに印加される電圧が正又
は負のどちらか1方向のみであることを特徴とする強誘
電体メモリ装置。2. The ferroelectric memory device according to claim 1, wherein a voltage applied to said second ferroelectric capacitor is only one of a positive direction and a negative direction. Memory device.
いて、 前記第2の強誘電体キャパシタに印加される電圧が正及
び負の両方向であることを特徴とする強誘電体メモリ装
置。3. The ferroelectric memory device according to claim 1, wherein a voltage applied to said second ferroelectric capacitor is in both positive and negative directions.
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 データの読み出し時に、前記第2の強誘電体キャパシタ
に印加される電圧が前記第1の強誘電体キャパシタに印
加される電圧より、トランジスタのしきい値の整数倍分
だけ低く設定されたことを特徴とする強誘電体メモリ装
置。4. A pair of bit lines, a first ferroelectric capacitor connected to one bit line of the pair of bit lines to form a main memory cell, and a dummy memory cell. And a second ferroelectric capacitor connected to the other bit line of the pair of bit lines so as to constitute the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
In order to increase the voltage, the voltage applied to the second ferroelectric capacitor is lower than the voltage applied to the first ferroelectric capacitor by an integral multiple of the threshold value of the transistor when reading data. A ferroelectric memory device characterized by being set.
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 データの再書き込み時に、前記第2の強誘電体キャパシ
タに印加される電圧が前記第1の強誘電体キャパシタに
印加される電圧よりも低く設定されたことを特徴とする
強誘電体メモリ装置。5. A semiconductor memory device comprising: a pair of bit lines; a first ferroelectric capacitor connected to one of the pair of bit lines to form a main memory cell; and a dummy memory cell. And a second ferroelectric capacitor connected to the other bit line of the pair of bit lines so as to constitute the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
The voltage applied to the second ferroelectric capacitor is set to be lower than the voltage applied to the first ferroelectric capacitor when data is rewritten so as to increase the voltage. Dielectric memory device.
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 データの読み出し時に、前記第2の強誘電体キャパシタ
に印加される電圧が前記第1の強誘電体キャパシタに印
加される電圧よりも高く設定されたことを特徴とする強
誘電体メモリ装置。6. A pair of bit lines, a first ferroelectric capacitor connected to one of the pair of bit lines to form a main memory cell, and a dummy memory cell. And a second ferroelectric capacitor connected to the other bit line of the pair of bit lines so as to constitute the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
The voltage applied to the second ferroelectric capacitor is set higher than the voltage applied to the first ferroelectric capacitor at the time of data reading so as to increase the voltage. Body memory device.
リセルを構成するように前記1対のビット線のうちの一
方のビット線に接続された第1の強誘電体キャパシタ
と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
ーメモリセルを構成するように前記1対のビット線のう
ちの他方のビット線に接続された第2の強誘電体キャパ
シタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1又は第2の強誘電体キャパシタのうち少なくと
も一方に印加される電圧が、データの読み出し時におい
てデータの再書き込み時よりも高く設定されたこと を特
徴とする強誘電体メモリ装置。7. A pair of bit lines and one of a complementary memory cell or a main memory.
One of the pair of bit lines so as to form a recell.
Ferroelectric capacitor connected to the other bit line
And the other memory cell or the dummy memory cell of the complementary memory cells.
-The pair of bit lines are connected to form a memory cell.
A second ferroelectric capacitor connected to the other bit line.
And a read charge amount of the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
In order to increase the size, at least one of the first or second ferroelectric capacitors is required.
The voltage applied to one of the
A ferroelectric memory device set higher than when data is rewritten .
リセルを構成するように前記1対のビット線のうちの一
方のビット線に接続された第1の強誘電体キャパシタ
と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
ーメモリセルを構成するように前記1対のビット線のう
ちの他方のビット線に接続された第2の強誘電体キャパ
シタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1又は第2の強誘電体キャパシタのうち少なくと
も一方に印加される電圧が、データの再書き込み時にお
いてデータの読み出し時よりも高く設定され、かつ前記
再書き込み時において印加される電圧が電源電圧よりも
高いこと を特徴とする強誘電体メモリ装置。8. A pair of bit lines and one of a complementary memory cell or a main memory.
One of the pair of bit lines so as to form a recell.
Ferroelectric capacitor connected to the other bit line
And the other memory cell or the dummy memory cell of the complementary memory cells.
-The pair of bit lines are connected to form a memory cell.
A second ferroelectric capacitor connected to the other bit line.
And a read charge amount of the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
In order to increase the size, at least one of the first or second ferroelectric capacitors is required.
However, the voltage applied to one of the
Is set higher than when data is read, and
The voltage applied during rewriting is lower than the power supply voltage.
A ferroelectric memory device characterized by being expensive .
いて、 前記ビット線に接続された増幅器と、論理電圧“H”が再書き込みされる前記第1又は第2の
いずれか一方の強誘電体キャパシタに印加される電圧
が、データの再書き込み時においてデータの読み出し時
よりも高くなるように 前記増幅器の電源電圧を昇圧する
ための手段とを更に備えたことを特徴とする強誘電体メ
モリ装置。9. The ferroelectric memory device according to claim 8 , wherein an amplifier connected to the bit line and the first or second logic voltage “H” is rewritten.
Voltage applied to one of the ferroelectric capacitors
Is when reading data and when rewriting data
Means for boosting the power supply voltage of the amplifier so as to be higher than the above.
おいて、論理電圧“H”が再書き込みされる前記第1又は第2の
いずれか一方の強誘電体キャパシタに印加される電圧
が、データの再書き込み時においてデータの読み出し時
よりも高くなるように 前記ビット線の電位を昇圧するた
めの手段を更に備えたことを特徴とする強誘電体メモリ
装置。10. The ferroelectric memory device according to claim 8, wherein the logic voltage “H” is rewritten to the first or second logic voltage.
Voltage applied to one of the ferroelectric capacitors
Is when reading data and when rewriting data
A ferroelectric memory device, further comprising means for increasing the potential of the bit line so that the potential of the bit line becomes higher than that of the ferroelectric memory device.
リセルを構成するよう に前記1対のビット線のうちの一
方のビット線に接続された第1の強誘電体キャパシタ
と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
ーメモリセルを構成するように前記1対のビット線のう
ちの他方のビット線に接続された第2の強誘電体キャパ
シタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1又は第2の強誘電体キャパシタのうち少なくと
も一方に印加される電圧が、データの読み出し時及びデ
ータの再書き込み時のいずれにおいても 電源電圧よりも
高く設定されたことを特徴とする強誘電体メモリ装置。11. A pair of bit lines and one memory cell or main memory of complementary memory cells.
One of the pair of bit lines so as to form a recell.
Ferroelectric capacitor connected to the other bit line
And the other memory cell or the dummy memory cell of the complementary memory cells.
-The pair of bit lines are connected to form a memory cell.
A second ferroelectric capacitor connected to the other bit line.
And a read charge amount of the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
In order to increase the size, at least one of the first or second ferroelectric capacitors is required.
The voltage applied to either of the
A ferroelectric memory device characterized in that it is set higher than the power supply voltage at any time of data rewriting .
ジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに相補メモリセルのうちの一方のメモリセ
ル又は本体メモリセルを構成するように、前記第1のプ
レート電極は前記第1のトランジスタを介して前記1対
のビット線のうちの一方のビット線に接続され、かつ前
記第2のプレート電極はセルプレート線に接続された第
1の強誘電体キャパシタと、前記ワード線又はダミーワード線に接続されたゲート電
極を有する第2のトランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともに前記相補メモリセルのうちの他方のメモ
リセル又はダミーメモリセルを構成するように、前記第
1のプレート電極は前記第2のトランジスタを介して前
記1対のビット線のうちの他方のビット線に接続され、
かつ前記第2のプレート電極は前記セルプレート線又は
ダミーセルプレート線に接続された第2の強誘電体キャ
パシタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記ワード線を論理電圧“H”又は“L”で選択した後
に前記ワード線をフローティング状態とした後、前記セ
ルプレート線又は前記一方のビット線のうち少 なくとも
一方を論理電圧“H”として前記ワード線を昇圧するた
めの手段を更に備えたことを特徴とする強誘電体メモリ
装置。A bit line 12. A pair, and the first trunk <br/> register having a gate electrode connected to the word lead wires, the first and second plate electrodes, the first And one of the complementary memory cells
The first plate electrode is connected to the pair via the first transistor so as to form a memory cell or a main body memory cell .
And the second plate electrode is connected to one of the bit lines , and the second plate electrode is connected to a cell plate line .
1 ferroelectric capacitor and a gate electrode connected to the word line or the dummy word line.
A second transistor having a pole and first and second plate electrodes, wherein the second transistor
The other of the complementary memory cells
To form a recell or a dummy memory cell.
The first plate electrode is connected via the second transistor to the first plate electrode.
Connected to the other bit line of the pair of bit lines,
And the second plate electrode is the cell plate line or
The second ferroelectric capacitor connected to the dummy cell plate line
A capacitor; and a read charge amount of the first ferroelectric capacitor;
The difference between the read charge amount of the second ferroelectric capacitor and
As larger, after the word line and floating the word lines after selecting a logical voltage "H" or "L", the cell
Even without least of Le plate line or the one of the bit lines
A ferroelectric memory device further comprising means for raising one of the word lines by setting one to a logic voltage "H" .
ジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに本体メモリセルを構成するように、前記
第1のプレート電極は前記第1のトランジスタを介して
前記1対のビット線のうちの一方のビット線に接続され
かつ前記第2のプレート電極はセルプレート線に接続さ
れた第1の強誘電体キャパシタと、 ダミーワード線に接続されたゲート電極を有する第2の
トランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともにダミーメモリセルを構成するように、前
記第1のプレート電極は前記第2のトランジスタを介し
て前記1対のビット線のうちの他方のビット線に接続さ
れかつ前記第2のプレート電極はダミーセルプレート線
に接続された第2の強誘電体キャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記本体メモリセルのデータの再書き込み時に、前記ワ
ード線を非選択とするタイミングと、前記セルプレート
線の論理電圧を遷移させるタイミングとの順番を、前記
一方のビット線上に読み出されたデータの論理電圧に応
じて変えるための手段を更に備えたことを特徴とする強
誘電体メモリ装置。13. A main memory cell including a pair of bit lines, a first transistor having a gate electrode connected to a word line, and first and second plate electrodes. As configured, the first plate electrode is connected to one of the pair of bit lines via the first transistor, and the second plate electrode is connected to a cell plate line. A first ferroelectric capacitor, a second transistor having a gate electrode connected to a dummy word line, and a first and a second plate electrode to form a dummy memory cell together with the second transistor. The first plate electrode is connected to the other bit line of the pair of bit lines via the second transistor, and the second plate electrode is connected to the second plate. Electrode and a second ferroelectric capacitor connected to the dummy cell plate line, and reading the charge amount of the first ferroelectric capacitor, before
The difference between the read charge amount of the second ferroelectric capacitor and
In order to increase the size, when rewriting the data of the main memory cell, the order of the timing of deselecting the word line and the timing of transitioning the logic voltage of the cell plate line is read on the one bit line. A ferroelectric memory device further comprising means for changing the output data according to a logic voltage.
ジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに相補メモリセルのうちの一方のメモリセ
ルを構成するように、前記第1のプレート電極は前記第
1のトランジスタを介して前記1対のビット線のうちの
一方のビット線に接続されかつ前記第2のプレート電極
は第1のセルプレート線に接続された第1の強誘電体キ
ャパシタと、 前記ワード線に接続されたゲート電極を有する第2のト
ランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともに前記相 補メモリセルのうちの他方のメモ
リセルを構成するように、前記第1のプレート電極は前
記第2のトランジスタを介して前記1対のビット線のう
ちの他方のビット線に接続されかつ前記第2のプレート
電極は第2のセルプレート線に接続された第2の強誘電
体キャパシタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記相補メモリセルのデータの再書き込み時に、前記第
1のセルプレート線と前記一方のビット線との間に電圧
を印加した状態で前記ワード線を非選択とし、かつ前記
第2のセルプレート線と前記他方のビット線との間に電
圧を印加した状態で前記ワード線を非選択とするための
手段を更に備えたことを特徴とする強誘電体メモリ装
置。14. A first transistor having a pair of bit lines and a gate electrode connected to a word line.
A first transistor having a first electrode and a second plate electrode;
Memory and one of the complementary memory cells
The first plate electrode is configured to
One of the pair of bit lines through one transistor
A second plate electrode connected to one bit line and
Is a first ferroelectric key connected to the first cell plate line.
A second transistor having a capacitor and a gate electrode connected to the word line;
A second transistor having a transistor and first and second plate electrodes;
Other notes of said phase auxiliary memory cell with register
The first plate electrode is arranged to form a recell.
The pair of bit lines are connected via a second transistor.
Connected to the other bit line and the second plate
The electrode is a second ferroelectric connected to the second cell plate line
And a read capacitor of the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
The word line is deselected in a state where a voltage is applied between the first cell plate line and the one bit line when rewriting data in the complementary memory cell, and 2. The ferroelectric memory device according to claim 1, further comprising: means for deselecting the word line while a voltage is applied between the second cell plate line and the other bit line.
トランジスタと、 第1及び第2のプレート電極を有し、前記第1のトラン
ジスタとともに相補メモリセルのうちの一方のメモリセ
ルを構成するように、前記第1のプレート電極は前記第
1のトランジスタを介して前記1対のビット線のうちの
一方のビット線に接続されかつ前記第2のプレート電極
はセルプレート線に接続された第1の強誘電体キャパシ
タと、 第2のワード線に接続されたゲート電極を有する第2の
トランジスタと、 第1及び第2のプレート電極を有し、前記第2のトラン
ジスタとともに前記相補メモリセルのうちの他方のメモ
リセルを構成するように、前記第1のプレート電極は前
記第2のトランジスタを介して前記1対のビット線のう
ちの他方のビット線に接続されかつ前記第2のプレート
電極は前記セルプレート線に接続された第2の強誘電体
キャパシタとを備え、 前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記相補メモリセルのデータの再書き込み時に、前記セ
ルプレート線と前記一方のビット線との間に電圧を印加
した状態で前記第1のワード線を非選択とし、かつ前記
セルプレート線と前記他方のビット線との間に電圧を印
加した状態で前記第2のワード線を非選択とするための
手段を更に備えたことを特徴とする強誘電体メモリ装
置。15. A first transistor having a pair of bit lines and a gate electrode connected to a first word line.
A first transistor having a transistor and first and second plate electrodes;
Memory and one of the complementary memory cells
The first plate electrode is configured to
One of the pair of bit lines through one transistor
A second plate electrode connected to one bit line and
Is the first ferroelectric capacitor connected to the cell plate line
And a second word line having a gate electrode connected to the second word line.
A second transistor having a transistor and first and second plate electrodes;
The other of the complementary memory cells
The first plate electrode is arranged to form a recell.
The pair of bit lines are connected via a second transistor.
Connected to the other bit line and the second plate
The electrode is a second ferroelectric connected to the cell plate line
A capacitor for reading the first ferroelectric capacitor;
The difference between the read charge amount of the second ferroelectric capacitor and
So as to increase, when rewriting the data of the complementary memory cells, a non-selecting the first word line while applying a voltage between said one bit line and the cell plate line, and the cell A ferroelectric memory device further comprising: means for deselecting the second word line while a voltage is applied between a plate line and the other bit line.
うちの一方のビット線に接続された第1の強誘電体キャ
パシタと、 ダミーメモリセルを構成するように前記1対のビット線
のうちの他方のビット線に接続された第2の強誘電体キ
ャパシタとを備え、前記第1の強誘電体キャパシタの読み出し電荷量と、前
記第2の強誘電体キャパシタの読み出し電荷量との差を
大きくするように、 前記第1の強誘電体キャパシタの両極間に正負電圧を繰
り返し印加する動作を行い、かつ前記第2の強誘電体キ
ャパシタの両極間に正又は負のどちらか1方向の電圧を
繰り返し印加する動作を行い、ともに十分なインプリン
ト効果を与えた後、前記第2の強誘電体キャパシタの読
み出し電荷量が、前記第1の強誘電体キャパシタの読み
出し電荷量が多い場合と少ない場合との中間の電荷量に
なるように、前記第2の強誘電体キャパシタの面積を設
定したことを特徴とする強誘電体メモリ装置。16. A dummy memory cell comprising: a pair of bit lines; a first ferroelectric capacitor connected to one bit line of the pair of bit lines so as to form a main memory cell; And a second ferroelectric capacitor connected to the other bit line of the pair of bit lines so as to constitute the first ferroelectric capacitor.
The difference between the read charge amount of the second ferroelectric capacitor and
An operation of repeatedly applying a positive / negative voltage between both electrodes of the first ferroelectric capacitor is performed so as to increase the voltage, and a positive or negative voltage is applied between both electrodes of the second ferroelectric capacitor. Are performed repeatedly, and both have a sufficient imprint effect. After that, the read charge amount of the second ferroelectric capacitor is small or large when the read charge amount of the first ferroelectric capacitor is large. 2. The ferroelectric memory device according to claim 1, wherein the area of the second ferroelectric capacitor is set so as to have an intermediate charge.
において、 前記第2の強誘電体キャパシタの両極間に正又は負のど
ちらか1方向の電圧を繰り返し印加する動作を行い、十
分なインプリント効果を与えた後に、前記第2の強誘電
体キャパシタに印加される電圧は、前記第2の強誘電体
キャパシタの両極間に繰り返し印加された電圧と同一方
向の電圧であることを特徴とする強誘電体メモリ装置。17. The ferroelectric memory device according to claim 16 , wherein an operation of repeatedly applying a voltage in one of positive and negative directions between both poles of the second ferroelectric capacitor is performed, and a sufficient input voltage is obtained. The voltage applied to the second ferroelectric capacitor after providing the printing effect is a voltage in the same direction as the voltage repeatedly applied between the two electrodes of the second ferroelectric capacitor. Ferroelectric memory device.
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JP01611795A JP3226433B2 (en) | 1994-09-22 | 1995-02-02 | Ferroelectric memory device |
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Families Citing this family (21)
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