JP3226433B2 - 強誘電体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体メモリ装置に
関するものである。

【０００２】

【従来の技術】近年、メモリセルのキャパシタに強誘電
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。

【０００３】米国特許４，８７３，６６４号には、２つ
のタイプの強誘電体メモリ装置が開示されている。第１
のタイプはメモリセルが１ビットあたり１トランジスタ
及び１キャパシタ（１Ｔ１Ｃ）で構成されるものであ
り、例えば２５６個の本体メモリセル（ノーマルセル）
毎に１個のダミーメモリセル（レファレンスセル）が設
けられる。第２のタイプはダミーメモリセルを全く設け
ずにメモリセルが１ビットあたり２トランジスタ及び２
キャパシタ（２Ｔ２Ｃ）で構成されるものであり、１対
の相補データが１対の強誘電体キャパシタに記憶され
る。

【０００４】キャパシタを構成する強誘電体材料として
は、硝酸カリウム（ＫＮＯ₃ ）、ＰＬＺＴ（ＰｂＬａ₂
Ｏ₃ −ＺｒＯ₂ −ＴｉＯ₂ ）、ＰＺＴ（ＰｂＴｉＯ₃ −
ＰｂＺｒＯ₃ ）などが知られている。ＰＣＴ国際公開公
報ＷＯ９３／１２５４２によれば、強誘電体メモリ装置
に適した、ＰＺＴに比べて極端に疲労の小さい強誘電体
材料も知られている。

【０００５】上記米国特許４，８７３，６６４号の１Ｔ
１Ｃタイプの強誘電体メモリ装置によれば、ダミーメモ
リセルキャパシタは、本体メモリセルキャパシタの少な
くとも２倍の容量、すなわち少なくとも２倍の面積を有
する。しかも、本体メモリセルキャパシタは、読み出し
の際に記憶データに応じて、分極が反転した後に元の分
極状態に戻り、あるいは反転せずに元の分極状態を保持
する。これに対して、ダミーメモリセルキャパシタは、
本体メモリセルの記憶データの如何にかかわらず、反転
せずに元の分極状態を保持するようになっている。つま
り、本体メモリセルキャパシタは電極間にかかる電圧を
正及び負の両極で動作させるのに対して、ダミーメモリ
セルキャパシタは電極間にかかる電圧を常に片極で動作
させる。本体メモリセルキャパシタのセルプレート電極
の印加電圧と、ダミーメモリセルキャパシタのセルプレ
ート電極（ダミーセルプレート電極）の印加電圧と、本
体メモリセルトランジスタのゲート電極に接続されたワ
ード線の印加電圧と、ダミーメモリセルトランジスタの
ゲート電極に接続されたワード線（ダミーワード線）の
印加電圧とは、いずれも電源電圧と等しく５Ｖであっ
た。しかも、本体メモリセルの記憶データの如何にかか
わらず、本体メモリセルキャパシタのセルプレート電極
の電圧を立ち下げた後にワード線及びダミーワード線の
電圧を立ち下げ、かつワード線及びダミーワード線の電
圧の立ち下げと同時にダミーメモリセルキャパシタのセ
ルプレート電極の電圧を立ち下げることとしていた。

【０００６】

【発明が解決しようとする課題】従来の１Ｔ１Ｃタイプ
の強誘電体メモリ装置では上記のようにダミーメモリセ
ルキャパシタを片極動作させていたので、いわゆるイン
プリント効果のために使用中に、そのヒステリシス特性
に大きな変化が生じる。この結果、強誘電体メモリ装置
の動作マージンが小さくなり、誤動作を生じる。また、
本体メモリセルキャパシタの何倍もの面積を有するダミ
ーメモリセルキャパシタをレファレンスセルとして設け
ていたので、製造上のばらつきによりダミーメモリセル
キャパシタの容量値がばらつき、動作マージンが少なく
なることがあった。

【０００７】また、１Ｔ１Ｃタイプであると２Ｔ２Ｃタ
イプであるとを問わず、電源電圧が低下してくると、メ
モリセルキャパシタの残留分極による電荷が少なくな
り、動作マージンが少なくなるという問題があった。更
に、メモリセルキャパシタに論理電圧“Ｈ”を再書き込
みするとき、メモリセルキャパシタの再書き込み電圧は
メモリセルトランジスタのゲート電極の電位よりも該ト
ランジスタのしきい値電圧Ｖｔだけ低下していわゆる
「Ｖｔ落ち」が生じるので、残留分極による電荷が少な
くなり、動作マージンが少なくなるという問題もあっ
た。

【０００８】本発明の目的は、誤動作を防止しかつ安定
動作及び低電圧動作を実現するように、強誘電体メモリ
装置の動作マージンを大きくすることにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１〜３、１６及び１７の発明は、１Ｔ１Ｃタ
イプの強誘電体メモリ装置において、もはや容量特性に
変化が生じなくなるまで本体メモリセルキャパシタを繰
り返し動作させたときのその容量特性に応じて、ダミー
メモリセルキャパシタの読み出し電荷量が、本体メモリ
セルキャパシタの読み出し電荷量が多い場合と少ない場
合との中間の電荷量になるように、ダミーメモリセルキ
ャパシタの容量値、すなわちその面積を設定することと
したものである。インプリント効果の効果的な抑制のた
めには、本体メモリセルキャパシタばかりでなくダミー
メモリセルキャパシタをも両極動作させる。

【００１０】請求項４〜６の発明は、１Ｔ１Ｃタイプの
強誘電体メモリ装置において本体メモリセルキャパシタ
とほぼ同等の面積を有するダミーメモリセルキャパシタ
を採用できることを目的として、本体メモリセルキャパ
シタの読み出し電荷量とダミーメモリセルキャパシタの
読み出し電荷量との差が大きくなるように、ダミーメモ
リセルキャパシタの印加電圧を設定することとしたもの
である。具体的には、データの読み出し時に、ダミーメ
モリセルキャパシタの印加電圧が本体メモリセルキャパ
シタの印加電圧より、トランジスタのしきい値の整数倍
分だけ低く設定される。あるいは、データの再書き込み
時に、ダミーメモリセルキャパシタの印加電圧が本体メ
モリセルキャパシタの印加電圧よりも低く設定される。
あるいは、データの読み出し時に、ダミーメモリセルキ
ャパシタの印加電圧が本体メモリセルキャパシタの印加
電圧よりも高く設定される。

【００１１】請求項７〜１１の発明は、１Ｔ１Ｃタイプ
又は２Ｔ２Ｃタイプの強誘電体メモリ装置においてメモ
リセルキャパシタの読み出し電荷量を増大させるよう
に、データの読み出し時にメモリセルキャパシタのセル
プレート電極に印加される電圧と、データの再書き込み
時にメモリセルキャパシタのセルプレート電極に印加さ
れる電圧とのうちの少なくとも一方を、電源電圧よりも
高く設定することとしたものである。

【００１２】請求項１２の発明は、１Ｔ１Ｃタイプ又は
２Ｔ２Ｃタイプの強誘電体メモリ装置においてデータの
再書き込み時のメモリセルトランジスタのＶｔ落ちを防
止するように、メモリセルトランジスタのゲート電極に
接続されたワード線を論理電圧“Ｈ”又は“Ｌ”で選択
した後に該ワード線をフローティング状態とすることに
よって再書き込み電圧の自己ブートを実現したものであ
る。

【００１３】請求項１３の発明は、１Ｔ１Ｃタイプの強
誘電体メモリ装置において本体メモリセルキャパシタの
再書き込み電荷量を増大させるように、本体メモリセル
のデータの再書き込み時に、本体メモリセルトランジス
タのゲート電極に接続されたワード線の電圧立ち下げ
と、本体メモリセルキャパシタのセルプレート電極の電
圧立ち下げとの順番を、本体メモリセルの記憶データに
応じて変えることとしたものである。

【００１４】

【００１５】請求項１４及び１５の発明は、２Ｔ２Ｃタ
イプの強誘電体メモリ装置において再書き込み電荷量を
増大させるように、相補メモリセルキャパシタの各々に
個別のセルプレート電極を設け、あるいは相補メモリセ
ルトランジスタの各々のゲート電極を個別のワード線に
接続することとしたものである。

【００１６】

【作用】請求項１〜３、１６及び１７の発明によれば、
１Ｔ１Ｃタイプの強誘電体メモリ装置において容量特性
に変化が生じなくなるまで本体メモリセルキャパシタを
繰り返し動作させたときのその容量特性に応じて、ダミ
ーメモリセルキャパシタの読み出し電荷量が、本体メモ
リセルキャパシタの読み出し電荷量が多い場合と少ない
場合との中間の電荷量になるように、ダミーメモリセル
キャパシタの容量値を設定することとしたので、インプ
リント効果の影響が緩和され、大きい動作マージンが確
保される。特に、請求項３の発明によれば、本体メモリ
セルキャパシタばかりでなくダミーメモリセルキャパシ
タをも両極動作させることとしたので、インプリント効
果の発生が防止される。

【００１７】請求項４〜６の発明によれば、１Ｔ１Ｃタ
イプの強誘電体メモリ装置において本体メモリセルキャ
パシタの読み出し電荷量とダミーメモリセルキャパシタ
の読み出し電荷量との差が大きくなるように、データの
読み出し時又はデータの再書き込み時のダミーメモリセ
ルキャパシタの印加電圧を設定したので、本体メモリセ
ルキャパシタと同等の面積を有するダミーメモリセルキ
ャパシタを採用でき、ダミーメモリセルキャパシタの容
量値のばらつきが低減され、大きい動作マージンが確保
される。

【００１８】請求項７〜１１の発明によれば、１Ｔ１Ｃ
タイプ又は２Ｔ２Ｃタイプの強誘電体メモリ装置におい
てデータ読み出し時にセルプレート電極に印加される電
圧とデータ再書き込み時にセルプレート電極に印加され
る電圧とのうちの少なくとも一方を電源電圧よりも高く
設定することとしたので、電源電圧の低下に対しても充
分な残留分極が得られ、大きい動作マージンが確保され
る。

【００１９】請求項１２の発明によれば、１Ｔ１Ｃタイ
プ又は２Ｔ２Ｃタイプの強誘電体メモリ装置においてメ
モリセルトランジスタのゲート電極に接続されたワード
線の選択後に該ワード線をフローティング状態とするこ
とによって再書き込み電圧の自己ブートを実現したの
で、メモリセルキャパシタに論理電圧“Ｈ”を再書き込
みする時のメモリセルトランジスタのＶｔ落ちが防止さ
れ、充分な残留分極が得られ、大きい動作マージンが確
保される。

【００２０】請求項１３の発明によれば、１Ｔ１Ｃタイ
プの強誘電体メモリ装置において本体メモリセルのデー
タの再書き込み時に、本体メモリセルトランジスタのゲ
ート電極に接続されたワード線の電圧立ち下げと本体メ
モリセルキャパシタのセルプレート電極の電圧立ち下げ
との順番を本体メモリセルの記憶データに応じて変える
こととしたので、本体メモリセルキャパシタの再書き込
み電荷量が増大し、大きい動作マージンが確保される。

【００２１】

【００２２】請求項１４及び１５の発明によれば、２Ｔ
２Ｃタイプの強誘電体メモリ装置において相補メモリセ
ルキャパシタに個別のセルプレート電極を設け、あるい
は相補メモリセルトランジスタのゲート電極を個別のワ
ード線に接続することとしたので、再書き込み電荷量を
増大させることができ、大きい動作マージンが確保され
る。

【００２３】

【実施例】以下、本発明の実施例に係る強誘電体メモリ
装置について、図面を参照しながら詳細に説明する。

【００２４】（実施例１）図１は第１の実施例に係る強
誘電体メモリ装置の回路構成を示す図、図２は図１の強
誘電体メモリ装置の動作タイミングを示す図である。図
３の曲線４が本体メモリセルを構成する強誘電体キャパ
シタのヒステリシス特性、曲線３がダミーメモリセルを
構成する強誘電体キャパシタのヒステリシス特性であ
る。図４は、図３中の曲線４の決定方法を示している。

【００２５】図１において、ＷＬ０〜ＷＬ２５５はワー
ド線、ＤＷＬ０，ＤＷＬ１はダミーワード線、ＢＬ，／
ＢＬはビット線、ＣＰはセルプレート電極、ＤＣＰはダ
ミーセルプレート電極、ＢＰはビット線プリチャージ制
御信号、ＤＣＲＳＴはダミーメモリセルデータ初期化用
制御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは接
地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５は本体メ
モリセルキャパシタ、ＤＣ０，ＤＣ１はダミーメモリセ
ルキャパシタ、Ｑｎ０〜Ｑｎ２５５、ＱｎＤ０，ＱｎＤ
１、ＱｎＲ０，ＱｎＲ１、及び、ＱｎＢＰ０，ＱｎＢＰ
１はＮチャネル型ＭＯＳトランジスタであり、以下Ｑｎ
０〜Ｑｎ２５５を本体メモリセルトランジスタ、ＱｎＤ
０及びＱｎＤ１をダミーメモリセルトランジスタとい
う。図３において、ＱＬは本体メモリセル“Ｌ”データ
読み出し電荷量、ＱＨは本体メモリセル“Ｈ”データ読
み出し電荷量、ＱＤはダミーメモリセルデータ読み出し
電荷量である。

【００２６】まず、図１の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。ダミーメモリセルキャパシタＤＣ０
の第１の電極は、ゲート電極がダミーワード線ＤＷＬ０
に接続されたダミーメモリセルトランジスタＱｎＤ０を
介してビット線／ＢＬに接続され、第２の電極はダミー
セルプレート電極ＤＣＰに接続されている。ダミーメモ
リセルキャパシタＤＣ１の第１の電極は、ゲート電極が
ダミーワード線ＤＷＬ１に接続されたダミーメモリセル
トランジスタＱｎＤ１を介してビット線ＢＬに接続さ
れ、第２の電極はダミーセルプレート電極ＤＣＰに接続
されている。また、両ダミーメモリセルキャパシタＤＣ
０，ＤＣ１の第１の電極は、ダミーメモリセルデータ初
期化用制御信号ＤＣＲＳＴがゲート電極に印加されるＮ
チャネル型ＭＯＳトランジスタＱｎＲ０，ＱｎＲ１を介
して、ダミーメモリセルデータ初期化電圧である接地電
圧ＶＳＳに接続されている。一方、本体メモリセルキャ
パシタＣ０の第１の電極は、ゲート電極がワード線ＷＬ
０に接続された本体メモリセルトランジスタＱｎ０を介
してビット線ＢＬに接続され、第２の電極はセルプレー
ト電極ＣＰに接続されている。本体メモリセルキャパシ
タＣ１の第１の電極は、ゲート電極がワード線ＷＬ１に
接続された本体メモリセルトランジスタＱｎ１を介して
ビット線／ＢＬに接続され、第２の電極はセルプレート
電極ＣＰに接続されている。

【００２７】図３の横軸はメモリセルキャパシタにかか
る電界を、縦軸は該メモリセルキャパシタの蓄積電荷を
各々示している。点Ａ４から点Ｂ４、点Ｄ４及び点Ｅ４
を通って点Ａ４へ戻るループをなす曲線４は本体メモリ
セルの強誘電体キャパシタのヒステリシス特性であっ
て、電界が零のときでも点Ｂ４、点Ｅ４のように残留分
極が残る。このように、電源がオフした後にも強誘電体
のキャパシタに残った残留分極を不揮発性のデータとし
て利用し、不揮発性メモリ装置を実現する。本体メモリ
セルキャパシタは、メモリセルのデータが“Ｈ”である
場合には図３の点Ｂ４の状態で、メモリセルのデータが
“Ｌ”である場合には図３の点Ｅ４の状態である。ま
た、点Ａ３から点Ｂ３、点Ｄ３及び点Ｅ３を通って点Ａ
３へ戻るループをなす曲線３はダミーメモリセルの強誘
電体キャパシタのヒステリシス特性で、これは、点Ｂ４
と点Ｅ４の間の原点Ｏを通るように曲線４を所定の倍率
で縦軸方向に拡大することによって曲線３としている。
図３の曲線３及び曲線４の傾きがキャパシタの容量を示
している。

【００２８】本体メモリセルキャパシタＣ０の保持デー
タを読み出す場合の動作タイミングを図２に示す。ま
ず、初期状態として、ビット線プリチャージ制御信号Ｂ
Ｐを論理電圧“Ｈ”とすることによって、ビット線Ｂ
Ｌ，／ＢＬを論理電圧“Ｌ”とする。また、ワード線Ｗ
Ｌ０〜ＷＬ２５５、ダミーワード線ＤＷＬ０，ＤＷＬ
１、セルプレート電極ＣＰ、ダミーセルプレート電極Ｄ
ＣＰを論理電圧“Ｌ”とする。また、ダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｈ”と
し、図３の曲線３の点Ｅ３の状態に両ダミーメモリセル
キャパシタＤＣ０，ＤＣ１を初期化する。次に、ビット
線プリチャージ制御信号ＢＰを論理電圧“Ｌ”とするこ
とによってビット線ＢＬ，／ＢＬをフローティング状態
とし、かつダミーメモリセルデータ初期化用制御信号Ｄ
ＣＲＳＴを論理電圧“Ｌ”とすることによって両ダミー
メモリセルキャパシタＤＣ０，ＤＣ１の第１の電極をフ
ローティング状態とする。次に、ワード線ＷＬ０とダミ
ーワード線ＤＷＬ０とセルプレート電極ＣＰとダミーセ
ルプレート電極ＤＣＰを論理電圧“Ｈ”とすることによ
って、本体メモリセルキャパシタＣ０のデータをビット
線ＢＬに、ダミーメモリセルキャパシタＤＣ０のデータ
をビット線／ＢＬに読み出す。ここで、本体メモリセル
キャパシタＣ０の状態は、データが“Ｈ”の場合には図
３の点Ｂ４から点Ｄ４に遷移して電荷ＱＨを、データが
“Ｌ”の場合には図３の点Ｅ４から点Ｄ４に遷移して電
荷ＱＬを、それぞれビット線ＢＬに読み出す。ダミーメ
モリセルキャパシタＤＣ０の状態は、図３の点Ｅ３から
点Ｄ３に遷移して電荷ＱＤをビット線／ＢＬに読み出
す。次に、センスアンプ制御信号ＳＡＥを論理電圧
“Ｈ”とし、センスアンプＳＡを動作させる。これによ
り、本体メモリセルキャパシタＣ０の状態は、データが
“Ｈ”の場合には図３の点Ｄ４から点Ｅ４に遷移し、デ
ータが“Ｌ”の場合には図３の点Ｄ４の状態を保持して
いる。ダミーメモリセルキャパシタＤＣ０の状態は、デ
ータが“Ｈ”の場合には図３の点Ｄ３の状態を保持し、
データが“Ｌ”の場合には図３の点Ｄ３から点Ｅ３に遷
移する。次に、セルプレート電極ＣＰを論理電圧“Ｌ”
とすることにより、本体メモリセルキャパシタＣ０のデ
ータを再書き込みする。これにより、本体メモリセルキ
ャパシタＣ０の状態は、データが“Ｈ”の場合には図３
の点Ｅ４から点Ａ４に遷移し、データが“Ｌ”の場合に
は図３の点Ｄ４から点Ｅ４に遷移する。次に、ワード線
ＷＬ０とダミーワード線ＤＷＬ０とを論理電圧“Ｌ”と
することにより、本体メモリセルキャパシタＣ０及びダ
ミーメモリセルキャパシタＤＣ０をビット線ＢＬ，／Ｂ
Ｌから切り離す。これにより、本体メモリセルキャパシ
タＣ０及びダミーメモリセルキャパシタＤＣ０に電圧が
かからないようになる。この結果、本体メモリセルキャ
パシタＣ０の状態は、データが“Ｈ”の場合には図３の
点Ａ４から点Ｂ４に遷移し、データが“Ｌ”の場合には
図３の点Ｅ４の状態を保持する。次に、ダミーセルプレ
ート電極ＤＣＰを論理電圧“Ｌ”とすることによりダミ
ーメモリセルキャパシタＤＣ０の状態を図３の点Ｅ３の
状態とし、またセンスアンプ制御信号ＳＡＥを論理電圧
“Ｌ”とすることによりセンスアンプＳＡの動作を停止
させる。次に、ビット線プリチャージ制御信号ＢＰを論
理電圧“Ｈ”とすることによってビット線ＢＬ，／ＢＬ
を接地電圧ＶＳＳとする。また、ダミーメモリセルデー
タ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｈ”とする
ことによってダミーメモリセルキャパシタＤＣ０にかか
る電圧を零とし、その結果としてダミーメモリセルキャ
パシタＤＣ０の状態を図３の点Ｅ３の状態に確実に復帰
させる。このようにして、データの読み出し及び再書き
込みを終了する。

【００２９】ここで、本実施例の強誘電体メモリ装置の
特徴はダミーメモリセルキャパシタの容量値の設定にあ
る。まず、図４において曲線１は従来の本体メモリセル
の強誘電体キャパシタのヒステリシス特性である。この
曲線１は本体メモリセルキャパシタの両電極間に正負の
電圧を数回かけて測定したものである。ところが、両電
極間に正負の電圧をかける回数を増やしていくと、イン
プリント効果によりヒステリシス特性は図４の曲線４の
ように同じ電界でも電荷が大きくなる方向にシフトし、
やがて飽和する。ダミーメモリセルキャパシタは何回も
同じ動作を繰り返して使うため、この図４の曲線４のよ
うにヒステリシス特性が飽和した状態でのデータで容量
値を設定しなければ理想状態の設定からずれる。そこ
で、本実施例の強誘電体メモリ装置では、キャパシタの
両電極間に電圧をかける回数を増やした状態で得られた
特性を持つ本体メモリセルの強誘電体キャパシタを採用
する。そのヒステリシス特性を図３の曲線４で示す。こ
こで、メモリセルのデータが“Ｈ”のときの読み出し電
荷量はＱＨで、メモリセルのデータが“Ｌ”のときの読
み出し電荷量はＱＬである。次にメモリセルのデータの
“Ｈ”の状態である点Ｂ４と、“Ｌ”の状態である点Ｅ
４との中央の点を通るように、曲線４を縦方向に所定の
倍率で拡大した曲線３を、ダミーメモリセルキャパシタ
のヒステリシス特性として設定する。図３の曲線４及び
曲線３の傾きがキャパシタの容量を示している。したが
って、ここではダミーメモリセルキャパシタの容量値は
本体メモリセルキャパシタの容量値の３．５倍の設定が
理想状態である。ダミーメモリセルキャパシタの動作は
両電極間に正又は負の一方の電圧がかかる状態での動作
である。従来のように、ダミーメモリセルキャパシタの
容量値を本体メモリセルキャパシタの容量値の２倍に設
定していたとすると、メモリセルのデータ“Ｌ”の読み
出しの電荷量差は本実施例の４０％にしかならなかった
ことがわかる。

【００３０】この第１の実施例のように読み出し電荷量
差を最大となるように設計することにより、センスアン
プのセンス感度がばらついた場合にも誤動作することが
なく、また電源電圧が低い状態で読み出し電荷量差が小
さくなった場合にも動作し、より低電圧で動作する強誘
電体メモリ装置とすることができる。

【００３１】（実施例２）第２の実施例は、ダミーメモ
リセルキャパシタの両電極間に印加する電圧を正又は負
のどちらか一方で何回も繰り返して動作させたときのヒ
ステリシス特性のデータでダミーメモリセルキャパシタ
の容量値を設定するものである。回路構成図及び動作タ
イミング図は第１の実施例と同様で図１が回路構成図、
図２が図１の動作タイミング図である。図６の曲線４が
本体メモリセルの強誘電体キャパシタのヒステリシス特
性、曲線６がダミーメモリセルの強誘電体キャパシタの
ヒステリシス特性である。図７は、図６中の曲線６の決
定方法を示している。

【００３２】ここで本実施例の強誘電体メモリ装置の特
徴は、ダミーメモリセルキャパシタに印加する電圧を正
又は負のどちらか一方で何回も繰り返して動作させたと
きのデータで最適な容量値を設定することにより、第１
の実施例より更に理想に近い状態での容量値が設定でき
ることである。第１の実施例にまして、ダミーメモリセ
ルキャパシタのヒステリシス特性は、インプリント効果
により、電圧を正負の両方で何回も繰り返して動作させ
たときのヒステリシス特性の曲線４に比べて、図７の曲
線７のように傾きが小さくなる。この曲線７のデータを
用いてダミーメモリセルキャパシタの最適な容量値を決
定する。決定方法は、メモリセルのデータの“Ｈ”の状
態である点Ｂ４と、“Ｌ”の状態である点Ｅ４との中央
の点を通るように、図７の曲線７を縦方向に所定の倍率
で拡大した図６の曲線６を、ダミーメモリセルキャパシ
タのヒステリシス特性として設定する。図７の曲線７及
び図６の曲線６の傾きがキャパシタの容量を示してい
る。したがって、ここではダミーメモリセルキャパシタ
の容量値は、本体メモリセルキャパシタの容量値の７倍
の設定が理想状態である。従来のようにダミーメモリセ
ルキャパシタの容量値を本体メモリセルキャパシタの容
量値の２倍に設定していたとすると、メモリセルのデー
タ“Ｌ”の読み出しの電荷量差は零となり、正常に動作
しない。

【００３３】この第２の実施例のようにダミーメモリセ
ルキャパシタの動作状態に対応したヒステリシス特性で
読み出し電荷量差を最大となるように設計することが、
正常動作する強誘電体メモリ装置とするために重要であ
る。

【００３４】（実施例３）第３の実施例は第１の実施例
のように、本体メモリセルキャパシタの両電極間に印加
する電圧を正負の両方で動作させ、本体メモリセルキャ
パシタに印加する電圧を正負の両方で何回も繰り返して
動作させたときのヒステリシス特性のデータでダミーメ
モリセルキャパシタの容量値を設定し、また実際のダミ
ーメモリセルキャパシタの動作もその両電極間に印加す
る電圧を正負の両方で動作させるものである。図８が回
路構成図、図９が図８の動作タイミング図である。図３
の曲線４が本体メモリセルの強誘電体キャパシタのヒス
テリシス特性、曲線３がダミーメモリセルの強誘電体キ
ャパシタのヒステリシス特性である。

【００３５】ＷＬ０〜ＷＬ２５５はワード線、ＤＷＬ
０，ＤＷＬ１はダミーワード線、ＢＬ，／ＢＬはビット
線、ＣＰはセルプレート電極、ＤＣＰはダミーセルプレ
ート電極、ＢＰはビット線プリチャージ制御信号、ＤＣ
ＲＳＴはダミーメモリセルデータ初期化用制御信号、Ｓ
ＡＥはセンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡ
はセンスアンプ、Ｃ０〜Ｃ２５５は本体メモリセルキャ
パシタ、ＤＣ０，ＤＣ１はダミーメモリセルキャパシ
タ、Ｑｎ０〜Ｑｎ２５５、ＱｎＤ０，ＱｎＤ１、ＱｎＲ
０，ＱｎＲ１、ＱｎＢＰ０，ＱｎＢＰ１はＮチャネル型
ＭＯＳトランジスタ、ＱｐＲ０〜ＱｐＲ１はＰチャネル
型ＭＯＳトランジスタ、ＱＬは本体メモリセル“Ｌ”デ
ータ読み出し電荷量、ＱＨは本体メモリセル“Ｈ”デー
タ読み出し電荷量、ＱＤはダミーメモリセルデータ読み
出し電荷量、ＲＳＴＤＴがダミーメモリセルキャパシタ
リセット電圧である。

【００３６】まず、図８の回路構成図について説明す
る。この回路構成は第１の実施例の図１とほぼ同様であ
って、センスアンプＳＡにビット線ＢＬ，／ＢＬが接続
されている。センスアンプＳＡはセンスアンプ制御信号
ＳＡＥで制御される。ダミーメモリセルキャパシタの第
１の電極はゲート電極がダミーワード線に接続されたダ
ミーメモリセルトランジスタを介してビット線に接続さ
れ、第２の電極はダミーセルプレート電極ＤＣＰに接続
されている。本体メモリセルキャパシタの第１の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第２の電極はセ
ルプレート電極ＣＰに接続されている。また、ダミーメ
モリセルキャパシタの第１の電極は、ダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴをゲート電極とする
Ｎチャネル型ＭＯＳトランジスタＱｎＲ０，ＱｎＲ１及
び信号ＤＣＲＳＴの反転信号をゲート電極とするＰチャ
ネル型ＭＯＳトランジスタＱｐＲ０，ＱｐＲ１を介して
ダミーメモリセルデータ初期化電圧であるダミーメモリ
セルキャパシタリセット電圧ＲＳＴＤＴに接続されてい
る。

【００３７】この強誘電体メモリ装置の回路の動作につ
いて、図９の動作タイミング図と図３の本体メモリセル
キャパシタとダミーメモリセルの強誘電体キャパシタの
ヒステリシス特性図を参照しながら説明する。まず、メ
モリセルのデータを読み出すために、初期状態として、
ビット線プリチャージ制御信号ＢＰを論理電圧“Ｈ”と
することによって、ビット線ＢＬ，／ＢＬを論理電圧
“Ｌ”とする。また、ワード線ＷＬ０〜ＷＬ２５５、ダ
ミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極Ｃ
Ｐ、ダミーセルプレート電極ＤＣＰを論理電圧“Ｌ”と
する。また、ダミーメモリセルデータ初期化用制御信号
ＤＣＲＳＴを論理電圧“Ｈ”、ダミーメモリセルキャパ
シタリセット電圧ＲＳＴＤＴを論理電圧“Ｌ”とし、図
３の曲線３の点Ｅ３の状態にダミーメモリセルを初期化
する。次に、ビット線プリチャージ制御信号ＢＰを論理
電圧“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬ
をフローティング状態とし、ダミーメモリセルデータ初
期化用制御信号ＤＣＲＳＴを論理電圧“Ｌ”とすること
によって、ダミーメモリセルキャパシタの第１の電極を
フローティング状態とする。次に、ワード線ＷＬ０とダ
ミーワード線ＤＷＬ０とセルプレート電極ＣＰとダミー
セルプレート電極ＤＣＰを論理電圧“Ｈ”とし、本体メ
モリセルのデータをビット線ＢＬに、ダミーメモリセル
のデータをビット線／ＢＬに読み出す。ここで、本体メ
モリセルの状態は、データが“Ｈ”の場合には図３の点
Ｂ４から点Ｄ４に遷移して電荷ＱＨを、データが“Ｌ”
の場合には図３の点Ｅ４から点Ｄ４に遷移して電荷ＱＬ
をビット線ＢＬに読み出し、ダミーメモリセルの状態
は、図３の点Ｅ３から点Ｄ３（Ｄ４）に遷移して電荷Ｑ
Ｄをビット線／ＢＬに読み出す。次にセンスアンプ制御
信号ＳＡＥを論理電圧“Ｈ”とし、センスアンプＳＡを
動作させる。これにより、データが“Ｈ”の場合には、
本体メモリセルの状態は図３の点Ｄ４から点Ｅ４に遷移
し、ダミーメモリセルは図３の点Ｄ３の状態を保持し、
データが“Ｌ”の場合には、本体メモリセルは図３の点
Ｄ４の状態を保持し、ダミーメモリセルの状態は図３の
点Ｄ３から点Ｅ３に遷移する。次に、セルプレート電極
ＣＰを論理電圧“Ｌ”とし、本体メモリセルのデータを
再書き込みする。これにより、本体メモリセルの状態
は、データが“Ｈ”の場合には図３の点Ｅ４から点Ａ４
に遷移し、データが“Ｌ”の場合には図３の点Ｄ４から
点Ｅ４に遷移する。また、ダミーセルプレート電極ＤＣ
Ｐも論理電圧“Ｌ”とする。次に、ワード線ＷＬ０とダ
ミーワード線ＤＷＬ０を論理電圧“Ｌ”とし、本体メモ
リセルキャパシタ及びダミーメモリセルキャパシタに電
圧がかからないようにする。次に、センスアンプ制御信
号ＳＡＥを論理電圧“Ｌ”とし、センスアンプＳＡの動
作を停止させる。また、ダミーメモリセルデータ初期化
用制御信号ＤＣＲＳＴを論理電圧“Ｈ”、ダミーメモリ
セルキャパシタリセット電圧ＲＳＴＤＴを論理電圧
“Ｈ”とし、ダミーメモリセルの状態を図３の点Ｅ３か
ら点Ａ３に遷移させる。この後、ダミーセルプレート電
極ＤＣＰを論理電圧“Ｈ”とし、ダミーメモリセルキャ
パシタリセット電圧ＲＳＴＤＴを論理電圧“Ｌ”とし、
ダミーメモリセルの状態を図３の点Ａ３から点Ｄ３に遷
移させ、更に、ダミーセルプレート電極ＤＣＰを論理電
圧“Ｌ”とし、ダミーメモリセルの状態を図３の点Ｄ３
から点Ｅ３に遷移させることによって、ダミーメモリセ
ルの状態を初期状態とする。また、ビット線プリチャー
ジ制御信号ＢＰを論理電圧“Ｈ”とすることによって、
ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”とし初期状態と
する。

【００３８】この第３の実施例ではダミーメモリセルキ
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。

【００３９】（実施例４）第４の実施例はダミーメモリ
セルキャパシタの両電極間に印加する電圧値を本体メモ
リセルキャパシタの両電極間に印加する電圧値と異なる
値に設定することによりダミーメモリセルキャパシタか
ら読み出される電荷量を設定するものである。まず、こ
の第４の実施例では、電荷の再書き込み時にはダミーメ
モリセルキャパシタの両電極間に印加する電圧値と本体
メモリセルキャパシタの両電極間に印加する電圧値とを
同じにし、電荷の読み出し時にダミーメモリセルキャパ
シタの両電極間に印加する電圧値を本体メモリセルキャ
パシタの両電極間に印加する電圧値より小さくすること
によって、ダミーメモリセルキャパシタからの基準電荷
量を設定するものである。図１０が全体回路構成図、図
１１が図１０の動作タイミング図である。図１２の曲線
４が本体メモリセルの強誘電体キャパシタのヒステリシ
ス特性、曲線１２がダミーメモリセルの強誘電体キャパ
シタのヒステリシス特性、図１３（ａ）及び図１３
（ｂ）がセルプレート電極ＣＰ及びダミーセルプレート
電極ＤＣＰの信号発生回路構成図である。

【００４０】ＷＬ０〜ＷＬ２５５はワード線、ＤＷＬ
０，ＤＷＬ１はダミーワード線、ＢＬ，／ＢＬはビット
線、ＣＰはセルプレート電極、ＤＣＰはダミーセルプレ
ート電極、ＢＰはビット線プリチャージ制御信号、ＤＣ
ＲＳＴ、ＤＣＲＳＴ２はダミーメモリセルデータ初期化
用制御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは
接地電圧、ＶＤＤは電源電圧、ＳＡはセンスアンプ、Ｃ
０〜Ｃ２５５は本体メモリセルキャパシタ、ＤＣ０，Ｄ
Ｃ１はダミーメモリセルキャパシタ、Ｑｎ０〜Ｑｎ２５
５、ＱｎＤ０，ＱｎＤ１、ＱｎＢＰ０，ＱｎＢＰ１、Ｑ
ｎＣ１３１〜ＱｎＣ１３５、及び、ＱｎＲ０〜ＱｎＲ３
はＮチャネル型ＭＯＳトランジスタ、ＱｐＣ１３１〜Ｑ
ｐＣ１３４はＰチャネル型ＭＯＳトランジスタ、ＱＬは
本体メモリセル“Ｌ”データ読み出し電荷量、ＱＨは本
体メモリセル“Ｈ”データ読み出し電荷量、ＱＤはダミ
ーメモリセルデータ読み出し電荷量、ＣＰＣはセルプレ
ート電極コントロール信号、ＤＣＰＣはダミーセルプレ
ート電極コントロール信号である。

【００４１】まず、図１０の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。ダミーメモリセルキャパシタの第１
の電極はゲート電極がダミーワード線に接続されたダミ
ーメモリセルトランジスタを介してビット線に接続さ
れ、第２の電極はダミーセルプレート電極ＤＣＰに接続
されている。本体メモリセルキャパシタの第３の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第４の電極はセ
ルプレート電極ＣＰに接続されている。また、ダミーメ
モリセルキャパシタの第１の電極は、ダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴの反転信号をゲート
電極とするＰチャネル型ＭＯＳトランジスタＱｐＲ１を
介してダミーメモリセルデータ初期化電圧である電源電
圧ＶＤＤに接続されている。また、図１３（ａ）の回路
構成は、セルプレート電極コントロール信号ＣＰＣを入
力信号とし、これと同相で振幅が接地電圧ＶＳＳと電源
電圧ＶＤＤであるセルプレート電極信号ＣＰを出力信号
とする回路である。図１３（ｂ）の回路構成は、ダミー
セルプレート電極コントロール信号ＤＣＰＣを入力信号
とし、これと同相で振幅がＶＳＳと“ＶＤＤ−Ｖｔｎ
（ＶｔｎはＮチャネル型ＭＯＳトランジスタのしきい値
電圧）”であるダミーセルプレート電極信号ＤＣＰを出
力信号とする回路である。ここでは、ダミーセルプレー
ト電極信号ＤＣＰの論理電圧“Ｈ”の電圧を“ＶＤＤ−
Ｖｔｎ”としているが、使用する強誘電体キャパシタの
ヒステリシス特性にあわせて所定の電圧値にする。例え
ば“ＶＤＤ−２Ｖｔｎ”や“ＶＤＤ−３Ｖｔｎ”の電圧
は、容易に作り出すことができる。ＱＤ＝（ＱＨ＋Ｑ
Ｌ）／２の関係を実現できるダミーセルプレート電極信
号ＤＣＰの電圧が理想的である。

【００４２】この強誘電体メモリ装置の回路の動作につ
いて、図１１の動作タイミング図と図１２の本体メモリ
セルとダミーメモリセルとの強誘電体キャパシタのヒス
テリシス特性図を参照しながら説明する。図１２の強誘
電体キャパシタのヒステリシス特性図では、横軸がメモ
リセルキャパシタにかかる電界で、縦軸がそのときの電
荷を示している。曲線４は本体メモリセルの強誘電体キ
ャパシタのヒステリシス特性で強誘電体のキャパシタで
は電界が零のときでも点Ｂ４、点Ｅ４のように残留分極
が残る。曲線１２はダミーメモリセルの強誘電体キャパ
シタのヒステリシス特性で初期状態で強誘電体に電界が
かからないようにし、電界が零のときに点Ｂ１２とす
る。まず、メモリセルのデータを読み出すために、ダミ
ーメモリセルデータ初期化用制御信号ＤＣＲＳＴ、ＤＣ
ＲＳＴ２をともに論理電圧“Ｈ”とし、ダミーメモリセ
ルを図１２の曲線１２の点Ａ１２の状態にする。また、
ビット線プリチャージ制御信号ＢＰを論理電圧“Ｈ”と
することによって、ビット線ＢＬ，／ＢＬを論理電圧
“Ｌ”とする。また、ワード線ＷＬ０〜ＷＬ２５５、ダ
ミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極Ｃ
Ｐ、ダミーセルプレート電極ＤＣＰを論理電圧“Ｌ”と
する。次に、ダミーメモリセルデータ初期化用制御信号
ＤＣＲＳＴを論理電圧“Ｌ”とし、図１２の曲線１２の
点Ｂ１２の状態にダミーメモリセルを初期化する。次
に、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とし、ダミーメモリセルデータ初期化
用制御信号ＤＣＲＳＴ２を論理電圧“Ｌ”とすることに
よって、ダミーメモリセルキャパシタの第１の電極をフ
ローティング状態とする。次に、ワード線ＷＬ０とダミ
ーワード線ＤＷＬ０とセルプレート電極ＣＰとダミーセ
ルプレート電極ＤＣＰを論理電圧“Ｈ”とし、本体メモ
リセルのデータをビット線ＢＬに、ダミーメモリセルの
データをビット線／ＢＬに読み出す。ここで、本体メモ
リセルの状態は、データが“Ｈ”の場合には図１２の点
Ｂ４から点Ｄ４に遷移して電荷ＱＨを、データが“Ｌ”
の場合には図１２の点Ｅ４から点Ｄ４に遷移して電荷Ｑ
Ｌをビット線ＢＬに読み出し、ダミーメモリセルの状態
は、図１２の点Ｂ１２から点Ｄ１２に遷移して電荷ＱＤ
をビット線／ＢＬに読み出す。次にセンスアンプ制御信
号ＳＡＥを論理電圧“Ｈ”とし、センスアンプＳＡを動
作させる。これにより、データが“Ｈ”の場合は、本体
メモリセルの状態は図１２の点Ｄ４から点Ｅ４に遷移
し、ダミーメモリセルの状態は図１２の点Ｄ１２の状態
を保持し、データが“Ｌ”の場合は、本体メモリセルの
状態は図１２の点Ｄ４の状態を保持し、ダミーメモリセ
ルの状態は図１２の点Ｄ１２から点Ｅ１２に遷移する。
次に、セルプレート電極ＣＰを論理電圧“Ｌ”とし、本
体メモリセルのデータを再書き込みする。これにより、
本体メモリセルの状態は、データが“Ｈ”の場合には図
１２の点Ｅ４から点Ａ４に遷移し、データが“Ｌ”の場
合には図１２の点Ｄ４から点Ｅ４に遷移する。次に、ワ
ード線ＷＬ０とダミーワード線ＤＷＬ０を論理電圧
“Ｌ”とし、本体メモリセルキャパシタ及びダミーメモ
リセルキャパシタに電圧がかからないようにする。次
に、ダミーセルプレート電極ＤＣＰも論理電圧“Ｌ”と
し、また、センスアンプ制御信号ＳＡＥを論理電圧
“Ｌ”とし、センスアンプＳＡの動作を停止させる。次
に、ダミーメモリセルデータ初期化用制御信号ＤＣＲＳ
Ｔ、ＤＣＲＳＴ２を論理電圧“Ｈ”とし、ダミーメモリ
セルの状態を図１２の点Ｅ１２から点Ａ１２に遷移させ
る。また、ビット線プリチャージ制御信号ＢＰを論理電
圧“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを
論理電圧“Ｌ”とし初期状態とする。

【００４３】この第４の実施例ではダミーメモリセルキ
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。また、本体メモリセル
キャパシタとダミーメモリセルキャパシタの大きさをほ
ぼ同じにしておき、データを読み出すためのダミーメモ
リセルキャパシタの両電極間にかける電圧を適当に設定
することにより基準電圧を作るため、メモリセルキャパ
シタの製造上のばらつきによる基準電圧のずれはほとん
どない。また、ダミーメモリセルキャパシタの両電極間
に印加する電圧が電源電圧ＶＤＤより小さいためそれだ
け消費電力が少なくなる。

【００４４】（実施例５）第５の実施例は第４の実施例
と同様にダミーメモリセルキャパシタの両電極間に印加
する電圧値を本体メモリセルキャパシタの両電極間に印
加する電圧値と異なる値に設定することによりダミーメ
モリセルキャパシタから読み出される電荷量を設定する
ものである。この第５の実施例では、電荷の読み出し時
にはダミーメモリセルキャパシタの両電極間に印加する
電圧値と本体メモリセルキャパシタの両電極間に印加す
る電圧値とを同じにし、電荷の再書き込み時にダミーメ
モリセルキャパシタの両電極間に印加する電圧値を本体
メモリセルキャパシタの両電極間に印加する電圧値より
小さくすることによって、ダミーメモリセルキャパシタ
からの基準電荷量を設定するものである。図１４が全体
回路構成図、図１５が図１４の動作タイミング図であ
る。図１６の曲線４が本体メモリセルの強誘電体キャパ
シタのヒステリシス特性、曲線１６がダミーメモリセル
の強誘電体キャパシタのヒステリシス特性である。

【００４５】ＷＬ０〜ＷＬ２５５はワード線、ＤＷＬ
０，ＤＷＬ１はダミーワード線、ＢＬ，／ＢＬはビット
線、ＣＰはセルプレート電極、ＤＣＰはダミーセルプレ
ート電極、ＢＰはビット線プリチャージ制御信号、ＤＣ
ＲＳＴ、ＤＣＲＳＴ２はダミーメモリセルデータ初期化
用制御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは
接地電圧、ＶＤＤは電源電圧、ＳＡはセンスアンプ、Ｃ
０〜Ｃ２５５は本体メモリセルキャパシタ、ＤＣ０，Ｄ
Ｃ１はダミーメモリセルキャパシタ、Ｑｎ０〜Ｑｎ２５
５、ＱｎＤ０，ＱｎＤ１、ＱｎＢＰ０，ＱｎＢＰ１、Ｑ
ｎＲ０〜ＱｎＲ３はＮチャネル型ＭＯＳトランジスタ、
ＱＬは本体メモリセル“Ｌ”データ読み出し電荷量、Ｑ
Ｈは本体メモリセル“Ｈ”データ読み出し電荷量、ＱＤ
はダミーメモリセルデータ読み出し電荷量である。

【００４６】まず、図１４の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。ダミーメモリセルキャパシタの第１
の電極はゲート電極がダミーワード線に接続されたダミ
ーメモリセルトランジスタを介してビット線に接続さ
れ、第２の電極はダミーセルプレート電極ＤＣＰに接続
されている。本体メモリセルキャパシタの第３の電極は
ゲート電極がワード線に接続された本体メモリセルトラ
ンジスタを介してビット線に接続され、第４の電極はセ
ルプレート電極ＣＰに接続されている。また、ダミーメ
モリセルキャパシタの第１の電極は、ダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴをゲート電極とする
Ｎチャネル型ＭＯＳトランジスタＱｎＲ１を介してダミ
ーメモリセルデータ初期化電圧である電源電圧ＶＤＤに
接続され、制御信号ＤＣＲＳＴ２をゲート電極とするＮ
チャネル型ＭＯＳトランジスタＱｎＲ３を介してダミー
メモリセルデータ初期化電圧である接地電圧ＶＳＳに接
続されている。この回路では、ダミーメモリセルキャパ
シタの第１の電極を“ＶＤＤ−Ｖｔｎ（ＶｔｎはＮチャ
ネル型ＭＯＳトランジスタのしきい値電圧）”とするこ
とができる。

【００４７】この強誘電体メモリ装置の回路の動作につ
いて、図１５の動作タイミング図と図１６の本体メモリ
セルキャパシタとダミーメモリセルの強誘電体キャパシ
タのヒステリシス特性図を参照しながら説明する。図１
６の強誘電体キャパシタのヒステリシス特性図では、横
軸がメモリセルキャパシタにかかる電界で、縦軸がその
ときの電荷を示している。曲線４は本体メモリセルの強
誘電体キャパシタのヒステリシス特性で強誘電体のキャ
パシタでは電界が零のときでも点Ｂ４、点Ｅ４のように
残留分極が残る。曲線１６はダミーメモリセルの強誘電
体キャパシタのヒステリシス特性で初期状態で強誘電体
に電界がかからないようにし、電界が零のときに点Ｂ１
６とする。まず、メモリセルのデータを読み出すため
に、ダミーメモリセルデータ初期化用制御信号ＤＣＲＳ
Ｔを論理電圧“Ｈ”、ＤＣＲＳＴ２を論理電圧“Ｌ”と
し、図１６の曲線１６の点Ａ１６の状態にダミーメモリ
セルをする。また、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｈ”とすることによって、ビット線ＢＬ，
／ＢＬを論理電圧“Ｌ”とする。また、ワード線ＷＬ０
〜ＷＬ２５５、ダミーワード線ＤＷＬ０，ＤＷＬ１、セ
ルプレート電極ＣＰ、ダミーセルプレート電極ＤＣＰを
論理電圧“Ｌ”とする。次に、ダミーメモリセルデータ
初期化用制御信号ＤＣＲＳＴを論理電圧“Ｌ”、制御信
号ＤＣＲＳＴ２を論理電圧“Ｈ”とし、図１６の曲線１
６の点Ｂ１６の状態にダミーメモリセルを初期化する。
次に、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とし、ダミーメモリセルデータ初期化
用制御信号ＤＣＲＳＴ２を論理電圧“Ｌ”とすることに
よって、ダミーメモリセルキャパシタの第１の電極をフ
ローティング状態とする。次に、ワード線ＷＬ０とダミ
ーワード線ＤＷＬ０とセルプレート電極ＣＰとダミーセ
ルプレート電極ＤＣＰを論理電圧“Ｈ”とし、本体メモ
リセルのデータをビット線ＢＬに、ダミーメモリセルの
データをビット線／ＢＬに読み出す。ここで、本体メモ
リセルの状態は、データが“Ｈ”の場合には図１６の点
Ｂ４から点Ｄ４に遷移して電荷ＱＨを、データが“Ｌ”
の場合には図１６の点Ｅ４から点Ｄ４に遷移して電荷Ｑ
Ｌをビット線ＢＬに読み出し、ダミーメモリセルの状態
は、図１６の点Ｂ１６から点Ｄ１６に遷移して電荷ＱＤ
をビット線／ＢＬに読み出す。次にセンスアンプ制御信
号ＳＡＥを論理電圧“Ｈ”とし、センスアンプＳＡを動
作させる。これにより、データが“Ｈ”の場合は、本体
メモリセルの状態は図１６の点Ｄ４から点Ｅ４に遷移
し、ダミーメモリセルの状態は図１６の点Ｄ１６の状態
を保持し、データが“Ｌ”の場合は、本体メモリセルの
状態は図１６の点Ｄ４の状態を保持し、ダミーメモリセ
ルの状態は図１６の点Ｄ１６から点Ｅ１６に遷移する。
次に、セルプレート電極ＣＰを論理電圧“Ｌ”とし、本
体メモリセルのデータを再書き込みする。これにより、
本体メモリセルの状態は、データが“Ｈ”の場合には図
１６の点Ｅ４から点Ａ４に遷移し、データが“Ｌ”の場
合には図１６の点Ｄ４から点Ｅ４に遷移する。次に、ワ
ード線ＷＬ０とダミーワード線ＤＷＬ０を論理電圧
“Ｌ”とし、本体メモリセルキャパシタ及びダミーメモ
リセルキャパシタに電圧がかからないようにする。次
に、ダミーセルプレート電極ＤＣＰも論理電圧“Ｌ”と
し、また、センスアンプ制御信号ＳＡＥを論理電圧
“Ｌ”とし、センスアンプＳＡの動作を停止させる。次
に、ダミーメモリセルデータ初期化用制御信号ＤＣＲＳ
Ｔ、ＤＣＲＳＴ２を論理電圧“Ｈ”とし、ダミーメモリ
セルの状態を図１６の点Ｅ１６から点Ａ１６に遷移させ
る。また、ビット線プリチャージ制御信号ＢＰを論理電
圧“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを
論理電圧“Ｌ”とし初期状態とする。

【００４８】この第５の実施例ではダミーメモリセルキ
ャパシタの動作において必ず両電極間に印加する電圧を
正負の両方で動作させることにより、ダミーメモリセル
キャパシタをインプリント効果の影響の少ない動作と
し、動作マージンの減少をなくし誤動作のない強誘電体
メモリ装置とすることができる。また、本体メモリセル
キャパシタとダミーメモリセルキャパシタの大きさをほ
ぼ同じにしておき、データを読み出すためのダミーメモ
リセルキャパシタの両電極間にかける電圧を適当に設定
することにより基準電圧を作るため、メモリセルキャパ
シタの製造上のばらつきによる基準電圧のずれはほとん
どない。また、第４の実施例と同様にダミーメモリセル
キャパシタの両電極間に印加する電圧が電源電圧ＶＤＤ
より小さいためそれだけ消費電力が少ない。

【００４９】（実施例６）第６の実施例は第４の実施例
と同様にダミーメモリセルキャパシタの両電極間に印加
する電圧値を本体メモリセルキャパシタの両電極間に印
加する電圧値と異なる値に設定することによりダミーメ
モリセルキャパシタから読み出される電荷量を設定する
ものである。この第６の実施例では、電荷の読み出し時
にダミーメモリセルキャパシタの両電極間に印加する電
圧値を本体メモリセルキャパシタの両電極間に印加する
電圧値より大きくすることによって、ダミーメモリセル
キャパシタからの基準電荷量を設定するものである。ま
た、ダミーメモリセルキャパシタに電荷の再書き込みは
行わずに、その１つの残留分極状態のみを使用してい
る。全体回路構成図は第１の実施例の図１と同様で、図
１７がダミーセルプレート信号発生回路、図１８が図１
の動作タイミング図である。図１９の曲線４が本体メモ
リセルの強誘電体キャパシタのヒステリシス特性、曲線
１９がダミーメモリセルの強誘電体キャパシタのヒステ
リシス特性である。

【００５０】ＷＬ０〜ＷＬ２５５はワード線、ＤＷＬ
０，ＤＷＬ１はダミーワード線、ＢＬ，／ＢＬはビット
線、ＣＰはセルプレート電極、ＤＣＰはダミーセルプレ
ート電極、ＢＰはビット線プリチャージ制御信号、ＤＣ
ＲＳＴはダミーメモリセルデータ初期化用制御信号、Ｓ
ＡＥはセンスアンプ制御信号、Ｓ１は制御信号、Ｎ１７
０１〜Ｎ１７０３はノード名、ＶＤＤは電源電圧、ＶＳ
Ｓは接地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５は
本体メモリセルキャパシタ、ＤＣ０，ＤＣ１はダミーメ
モリセルキャパシタ、Ｃ１７０１はキャパシタ、Ｑｎ０
〜Ｑｎ２５５、ＱｎＤ０，ＱｎＤ１、ＱｎＢＰ０，Ｑｎ
ＢＰ１、ＱｎＲ０，ＱｎＲ１はＮチャネル型ＭＯＳトラ
ンジスタ、ＱＬは本体メモリセル“Ｌ”データ読み出し
電荷量、ＱＨは本体メモリセル“Ｈ”データ読み出し電
荷量、ＱＤはダミーメモリセルデータ読み出し電荷量で
ある。

【００５１】全体回路構成図は第１の実施例の図１と同
様である。まず、図１のダミーセルプレートＤＣＰの信
号を供給する図１７のダミーセルプレ−ト信号発生回路
について簡単に説明する。ダミーセルプレート電極ＤＣ
Ｐの信号は制御信号Ｓ１と同相で振幅が接地電圧ＶＳＳ
と電源電圧ＶＤＤより高い電圧である。ここでは“２×
ＶＤＤ”を発生する。制御信号Ｓ１が論理電圧“Ｌ”の
ときはノードＮ１７０１がＶＤＤでトランジスタＱｎ１
７０２はオン、トランジスタＱｐ１７０１はオフで電極
ＤＣＰの信号はＶＳＳである。また、トランジスタＱｐ
１７０２がオンでノードＮ１７０３はＶＤＤになってい
る。次に、制御信号Ｓ１が論理電圧“Ｈ”となるとノー
ドＮ１７０１はＶＳＳとなりトランジスタＱｎ１７０２
はオフ、トランジスタＱｐ１７０３がオンしノードＮ１
７０３の電圧が信号ＤＣＰに伝達される。この際、ノー
ドＮ１７０３の電圧は当初はＶＤＤであるがキャパシタ
Ｃ１７０１によって昇圧され理想的には“２×ＶＤＤ”
となる。

【００５２】この強誘電体メモリ装置の回路の動作につ
いて、図１８の動作タイミング図と図１９の本体メモリ
セルキャパシタとダミーメモリセルの強誘電体キャパシ
タのヒステリシス特性図を参照しながら説明する。図１
９の強誘電体キャパシタのヒステリシス特性図では、横
軸がメモリセルキャパシタにかかる電界で、縦軸がその
ときの電荷を示している。曲線４は本体メモリセルの強
誘電体キャパシタのヒステリシス特性で強誘電体のキャ
パシタでは電界が零のときでも点Ｂ４、点Ｅ４のように
残留分極が残る。曲線１９はダミーメモリセルの強誘電
体キャパシタのヒステリシス特性で初期状態で強誘電体
に電界がかからないようにし、電界が零のときに点Ｂ１
９とする。まず、メモリセルのデータを読み出すため
に、ダミーメモリセルデータ初期化用制御信号ＤＣＲＳ
Ｔを論理電圧“Ｈ”とし、図１９の曲線１９の点Ｂ１９
の状態にダミーメモリセルをする。また、ビット線プリ
チャージ制御信号ＢＰを論理電圧“Ｈ”とすることによ
って、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”とする。
また、ワード線ＷＬ０〜ＷＬ２５５、ダミーワード線Ｄ
ＷＬ０，ＤＷＬ１、セルプレート電極ＣＰ、ダミーセル
プレート電極ＤＣＰを論理電圧“Ｌ”である接地電圧Ｖ
ＳＳとする。ダミーメモリセルデータ初期化用制御信号
ＤＣＲＳＴを論理電圧“Ｌ”とし、ダミーメモリセルの
第１の電極をフローティング状態とし、また、ビット線
プリチャージ制御信号ＢＰを論理電圧“Ｌ”とすること
によって、ビット線ＢＬ，／ＢＬをフローティング状態
とする。次に、ワード線ＷＬ０とダミーワード線ＤＷＬ
０とセルプレート電極ＣＰとダミーセルプレート電極Ｄ
ＣＰを論理電圧“Ｈ”とし、本体メモリセルのデータを
ビット線ＢＬに、ダミーメモリセルのデータをビット線
／ＢＬに読み出す。ここで、ダミーセルプレート電極Ｄ
ＣＰの論理電圧“Ｈ”は電源電圧ＶＤＤより昇圧された
電圧（２×ＶＤＤ）である。本体メモリセルの状態は、
データが“Ｈ”の場合には図１９の点Ｂ４から点Ｄ４に
遷移して電荷ＱＨを、データが“Ｌ”の場合には図１９
の点Ｅ４から点Ｄ４に遷移して電荷ＱＬをビット線ＢＬ
に読み出し、ダミーメモリセルの状態は、図１９の点Ｂ
１９から点Ｄ１９に遷移して電荷ＱＤをビット線／ＢＬ
に読み出す。次にセンスアンプ制御信号ＳＡＥを論理電
圧“Ｈ”とし、センスアンプＳＡを動作させる。これに
より、データが“Ｈ”の場合は、本体メモリセルの状態
は図１９の点Ｄ４から点Ｅ４に遷移し、ダミーメモリセ
ルの状態は図１９の点Ｄ１９の状態を保持し、データが
“Ｌ”の場合は、本体メモリセルの状態は図１９の点Ｄ
４の状態を保持し、ダミーメモリセルの状態は図１９の
点Ｄ１９から点Ｂ１９に遷移する。次に、セルプレート
電極ＣＰを論理電圧“Ｌ”とし、本体メモリセルのデー
タを再書き込みする。これにより、本体メモリセルの状
態は、データが“Ｈ”の場合には図１９の点Ｅ４から点
Ａ４に遷移し、データが“Ｌ”の場合には図１９の点Ｄ
４から点Ｅ４に遷移する。次に、ワード線ＷＬ０とダミ
ーワード線ＤＷＬ０を論理電圧“Ｌ”とし、本体メモリ
セルキャパシタ及びダミーメモリセルキャパシタに電圧
がかからないようにする。次に、ダミーセルプレート電
極ＤＣＰも論理電圧“Ｌ”とし、また、センスアンプ制
御信号ＳＡＥを論理電圧“Ｌ”とし、センスアンプＳＡ
の動作を停止させる。次に、ダミーメモリセルデータ初
期化用制御信号ＤＣＲＳＴを論理電圧“Ｈ”とし、ダミ
ーメモリセルの状態を図１９の点Ｂ１９の状態にする。
また、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを論
理電圧“Ｌ”とし初期状態とする。

【００５３】この第６の実施例ではダミーメモリセルキ
ャパシタの動作において本体メモリセルキャパシタとダ
ミーメモリセルキャパシタの大きさをほぼ同じにしてお
き、データを読み出すためのダミーメモリセルキャパシ
タの両電極間にかける電圧を本体メモリセルキャパシタ
の両電極間にかける電圧よりも大きくすることにより基
準電圧を作るため、メモリセルキャパシタの製造上のば
らつきによる基準電圧のずれはほとんどないという効果
がある。

【００５４】（実施例７）第７の実施例は本体メモリセ
ルのデータ読み出し時にその読み出し電荷量を多く読み
出せるようにするもので、この実施例では、データ読み
出し時にセルプレート電極ＣＰの電圧を電源電圧ＶＤＤ
より高くすることで本体メモリセルキャパシタの両電極
間にかかる電圧値を大きくし読み出し電荷量を多くする
ものである。全体回路構成図は第１の実施例の図１と同
様で、セルプレート信号発生回路も第６の実施例の図１
７と同様で図１７のダミーセルプレート信号ＤＣＰがセ
ルプレート信号ＣＰとなるものである。図２０が動作タ
イミング図である。図２１の曲線４が第１の実施例の本
体メモリセルの強誘電体キャパシタのヒステリシス特
性、曲線２１が本実施例の本体メモリセルの強誘電体キ
ャパシタのヒステリシス特性である。

【００５５】ＷＬ０〜ＷＬ２５５はワード線、ＤＷＬ
０，ＤＷＬ１はダミーワード線、ＢＬ，／ＢＬはビット
線、ＣＰはセルプレート電極、ＤＣＰはダミーセルプレ
ート電極、ＢＰはビット線プリチャージ制御信号、ＤＣ
ＲＳＴはダミーメモリセルデータ初期化用制御信号、Ｓ
ＡＥはセンスアンプ制御信号、Ｓ１は制御信号、Ｎ１４
０１〜Ｎ１４０３はノード名、ＶＤＤは電源電圧、ＶＳ
Ｓは接地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５は
本体メモリセルキャパシタ、ＤＣ０，ＤＣ１はダミーメ
モリセルキャパシタ、Ｃ１４０１はキャパシタ、Ｑｎ０
〜Ｑｎ２５５、ＱｎＤ０，ＱｎＤ１、ＱｎＢＰ０，Ｑｎ
ＢＰ１、ＱｎＲ０，ＱｎＲ１はＮチャネル型ＭＯＳトラ
ンジスタ、ＱＬは第１の実施例の本体メモリセル“Ｌ”
データ読み出し電荷量、ＱＨは第１の実施例の本体メモ
リセル“Ｈ”データ読み出し電荷量、ＱＳは第１の実施
例の本体メモリセルの“Ｌ”データ読み出し電荷量ＱＬ
と“Ｈ”データ読み出し電荷量ＱＨの差、ＱＬ２１は本
実施例の本体メモリセル“Ｌ”データ読み出し電荷量、
ＱＨ２１は本実施例の本体メモリセル“Ｈ”データ読み
出し電荷量、ＱＳ２１は本実施例の本体メモリセルの
“Ｌ”データ読み出し電荷量ＱＬ２１と“Ｈ”データ読
み出し電荷量ＱＨ２１の差である。

【００５６】全体回路構成図は第１の実施例の図１と同
様である。また、セルプレート信号発生回路は第６の実
施例の図１７と同様である。この強誘電体メモリ装置の
回路の動作について、図２０の動作タイミング図と図２
１の本体メモリセルの強誘電体キャパシタのヒステリシ
ス特性図を参照しながら説明する。図２１の強誘電体キ
ャパシタのヒステリシス特性図では、横軸がメモリセル
キャパシタにかかる電界で、縦軸がそのときの電荷を示
している。図２０の動作タイミングについては、第１の
実施例の図２とほぼ同様であるがセルプレート信号ＣＰ
の論理電圧“Ｈ”レベルが電源電圧ＶＤＤより高いこと
が特徴である。図２１において、曲線２１が本体メモリ
セルの強誘電体キャパシタのヒステリシス特性で強誘電
体のキャパシタでは電界が零のときでも点Ｂ２１、点Ｅ
２１のように残留分極が残る。まず、メモリセルのデー
タを読み出すために、ダミーメモリセルデータ初期化用
制御信号ＤＣＲＳＴを論理電圧“Ｈ”とし、ダミーメモ
リセルに電圧がかからないように初期状態とする。ま
た、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを論
理電圧“Ｌ”とする。また、ワード線ＷＬ０〜ＷＬ２５
５、ダミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート
電極ＣＰ、ダミーセルプレート電極ＤＣＰを論理電圧
“Ｌ”である接地電圧ＶＳＳとする。次に、ダミーメモ
リセルデータ初期化用制御信号ＤＣＲＳＴを論理電圧
“Ｌ”とし、ダミーメモリセルの第１の電極をフローテ
ィング状態とし、また、ビット線プリチャージ制御信号
ＢＰを論理電圧“Ｌ”とすることによって、ビット線Ｂ
Ｌ，／ＢＬをフローティング状態とする。次に、ワード
線ＷＬ０とダミーワード線ＤＷＬ０とセルプレート電極
ＣＰとダミーセルプレート電極ＤＣＰを論理電圧“Ｈ”
とし、本体メモリセルのデータをビット線ＢＬに、ダミ
ーメモリセルのデータをビット線／ＢＬに読み出す。こ
こで、セルプレート電極ＣＰを論理電圧“Ｈ”は電源電
圧ＶＤＤより昇圧された電圧である（２×ＶＤＤ）とす
る。本体メモリセルの状態は、データが“Ｈ”の場合に
は図２１の点Ｂ２１から点Ｄ２１に遷移して電荷ＱＨ
を、データが“Ｌ”の場合には図２１の点Ｅ２１から点
Ｄ２１に遷移して電荷ＱＬをビット線ＢＬに読み出され
る。また、ダミーメモリセルからは第１の実施例と同様
に電荷（ＱＨ２１＋ＱＬ２１）／２が読み出されるよう
にダミーメモリセルが設定されている。次にセンスアン
プ制御信号ＳＡＥを論理電圧“Ｈ”とし、センスアンプ
ＳＡを動作させる。これにより、データが“Ｈ”の場合
は、本体メモリセルの状態は図２１の点Ｄ２１から点Ｅ
２１に遷移し、ダミーメモリセルの状態は図２１の点Ｄ
２１の状態を保持し、データが“Ｌ”の場合は、本体メ
モリセルの状態は図２１の点Ｄ２１の状態を保持し、ダ
ミーメモリセルの状態は図２１の点Ｄ２１から点Ｂ２１
に遷移する。次に、セルプレート電極ＣＰを論理電圧
“Ｌ”とし、本体メモリセルのデータを再書き込みす
る。これにより、本体メモリセルの状態は、データが
“Ｈ”の場合には図２１の点Ｅ２１から点Ａ２１に遷移
し、データが“Ｌ”の場合には図２１の点Ｄ２１から点
Ｅ２１に遷移する。次に、ワード線ＷＬ０とダミーワー
ド線ＤＷＬ０を論理電圧“Ｌ”とし、本体メモリセルキ
ャパシタ及びダミーメモリセルキャパシタに電圧がかか
らないようにする。次に、ダミーセルプレート電極ＤＣ
Ｐも論理電圧“Ｌ”とし、また、センスアンプ制御信号
ＳＡＥを論理電圧“Ｌ”とし、センスアンプＳＡの動作
を停止させる。次に、ダミーメモリセルデータ初期化用
制御信号ＤＣＲＳＴを論理電圧“Ｈ”とし、ダミーメモ
リセルの状態を初期状態にする。また、ビット線プリチ
ャージ制御信号ＢＰを論理電圧“Ｈ”とすることによっ
て、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”とし初期状
態とする。

【００５７】この第７の実施例では本体メモリセルキャ
パシタの動作において、データ読み出し時にセルプレー
ト電極ＣＰの電圧を電源電圧ＶＤＤより高くすることで
本体メモリセルキャパシタの両電極間にかかる電圧値を
大きくし読み出し電荷量を多くし、読み出し電荷量差を
大きくし安定動作あるいは低電圧動作を可能としたこと
が特徴である。具体的にデータ“Ｈ”とデータ“Ｌ”と
の読み出し電荷量差は、図２１において第１の実施例が
電荷量差ＱＳであるのに対して、本実施例では電荷量差
ＱＳ２１で約２０％大きくなっている。

【００５８】（実施例８）第８の実施例は第７の実施例
と同様にメモリセルのデータ読み出し時に読み出し電荷
量を多くするものである。第８の実施例では１ビットの
メモリセルは２つの強誘電体キャパシタと２つのトラン
ジスタで構成され、それぞれの強誘電体キャパシタには
相補データが記憶されるものである。まず、図２２が全
体回路構成図で、セルプレート発生回路は第６の実施例
の図１７と同様である。図２３が動作タイミング図であ
る。図２４の曲線４が第１の実施例のメモリセルのデー
タ読み出し書き込みのヒステリシス特性、曲線２４が本
実施例のメモリセルのデータ読み出し書き込みのヒステ
リシス特性である。

【００５９】ＷＬ０〜ＷＬ２５５はワード線、ＢＬ，／
ＢＬはビット線、ＣＰ０〜ＣＰ２５５はセルプレート電
極、ＢＰはビット線プリチャージ制御信号、ＳＡＥはセ
ンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡはセンス
アンプ、Ｃ０〜Ｃ２５５、Ｃ０Ｂ〜Ｃ２５５Ｂはメモリ
セルキャパシタ、Ｑｎ０〜Ｑｎ２５５、Ｑｎ０Ｂ〜Ｑｎ
２５５Ｂ、ＱｎＢＰ０〜ＱｎＢＰ２はＮチャネル型ＭＯ
Ｓトランジスタ、ＱＬは第１の実施例の“Ｌ”データ読
み出し電荷量、ＱＨは第１の実施例の“Ｈ”データ読み
出し電荷量、ＱＳは第１の実施例の“Ｌ”データ読み出
し電荷量ＱＬと“Ｈ”データ読み出し電荷量ＱＨとの電
荷量差、ＱＬ２４は本実施例の“Ｌ”データ読み出し電
荷量、ＱＨ２４は本実施例の“Ｈ”データ読み出し電荷
量、ＱＳ２４は本実施例の“Ｌ”データ読み出し電荷量
ＱＬ２４と“Ｈ”データ読み出し電荷量ＱＨ２４との電
荷量差である。

【００６０】まず、図２２の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。メモリセルキャパシタＣ０の第１の
電極は、ゲート電極がワード線ＷＬ０に接続されたメモ
リセルトランジスタＱｎ０を介してビット線ＢＬに接続
され、第２の電極はセルプレート電極ＣＰ０に接続され
ている。このメモリセルキャパシタＣ０と対をなすメモ
リセルキャパシタＣ０Ｂの第１の電極は、ゲート電極が
ワード線ＷＬ０に接続されたメモリセルトランジスタＱ
ｎ０Ｂを介してビット線／ＢＬに接続され、第２の電極
はセルプレート電極ＣＰ０に接続されている。他のメモ
リセルキャパシタＣ１〜Ｃ２５５及びＣ１Ｂ〜Ｃ２５５
Ｂの接続は、メモリセルキャパシタＣ０及びＣ０Ｂと同
様である。また、ビット線ＢＬと／ＢＬはＮチャネル型
ＭＯＳトランジスタＱｎＢＰ２で接続され、ビット線Ｂ
Ｌと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳＳ
はそれぞれＮチャネル型ＭＯＳトランジスタＱｎＢＰ
０、ＱｎＢＰ１で接続され、Ｎチャネル型ＭＯＳトラン
ジスタＱｎＢＰ０〜ＱｎＢＰ２のゲート電極はビット線
プリチャージ制御信号ＢＰに接続されている。また、セ
ルプレート信号発生回路は第６の実施例の図１７と同様
で論理電圧“Ｈ”の電位レベルが電源電圧ＶＤＤより高
く昇圧される回路である。

【００６１】この強誘電体メモリ装置の回路の動作につ
いて、図２３の動作タイミング図と図２４のメモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら説明する。図２４の強誘電体キャパシタのヒステリ
シス特性図では、横軸がメモリセルキャパシタにかかる
電界で、縦軸がそのときの電荷を示している。図２３の
動作タイミングについては、図２０の第７の実施例とほ
ぼ同様である。図２４において、曲線２４がメモリセル
の強誘電体キャパシタのヒステリシス特性であって、強
誘電体のキャパシタでは電界が零のときでも点Ｂ２４、
点Ｅ２４のように残留分極が残る。メモリセルは相補デ
ータを記憶する２つの強誘電体キャパシタで構成され、
点Ｂ２４と点Ｅ２４が記憶された相補データである残留
分極を示している。

【００６２】まず、メモリセルのデータを読み出すため
に、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを論
理電圧“Ｌ”とする。また、ワード線ＷＬ０〜ＷＬ２５
５、セルプレート電極ＣＰを論理電圧“Ｌ”である接地
電圧ＶＳＳとする。次に、ビット線プリチャージ制御信
号ＢＰを論理電圧“Ｌ”とすることによって、ビット線
ＢＬ，／ＢＬをフローティング状態とする。次に、ワー
ド線ＷＬ０とセルプレート電極ＣＰを論理電圧“Ｈ”と
し、メモリセルキャパシタＣ０及びＣ０Ｂのデータをビ
ット線ＢＬ及びビット線／ＢＬに読み出す。ここで、セ
ルプレート電極ＣＰを論理電圧“Ｈ”は電源電圧ＶＤＤ
より昇圧された電圧とする。メモリセルキャパシタＣ０
及びＣ０Ｂの状態は、メモリセルキャパシタＣ０につい
てみると、データが“Ｈ”の場合には図２４の点Ｂ２４
から点Ｄ２４に遷移して電荷ＱＨ２４を、データが
“Ｌ”の場合には図２４の点Ｅ２４から点Ｄ２４に遷移
して電荷ＱＬ２４をビット線ＢＬに読み出す。また、メ
モリセルキャパシタＣ０Ｂについてみると、メモリセル
キャパシタＣ０に対して逆のデータ状態で動作する。次
に、センスアンプ制御信号ＳＡＥを論理電圧“Ｈ”と
し、センスアンプＳＡを動作させる。これにより、デー
タが“Ｈ”の場合は、メモリセルキャパシタＣ０の状態
は図２４の点Ｄ２４から点Ｅ２４に遷移し、メモリセル
キャパシタＣ０Ｂの状態は図２４の点Ｄ２４の状態を保
持し、データが“Ｌ”の場合は、メモリセルキャパシタ
Ｃ０の状態は図２４の点Ｄ２４の状態を保持し、メモリ
セルキャパシタＣ０Ｂの状態は図２４の点Ｄ２４から点
Ｂ２４に遷移する。次に、セルプレート電極ＣＰを論理
電圧“Ｌ”とし、メモリセルキャパシタＣ０及びＣ０Ｂ
のデータを再書き込みする。これにより、データが
“Ｈ”の場合には、メモリセルキャパシタＣ０の状態は
図２４の点Ｅ２４から点Ａ２４に遷移し、メモリセルキ
ャパシタＣ０Ｂの状態は図２４の点Ｄ２４から点Ｅ２４
に遷移する。また、データが“Ｌ”の場合には、メモリ
セルキャパシタＣ０の状態は図２４の点Ｄ２４から点Ｅ
２４に遷移し、メモリセルキャパシタＣ０Ｂの状態は図
２４の点Ｅ２４から点Ａ２４に遷移する。次に、ワード
線ＷＬ０を論理電圧“Ｌ”とし、メモリセルキャパシタ
Ｃ０及びＣ０Ｂに電圧がかからないようにする。次に、
センスアンプ制御信号ＳＡＥを論理電圧“Ｌ”とし、セ
ンスアンプＳＡの動作を停止させる。次に、ビット線プ
リチャージ制御信号ＢＰを論理電圧“Ｈ”とすることに
よって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”とし初
期状態とする。

【００６３】この第８の実施例は、第７の実施例と同様
に、メモリセルキャパシタの動作において、データ読み
出し時にセルプレート電極ＣＰの電圧を電源電圧ＶＤＤ
より高くすることでメモリセルキャパシタの両電極間に
かかる電圧値を大きくし読み出し電荷量を多くし、読み
出し電荷量差を大きくし安定動作あるいは低電圧動作を
可能としたことが特徴である。具体的にデータ“Ｈ”と
データ“Ｌ”との読み出し電荷量差は、図２４において
第１の実施例が電荷量差ＱＳであるのに対して、本実施
例では電荷量差ＱＳ２４で約２０％大きくなっている。

【００６４】（実施例９）第９の実施例は第７の実施例
と同様に本体メモリセルのデータ読み出し時にその読み
出し電荷量を多く読み出せるようにするものであるが、
この実施例では、データ再書き込み時に論理電圧が
“Ｈ”となるビット線の電圧レベルを電源電圧ＶＤＤよ
り高くすることで本体メモリセルキャパシタの両電極間
にかかる電圧値を大きくし保持電荷量を多くするもので
ある。全体回路構成図は第１の実施例の図１と同様であ
る。データ再書き込み時に保持電荷量を多くする方法と
して、ここではセンスアンプＳＡの電源電圧レベルを電
源電圧ＶＤＤより高い電圧源ＶＰＰとしている。図２５
がセンスアンプＳＡの電圧源レベルを電圧源ＶＰＰとす
る回路図である。図２６が動作タイミング図である。図
２７の曲線４が第１の実施例の本体メモリセルの強誘電
体キャパシタのヒステリシス特性、曲線２７が本実施例
の本体メモリセルの強誘電体キャパシタのヒステリシス
特性である。

【００６５】ＷＬ０〜ＷＬ２５５はワード線、ＤＷＬ
０，ＤＷＬ１はダミーワード線、ＢＬ，／ＢＬはビット
線、ＣＰはセルプレート電極、ＤＣＰはダミーセルプレ
ート電極、ＢＰはビット線プリチャージ制御信号、ＤＣ
ＲＳＴはダミーメモリセルデータ初期化用制御信号、Ｓ
ＡＥはセンスアンプ制御信号、Ｓ１は制御信号、Ｎ１４
０１〜Ｎ１４０３、ＳＡＰ、ＳＡＮはノード名、ＶＤＤ
は電源電圧、ＶＳＳは接地電圧、ＳＡはセンスアンプ、
Ｃ０〜Ｃ２５５は本体メモリセルキャパシタ、ＤＣ０，
ＤＣ１はダミーメモリセルキャパシタ、Ｃ１４０１はキ
ャパシタ、Ｑｎ０〜Ｑｎ２５１３、ＱｎＤ０，ＱｎＤ
１、ＱｎＢＰ０，ＱｎＢＰ１、ＱｎＲ０，ＱｎＲ１はＮ
チャネル型ＭＯＳトランジスタ、Ｑｐ２５０１〜Ｑｐ２
５１３はＰチャネル型ＭＯＳトランジスタ、ＶＬＳは電
圧レベルシフタ、ＶＰＰは電圧源、ＱＬは第１の実施例
の本体メモリセル“Ｌ”データ読み出し電荷量、ＱＨは
第１の実施例の本体メモリセル“Ｈ”データ読み出し電
荷量、ＱＳは第１の実施例の本体メモリセルの“Ｌ”デ
ータ読み出し電荷量ＱＬと“Ｈ”データ読み出し電荷量
ＱＨの差、ＱＬ２７は本実施例の本体メモリセル“Ｌ”
データ読み出し電荷量、ＱＨ２７は本実施例の本体メモ
リセル“Ｈ”データ読み出し電荷量、ＱＳ２７は本実施
例の本体メモリセルの“Ｌ”データ読み出し電荷量ＱＬ
２７と“Ｈ”データ読み出し電荷量ＱＨ２７の差であ
る。

【００６６】全体回路構成図は第１の実施例の図１と同
様である。まず、図２５のセンスアンプＳＡの電圧源レ
ベルを電圧源ＶＰＰとする回路図について簡単に説明す
る。この回路はセンスアンプ制御信号ＳＡＥを入力と
し、この入力電圧レベルが電源電圧ＶＤＤである信号Ｓ
ＡＥを出力電圧レベルが電源電圧ＶＣＣである信号ＳＡ
ＰとＳＡＮとを出力する電圧レベルシフタＶＬＳと、こ
の信号ＳＡＰとＳＡＮで制御され電圧源がＶＰＰである
センスアンプＳＡから構成されている。信号ＳＡＮは信
号ＳＡＥと論理電圧が同相の信号で、信号ＳＡＰは信号
ＳＡＥと論理電圧が逆相の信号であり、信号ＳＡＥが論
理電圧“Ｈ”のときセンスアンプＳＡは動作する。

【００６７】次に、この強誘電体メモリ装置の回路の動
作について、図２６の動作タイミング図と図２７の本体
メモリセルの強誘電体キャパシタのヒステリシス特性図
を参照しながら説明する。図２７の強誘電体キャパシタ
のヒステリシス特性図では、横軸がメモリセルキャパシ
タにかかる電界で、縦軸がそのときの電荷を示してい
る。図２６の動作タイミングについては、第１の実施例
の図２とほぼ同様であるが、ビット線ＢＬ，／ＢＬの論
理電圧“Ｈ”レベルが電源電圧ＶＤＤより高いことが特
徴である。図２７において、曲線２７が本体メモリセル
の強誘電体キャパシタのヒステリシス特性で強誘電体の
キャパシタでは電界が零のときでも点Ｂ２７、点Ｅ２７
のように残留分極が残る。まず、メモリセルのデータを
読み出すために、ダミーメモリセルデータ初期化用制御
信号ＤＣＲＳＴを論理電圧“Ｈ”とし、ダミーメモリセ
ルに電圧がかからないように初期状態とする。また、ビ
ット線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とす
ることによって、ビット線ＢＬ，／ＢＬを論理電圧
“Ｌ”とする。また、ワード線ＷＬ０〜ＷＬ２５５、ダ
ミーワード線ＤＷＬ０，ＤＷＬ１、セルプレート電極Ｃ
Ｐ、ダミーセルプレート電極ＤＣＰを論理電圧“Ｌ”で
ある接地電圧ＶＳＳとする。次に、ダミーメモリセルデ
ータ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｌ”と
し、ダミーメモリセルの第１の電極をフローティング状
態とし、また、ビット線プリチャージ制御信号ＢＰを論
理電圧“Ｌ”とすることによって、ビット線ＢＬ，／Ｂ
Ｌをフローティング状態とする。次に、ワード線ＷＬ０
とダミーワード線ＤＷＬ０とセルプレート電極ＣＰとダ
ミーセルプレート電極ＤＣＰを論理電圧“Ｈ”とし、本
体メモリセルのデータをビット線ＢＬに、ダミーメモリ
セルのデータをビット線／ＢＬに読み出す。本体メモリ
セルの状態は、データが“Ｈ”の場合には図２７の点Ｂ
２７から点Ｄ２７に遷移して電荷ＱＨを、データが
“Ｌ”の場合には図２７の点Ｅ２７から点Ｄ２７に遷移
して電荷ＱＬをビット線ＢＬに読み出される。また、ダ
ミーメモリセルからは第１の実施例と同様に電荷（ＱＨ
２７＋ＱＬ２７）／２が読み出されるようにダミーメモ
リセルが設定されている。次にセンスアンプ制御信号Ｓ
ＡＥを論理電圧“Ｈ”とし、センスアンプＳＡを動作さ
せる。ここで、センスアンプＳＡの電圧源は電源電圧Ｖ
ＤＤより昇圧された電圧であるＶＰＰであるため、セン
スアンプＳＡが動作したときの論理電圧が“Ｈ”となる
ビット線の電圧レベルもＶＰＰとなる。これにより、デ
ータが“Ｈ”の場合は、本体メモリセルの状態は図２７
の点Ｄ２７から点Ｅ２７に遷移し、ダミーメモリセルの
状態は図２７の点Ｄ２７の状態を保持し、データが
“Ｌ”の場合は、本体メモリセルの状態は図２７の点Ｄ
２７の状態を保持し、ダミーメモリセルの状態は図２７
の点Ｄ２７から点Ｂ２７に遷移する。次に、セルプレー
ト電極ＣＰを論理電圧“Ｌ”とし、本体メモリセルのデ
ータを再書き込みする。これにより、本体メモリセルの
状態は、データが“Ｈ”の場合には図２７の点Ｅ２７か
ら点Ａ２７に遷移し、データが“Ｌ”の場合には図２７
の点Ｄ２７から点Ｅ２７に遷移する。次に、ワード線Ｗ
Ｌ０とダミーワード線ＤＷＬ０を論理電圧“Ｌ”とし、
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタに電圧がかからないようにする。次に、ダミーセル
プレート電極ＤＣＰも論理電圧“Ｌ”とし、また、セン
スアンプ制御信号ＳＡＥを論理電圧“Ｌ”とし、センス
アンプＳＡの動作を停止させる。次に、ダミーメモリセ
ルデータ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｈ”
とし、ダミーメモリセルの状態を初期状態にする。ま
た、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを論
理電圧“Ｌ”とし初期状態とする。

【００６８】この第９の実施例では本体メモリセルキャ
パシタの動作において、データ再書き込み時に論理電圧
が“Ｈ”となるビット線の電圧レベルを電源電圧ＶＤＤ
より高くすることで本体メモリセルキャパシタの両電極
間にかかる電圧値を大きくし読み出し電荷量を多くし、
読み出し電荷量差を大きくし安定動作あるいは低電圧動
作を可能としたことが特徴である。具体的にデータ
“Ｈ”とデータ“Ｌ”との読み出し電荷量差は、図２７
において第１の実施例が電荷量差ＱＳであるのに対し
て、本実施例では電荷量差ＱＳ２７で約２０％大きくな
っている。

【００６９】（実施例１０）第１０の実施例は第９の実
施例と同様に本体メモリセルのデータ読み出し時にその
読み出し電荷量を多く読み出せるようにするものであっ
て、データ再書き込み時に論理電圧が“Ｈ”となるビッ
ト線の電圧レベルを電源電圧ＶＤＤより高くすることで
本体メモリセルキャパシタの両電極間にかかる電圧値を
大きくし保持電荷量を多くするものである。全体回路構
成図は図２８である。データ再書き込み時に保持電荷量
を多くする方法として、ここではセンスアンプＳＡの動
作後に論理電圧が“Ｈ”となるビット線の電圧レベルを
電源電圧ＶＤＤより高く電源電圧レベルとしている。図
２８の全体回路構成図にあるセンスアンプＳＡは、第９
の実施例で示した図２５のセンスアンプＳＡで特に電圧
源レベルを電圧源ＶＰＰとするものでなくてもよい。図
２９が動作タイミング図である。強誘電体キャパシタの
ヒステリシス特性図は第９の実施例と同様で図２７であ
る。図２７の曲線４が第１の実施例の本体メモリセルの
強誘電体キャパシタのヒステリシス特性、曲線２７が本
実施例の本体メモリセルの強誘電体キャパシタのヒステ
リシス特性である。

【００７０】第９の実施例に対して新たな符号について
のみ説明する。２８はビット線昇圧回路、ＢＢＳはビッ
ト線昇圧制御信号、ＣＢ０〜ＣＢ１はビット線昇圧用キ
ャパシタである。

【００７１】この強誘電体メモリ装置の回路の動作につ
いて、図２９の動作タイミング図と図２７の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性図を参照
しながら説明する。図２７の強誘電体キャパシタのヒス
テリシス特性図では、横軸がメモリセルキャパシタにか
かる電界で、縦軸がそのときの電荷を示している。図２
９の動作タイミングについては、第１の実施例の図２と
ほぼ同様であるが、ビット線昇圧制御信号ＢＢＳが論理
電圧“Ｈ”となるとビット線ＢＬ又は／ＢＬのうち論理
電圧“Ｈ”の方のビット線の電圧レベルが昇圧されて電
源電圧ＶＤＤより高くなることが特徴である。図２７に
おいて、曲線２７が本体メモリセルの強誘電体キャパシ
タのヒステリシス特性で強誘電体のキャパシタでは電界
が零のときでも点Ｂ２７、点Ｅ２７のように残留分極が
残る。まず、メモリセルのデータを読み出すために、ダ
ミーメモリセルデータ初期化用制御信号ＤＣＲＳＴを論
理電圧“Ｈ”とし、ダミーメモリセルに電圧がかからな
いように初期状態とする。また、ビット線プリチャージ
制御信号ＢＰを論理電圧“Ｈ”とすることによって、ビ
ット線ＢＬ，／ＢＬを論理電圧“Ｌ”とする。ビット線
昇圧制御信号ＢＢＳは論理電圧“Ｌ”である。また、ワ
ード線ＷＬ０〜ＷＬ２５５、ダミーワード線ＤＷＬ０，
ＤＷＬ１、セルプレート電極ＣＰ、ダミーセルプレート
電極ＤＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳとす
る。次に、ダミーメモリセルデータ初期化用制御信号Ｄ
ＣＲＳＴを論理電圧“Ｌ”とし、ダミーメモリセルの第
１の電極をフローティング状態とし、また、ビット線プ
リチャージ制御信号ＢＰを論理電圧“Ｌ”とすることに
よって、ビット線ＢＬ，／ＢＬをフローティング状態と
する。次に、ワード線ＷＬ０とダミーワード線ＤＷＬ０
とセルプレート電極ＣＰとダミーセルプレート電極ＤＣ
Ｐを論理電圧“Ｈ”とし、本体メモリセルのデータをビ
ット線ＢＬに、ダミーメモリセルのデータをビット線／
ＢＬに読み出す。本体メモリセルの状態は、データが
“Ｈ”の場合には図２７の点Ｂ２７から点Ｄ２７に遷移
して電荷ＱＨを、データが“Ｌ”の場合には図２７の点
Ｅ２７から点Ｄ２７に遷移して電荷ＱＬをビット線ＢＬ
に読み出される。また、ダミーメモリセルからは第１の
実施例と同様に電荷（ＱＨ２７＋ＱＬ２７）／２が読み
出されるようにダミーメモリセルが設定されている。次
にセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”とし、
センスアンプＳＡを動作させる。これにより、ビット線
ＢＬ，／ＢＬは論理電圧“Ｌ”及び論理電圧“Ｈ”とな
る。次に、セルプレート電極ＣＰを論理電圧“Ｌ”と
し、本体メモリセルのデータを再書き込みする。次にセ
ンスアンプ制御信号ＳＡＥを論理電圧“Ｌ”とし、セン
スアンプＳＡを停止させビット線ＢＬ，／ＢＬをフロー
ティング状態とする。次にビット線昇圧制御信号ＢＢＳ
を論理電圧“Ｈ”とし、論理電圧“Ｈ”であるビット線
を昇圧する。これにより、本体メモリセルの状態は、デ
ータが“Ｈ”の場合には図２７の点Ｅ２７から点Ａ２７
に遷移し、データが“Ｌ”の場合には図２７の点Ｄ２７
から点Ｅ２７に遷移する。次に、ワード線ＷＬ０とダミ
ーワード線ＤＷＬ０を論理電圧“Ｌ”とし、本体メモリ
セルキャパシタ及びダミーメモリセルキャパシタに電圧
がかからないようにする。次に、ダミーセルプレート電
極ＤＣＰも論理電圧“Ｌ”とし、また、ビット線昇圧制
御信号ＢＢＳを論理電圧“Ｌ”とする。次に、ダミーメ
モリセルデータ初期化用制御信号ＤＣＲＳＴを論理電圧
“Ｈ”とし、ダミーメモリセルの状態を初期状態にす
る。また、ビット線プリチャージ制御信号ＢＰを論理電
圧“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを
論理電圧“Ｌ”とし初期状態とする。

【００７２】この第１０の実施例では、本体メモリセル
キャパシタの動作において、データ再書き込み時に論理
電圧が“Ｈ”となるビット線の電圧レベルを電源電圧Ｖ
ＤＤより高くすることで本体メモリセルキャパシタの両
電極間にかかる電圧値を大きくし読み出し電荷量を多く
し、読み出し電荷量差を大きくし安定動作あるいは低電
圧動作を可能としたことが特徴である。具体的にデータ
“Ｈ”とデータ“Ｌ”との読み出し電荷量差は、図２７
において第１の実施例が電荷量差ＱＳであるのに対し
て、本実施例では電荷量差ＱＳ２７で約２０％大きくな
っている。この第１０の実施例では第９の実施例に比べ
て電圧源ＶＰＰは特に必要なく回路構成が簡単である。

【００７３】（実施例１１）第１１の実施例は第７の実
施例と第９の実施例を合成したものである。本体メモリ
セルのデータ読み出し時にその読み出し電荷量を多く読
み出せるようにするもので、データ読み出し時にセルプ
レート電極ＣＰの電圧を電源電圧ＶＤＤより高くするこ
とで本体メモリセルキャパシタの両電極間にかかる電圧
値を大きくし読み出し電荷量を多くするとともに、デー
タ再書き込み時に論理電圧が“Ｈ”となるビット線の電
圧レベルを電源電圧ＶＤＤより高くすることで本体メモ
リセルキャパシタの両電極間にかかる電圧値を大きくし
保持電荷量を多くするものである。全体回路構成図は第
１の実施例と同様で図１である。セルプレート電極ＣＰ
の電圧を電源電圧ＶＤＤより高くする昇圧回路は図１７
である。データ再書き込み時に論理電圧が“Ｈ”となる
ビット線の電圧レベルを電源電圧ＶＤＤより高くするた
めのセンスアンプ回路が図２５である。図３０が動作タ
イミング図である。図３１が強誘電体キャパシタのヒス
テリシス特性図で、曲線４が第１の実施例の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性、曲線３
１が本実施例の本体メモリセルの強誘電体キャパシタの
ヒステリシス特性である。

【００７４】この強誘電体メモリ装置の回路の動作につ
いて、図３０の動作タイミング図と図３１の本体メモリ
セルの強誘電体キャパシタのヒステリシス特性図を参照
しながら説明する。まず、メモリセルのデータを読み出
すために、ダミーメモリセルデータ初期化用制御信号Ｄ
ＣＲＳＴを論理電圧“Ｈ”とし、ダミーメモリセルに電
圧がかからないように初期状態とする。また、ビット線
プリチャージ制御信号ＢＰを論理電圧“Ｈ”とすること
によって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”とす
る。また、ワード線ＷＬ０〜ＷＬ２５５、ダミーワード
線ＤＷＬ０，ＤＷＬ１、セルプレート電極ＣＰ、ダミー
セルプレート電極ＤＣＰを論理電圧“Ｌ”である接地電
圧ＶＳＳとする。次に、ダミーメモリセルデータ初期化
用制御信号ＤＣＲＳＴを論理電圧“Ｌ”とし、ダミーメ
モリセルの第１の電極をフローティング状態とし、ま
た、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とする。次に、ワード線ＷＬ０とダミ
ーワード線ＤＷＬ０とセルプレート電極ＣＰとダミーセ
ルプレート電極ＤＣＰを論理電圧“Ｈ”とし、本体メモ
リセルのデータをビット線ＢＬに、ダミーメモリセルの
データをビット線／ＢＬに読み出す。ここで、セルプレ
ート電極ＣＰを論理電圧“Ｈ”は電源電圧ＶＤＤより昇
圧された電圧である。本体メモリセルの状態は、データ
が“Ｈ”の場合には図３１の点Ｂ３１から点Ｄ３１に遷
移して電荷ＱＨを、データが“Ｌ”の場合には図３１の
点Ｅ３１から点Ｄ３１に遷移して電荷ＱＬをビット線Ｂ
Ｌに読み出される。また、ダミーメモリセルからは第１
の実施例と同様に電荷（ＱＨ３１＋ＱＬ３１）／２が読
み出されるように、ダミーメモリセルが設定されてい
る。次にセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”
とし、センスアンプＳＡを動作させる。ここでセンスア
ンプＳＡの電圧源は電源電圧ＶＤＤより昇圧された電圧
である。これにより、データが“Ｈ”の場合は、本体メ
モリセルの状態は図３１の点Ｄ３１から点Ｅ３１に遷移
し、ダミーメモリセルの状態は図３１の点Ｄ３１の状態
を保持し、データが“Ｌ”の場合は、本体メモリセルの
状態は図３１の点Ｄ３１の状態を保持し、ダミーメモリ
セルの状態は図３１の点Ｄ３１から点Ｂ３１に遷移す
る。次に、セルプレート電極ＣＰを論理電圧“Ｌ”と
し、本体メモリセルのデータを再書き込みする。これに
より、本体メモリセルの状態は、データが“Ｈ”の場合
には図３１の点Ｅ３１から点Ａ３１に遷移し、データが
“Ｌ”の場合には図３１の点Ｄ３１から点Ｅ３１に遷移
する。次に、ワード線ＷＬ０とダミーワード線ＤＷＬ０
を論理電圧“Ｌ”とし、本体メモリセルキャパシタ及び
ダミーメモリセルキャパシタに電圧がかからないように
する。次に、ダミーセルプレート電極ＤＣＰも論理電圧
“Ｌ”とし、また、センスアンプ制御信号ＳＡＥを論理
電圧“Ｌ”とし、センスアンプＳＡの動作を停止させ
る。次に、ダミーメモリセルデータ初期化用制御信号Ｄ
ＣＲＳＴを論理電圧“Ｈ”とし、ダミーメモリセルの状
態を初期状態にする。また、ビット線プリチャージ制御
信号ＢＰを論理電圧“Ｈ”とすることによって、ビット
線ＢＬ，／ＢＬを論理電圧“Ｌ”とし初期状態とする。

【００７５】この第１１の実施例では本体メモリセルキ
ャパシタの動作において、データ読み出し時にその読み
出し電荷量を多くし、また、データ再書き込み時に保持
電荷量を多くし、読み出し電荷量差を大きくし安定動作
あるいは低電圧動作を可能としたことが特徴である。具
体的にデータ“Ｈ”とデータ“Ｌ”との読み出し電荷量
差は、図３１において第１の実施例が電荷量差ＱＳであ
るのに対して、本実施例では電荷量差ＱＳ３１で約６０
％大きくなっている。第７の実施例と第９の実施例を合
成することによって、より大きな効果を得ている。

【００７６】（実施例１２）第１２の実施例は本体メモ
リセルのワード線を論理電圧“Ｈ”にした後にフローテ
ィング状態とし、セルプレート電極ＣＰを論理電圧
“Ｈ”とする時やセンスアンプＳＡを動作させてデータ
“Ｈ”のビット線が論理電圧“Ｈ”になる時に、前記セ
ルプレート電極の電圧及び前記ビット線とワード線との
容量でワード線の電圧が昇圧されて高くなるようにした
ものである。

【００７７】全体回路構成図は第１の実施例の図１と同
様である。図３２が第１２の実施例のワード線駆動回路
である。図３３が動作タイミング図である。ＷＬ０はワ
ード線、ＣＰはセルプレート電極、ＳＡＥはセンスアン
プ制御信号、ＷＬＧ１、ＷＬＳは制御信号、Ｑｎ３２０
１はＮチャネル型ＭＯＳトランジスタである。ワード線
駆動回路は、トランジスタＱｎ３２０１のドレインにワ
ード線が接続され、ソースに制御信号ＷＬＳと同相の信
号が接続され、ゲート電極に制御信号ＷＬＧ１が接続さ
れている。

【００７８】この第１２の実施例のワード線駆動回路の
動作について簡単に説明する。まず初期状態として、制
御信号ＷＬＳ、ＳＡＥが論理電圧“Ｌ”、制御信号ＷＬ
Ｇ１が論理電圧“Ｈ”、ワード線ＷＬ０、セルプレート
電極ＣＰが論理電圧“Ｌ”である。次に、制御信号ＷＬ
Ｓを論理電圧“Ｈ”とする。次に、制御信号ＷＬＧ１を
更に電圧の高い論理電圧“Ｈ”とした後に制御信号ＷＬ
Ｓの論理電圧“Ｈ”の電圧と同じ電圧である元の論理電
圧“Ｈ”にする。このとき、ワード線ＷＬ０は制御信号
ＷＬＳの論理電圧“Ｈ”の電圧と同じ電圧の論理電圧
“Ｈ”であり、トランジスタＱｎ３２０１はオフしてい
るためフローティング状態である。次に、セルプレート
電極ＣＰを論理電圧“Ｈ”とすると、セルプレート電極
ＣＰとワード線ＷＬ０との間にはメモリセルトランジス
タを介して強誘電体膜で構成された本体メモリセルキャ
パシタが接続されているため、その容量によるカップリ
ングによりワード線ＷＬ０の論理電圧“Ｈ”の電圧レベ
ルは高くなる。次に、センスアンプ制御信号ＳＡＥを論
理電圧“Ｈ”とし、センスアンプＳＡを動作させると、
ビット線が論理電圧“Ｈ”となる場合はワード線ＷＬ０
の論理電圧“Ｈ”の電圧レベルは更に高くなる。次に、
本体メモリセルキャパシタへのデータ再書き込みのため
にセルプレート電極ＣＰを論理電圧“Ｌ”とする。この
とき、ワード線ＷＬ０の論理電圧“Ｈ”の電圧レベルは
同じくカップリングにより低下するが、元の論理電圧
“Ｈ”の電圧レベルよりは高い。このように、ワード線
ＷＬ０の論理電圧“Ｈ”の電圧レベルが充分に高くなる
ため、メモリセルトランジスタのしきい値電圧による電
圧降下（Ｖｔ落ち）がなく、本体メモリセルキャパシタ
の両電極間に充分に電圧がかかるため、本体メモリセル
キャパシタへの充分なデータ再書き込みを行うことがで
きる。この後、制御信号ＷＬＳを論理電圧“Ｌ”とし、
ワード線ＷＬ０は論理電圧“Ｌ”となり、センスアンプ
制御信号ＳＡＥを論理電圧“Ｌ”とし初期状態になる。

【００７９】（実施例１３）第１３の実施例は第１２の
実施例と同様で本体メモリセルのワード線を論理電圧
“Ｈ”にした後にフローティング状態とし、セルプレー
ト電極ＣＰを論理電圧“Ｈ”とする時やセンスアンプＳ
Ａを動作させてデータ“Ｈ”のビット線が論理電圧
“Ｈ”になる時に、前記セルプレート電極及び前記ビッ
ト線とワード線との容量でワード線の電圧が昇圧されて
高くなるようにしたものである。第１２の実施例との違
いはワード線がはじめに論理電圧“Ｈ”になったときの
電圧レベルを昇圧回路を用いてあらかじめ高い電圧にし
てあることである。

【００８０】全体回路構成図は第１の実施例の図１と同
様である。図３４が第１３の実施例のワード線駆動回路
である。図３５が動作タイミング図である。ＷＬ０はワ
ード線、ＣＰはセルプレート電極、ＳＡＥはセンスアン
プ制御信号、ＷＬＧ２〜ＷＬＧ３、ＷＬＳは制御信号、
Ｑｎ３４０１〜Ｑｎ３４０４はＮチャネル型ＭＯＳトラ
ンジスタ、Ｃ３４０１はキャパシタ、Ｎ３４０１〜Ｎ３
４０４はノード名である。ワード線駆動回路は、制御信
号ＷＬＳの反転信号をノードＮ３４０１とし、ノードＮ
３４０１の反転信号をノードＮ３４０２とし、ノードＮ
３４０２と同相で２段の否定回路の出力をノードＮ３４
０３とし、ノードＮ３４０３とノードＮ３４０４との間
にキャパシタＣ３４０１が接続され、ノードＮ３４０４
とワード線ＷＬ０との間にトランジスタＱｎ３４０１が
接続され、トランジスタＱｎ３４０１のゲート電極が制
御信号ＷＬＧ３で、ノードＮ３４０２と制御信号ＷＬＧ
３との間にトランジスタＱｎ３４０４が接続され、トラ
ンジスタＱｎ３４０４のゲート電極が制御信号ＷＬＧ２
で、ワード線ＷＬ０と接地電圧ＶＳＳとの間にトランジ
スタＱｎ３４０３が接続され、トランジスタＱｎ３４０
３のゲート電極がノードＮ３４０１で、ノードＮ３４０
４と電源電圧ＶＤＤとの間にトランジスタＱｎ３４０２
が接続され、トランジスタＱｎ３４０２のゲート電極が
電源電圧ＶＤＤである。

【００８１】この第１３の実施例のワード線駆動回路の
動作について簡単に説明する。動作については第１２の
実施例とほぼ同じで、第１３の実施例の制御信号ＷＬＧ
２を第１２の実施例の制御信号ＷＬＧ１のタイミングで
動作するものと考えればよい。まず初期状態として、制
御信号ＷＬＳ、ＳＡＥが論理電圧“Ｌ”、制御信号ＷＬ
Ｇ２が論理電圧“Ｈ”、ワード線ＷＬ０、セルプレート
電極ＣＰが論理電圧“Ｌ”である。次に、制御信号ＷＬ
Ｓを論理電圧“Ｈ”とする。次に、制御信号ＷＬＧ２を
更に電圧の高い論理電圧“Ｈ”とした後に制御信号ＷＬ
Ｓの論理電圧“Ｈ”の電圧と同じ電圧である元の論理電
圧“Ｈ”にする。このとき、ノードＮ３４０４及びワー
ド線ＷＬ０は電源電圧ＶＤＤからＮチャネル型ＭＯＳト
ランジスタのしきい値電圧Ｖｔｎだけ低い電圧“ＶＤＤ
−Ｖｔｎ”である。次に、制御信号ＷＬＳの信号遷移か
ら遅延してノードＮ３４０３が論理電圧“Ｌ”から論理
電圧“Ｈ”に遷移する。すると、ノードＮ３４０４はキ
ャパシタＣ３４０１によって、電圧（ＶＤＤ−Ｖｔｎ）
から電圧（２×ＶＤＤ−Ｖｔｎ）となる。また、このと
きトランジスタＱｎ３４０１はオフしているためワード
線ＷＬ０はフローティング状態である。次に、セルプレ
ート電極ＣＰを論理電圧“Ｈ”とすると、セルプレート
電極ＣＰとワード線ＷＬ０との間にはメモリセルトラン
ジスタを介して強誘電体膜で構成された本体メモリセル
キャパシタが接続されているため、その容量によるカッ
プリングによりワード線ＷＬ０の論理電圧“Ｈ”の電圧
レベルは高くなる。次に、本体メモリセルキャパシタへ
のデータ再書き込みのためにセルプレート電極ＣＰを論
理電圧“Ｌ”とする。このとき、ワード線ＷＬ０の論理
電圧“Ｈ”の電圧レベルは同じくカップリングにより低
下するが、元の論理電圧“Ｈ”の電圧レベルよりは高
い。このように、ワード線ＷＬ０の論理電圧“Ｈ”の電
圧レベルが充分に高くなるため、メモリセルトランジス
タのしきい値電圧による電圧降下（Ｖｔ落ち）がなく、
本体メモリセルキャパシタの両電極間に充分に電圧がか
かるため、本体メモリセルキャパシタへの充分なデータ
再書き込みを行うことができる。この後、制御信号ＷＬ
Ｓを論理電圧“Ｌ”とし、ワード線ＷＬ０は論理電圧
“Ｌ”となり初期状態になる。

【００８２】なお、上記第９〜第１３の実施例に係る１
Ｔ１Ｃタイプの強誘電体メモリ装置を２Ｔ２Ｃタイプへ
容易に変形できることは、上記第７の実施例と第８の実
施例との関係と同様である。

【００８３】（実施例１４）第１４の実施例は本体メモ
リセルのデータ再書き込み時に選択されている本体メモ
リセルキャパシタが電気的に接続されているビット線の
論理電圧“Ｌ”であるときにはワード線を論理電圧
“Ｌ”の非選択状態とした後にセルプレート電極を論理
電圧“Ｌ”としデータ“Ｌ”再書き込みの電荷量を大き
くし、読み出し時にその読み出し電荷量を多く読み出せ
るようにしたものである。

【００８４】全体回路構成図は第１の実施例の図１と同
様である。図３６がワード線駆動信号ＷＬとセルプレー
ト電極信号ＣＰとを発生させるための制御回路、図３７
がワード線駆動信号ＷＬとアドレス信号Ａ０とからワー
ド線ＷＬ０、ＷＬ１への信号を発生させるための制御回
路である。図３８がこれらの回路の動作タイミング図で
ある。図３９が本体メモリセルの強誘電体キャパシタの
ヒステリシス特性図である。

【００８５】全体回路構成図については第１の実施例の
図１と同様であるので説明を省略する。図３６と図３７
の制御回路について説明する。ＷＬＣＰは制御信号、Ｗ
Ｌはワード線の駆動信号、ＣＰはセルプレート電極及び
その信号、ＷＬ０〜ＷＬ１はワード線、Ａ０はアドレス
信号、ＢＬはビット線及びその信号、ＩＮＶ３６０１〜
ＩＮＶ３７０３は否定回路、ＮＡＮＤ３６０１〜ＮＡＮ
Ｄ３７０２は論理積の否定回路、ＮＯＲ３６０１〜ＮＯ
Ｒ３６０２は論理和の否定回路、ＥＸＮＯＲ３６０１は
排他的論理和の否定回路、Ｎ３６０１〜Ｎ３７０３はノ
ード名である。回路構成は、排他的論理和の否定回路Ｅ
ＸＮＯＲ３６０１はビット線信号ＢＬとアドレス信号Ａ
０とを入力としノードＮ３６０１を出力とし、否定回路
ＩＮＶ３６０６はＮ３６０１を入力としノードＮ３６０
２を出力とし、制御信号ＷＬＣＰを入力とし否定回路Ｉ
ＮＶ３６０１〜ＩＮＶ３６０５の５段の否定回路の出力
をノードＮ３６０３とし、論理積の否定回路ＮＡＮＤ３
６０１はノードＮ３６０２とノードＮ３６０３とを入力
としノードＮ３６０４を出力とし、論理積の否定回路Ｎ
ＡＮＤ３６０２はノードＮ３６０１とノードＮ３６０３
とを入力としノードＮ３６０５を出力とし、論理和の否
定回路ＮＯＲ３６０１は制御信号ＷＬＣＰとノードＮ３
６０４とを入力としノードＮ３６０６を出力とし、論理
和の否定回路ＮＯＲ３６０２は制御信号ＷＬＣＰとノー
ドＮ３６０５とを入力としノードＮ３６０７を出力と
し、否定回路ＩＮＶ３６０７はＮ３６０６を入力としワ
ード線の駆動信号ＷＬを出力とし、否定回路ＩＮＶ３６
０８はＮ３６０７を入力とし、セルプレート電極信号Ｃ
Ｐを出力としている。また、否定回路ＩＮＶ３７０１は
アドレス信号Ａ０を入力としノードＮ３７０１を出力と
し、論理積の否定回路ＮＡＮＤ３７０１はワード線の駆
動信号ＷＬとノードＮ３７０１とを入力としノードＮ３
７０２を出力とし、論理積の否定回路ＮＡＮＤ３７０２
はワード線の駆動信号ＷＬとアドレス信号Ａ０とを入力
としノードＮ３７０３を出力とし、否定回路ＩＮＶ３７
０２はＮ３７０２を入力としワード線ＷＬ０を出力と
し、否定回路ＩＮＶ３７０３はＮ３７０３を入力としワ
ード線ＷＬ１を出力としている。この回路はアドレス信
号Ａ０が論理電圧“Ｌ”のときワード線ＷＬ０が選択さ
れ、アドレス信号Ａ０が論理電圧“Ｈ”のときワード線
ＷＬ１が選択される。また、データ再書き込み時に、か
つ選択されている本体メモリセルキャパシタが電気的に
接続されているビット線の論理電圧“Ｌ”であるとき
に、ワード線を論理電圧“Ｌ”の非選択状態とした後に
セルプレート電極を論理電圧“Ｌ”とするものである。
図３８は動作タイミング図で、図３９の本体メモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら動作について簡単に説明する。Ｐ３８０１〜Ｐ３８
０４は期間で、期間Ｐ３８０１はアドレス信号Ａ０が論
理電圧“Ｌ”でビット線ＢＬのデータが“Ｌ”でありワ
ード線ＷＬ０が論理電圧“Ｌ”となってからセルプレー
ト信号ＣＰが論理電圧“Ｌ”となる。このときデータが
再書き込みされた本体メモリセルの状態は図３９の点Ｄ
４である。期間Ｐ３８０２はアドレス信号Ａ０が論理電
圧“Ｌ”でビット線ＢＬのデータが“Ｈ”でありセルプ
レート信号ＣＰが論理電圧“Ｌ”となってからワード線
ＷＬ０が論理電圧“Ｌ”となる。このときデータが再書
き込みされた本体メモリセルの状態は図３９の点Ａ４で
ある。期間Ｐ３８０３はアドレス信号Ａ０が論理電圧
“Ｈ”でビット線／ＢＬのデータが“Ｈ”（ビット線Ｂ
Ｌのデータが“Ｌ”）でありセルプレート信号ＣＰが論
理電圧“Ｌ”となってからワード線ＷＬ１が論理電圧
“Ｌ”となる。このときデータが再書き込みされた本体
メモリセルの状態は図３９の点Ａ４である。Ｐ３８０４
はアドレス信号Ａ０が論理電圧“Ｈ”でビット線／ＢＬ
のデータが“Ｌ”（ビット線ＢＬのデータが“Ｈ”）で
ありワード線ＷＬ１が論理電圧“Ｌ”となってからセル
プレート信号ＣＰが論理電圧“Ｌ”となる。このときデ
ータが再書き込みされた本体メモリセルの状態は図３９
の点Ｄ４である。

【００８６】このように第１４の実施例ではワード線と
セルプレート電極の動作タイミングによって再書き込み
の電荷量を大きくし読み出し時にその読み出し電荷量を
多く読み出せ安定動作また低電圧動作が可能となる。

【００８７】（実施例１５）第１５の実施例はダミーメ
モリセルのデータ再書き込み時に選択されているダミー
メモリセルキャパシタが電気的に接続されているビット
線の論理電圧“Ｌ”であるときにはダミーセルプレート
電極を論理電圧“Ｌ”の非選択状態とした後にダミーワ
ード線を論理電圧“Ｌ”とすることによって、ダミーメ
モリセルの状態を初期状態にするものである。図４０が
全体回路構成図で、第１の実施例の図１のダミーメモリ
セルに初期化回路がないものである。図４１がダミーワ
ード線駆動信号ＤＷＬとダミーセルプレート電極信号Ｄ
ＣＰとを発生させるための制御回路、図４２がダミーワ
ード線駆動信号ＤＷＬとアドレス信号Ａ０とからダミー
ワード線ＤＷＬ０、ＤＷＬ１への信号を発生させるため
の制御回路である。図４３がこれらの回路の動作タイミ
ング図である。図４４がダミーメモリセルの強誘電体キ
ャパシタのヒステリシス特性図である。図４０の全体回
路構成図については第１の実施例の図１とほぼ同様であ
るので説明を省略する。

【００８８】図４１と図４２の制御回路について説明す
る。図４１の回路図は図３６の回路図と同様で、図４２
の回路図は図３７の回路図と同様である。ＤＷＬＤＣＰ
は制御信号、ＤＷＬはダミーワード線の駆動信号、ＤＣ
Ｐはダミーセルプレート電極及びその信号、ＤＷＬ０，
ＤＷＬ１はワード線、Ａ０はアドレス信号、ＢＬはビッ
ト線及びその信号、ＩＮＶ４１０１〜ＩＮＶ４２０３は
否定回路、ＮＡＮＤ４１０１〜ＮＡＮＤ４２０２は論理
積の否定回路、ＮＯＲ４１０１〜ＮＯＲ４１０２は論理
和の否定回路、ＥＸＮＯＲ４１０１は排他的論理和の否
定回路、Ｎ４１０１〜Ｎ４２０３はノード名である。回
路構成は、排他的論理和の否定回路ＥＸＮＯＲ４１０１
はビット線信号ＢＬとアドレス信号Ａ０とを入力としノ
ードＮ４１０１を出力とし、否定回路ＩＮＶ４１０６は
Ｎ４１０１を入力としノードＮ４１０２を出力とし、制
御信号ＤＷＬＤＣＰを入力とし否定回路ＩＮＶ４１０１
〜ＩＮＶ４１０５の５段の否定回路の出力をノードＮ４
１０３とし、論理積の否定回路ＮＡＮＤ４１０１はノー
ドＮ４１０２とノードＮ４１０３とを入力としノードＮ
４１０４を出力とし、論理積の否定回路ＮＡＮＤ４１０
２はノードＮ４１０１とノードＮ４１０３とを入力とし
ノードＮ４１０５を出力とし、論理和の否定回路ＮＯＲ
４１０１は制御信号ＤＷＬＤＣＰとノードＮ４１０４と
を入力としノードＮ４１０６を出力とし、論理和の否定
回路ＮＯＲ４１０２は制御信号ＤＷＬＤＣＰとノードＮ
４１０５とを入力としノードＮ４１０７を出力とし、否
定回路ＩＮＶ４１０７はＮ４１０６を入力とし、ダミー
ワード線の駆動信号ＤＷＬを出力とし、否定回路ＩＮＶ
４１０８はＮ４１０７を入力とし、ダミーセルプレート
電極信号ＤＣＰを出力としている。また、否定回路ＩＮ
Ｖ４２０１はアドレス信号Ａ０を入力としノードＮ４２
０１を出力とし、論理積の否定回路ＮＡＮＤ４２０１は
ダミーワード線の駆動信号ＤＷＬとノードＮ４２０１と
を入力としノードＮ４２０２を出力とし、論理積の否定
回路ＮＡＮＤ４２０２はダミーワード線の駆動信号ＤＷ
Ｌとアドレス信号Ａ０とを入力としノードＮ４２０３を
出力とし、否定回路ＩＮＶ４２０２はＮ４２０２を入力
とし、ダミーワード線ＤＷＬ０を出力とし、否定回路Ｉ
ＮＶ４２０３はＮ４２０３を入力とし、ダミーワード線
ＤＷＬ１を出力としている。この回路はアドレス信号Ａ
０が論理電圧“Ｌ”のときダミーワード線ＤＷＬ０が選
択され、アドレス信号Ａ０が論理電圧“Ｈ”のときダミ
ーワード線ＤＷＬ１が選択される。また、データ再書き
込み時に選択されているダミーメモリセルキャパシタが
電気的に接続されているビット線の論理電圧“Ｈ”であ
るときにダミーワード線を論理電圧“Ｌ”の非選択状態
とした後にダミーセルプレート電極を論理電圧“Ｌ”と
するものである。図４３は動作タイミング図で、図４４
の本体メモリセルの強誘電体キャパシタのヒステリシス
特性図を参照しながら動作について簡単に説明する。Ｐ
４３０１〜Ｐ４３０４は期間で、期間Ｐ４３０１はアド
レス信号Ａ０が論理電圧“Ｌ”でビット線ＢＬのデータ
が“Ｌ”でありダミーセルプレート信号ＤＣＰが論理電
圧“Ｌ”となってからダミーワード線ＤＷＬ０が論理電
圧“Ｌ”となる。期間Ｐ４３０２はアドレス信号Ａ０が
論理電圧“Ｌ”でビット線ＢＬのデータが“Ｈ”であり
ダミーワード線ＤＷＬ０が論理電圧“Ｌ”となってから
ダミーセルプレート信号ＤＣＰが論理電圧“Ｌ”とな
る。期間Ｐ４３０３はアドレス信号Ａ０が論理電圧
“Ｈ”でビット線／ＢＬのデータが“Ｈ”（ビット線Ｂ
Ｌのデータが“Ｌ”）でありダミーワード線ＤＷＬ１が
論理電圧“Ｌ”となってからダミーセルプレート信号Ｄ
ＣＰが論理電圧“Ｌ”となる。Ｐ４３０４はアドレス信
号Ａ０が論理電圧“Ｈ”でビット線／ＢＬのデータが
“Ｌ”（ビット線ＢＬのデータが“Ｈ”）でありダミー
セルプレート信号ＤＣＰが論理電圧“Ｌ”となってから
ダミーワード線ＤＷＬ１が論理電圧“Ｌ”となる。この
期間Ｐ４３０１〜Ｐ４３０４のいずれにおいてもダミー
メモリセルの状態は図４４の点Ｏとなる。

【００８９】このように第１５の実施例ではダミーワー
ド線とダミーセルプレート電極の動作タイミングによっ
て、ダミーメモリセルの状態を初期化状態とすることが
でき回路構成が簡単となる。

【００９０】（実施例１６）第１６の実施例は第１４及
び第１５の実施例と同様にメモリセルのデータ読み出し
時に読み出し電荷量を多くするものである。第１６の実
施例では１ビットのメモリセルは２つの強誘電体キャパ
シタと２つのトランジスタで構成され、それぞれの強誘
電体キャパシタには相補データが記憶されるものであ
る。メモリセルのデータ再書き込み時に選択されている
２つのメモリセルキャパシタが電気的に接続されている
ビット線のうち論理電圧“Ｌ”である方はワード線を論
理電圧“Ｌ”の非選択状態とした後にセルプレート電極
を論理電圧“Ｌ”とすることによりデータ“Ｌ”の再書
き込みの電荷量を大きくし、また他方のメモリセルキャ
パシタに電気的に接続されている論理電圧“Ｈ”のビッ
ト線の方はセルプレート電極を論理電圧“Ｌ”とした後
にワード線を論理電圧“Ｌ”の非選択状態とすることに
よりデータ“Ｈ”の再書き込みの電荷量を大きくし、以
て読み出し時にその読み出し電荷量を多く読み出せるよ
うにしたものである。まず、図４５が全体回路構成図で
ある。図４６が動作タイミング図である。図４７の曲線
４７が本実施例のメモリセルのデータ読み出し書き込み
のヒステリシス特性である。この回路構成は図２２の第
８の実施例に対して、相補データが記憶された２つの強
誘電体キャパシタのセルプレート電極がそれぞれ独立に
存在する構成である。

【００９１】ＷＬ０〜ＷＬ２５５はワード線、ＢＬ，／
ＢＬはビット線、ＣＰ０Ａ〜ＣＰ２５５Ａ、ＣＰ０Ｂ〜
ＣＰ２５５Ｂはセルプレート電極、ＢＰはビット線プリ
チャージ制御信号、ＳＡＥはセンスアンプ制御信号、Ｖ
ＳＳは接地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５
５、Ｃ０Ｂ〜Ｃ２５５Ｂはメモリセルキャパシタ、Ｑｎ
０〜Ｑｎ２５５、Ｑｎ０Ｂ〜Ｑｎ２５５Ｂ、ＱｎＢＰ０
〜ＱｎＢＰ２はＮチャネル型ＭＯＳトランジスタ、ＱＬ
４７は本実施例の“Ｌ”データ読み出し電荷量、ＱＨ４
７は本実施例の“Ｈ”データ読み出し電荷量、ＱＳ４７
は本実施例の“Ｌ”データ読み出し電荷量ＱＬ４７と
“Ｈ”データ読み出し電荷量ＱＨ４７との電荷量差であ
る。ここで、ＱＬ４７はほぼ０であり、ＱＨ４７は点Ａ
４７から点Ｄ４７までの電荷量である。したがって、Ｑ
Ｓ４７はＱＨ４７とほぼ等しい電荷量である。

【００９２】まず、図４５の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。メモリセルキャパシタＣ０の第１の
電極は、ゲート電極がワード線ＷＬ０に接続されたメモ
リセルトランジスタＱｎ０を介してビット線ＢＬに接続
され、第２の電極はセルプレート電極ＣＰ０Ａに接続さ
れている。このメモリセルキャパシタＣ０と対をなすメ
モリセルキャパシタＣ０Ｂの第１の電極は、ゲート電極
がワード線ＷＬ０に接続されたメモリセルトランジスタ
Ｑｎ０Ｂを介してビット線／ＢＬに接続され、第２の電
極は他のセルプレート電極ＣＰ０Ｂに接続されている。
他のメモリセルキャパシタＣ１〜Ｃ２５５及びＣ１Ｂ〜
Ｃ２５５Ｂの接続は、メモリセルキャパシタＣ０及びＣ
０Ｂと同様である。また、ビット線ＢＬと／ＢＬはＮチ
ャネル型ＭＯＳトランジスタＱｎＢＰ２で接続され、ビ
ット線ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電
圧ＶＳＳはそれぞれＮチャネル型ＭＯＳトランジスタＱ
ｎＢＰ０、ＱｎＢＰ１で接続され、Ｎチャネル型ＭＯＳ
トランジスタＱｎＢＰ０〜ＱｎＢＰ２のゲート電極はビ
ット線プリチャージ制御信号ＢＰに接続されている。

【００９３】この強誘電体メモリ装置の回路の動作につ
いて、図４６の動作タイミング図と図４７のメモリセル
の強誘電体キャパシタのヒステリシス特性図を参照しな
がら説明する。図４７の強誘電体キャパシタのヒステリ
シス特性図では、横軸がメモリセルキャパシタにかかる
電界で、縦軸がそのときの電荷を示している。図４７に
おいて、曲線４７がメモリセルの強誘電体キャパシタの
ヒステリシス特性であって、強誘電体のキャパシタでは
電界が零のときでも点Ｂ４７、点Ｅ４７のように残留分
極が残る。また、ここでは、データの再書き込み時に強
誘電体キャパシタには電界がかかった状態で、メモリセ
ルは相補データを記憶する２つの強誘電体キャパシタで
構成され、状態は点Ａ４７、点Ｄ４７にある。

【００９４】まず、メモリセルのデータを読み出すため
に、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを論
理電圧“Ｌ”とする。また、ワード線ＷＬ０〜ＷＬ２５
５、セルプレート電極ＣＰ０Ａ，ＣＰ０Ｂを論理電圧
“Ｌ”である接地電圧ＶＳＳとする。次に、ビット線プ
リチャージ制御信号ＢＰを論理電圧“Ｌ”とすることに
よって、ビット線ＢＬ，／ＢＬをフローティング状態と
する。次に、ワード線ＷＬ０とセルプレート電極ＣＰ０
Ａ，ＣＰ０Ｂを論理電圧“Ｈ”とし、メモリセルキャパ
シタＣ０及びＣ０Ｂのデータをビット線ＢＬ及びビット
線／ＢＬに読み出す。メモリセルキャパシタＣ０及びＣ
０Ｂの状態は、メモリセルキャパシタＣ０についてみる
と、データが“Ｈ”の場合には図４７の点Ａ４７から点
Ｄ４７に遷移して電荷ＱＨ４７を、データが“Ｌ”の場
合には図４７の点Ｄ４７の状態で電荷ＱＬ４７（＝０）
をビット線ＢＬに読み出す。また、メモリセルキャパシ
タＣ０Ｂについてみると、メモリセルキャパシタＣ０に
対して逆のデータ状態で動作する。次に、センスアンプ
制御信号ＳＡＥを論理電圧“Ｈ”とし、センスアンプＳ
Ａを動作させる。これにより、データが“Ｈ”の場合
は、メモリセルキャパシタＣ０の状態は図４７の点Ｄ４
７から点Ｅ４７に遷移し、メモリセルキャパシタＣ０Ｂ
の状態は図４７の点Ｄ４７の状態を保持し、次に、順次
セルプレート電極ＣＰ０Ａを論理電圧“Ｌ”とし、ワー
ド線ＷＬ０を論理電圧“Ｌ”とし、セルプレート電極Ｃ
Ｐ０Ｂを論理電圧“Ｌ”とすることにより、メモリセル
キャパシタＣ０及びＣ０Ｂのデータを再書き込みする。
これにより、データが“Ｈ”の場合には、メモリセルキ
ャパシタＣ０の状態は図４７の点Ｅ４７から点Ａ４７に
遷移し、メモリセルキャパシタＣ０Ｂの状態は図４７の
点Ｄ４７の状態である。この後、センスアンプ制御信号
ＳＡＥを論理電圧“Ｌ”とし、センスアンプＳＡの動作
を停止させる。次に、ビット線プリチャージ制御信号Ｂ
Ｐを論理電圧“Ｈ”とすることによって、ビット線Ｂ
Ｌ，／ＢＬを論理電圧“Ｌ”とし初期状態とする。これ
とは逆のデータである場合には、データの読み出しは同
じタイミングであるが、データの再書き込み時には、順
次セルプレート電極ＣＰ０Ｂを論理電圧“Ｌ”とし、ワ
ード線ＷＬ０を論理電圧“Ｌ”とし、セルプレート電極
ＣＰ０Ａを論理電圧“Ｌ”とする。

【００９５】この第１６の実施例ではデータが“Ｈ”で
あるメモリセルキャパシタのセルプレート電極を論理電
圧“Ｌ”とした後に、ワード線を論理電圧“Ｌ”とし、
その後に、データが“Ｌ”であるメモリセルキャパシタ
のセルプレート電極を論理電圧“Ｌ”とすることによ
り、データの再書き込み状態でのメモリセルキャパシタ
の両電極間に電圧がかかるようにし、読み出し時の読み
出し電荷量差を大きくし安定動作あるいは低電圧動作を
可能としたことが特徴である。

【００９６】（実施例１７）第１７の実施例は第１６の
実施例と同様にメモリセルのデータ読み出し時に読み出
し電荷量を多くするものである。第１７の実施例では１
ビットのメモリセルは２つの強誘電体キャパシタと２つ
のトランジスタで構成され、それぞれの強誘電体キャパ
シタには相補データが記憶されるものである。メモリセ
ルのデータ再書き込み時に選択されている２つのメモリ
セルキャパシタが電気的に接続されているビット線のう
ち論理電圧“Ｌ”である方はワード線を論理電圧“Ｌ”
の非選択状態とした後にセルプレート電極を論理電圧
“Ｌ”とすることによりデータ“Ｌ”の再書き込みの電
荷量を大きくし、また他方のメモリセルキャパシタに電
気的に接続されている論理電圧“Ｈ”のビット線の方は
セルプレート電極を論理電圧“Ｌ”とした後にワード線
を論理電圧“Ｌ”の非選択状態とすることによりデータ
“Ｈ”の再書き込みの電荷量を大きくし、以て読み出し
時にその読み出し電荷量を多く読み出せるようにしたも
のである。まず、図４８が全体回路構成図である。図４
９が動作タイミング図である。この回路構成は図２２の
第８の実施例に対して、相補データが記憶された２つの
強誘電体キャパシタの選択トランジスタ（メモリセルト
ランジスタ）のゲート電極であるワード線がそれぞれ独
立に存在する構成である。

【００９７】ＷＬ０Ａ〜ＷＬ２５５Ａ、ＷＬ０Ｂ〜ＷＬ
２５５Ｂはワード線、ＢＬ，／ＢＬはビット線、ＣＰ０
〜ＣＰ２５５はセルプレート電極、ＢＰはビット線プリ
チャージ制御信号、ＳＡＥはセンスアンプ制御信号、Ｖ
ＳＳは接地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５
５、Ｃ０Ｂ〜Ｃ２５５Ｂはメモリセルキャパシタ、Ｑｎ
０〜Ｑｎ２５５、Ｑｎ０Ｂ〜Ｑｎ２５５Ｂ、ＱｎＢＰ０
〜ＱｎＢＰ２はＮチャネル型ＭＯＳトランジスタであ
る。

【００９８】まず、図４８の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。メモリセルキャパシタＣ０の第１の
電極は、ゲート電極がワード線ＷＬ０Ａに接続されたメ
モリセルトランジスタＱｎ０を介してビット線ＢＬに接
続され、第２の電極はセルプレート電極ＣＰ０に接続さ
れている。このメモリセルキャパシタＣ０と対をなすメ
モリセルキャパシタＣ０Ｂの第１の電極は、ゲート電極
が他のワード線ＷＬ０Ｂに接続されたメモリセルトラン
ジスタＱｎ０Ｂを介してビット線／ＢＬに接続され、第
２の電極はセルプレート電極ＣＰ０に接続されている。
他のメモリセルキャパシタＣ１〜Ｃ２５５及びＣ１Ｂ〜
Ｃ２５５Ｂの接続は、メモリセルキャパシタＣ０及びＣ
０Ｂと同様である。また、ビット線ＢＬと／ＢＬはＮチ
ャネル型ＭＯＳトランジスタＱｎＢＰ２で接続され、ビ
ット線ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電
圧ＶＳＳはそれぞれＮチャネル型ＭＯＳトランジスタＱ
ｎＢＰ０、ＱｎＢＰ１で接続され、Ｎチャネル型ＭＯＳ
トランジスタＱｎＢＰ０〜ＱｎＢＰ２のゲート電極はビ
ット線プリチャージ制御信号ＢＰに接続されている。

【００９９】この強誘電体メモリ装置の回路の動作につ
いて、図４９の動作タイミング図を参照しながら説明す
る。ここでは、第１６の実施例と同様にデータの再書き
込み時には相補データを記憶する２つの強誘電体キャパ
シタには電界がかかった状態である。また、データの再
書き込み時に強誘電体キャパシタに電界がかかった状態
とするために、第１７の実施例では相補データを記憶す
る２つの強誘電体キャパシタのゲート電極であるワード
線を独立とし、セルプレート電極を共用して制御したも
のである。

【０１００】まず、メモリセルのデータを読み出すため
に、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｈ”とすることによって、ビット線ＢＬ，／ＢＬを論
理電圧“Ｌ”とする。また、ワード線ＷＬ０Ａ〜ＷＬ２
５５Ａ、ＷＬ０Ｂ〜ＷＬ２５５Ｂ、セルプレート電極Ｃ
Ｐ０を論理電圧“Ｌ”である接地電圧ＶＳＳとする。次
に、ビット線プリチャージ制御信号ＢＰを論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とする。次に、ワード線ＷＬ０Ａ，Ｗ
Ｌ０Ｂとセルプレート電極ＣＰ０を論理電圧“Ｈ”と
し、メモリセルキャパシタＣ０及びＣ０Ｂのデータをビ
ット線ＢＬ及びビット線／ＢＬに読み出す。次に、セン
スアンプ制御信号ＳＡＥを論理電圧“Ｈ”とし、センス
アンプＳＡを動作させる。次に、順次ワード線ＷＬ０Ｂ
を論理電圧“Ｌ”とし、セルプレート電極ＣＰ０を論理
電圧“Ｌ”とし、ワード線ＷＬ０Ａを論理電圧“Ｌ”と
することにより、メモリセルキャパシタＣ０及びＣ０Ｂ
のデータを再書き込みする。この後、センスアンプ制御
信号ＳＡＥを論理電圧“Ｌ”とし、センスアンプＳＡの
動作を停止させる。次に、ビット線プリチャージ制御信
号ＢＰを論理電圧“Ｈ”とすることによって、ビット線
ＢＬ，／ＢＬを論理電圧“Ｌ”とし初期状態とする。こ
れとは逆のデータである場合には、データの読み出しは
同じタイミングであるが、データの再書き込み時には、
順次ワード線ＷＬ０Ａを論理電圧“Ｌ”とし、セルプレ
ート電極ＣＰ０を論理電圧“Ｌ”とし、ワード線ＷＬ０
Ｂを論理電圧“Ｌ”とする。

【０１０１】この第１７の実施例ではデータが“Ｌ”で
あるメモリセルキャパシタの選択トランジスタのゲート
電極であるワード線を論理電圧“Ｌ”とした後に、セル
プレート電極を論理電圧“Ｌ”とし、その後に、データ
が“Ｈ”であるメモリセルキャパシタの選択トランジス
タのゲート電極であるワード線を論理電圧“Ｌ”とする
ことにより、データの再書き込み状態でのメモリセルキ
ャパシタの両電極間に電圧がかかるようにし、読み出し
時の読み出し電荷量差を大きくし安定動作あるいは低電
圧動作を可能としたことが特徴である。

【０１０２】

【発明の効果】以上説明してきたとおり、総じて本発明
によれば、１Ｔ１Ｃタイプでは本体メモリセルキャパシ
タの読み出し電荷量とダミーメモリセルキャパシタの読
み出し電荷量との差を大きくするように、２Ｔ２Ｃタイ
プでは相補メモリセルキャパシタ間の読み出し電荷量の
差を大きくするようにそれぞれ構成したので、強誘電体
メモリ装置の動作マージンを大きくすることができる。
したがって、誤動作の防止、安定動作及び低電圧動作の
実現を達成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の強誘電体メモリ装置の
回路構成図である。

【図２】本発明の第１の実施例の強誘電体メモリ装置の
動作タイミング図である。

【図３】本発明の第１の実施例の強誘電体メモリ装置の
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタのヒステリシス特性図である。

【図４】図３中の両ヒステリシス特性の決定方法を説明
するための本体メモリセルキャパシタのヒステリシス特
性図である。

【図５】本発明の第１の実施例に対する比較例の強誘電
体メモリ装置の本体メモリセルキャパシタ及びダミーメ
モリセルキャパシタのヒステリシス特性図である。

【図６】本発明の第２の実施例の強誘電体メモリ装置の
本体メモリセルキャパシタ及びダミーメモリセルキャパ
シタのヒステリシス特性図である。

【図７】図６中のダミーメモリセルキャパシタのヒステ
リシス特性の決定方法を説明するためのヒステリシス特
性図である。

【図８】本発明の第３の実施例の強誘電体メモリ装置の
回路構成図である。

【図９】本発明の第３の実施例の強誘電体メモリ装置の
動作タイミング図である。

【図１０】本発明の第４の実施例の強誘電体メモリ装置
の回路構成図である。

【図１１】本発明の第４の実施例の強誘電体メモリ装置
の動作タイミング図である。

【図１２】本発明の第４の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。

【図１３】（ａ）及び（ｂ）は本発明の第４の実施例の
強誘電体メモリ装置のセルプレート電極の信号及びダミ
ーセルプレート電極の信号を発生するための制御回路の
構成図である。

【図１４】本発明の第５の実施例の強誘電体メモリ装置
の回路構成図である。

【図１５】本発明の第５の実施例の強誘電体メモリ装置
の動作タイミング図である。

【図１６】本発明の第５の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。

【図１７】本発明の第６の実施例の強誘電体メモリ装置
のダミーセルプレート電極の信号を発生するための制御
回路の構成図である。

【図１８】本発明の第６の実施例の強誘電体メモリ装置
の動作タイミング図である。

【図１９】本発明の第６の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタ及びダミーメモリセルキャ
パシタのヒステリシス特性図である。

【図２０】本発明の第７の実施例の強誘電体メモリ装置
の動作タイミング図である。

【図２１】本発明の第７の実施例の本体メモリセルキャ
パシタのヒステリシス特性図である。

【図２２】本発明の第８の実施例の強誘電体メモリ装置
の回路構成図である。

【図２３】本発明の第８の実施例の強誘電体メモリ装置
の動作タイミング図である。

【図２４】本発明の第８の実施例の強誘電体メモリ装置
の相補メモリセルキャパシタのヒステリシス特性図であ
る。

【図２５】本発明の第９の実施例の強誘電体メモリ装置
のセンスアンプ及びその駆動回路の構成図である。

【図２６】本発明の第９の実施例の強誘電体メモリ装置
の動作タイミング図である。

【図２７】本発明の第９の実施例の強誘電体メモリ装置
の本体メモリセルキャパシタのヒステリシス特性図であ
る。

【図２８】本発明の第１０の実施例の強誘電体メモリ装
置の回路構成図である。

【図２９】本発明の第１０の実施例の強誘電体メモリ装
置の動作タイミング図である。

【図３０】本発明の第１１の実施例の強誘電体メモリ装
置の動作タイミング図である。

【図３１】本発明の第１１の実施例の強誘電体メモリ装
置の本体メモリセルキャパシタのヒステリシス特性図で
ある。

【図３２】本発明の第１２の実施例の強誘電体メモリ装
置のワード線駆動回路の構成図である。

【図３３】本発明の第１２の実施例の強誘電体メモリ装
置の動作タイミング図である。

【図３４】本発明の第１３の実施例の強誘電体メモリ装
置のワード線駆動回路の構成図である。

【図３５】本発明の第１３の実施例の強誘電体メモリ装
置の動作タイミング図である。

【図３６】本発明の第１４の実施例の強誘電体メモリ装
置のワード線駆動信号及びセルプレート電極の信号を発
生するための制御回路の構成図である。

【図３７】本発明の第１４の実施例の強誘電体メモリ装
置のワード線駆動回路の構成図である。

【図３８】本発明の第１４の実施例の強誘電体メモリ装
置の動作タイミング図である。

【図３９】本発明の第１４の実施例の強誘電体メモリ装
置の本体メモリセルキャパシタのヒステリシス特性図で
ある。

【図４０】本発明の第１５の実施例の強誘電体メモリ装
置の回路構成図である。

【図４１】本発明の第１５の実施例の強誘電体メモリ装
置のダミーワード線駆動信号及びダミーセルプレート電
極の信号を発生するための制御回路の構成図である。

【図４２】本発明の第１５の実施例の強誘電体メモリ装
置のダミーワード線駆動回路の構成図である。

【図４３】本発明の第１５の実施例の強誘電体メモリ装
置の動作タイミング図である。

【図４４】本発明の第１５の実施例の強誘電体メモリ装
置のダミーメモリセルキャパシタのヒステリシス特性図
である。

【図４５】本発明の第１６の実施例の強誘電体メモリ装
置の回路構成図である。

【図４６】本発明の第１６の実施例の強誘電体メモリ装
置の動作タイミング図である。

【図４７】本発明の第１６の実施例の強誘電体メモリ装
置の相補メモリセルキャパシタのヒステリシス特性図で
ある。

【図４８】本発明の第１７の実施例の強誘電体メモリ装
置の回路構成図である。

【図４９】本発明の第１７の実施例の強誘電体メモリ装
置の動作タイミング図である。

【符号の説明】

ＷＬ０〜ＷＬ２５５、ＷＬ０Ａ〜ＷＬ２５５Ａ、ＷＬ０
Ｂ〜ＷＬ２５５Ｂ ワード線 ＤＷＬ０，ＤＷＬ１ ダミーワード線 ＢＬ，／ＢＬ ビット線及びその信号 ＣＰ、ＣＰ０〜ＣＰ２５５、ＣＰ０Ａ〜ＣＰ２５５Ａ、
ＣＰ０Ｂ〜ＣＰ２５５Ｂ セルプレート電極及びその信
号 ＤＣＰ ダミーセルプレート電極及びその信号 ＢＰ ビット線プリチャージ制御信号 ＤＣＲＳＴ ダミーメモリセルデータ初期化用制御信号 ＳＡＥ センスアンプ制御信号 Ｓ１、ＷＬＧ１〜ＷＬＧ３、ＷＬＳ、ＷＬＣＰ、ＤＷＬ
ＤＣＰ 制御信号 ＶＳＳ 接地電圧 ＶＣＣ 電源電圧 ＶＰＰ 電圧源 ＳＡ センスアンプ Ｃ０〜Ｃ２５５、Ｃ０Ｂ〜Ｃ２５５Ｂ 本体メモリセル
キャパシタ ＤＣ０，ＤＣ１ ダミーメモリセルキャパシタ Ｃ１７０１〜Ｃ３４０１ キャパシタ Ｑｎ０〜Ｑｎ３４０４、Ｑｎ０Ｂ〜Ｑｎ２５５Ｂ、Ｑｎ
Ｄ０，ＱｎＤ１、ＱｎＲ０〜ＱｎＲ３、ＱｎＢＰ０〜Ｑ
ｎＢＰ２ Ｎチャネル型ＭＯＳトランジスタ Ｑｐ、ＱｐＲ０〜ＱｐＲ１、Ｑｐ１７０１〜Ｑｐ２５１
３ Ｐチャネル型ＭＯＳトランジスタ ＶＬＳ 電圧レベルシフタ ２８ ビット線昇圧回路 ＢＢＳ ビット線昇圧制御信号 ＣＢ０〜ＣＢ１ ビット線昇圧用キャパシタ ＷＬ ワード線の駆動信号 ＤＷＬ ダミーワード線の駆動信号 Ａ０ アドレス信号 ＩＮＶ３６０１〜ＩＮＶ４２０３ 否定回路 ＮＡＮＤ３６０１〜ＮＡＮＤ４２０２ 論理積の否定回
路 ＮＯＲ３６０１〜ＮＯＲ４１０２ 論理和の否定回路 ＥＸＮＯＲ４１０１ 排他的論理和の否定回路 ＳＡＰ、ＳＡＮ、Ｎ１７０１〜Ｎ４２０３ ノード名 ＱＬ、ＱＬ２１〜ＱＬ４７ 本体メモリセル“Ｌ”デー
タ読み出し電荷量 ＱＨ、ＱＨ２１〜ＱＨ４７ 本体メモリセル“Ｈ”デー
タ読み出し電荷量 ＱＤ ダミーメモリセルデータ読み出し電荷量 ＲＳＴＤＴ ダミーメモリセルキャパシタリセット電圧 ＣＰＣ セルプレート電極コントロール信号 ＤＣＰＣ ダミーセルプレート電極コントロール信号 ＱＳ、ＱＳ２１〜ＱＳ４７ 本体メモリセルの“Ｌ”デ
ータ読み出し電荷量と “Ｈ”データ読み出し電荷量との差 Ｐ３８０１〜Ｐ４３０４ 期間

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森脇 信行 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−223583（ＪＰ，Ａ) 特開 平４−295690（ＪＰ，Ａ) 特開 平５−325572（ＪＰ，Ａ) 特開 平８−45279（ＪＰ，Ａ) 特開 平８−55484（ＪＰ，Ａ)

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 １対のビット線と、 本体メモリセルを構成するように前記１対のビット線の
   うちの一方のビット線に接続された第１の強誘電体キャ
   パシタと、 ダミーメモリセルを構成するように前記１対のビット線
   のうちの他方のビット線に接続された第２の強誘電体キ
   ャパシタとを備え、前記第１の強誘電体キャパシタの読み出し電荷量と、前
   記第２の強誘電体キャパシタの読み出し電荷量との差を
   大きくするように、 前記第１の強誘電体キャパシタの両極間に正負電圧を繰
   り返し印加する動作を行って十分なインプリント効果を
   与えた後、前記第２の強誘電体キャパシタの読み出し電
   荷量が、前記第１の強誘電体キャパシタの読み出し電荷
   量が多い場合と少ない場合との中間の電荷量になるよう
   に、前記第２の強誘電体キャパシタの面積を設定したこ
   とを特徴とする強誘電体メモリ装置。
2. 【請求項２】 請求項１記載の強誘電体メモリ装置にお
   いて、 前記第２の強誘電体キャパシタに印加される電圧が正又
   は負のどちらか１方向のみであることを特徴とする強誘
   電体メモリ装置。
3. 【請求項３】 請求項１記載の強誘電体メモリ装置にお
   いて、 前記第２の強誘電体キャパシタに印加される電圧が正及
   び負の両方向であることを特徴とする強誘電体メモリ装
   置。
4. 【請求項４】 １対のビット線と、 本体メモリセルを構成するように前記１対のビット線の
   うちの一方のビット線に接続された第１の強誘電体キャ
   パシタと、 ダミーメモリセルを構成するように前記１対のビット線
   のうちの他方のビット線に接続された第２の強誘電体キ
   ャパシタとを備え、前記第１の強誘電体キャパシタの読み出し電荷量と、前
   記第２の強誘電体キャパシタの読み出し電荷量との差を
   大きくするように、 データの読み出し時に、前記第２の強誘電体キャパシタ
   に印加される電圧が前記第１の強誘電体キャパシタに印
   加される電圧より、トランジスタのしきい値の整数倍分
   だけ低く設定されたことを特徴とする強誘電体メモリ装
   置。
5. 【請求項５】 １対のビット線と、 本体メモリセルを構成するように前記１対のビット線の
   うちの一方のビット線に接続された第１の強誘電体キャ
   パシタと、 ダミーメモリセルを構成するように前記１対のビット線
   のうちの他方のビット線に接続された第２の強誘電体キ
   ャパシタとを備え、前記第１の強誘電体キャパシタの読み出し電荷量と、前
   記第２の強誘電体キャパシタの読み出し電荷量との差を
   大きくするように、 データの再書き込み時に、前記第２の強誘電体キャパシ
   タに印加される電圧が前記第１の強誘電体キャパシタに
   印加される電圧よりも低く設定されたことを特徴とする
   強誘電体メモリ装置。
6. 【請求項６】 １対のビット線と、 本体メモリセルを構成するように前記１対のビット線の
   うちの一方のビット線に接続された第１の強誘電体キャ
   パシタと、 ダミーメモリセルを構成するように前記１対のビット線
   のうちの他方のビット線に接続された第２の強誘電体キ
   ャパシタとを備え、前記第１の強誘電体キャパシタの読み出し電荷量と、前
   記第２の強誘電体キャパシタの読み出し電荷量との差を
   大きくするように、 データの読み出し時に、前記第２の強誘電体キャパシタ
   に印加される電圧が前記第１の強誘電体キャパシタに印
   加される電圧よりも高く設定されたことを特徴とする強
   誘電体メモリ装置。
7. 【請求項７】 １対のビット線と、 相補メモリセルのうちの一方のメモリセル又は本体メモ
   リセルを構成するように前記１対のビット線のうちの一
   方のビット線に接続された第１の強誘電体キャパシタ
   と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
   ーメモリセルを構成するように前記１対のビット線のう
   ちの他方のビット線に接続された第２の強誘電体キャパ
   シタとを備え、 前記第１の強誘電体キャパシタの読み出し電荷量と、前
   記第２の強誘電体キャパシタの読み出し電荷量との差を
   大きくするように、 前記第１又は第２の強誘電体キャパシタのうち少なくと
   も一方に印加される電圧が、データの読み出し時におい
   てデータの再書き込み時よりも高く設定されたこと を特
   徴とする強誘電体メモリ装置。
8. 【請求項８】 １対のビット線と、 相補メモリセルのうちの一方のメモリセル又は本体メモ
   リセルを構成するように前記１対のビット線のうちの一
   方のビット線に接続された第１の強誘電体キャパシタ
   と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
   ーメモリセルを構成するように前記１対のビット線のう
   ちの他方のビット線に接続された第２の強誘電体キャパ
   シタとを備え、 前記第１の強誘電体キャパシタの読み出し電荷量と、前
   記第２の強誘電体キャパシタの読み出し電荷量との差を
   大きくするように、 前記第１又は第２の強誘電体キャパシタのうち少なくと
   も一方に印加される電圧が、データの再書き込み時にお
   いてデータの読み出し時よりも高く設定され、かつ前記
   再書き込み時において印加される電圧が電源電圧よりも
   高いこと を特徴とする強誘電体メモリ装置。
9. 【請求項９】 請求項８記載の強誘電体メモリ装置にお
   いて、 前記ビット線に接続された増幅器と、論理電圧“Ｈ”が再書き込みされる前記第１又は第２の
   いずれか一方の強誘電体キャパシタに印加される電圧
   が、データの再書き込み時においてデータの読み出し時
   よりも高くなるように 前記増幅器の電源電圧を昇圧する
   ための手段とを更に備えたことを特徴とする強誘電体メ
   モリ装置。
10. 【請求項１０】 請求項８記載の強誘電体メモリ装置に
    おいて、論理電圧“Ｈ”が再書き込みされる前記第１又は第２の
    いずれか一方の強誘電体キャパシタに印加される電圧
    が、データの再書き込み時においてデータの読み出し時
    よりも高くなるように 前記ビット線の電位を昇圧するた
    めの手段を更に備えたことを特徴とする強誘電体メモリ
    装置。
11. 【請求項１１】 １対のビット線と、 相補メモリセルのうちの一方のメモリセル又は本体メモ
    リセルを構成するよう に前記１対のビット線のうちの一
    方のビット線に接続された第１の強誘電体キャパシタ
    と、 前記相補メモリセルのうちの他方のメモリセル又はダミ
    ーメモリセルを構成するように前記１対のビット線のう
    ちの他方のビット線に接続された第２の強誘電体キャパ
    シタとを備え、 前記第１の強誘電体キャパシタの読み出し電荷量と、前
    記第２の強誘電体キャパシタの読み出し電荷量との差を
    大きくするように、 前記第１又は第２の強誘電体キャパシタのうち少なくと
    も一方に印加される電圧が、データの読み出し時及びデ
    ータの再書き込み時のいずれにおいても 電源電圧よりも
    高く設定されたことを特徴とする強誘電体メモリ装置。
12. 【請求項１２】 １対のビット線と、 ワ ード線に接続されたゲート電極を有する第１のトラン
    ジスタと、 第１及び第２のプレート電極を有し、前記第１のトラン
    ジスタとともに相補メモリセルのうちの一方のメモリセ
    ル又は本体メモリセルを構成するように、前記第１のプ
    レート電極は前記第１のトランジスタを介して前記１対
    のビット線のうちの一方のビット線に接続され、かつ前
    記第２のプレート電極はセルプレート線に接続された第
    １の強誘電体キャパシタと、前記ワード線又はダミーワード線に接続されたゲート電
    極を有する第２のトランジスタと、 第１及び第２のプレート電極を有し、前記第２のトラン
    ジスタとともに前記相補メモリセルのうちの他方のメモ
    リセル又はダミーメモリセルを構成するように、前記第
    １のプレート電極は前記第２のトランジスタを介して前
    記１対のビット線のうちの他方のビット線に接続され、
    かつ前記第２のプレート電極は前記セルプレート線又は
    ダミーセルプレート線に接続された第２の強誘電体キャ
    パシタとを備え、 前記第１の強誘電体キャパシタの読み出し電荷量と、前
    記第２の強誘電体キャパシタの読み出し電荷量との差を
    大きくするように、 前記ワード線を論理電圧“Ｈ”又は“Ｌ”で選択した後
    に前記ワード線をフローティング状態とした後、前記セ
    ルプレート線又は前記一方のビット線のうち少 なくとも
    一方を論理電圧“Ｈ”として前記ワード線を昇圧するた
    めの手段を更に備えたことを特徴とする強誘電体メモリ
    装置。
13. 【請求項１３】 １対のビット線と、 ワード線に接続されたゲート電極を有する第１のトラン
    ジスタと、 第１及び第２のプレート電極を有し、前記第１のトラン
    ジスタとともに本体メモリセルを構成するように、前記
    第１のプレート電極は前記第１のトランジスタを介して
    前記１対のビット線のうちの一方のビット線に接続され
    かつ前記第２のプレート電極はセルプレート線に接続さ
    れた第１の強誘電体キャパシタと、 ダミーワード線に接続されたゲート電極を有する第２の
    トランジスタと、 第１及び第２のプレート電極を有し、前記第２のトラン
    ジスタとともにダミーメモリセルを構成するように、前
    記第１のプレート電極は前記第２のトランジスタを介し
    て前記１対のビット線のうちの他方のビット線に接続さ
    れかつ前記第２のプレート電極はダミーセルプレート線
    に接続された第２の強誘電体キャパシタとを備え、前記第１の強誘電体キャパシタの読み出し電荷量と、前
    記第２の強誘電体キャパシタの読み出し電荷量との差を
    大きくするように、 前記本体メモリセルのデータの再書き込み時に、前記ワ
    ード線を非選択とするタイミングと、前記セルプレート
    線の論理電圧を遷移させるタイミングとの順番を、前記
    一方のビット線上に読み出されたデータの論理電圧に応
    じて変えるための手段を更に備えたことを特徴とする強
    誘電体メモリ装置。
14. 【請求項１４】 １対のビット線と、 ワード線に接続されたゲート電極を有する第１のトラン
    ジスタと、 第１及び第２のプレート電極を有し、前記第１のトラン
    ジスタとともに相補メモリセルのうちの一方のメモリセ
    ルを構成するように、前記第１のプレート電極は前記第
    １のトランジスタを介して前記１対のビット線のうちの
    一方のビット線に接続されかつ前記第２のプレート電極
    は第１のセルプレート線に接続された第１の強誘電体キ
    ャパシタと、 前記ワード線に接続されたゲート電極を有する第２のト
    ランジスタと、 第１及び第２のプレート電極を有し、前記第２のトラン
    ジスタとともに前記相 補メモリセルのうちの他方のメモ
    リセルを構成するように、前記第１のプレート電極は前
    記第２のトランジスタを介して前記１対のビット線のう
    ちの他方のビット線に接続されかつ前記第２のプレート
    電極は第２のセルプレート線に接続された第２の強誘電
    体キャパシタとを備え、 前記第１の強誘電体キャパシタの読み出し電荷量と、前
    記第２の強誘電体キャパシタの読み出し電荷量との差を
    大きくするように、 前記相補メモリセルのデータの再書き込み時に、前記第
    １のセルプレート線と前記一方のビット線との間に電圧
    を印加した状態で前記ワード線を非選択とし、かつ前記
    第２のセルプレート線と前記他方のビット線との間に電
    圧を印加した状態で前記ワード線を非選択とするための
    手段を更に備えたことを特徴とする強誘電体メモリ装
    置。
15. 【請求項１５】 １対のビット線と、 第１のワード線に接続されたゲート電極を有する第１の
    トランジスタと、 第１及び第２のプレート電極を有し、前記第１のトラン
    ジスタとともに相補メモリセルのうちの一方のメモリセ
    ルを構成するように、前記第１のプレート電極は前記第
    １のトランジスタを介して前記１対のビット線のうちの
    一方のビット線に接続されかつ前記第２のプレート電極
    はセルプレート線に接続された第１の強誘電体キャパシ
    タと、 第２のワード線に接続されたゲート電極を有する第２の
    トランジスタと、 第１及び第２のプレート電極を有し、前記第２のトラン
    ジスタとともに前記相補メモリセルのうちの他方のメモ
    リセルを構成するように、前記第１のプレート電極は前
    記第２のトランジスタを介して前記１対のビット線のう
    ちの他方のビット線に接続されかつ前記第２のプレート
    電極は前記セルプレート線に接続された第２の強誘電体
    キャパシタとを備え、 前記第１の強誘電体キャパシタの読み出し電荷量と、前
    記第２の強誘電体キャパシタの読み出し電荷量との差を
    大きくするように、 前記相補メモリセルのデータの再書き込み時に、前記セ
    ルプレート線と前記一方のビット線との間に電圧を印加
    した状態で前記第１のワード線を非選択とし、かつ前記
    セルプレート線と前記他方のビット線との間に電圧を印
    加した状態で前記第２のワード線を非選択とするための
    手段を更に備えたことを特徴とする強誘電体メモリ装
    置。
16. 【請求項１６】 １対のビット線と、 本体メモリセルを構成するように前記１対のビット線の
    うちの一方のビット線に接続された第１の強誘電体キャ
    パシタと、 ダミーメモリセルを構成するように前記１対のビット線
    のうちの他方のビット線に接続された第２の強誘電体キ
    ャパシタとを備え、前記第１の強誘電体キャパシタの読み出し電荷量と、前
    記第２の強誘電体キャパシタの読み出し電荷量との差を
    大きくするように、 前記第１の強誘電体キャパシタの両極間に正負電圧を繰
    り返し印加する動作を行い、かつ前記第２の強誘電体キ
    ャパシタの両極間に正又は負のどちらか１方向の電圧を
    繰り返し印加する動作を行い、ともに十分なインプリン
    ト効果を与えた後、前記第２の強誘電体キャパシタの読
    み出し電荷量が、前記第１の強誘電体キャパシタの読み
    出し電荷量が多い場合と少ない場合との中間の電荷量に
    なるように、前記第２の強誘電体キャパシタの面積を設
    定したことを特徴とする強誘電体メモリ装置。
17. 【請求項１７】 請求項１６記載の強誘電体メモリ装置
    において、 前記第２の強誘電体キャパシタの両極間に正又は負のど
    ちらか１方向の電圧を繰り返し印加する動作を行い、十
    分なインプリント効果を与えた後に、前記第２の強誘電
    体キャパシタに印加される電圧は、前記第２の強誘電体
    キャパシタの両極間に繰り返し印加された電圧と同一方
    向の電圧であることを特徴とする強誘電体メモリ装置。