JP3276104B2 - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを用いた強誘電体メモリ装置に関する。
タを用いた強誘電体メモリ装置に関する。
【０００２】
【従来の技術】最近、メモリセルのキャパシタに強誘電
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現することができる。
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現することができる。
【０００３】米国特許４,８７３,６６４号には、二つの
タイプの強誘電体メモリ装置が開示されている。第１の
タイプは、メモリセルを１ビット当たり１個のトランジ
スタと１個のキャパシタ（１Ｔ１Ｃ）で構成したもので
ある。たとえば２５６個の本体メモリセル（ノーマルセ
ル）毎に１個のダミーメモリセル（リファレンスセル）
が設けられる。
タイプの強誘電体メモリ装置が開示されている。第１の
タイプは、メモリセルを１ビット当たり１個のトランジ
スタと１個のキャパシタ（１Ｔ１Ｃ）で構成したもので
ある。たとえば２５６個の本体メモリセル（ノーマルセ
ル）毎に１個のダミーメモリセル（リファレンスセル）
が設けられる。
【０００４】第２のタイプは、ダミーメモリセルを設け
ずに、メモリセルを１ビット当たり２個のトランジスタ
と２個のキャパシタ（２Ｔ２Ｃ）で構成したものであ
る。１対の相補データが１対の強誘電体キャパシタに記
憶される。
ずに、メモリセルを１ビット当たり２個のトランジスタ
と２個のキャパシタ（２Ｔ２Ｃ）で構成したものであ
る。１対の相補データが１対の強誘電体キャパシタに記
憶される。
【０００５】キャパシタを構成する強誘電体材料として
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報には、強誘電体
メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べ
て極端に疲労の小さい強誘電体材料も開示されている。
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報には、強誘電体
メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べ
て極端に疲労の小さい強誘電体材料も開示されている。
【０００６】上記米国特許４,８７３,６６４号の１Ｔ１
Ｃタイプの強誘電体メモリ装置によれば、ダミーメモリ
セルキャパシタは、本体メモリセルキャパシタの少なく
とも２倍の容量、すなわち少なくとも２倍の面積を有す
る。しかも、本体メモリセルキャパシタは、読み出しの
際に記憶データに応じて、分極が反転した後に元の分極
状態に戻り、あるいは反転せずに元の分極状態を保持す
る。これに対して、ダミーメモリセルキャパシタは、本
体メモリセルの記憶データの如何にかかわらず、反転せ
ずに元の分極状態を保持する。つまり、本体メモリセル
キャパシタは電極間にかかる電圧を正および負の両極性
で動作させるのに対して、ダミーメモリセルキャパシタ
は電極間にかかる電圧をつねに片極性で動作させる。
Ｃタイプの強誘電体メモリ装置によれば、ダミーメモリ
セルキャパシタは、本体メモリセルキャパシタの少なく
とも２倍の容量、すなわち少なくとも２倍の面積を有す
る。しかも、本体メモリセルキャパシタは、読み出しの
際に記憶データに応じて、分極が反転した後に元の分極
状態に戻り、あるいは反転せずに元の分極状態を保持す
る。これに対して、ダミーメモリセルキャパシタは、本
体メモリセルの記憶データの如何にかかわらず、反転せ
ずに元の分極状態を保持する。つまり、本体メモリセル
キャパシタは電極間にかかる電圧を正および負の両極性
で動作させるのに対して、ダミーメモリセルキャパシタ
は電極間にかかる電圧をつねに片極性で動作させる。
【０００７】本体メモリセルキャパシタのセルプレート
電極の印加電圧、ダミーメモリセルキャパシタのセルプ
レート電極（ダミーセルプレート電極）の印加電圧、本
体メモリセルトランジスタのゲート電極に接続されたワ
ード線の印加電圧、およびダミーメモリセルトランジス
タのゲート電極に接続されたワード線（ダミーワード
線）の印加電圧は、いずれも電源電圧と等しく５Ｖであ
る。
電極の印加電圧、ダミーメモリセルキャパシタのセルプ
レート電極（ダミーセルプレート電極）の印加電圧、本
体メモリセルトランジスタのゲート電極に接続されたワ
ード線の印加電圧、およびダミーメモリセルトランジス
タのゲート電極に接続されたワード線（ダミーワード
線）の印加電圧は、いずれも電源電圧と等しく５Ｖであ
る。
【０００８】データの読み出し時にはワード線およびセ
ルプレート電極に同時に電圧を印加する。しかも、本体
メモリセルの記憶データの如何にかかわらず、本体メモ
リセルキャパシタのセルプレート電極の電圧を立ち下げ
た後にワード線およびダミーワード線の電圧を立ち下
げ、その後にビット線をプリチャージする。また、ワー
ド線およびダミーワード線の電圧の立ち下げと同時にダ
ミーメモリセルキャパシタのセルプレート電極の電圧を
立ち下げる。
ルプレート電極に同時に電圧を印加する。しかも、本体
メモリセルの記憶データの如何にかかわらず、本体メモ
リセルキャパシタのセルプレート電極の電圧を立ち下げ
た後にワード線およびダミーワード線の電圧を立ち下
げ、その後にビット線をプリチャージする。また、ワー
ド線およびダミーワード線の電圧の立ち下げと同時にダ
ミーメモリセルキャパシタのセルプレート電極の電圧を
立ち下げる。
【０００９】
【発明が解決しようとする課題】従来の１Ｔ１Ｃタイプ
の強誘電体メモリ装置は、上記のように本体メモリセル
キャパシタに電界が残った状態でワード線を立ち下げる
ため、キャパシタに電界が残った状態が継続する。この
結果、キャパシタに電界ストレスが掛り、特に高電圧や
高温の条件下ではキャパシタを劣化させる要因となる。
また、メモリセルキャパシタに電界が残らないようにす
るために、ビット線をセルプレートと同じ電位にする
際、セルプレートの駆動能力が小さければ、セルプレー
ト電位が負の電位となる場合がある。この場合、セルプ
レートに接続されているメモリセルキャパシタの”Ｌ”
データが破壊されるおそれがある。
の強誘電体メモリ装置は、上記のように本体メモリセル
キャパシタに電界が残った状態でワード線を立ち下げる
ため、キャパシタに電界が残った状態が継続する。この
結果、キャパシタに電界ストレスが掛り、特に高電圧や
高温の条件下ではキャパシタを劣化させる要因となる。
また、メモリセルキャパシタに電界が残らないようにす
るために、ビット線をセルプレートと同じ電位にする
際、セルプレートの駆動能力が小さければ、セルプレー
ト電位が負の電位となる場合がある。この場合、セルプ
レートに接続されているメモリセルキャパシタの”Ｌ”
データが破壊されるおそれがある。
【００１０】また、電源電圧が高くなると、メモリセル
キャパシタにかかる電界がメモリセルキャパシタの特性
を劣化させ、その結果、動作マージンが少なくなるとい
う問題もある。これらの問題は、１Ｔ１Ｃタイプと２Ｔ
２Ｃタイプとに共通の問題である。
キャパシタにかかる電界がメモリセルキャパシタの特性
を劣化させ、その結果、動作マージンが少なくなるとい
う問題もある。これらの問題は、１Ｔ１Ｃタイプと２Ｔ
２Ｃタイプとに共通の問題である。
【００１１】本発明の目的は、強誘電体キャパシタの電
界印加の影響を緩和し、強誘電体メモリ装置の誤動作を
防止することにある。
界印加の影響を緩和し、強誘電体メモリ装置の誤動作を
防止することにある。
【００１２】
【課題を解決するための手段】本発明の第１の構成によ
る強誘電体メモリ装置は、第１および第２のビット線
と、本体メモリセルを構成するように前記第１のビット
線に第１のメモリセルトランジスタを介して接続された
第１の強誘電体キャパシタとを備え、第１の強誘電体キ
ャパシタに所定の電界を印加した後に、その電界をゼロ
にする動作を行うことを特徴とする。
る強誘電体メモリ装置は、第１および第２のビット線
と、本体メモリセルを構成するように前記第１のビット
線に第１のメモリセルトランジスタを介して接続された
第１の強誘電体キャパシタとを備え、第１の強誘電体キ
ャパシタに所定の電界を印加した後に、その電界をゼロ
にする動作を行うことを特徴とする。
【００１３】本発明の第２の構成による強誘電体メモリ
装置は、上記第１の構成に加えて、ダミーメモリセルを
構成するように前記第２のビット線に第２のメモリセル
トランジスタを介して接続された第２の強誘電体キャパ
シタと、リセット回路とを備える。そして、前記第１の
強誘電体キャパシタに所定の電界を印加した後に、第１
のビット線を通してその電界をゼロとし、前記第２の強
誘電体キャパシタに電界を印加した後に、前記リセット
回路によってその電界をゼロにする。
装置は、上記第１の構成に加えて、ダミーメモリセルを
構成するように前記第２のビット線に第２のメモリセル
トランジスタを介して接続された第２の強誘電体キャパ
シタと、リセット回路とを備える。そして、前記第１の
強誘電体キャパシタに所定の電界を印加した後に、第１
のビット線を通してその電界をゼロとし、前記第２の強
誘電体キャパシタに電界を印加した後に、前記リセット
回路によってその電界をゼロにする。
【００１４】本発明の第３の構成による強誘電体メモリ
装置は、上記第１の構成に加えて、前記第２のビット線
に第２のメモリセルトランジスタを介して接続された第
２の強誘電体キャパシタを備え、前記第１および第２の
強誘電体キャパシタに電界を印加した後に、それぞれ第
１および第２のビット線を通してその電界をゼロにす
る。
装置は、上記第１の構成に加えて、前記第２のビット線
に第２のメモリセルトランジスタを介して接続された第
２の強誘電体キャパシタを備え、前記第１および第２の
強誘電体キャパシタに電界を印加した後に、それぞれ第
１および第２のビット線を通してその電界をゼロにす
る。
【００１５】本発明の第４の構成による強誘電体メモリ
装置は、上記第１の構成に加えて、ダミーメモリセルを
構成するように前記第２のビット線に第２のメモリセル
トランジスタを介して接続された第２の強誘電体キャパ
シタを備え、前記第１および第２の強誘電体キャパシタ
に所定の電界を印加した後に、それぞれ第１または第２
のビット線を通してその電界をゼロにする。
装置は、上記第１の構成に加えて、ダミーメモリセルを
構成するように前記第２のビット線に第２のメモリセル
トランジスタを介して接続された第２の強誘電体キャパ
シタを備え、前記第１および第２の強誘電体キャパシタ
に所定の電界を印加した後に、それぞれ第１または第２
のビット線を通してその電界をゼロにする。
【００１６】本発明の第５の構成による強誘電体メモリ
装置は、上記第１の構成に加えて、ダミーメモリセルを
構成するように前記第２のビット線に第２のメモリセル
トランジスタを介して接続された第２の強誘電体キャパ
シタを備え、前記第１の強誘電体キャパシタに所定の電
界を印加した後に第１のビット線を通してその電界をゼ
ロとし、前記第２の強誘電体キャパシタに第１の方向の
電界を印加した後に、第１の方向とは逆の電界がかから
ないように第２のビット線を通してその電界をゼロにす
る。
装置は、上記第１の構成に加えて、ダミーメモリセルを
構成するように前記第２のビット線に第２のメモリセル
トランジスタを介して接続された第２の強誘電体キャパ
シタを備え、前記第１の強誘電体キャパシタに所定の電
界を印加した後に第１のビット線を通してその電界をゼ
ロとし、前記第２の強誘電体キャパシタに第１の方向の
電界を印加した後に、第１の方向とは逆の電界がかから
ないように第２のビット線を通してその電界をゼロにす
る。
【００１７】上記のような本発明の第１〜５の構成によ
れば、読み出し時に強誘電体キャパシタに電界が印加さ
れた後に電界をゼロにする動作が行われることにより、
キャパシタへの電界ストレスが低減され、キャパシタの
劣化が緩和される。
れば、読み出し時に強誘電体キャパシタに電界が印加さ
れた後に電界をゼロにする動作が行われることにより、
キャパシタへの電界ストレスが低減され、キャパシタの
劣化が緩和される。
【００１８】本発明の第６の構成による強誘電体メモリ
装置は、１対のビット線と、本体メモリセルを構成する
ように前記１対のビット線のうちの一方のビット線に第
１のメモリセルトランジスタを介して接続された第１の
強誘電体キャパシタとを備え、第１の強誘電体キャパシ
タの電界をゼロにした後に所定の電界を印加することを
特徴とする。このように、読み出し動作前に強誘電体キ
ャパシタの電界をゼロにすることにより、キャパシタに
電荷がない状態すなわち分極のみの状態で読み出し動作
を行うので、短時間のリテンション試験を行うことがで
きる。
装置は、１対のビット線と、本体メモリセルを構成する
ように前記１対のビット線のうちの一方のビット線に第
１のメモリセルトランジスタを介して接続された第１の
強誘電体キャパシタとを備え、第１の強誘電体キャパシ
タの電界をゼロにした後に所定の電界を印加することを
特徴とする。このように、読み出し動作前に強誘電体キ
ャパシタの電界をゼロにすることにより、キャパシタに
電荷がない状態すなわち分極のみの状態で読み出し動作
を行うので、短時間のリテンション試験を行うことがで
きる。
【００１９】本発明の第７の構成による強誘電体メモリ
装置は、第１および第２のビット線と、本体メモリセル
を構成するように前記第１のビット線に第１のメモリセ
ルトランジスタを介して接続された第１の強誘電体キャ
パシタと、前記第２のビット線に第２のメモリセルトラ
ンジスタを介して接続された第２の強誘電体キャパシタ
とを備える。前記第１および第２のビット線は、ゲート
信号が第１の制御信号である第３および第４のトランジ
スタを介してビット線プリチャージ電圧源に接続される
と共に、ゲート信号が第２の制御信号である第５のトラ
ンジスタを介してイコライズ接続される。前記第１、第
２の強誘電体キャパシタに電界を印加した後にそれぞれ
前記第１または第２のビット線を通してその電界をゼロ
にするとき、前記第１の制御信号で第１および第２のビ
ット線をビット線プリチャージ電圧源に接続した後に、
第１および第２のビット線がイコライズ接続される。
装置は、第１および第２のビット線と、本体メモリセル
を構成するように前記第１のビット線に第１のメモリセ
ルトランジスタを介して接続された第１の強誘電体キャ
パシタと、前記第２のビット線に第２のメモリセルトラ
ンジスタを介して接続された第２の強誘電体キャパシタ
とを備える。前記第１および第２のビット線は、ゲート
信号が第１の制御信号である第３および第４のトランジ
スタを介してビット線プリチャージ電圧源に接続される
と共に、ゲート信号が第２の制御信号である第５のトラ
ンジスタを介してイコライズ接続される。前記第１、第
２の強誘電体キャパシタに電界を印加した後にそれぞれ
前記第１または第２のビット線を通してその電界をゼロ
にするとき、前記第１の制御信号で第１および第２のビ
ット線をビット線プリチャージ電圧源に接続した後に、
第１および第２のビット線がイコライズ接続される。
【００２０】ビット線のイコライズとプリチャージを別
の制御信号で制御することにより、例えば２Ｔ２Ｃ型の
メモリセル構成において、相補データのＬデータの破壊
の恐れを低減できる。
の制御信号で制御することにより、例えば２Ｔ２Ｃ型の
メモリセル構成において、相補データのＬデータの破壊
の恐れを低減できる。
【００２１】本発明の第８の構成による強誘電体メモリ
装置は、第１および第２のビット線と、本体メモリセル
を構成するように前記第１のビット線に第１のメモリセ
ルトランジスタを介して接続された第１の強誘電体キャ
パシタと、前記第２のビット線に第２のメモリセルトラ
ンジスタを介して接続された第２の強誘電体キャパシタ
と、前記第１のビット線をビット線プリチャージ電圧源
に接続する回路と、前記第２のビット線をビット線プリ
チャージ電圧源に接続する回路とを備える。前記第１お
よび第２の強誘電体キャパシタに電界を印加した後にそ
れぞれ前記第１または第２のビット線を通してその電界
をゼロとするとき、前記第１および第２のビット線のう
ち論理電圧“Ｌ”であるビット線をフローティング状態
とし、論理電圧“Ｈ”であるビット線をビット線プリチ
ャージ電圧源へ接続したのちに、論理電圧“Ｌ”である
ビット線をビット線プリチャージ電圧源へ接続する。
装置は、第１および第２のビット線と、本体メモリセル
を構成するように前記第１のビット線に第１のメモリセ
ルトランジスタを介して接続された第１の強誘電体キャ
パシタと、前記第２のビット線に第２のメモリセルトラ
ンジスタを介して接続された第２の強誘電体キャパシタ
と、前記第１のビット線をビット線プリチャージ電圧源
に接続する回路と、前記第２のビット線をビット線プリ
チャージ電圧源に接続する回路とを備える。前記第１お
よび第２の強誘電体キャパシタに電界を印加した後にそ
れぞれ前記第１または第２のビット線を通してその電界
をゼロとするとき、前記第１および第２のビット線のう
ち論理電圧“Ｌ”であるビット線をフローティング状態
とし、論理電圧“Ｈ”であるビット線をビット線プリチ
ャージ電圧源へ接続したのちに、論理電圧“Ｌ”である
ビット線をビット線プリチャージ電圧源へ接続する。
【００２２】Ｌデータのビット線をフローティング状態
として、Ｈデータのビット線をビット線プリチャージ電
圧源とすることにより、セルプレートの電位がＬレベル
からさらに低下すると、フローティング状態のＬデータ
ビット線の電位も低下するので、Ｌデータの破壊の恐れ
を低減できる。
として、Ｈデータのビット線をビット線プリチャージ電
圧源とすることにより、セルプレートの電位がＬレベル
からさらに低下すると、フローティング状態のＬデータ
ビット線の電位も低下するので、Ｌデータの破壊の恐れ
を低減できる。
【００２３】本発明の第９の構成による強誘電体メモリ
装置は、第１および第２のビット線と、本体メモリセル
を構成するように前記第１のビット線に第１のメモリセ
ルトランジスタを介して接続された第１の強誘電体キャ
パシタと、前記第２のビット線に第２のメモリセルトラ
ンジスタを介して接続された第２の強誘電体キャパシタ
と、前記第１の強誘電体キャパシタに接続された第１の
セルプレート電極と、前記第２の強誘電体キャパシタに
接続された第２のセルプレート電極とを備えていること
を特徴とする。例えば２Ｔ２Ｃ型メモリセル構成におい
て、相補データのセルプレート電極を別電極とし、駆動
回路もそれぞれ別個に設けることにより、各セルプレー
ト電極の相互影響を無くして、ビット線をＬとし電界を
ゼロにする動作の際にＬデータが破壊されるおそれを低
減することができる。
装置は、第１および第２のビット線と、本体メモリセル
を構成するように前記第１のビット線に第１のメモリセ
ルトランジスタを介して接続された第１の強誘電体キャ
パシタと、前記第２のビット線に第２のメモリセルトラ
ンジスタを介して接続された第２の強誘電体キャパシタ
と、前記第１の強誘電体キャパシタに接続された第１の
セルプレート電極と、前記第２の強誘電体キャパシタに
接続された第２のセルプレート電極とを備えていること
を特徴とする。例えば２Ｔ２Ｃ型メモリセル構成におい
て、相補データのセルプレート電極を別電極とし、駆動
回路もそれぞれ別個に設けることにより、各セルプレー
ト電極の相互影響を無くして、ビット線をＬとし電界を
ゼロにする動作の際にＬデータが破壊されるおそれを低
減することができる。
【００２４】本発明の第１０の構成による強誘電体メモ
リ装置は、第１および第２のビット線と、本体メモリセ
ルを構成するように前記第１のビット線に第１のメモリ
セルトランジスタを介して接続された第１の強誘電体キ
ャパシタと、前記第２のビット線に第２のメモリセルト
ランジスタを介して接続された第２の強誘電体キャパシ
タとを備える。前記第１のメモリセルトランジスタのゲ
ートが第１のワード線に接続され、第２のメモリセルト
ランジスタのゲートが第２のワード線に接続され、前記
第１および第２のメモリセルトランジスタが共にオンに
なり、前記第１のビット線がＬレベル、かつ、前記第２
のビット線がＨレベルになった後、前記第２のメモリセ
ルトランジスタがオフになり、その後に前記第２のビッ
ト線がＨレベルからＬレベルに変化する。
リ装置は、第１および第２のビット線と、本体メモリセ
ルを構成するように前記第１のビット線に第１のメモリ
セルトランジスタを介して接続された第１の強誘電体キ
ャパシタと、前記第２のビット線に第２のメモリセルト
ランジスタを介して接続された第２の強誘電体キャパシ
タとを備える。前記第１のメモリセルトランジスタのゲ
ートが第１のワード線に接続され、第２のメモリセルト
ランジスタのゲートが第２のワード線に接続され、前記
第１および第２のメモリセルトランジスタが共にオンに
なり、前記第１のビット線がＬレベル、かつ、前記第２
のビット線がＨレベルになった後、前記第２のメモリセ
ルトランジスタがオフになり、その後に前記第２のビッ
ト線がＨレベルからＬレベルに変化する。
【００２５】
【発明の実施の形態】以下、本発明の実施形態を実施例
と図面を用いて説明する。 （実施例１）第１の実施例に係る強誘電体メモリ装置の
回路構成を図１に示す。この強誘電体メモリ装置の動作
タイミングを図２に示す。この強誘電体メモリ装置のメ
モリセルは、１ビットのデータを一つのトランジスタと
一つの強誘電体キャパシタとで記憶する。
と図面を用いて説明する。 （実施例１）第１の実施例に係る強誘電体メモリ装置の
回路構成を図１に示す。この強誘電体メモリ装置の動作
タイミングを図２に示す。この強誘電体メモリ装置のメ
モリセルは、１ビットのデータを一つのトランジスタと
一つの強誘電体キャパシタとで記憶する。
【００２６】図１において、ＷＬ０〜ＷＬ２５５はワー
ド線、ＤＷＬ０，ＤＷＬ１はダミーワード線、ＢＬ，／
ＢＬはビット線、ＣＰはセルプレート電極、ＤＣＰはダ
ミーセルプレート電極、ＢＰはビット線プリチャージ制
御信号、ＤＣＲＳＴはダミーメモリセルデータ初期化用
制御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは接
地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５は本体メ
モリセルキャパシタ、ＤＣ０，ＤＣ１はダミーメモリセ
ルキャパシタ、Ｑｎ０〜Ｑｎ２５５、ＱｎＤ０、ＱｎＤ
１、ＱｎＲ０，ＱｎＲ１、および、ＱｎＢＰ０，ＱｎＢ
Ｐ１はＮチャネル型ＭＯＳトランジスタである。以下、
Ｑｎ０〜Ｑｎ２５５を本体メモリセルトランジスタ、Ｑ
ｎＤ０およびＱｎＤ１をダミーメモリセルトランジスタ
という。
ド線、ＤＷＬ０，ＤＷＬ１はダミーワード線、ＢＬ，／
ＢＬはビット線、ＣＰはセルプレート電極、ＤＣＰはダ
ミーセルプレート電極、ＢＰはビット線プリチャージ制
御信号、ＤＣＲＳＴはダミーメモリセルデータ初期化用
制御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは接
地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５は本体メ
モリセルキャパシタ、ＤＣ０，ＤＣ１はダミーメモリセ
ルキャパシタ、Ｑｎ０〜Ｑｎ２５５、ＱｎＤ０、ＱｎＤ
１、ＱｎＲ０，ＱｎＲ１、および、ＱｎＢＰ０，ＱｎＢ
Ｐ１はＮチャネル型ＭＯＳトランジスタである。以下、
Ｑｎ０〜Ｑｎ２５５を本体メモリセルトランジスタ、Ｑ
ｎＤ０およびＱｎＤ１をダミーメモリセルトランジスタ
という。
【００２７】まず、図１の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。ダミーメモリセルキャパシタＤＣ０
の第１の電極は、ゲート電極がダミーワード線ＤＷＬ０
に接続されたダミーメモリセルトランジスタＱｎＤ０を
介してビット線／ＢＬに接続され、第２の電極はダミー
セルプレート電極ＤＣＰに接続されている。
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。ダミーメモリセルキャパシタＤＣ０
の第１の電極は、ゲート電極がダミーワード線ＤＷＬ０
に接続されたダミーメモリセルトランジスタＱｎＤ０を
介してビット線／ＢＬに接続され、第２の電極はダミー
セルプレート電極ＤＣＰに接続されている。
【００２８】ダミーメモリセルキャパシタＤＣ１の第１
の電極は、ゲート電極がダミーワード線ＤＷＬ１に接続
されたダミーメモリセルトランジスタＱｎＤ１を介して
ビット線ＢＬに接続され、第２の電極はダミーセルプレ
ート電極ＤＣＰに接続されている。また、両ダミーメモ
リセルキャパシタＤＣ０，ＤＣ１の第１の電極は、ダミ
ーメモリセルデータ初期化用制御信号ＤＣＲＳＴがゲー
ト電極に印加されるＮチャネル型ＭＯＳトランジスタＱ
ｎＲ０，ＱｎＲ１を介して、ダミーメモリセルデータ初
期化電圧である接地電圧ＶＳＳに接続されている。
の電極は、ゲート電極がダミーワード線ＤＷＬ１に接続
されたダミーメモリセルトランジスタＱｎＤ１を介して
ビット線ＢＬに接続され、第２の電極はダミーセルプレ
ート電極ＤＣＰに接続されている。また、両ダミーメモ
リセルキャパシタＤＣ０，ＤＣ１の第１の電極は、ダミ
ーメモリセルデータ初期化用制御信号ＤＣＲＳＴがゲー
ト電極に印加されるＮチャネル型ＭＯＳトランジスタＱ
ｎＲ０，ＱｎＲ１を介して、ダミーメモリセルデータ初
期化電圧である接地電圧ＶＳＳに接続されている。
【００２９】一方、本体メモリセルキャパシタＣ０の第
１の電極は、ゲート電極がワード線ＷＬ０に接続された
本体メモリセルトランジスタＱｎ０を介してビット線Ｂ
Ｌに接続され、第２の電極はセルプレート電極ＣＰに接
続されている。本体メモリセルキャパシタＣ１の第１の
電極は、ゲート電極がワード線ＷＬ１に接続された本体
メモリセルトランジスタＱｎ１を介してビット線／ＢＬ
に接続され、第２の電極はセルプレート電極ＣＰに接続
されている。
１の電極は、ゲート電極がワード線ＷＬ０に接続された
本体メモリセルトランジスタＱｎ０を介してビット線Ｂ
Ｌに接続され、第２の電極はセルプレート電極ＣＰに接
続されている。本体メモリセルキャパシタＣ１の第１の
電極は、ゲート電極がワード線ＷＬ１に接続された本体
メモリセルトランジスタＱｎ１を介してビット線／ＢＬ
に接続され、第２の電極はセルプレート電極ＣＰに接続
されている。
【００３０】本体メモリセルキャパシタＣ０の保持デー
タを読み出す場合の動作タイミングを図２に示す。ま
ず、初期状態として、ビット線プリチャージ制御信号Ｂ
Ｐを論理電圧“Ｈ”とすることによって、ビット線Ｂ
Ｌ，／ＢＬを論理電圧“Ｌ”とする。また、ワード線Ｗ
Ｌ０〜ＷＬ２５５、ダミーワード線ＤＷＬ０，ＤＷＬ
１、セルプレート電極ＣＰ、ダミーセルプレート電極Ｄ
ＣＰを論理電圧“Ｌ”とする。また、ダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｈ”と
し、両ダミーメモリセルキャパシタＤＣ０，ＤＣ１を初
期化する。
タを読み出す場合の動作タイミングを図２に示す。ま
ず、初期状態として、ビット線プリチャージ制御信号Ｂ
Ｐを論理電圧“Ｈ”とすることによって、ビット線Ｂ
Ｌ，／ＢＬを論理電圧“Ｌ”とする。また、ワード線Ｗ
Ｌ０〜ＷＬ２５５、ダミーワード線ＤＷＬ０，ＤＷＬ
１、セルプレート電極ＣＰ、ダミーセルプレート電極Ｄ
ＣＰを論理電圧“Ｌ”とする。また、ダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｈ”と
し、両ダミーメモリセルキャパシタＤＣ０，ＤＣ１を初
期化する。
【００３１】次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｌ”とすることによってビット線ＢＬ，／
ＢＬをフローティング状態とし、かつダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｌ”と
することによって両ダミーメモリセルキャパシタＤＣ
０，ＤＣ１の第１の電極をフローティング状態とする。
を論理電圧“Ｌ”とすることによってビット線ＢＬ，／
ＢＬをフローティング状態とし、かつダミーメモリセル
データ初期化用制御信号ＤＣＲＳＴを論理電圧“Ｌ”と
することによって両ダミーメモリセルキャパシタＤＣ
０，ＤＣ１の第１の電極をフローティング状態とする。
【００３２】次に、ワード線ＷＬ０とダミーワード線Ｄ
ＷＬ０とセルプレート電極ＣＰとダミーセルプレート電
極ＤＣＰを論理電圧“Ｈ”とすることによって、本体メ
モリセルキャパシタＣ０のデータをビット線ＢＬに、ダ
ミーメモリセルキャパシタＤＣ０のデータをビット線／
ＢＬに読み出す。
ＷＬ０とセルプレート電極ＣＰとダミーセルプレート電
極ＤＣＰを論理電圧“Ｈ”とすることによって、本体メ
モリセルキャパシタＣ０のデータをビット線ＢＬに、ダ
ミーメモリセルキャパシタＤＣ０のデータをビット線／
ＢＬに読み出す。
【００３３】次に、センスアンプ制御信号ＳＡＥを論理
電圧“Ｈ”とし、センスアンプＳＡを動作させる。次
に、セルプレート電極ＣＰを論理電圧“Ｌ”とすること
により、本体メモリセルキャパシタＣ０のデータを再書
き込みする。次に、ダミーワード線ＤＷＬ０を論理電圧
“Ｌ”とすることにより、ダミーメモリセルキャパシタ
ＤＣ０をビット線／ＢＬから切り離す。次に、センスア
ンプ制御信号ＳＡＥを論理電圧“Ｌ”とすることにより
センスアンプＳＡの動作を停止させる。次に、ビット線
プリチャージ制御信号ＢＰを論理電圧“Ｈ”とすること
によってビット線ＢＬ，／ＢＬを接地電圧ＶＳＳとす
る。
電圧“Ｈ”とし、センスアンプＳＡを動作させる。次
に、セルプレート電極ＣＰを論理電圧“Ｌ”とすること
により、本体メモリセルキャパシタＣ０のデータを再書
き込みする。次に、ダミーワード線ＤＷＬ０を論理電圧
“Ｌ”とすることにより、ダミーメモリセルキャパシタ
ＤＣ０をビット線／ＢＬから切り離す。次に、センスア
ンプ制御信号ＳＡＥを論理電圧“Ｌ”とすることにより
センスアンプＳＡの動作を停止させる。次に、ビット線
プリチャージ制御信号ＢＰを論理電圧“Ｈ”とすること
によってビット線ＢＬ，／ＢＬを接地電圧ＶＳＳとす
る。
【００３４】この状態で本体メモリセルキャパシタＣ０
に電界がかからない状態とすることができる。また、ダ
ミーメモリセルデータ初期化用制御信号ＤＣＲＳＴを論
理電圧“Ｈ”とすることによってダミーメモリセルキャ
パシタＤＣ０に電界を印加し、ダミーメモリセルキャパ
シタＤＣ０の状態を確実に復帰させる。
に電界がかからない状態とすることができる。また、ダ
ミーメモリセルデータ初期化用制御信号ＤＣＲＳＴを論
理電圧“Ｈ”とすることによってダミーメモリセルキャ
パシタＤＣ０に電界を印加し、ダミーメモリセルキャパ
シタＤＣ０の状態を確実に復帰させる。
【００３５】次に、ダミーセルプレート電極ＤＣＰを論
理電圧“Ｌ”とし、ダミーメモリセルキャパシタＤＣ０
にかかる電界をゼロとする。また、ワード線ＷＬ０を論
理電圧“Ｌ”とすることにより、本体メモリセルキャパ
シタＣ０をビット線ＢＬ，／ＢＬから切り離す。これに
より、本体メモリセルキャパシタＣ０およびダミーメモ
リセルキャパシタＤＣ０に電荷が残らず電界がかからな
い状態でデータの読み出しおよび再書き込みを終了す
る。ここで示した回路構成および動作タイミングはあく
まで一例であり、メモリセルキャパシタにかかる電界の
関係が上記のような状態であれば充分である。
理電圧“Ｌ”とし、ダミーメモリセルキャパシタＤＣ０
にかかる電界をゼロとする。また、ワード線ＷＬ０を論
理電圧“Ｌ”とすることにより、本体メモリセルキャパ
シタＣ０をビット線ＢＬ，／ＢＬから切り離す。これに
より、本体メモリセルキャパシタＣ０およびダミーメモ
リセルキャパシタＤＣ０に電荷が残らず電界がかからな
い状態でデータの読み出しおよび再書き込みを終了す
る。ここで示した回路構成および動作タイミングはあく
まで一例であり、メモリセルキャパシタにかかる電界の
関係が上記のような状態であれば充分である。
【００３６】本実施例の強誘電体メモリ装置の特徴は、
メモリセルキャパシタに電荷が残らず電界がかからない
状態でデータの再書き込みが終了することにある。も
し、ビット線を接地電圧ＶＳＳにプリチャージする前に
ワード線を論理電圧“Ｌ”とした場合、メモリセルキャ
パシタに電荷が残り、電荷がリークなどによってなくな
るまで、メモリセルキャパシタに電界がかかり続ける。
この場合、メモリセルキャパシタが劣化するおそれがあ
る。
メモリセルキャパシタに電荷が残らず電界がかからない
状態でデータの再書き込みが終了することにある。も
し、ビット線を接地電圧ＶＳＳにプリチャージする前に
ワード線を論理電圧“Ｌ”とした場合、メモリセルキャ
パシタに電荷が残り、電荷がリークなどによってなくな
るまで、メモリセルキャパシタに電界がかかり続ける。
この場合、メモリセルキャパシタが劣化するおそれがあ
る。
【００３７】たとえば２００×１０-9秒のサイクル（周
期）で動作し、このうちメモリセルキャパシタに電界が
かかる時間が２０×１０-9秒であるデバイスでは、メモ
リセルキャパシタに電界がかかっている時間は１／１０
であるため、寿命は１０倍向上する。動作サイクルが長
いほど寿命は向上する。ちなみに、従来のようにメモリ
セルキャパシタに電荷が残るような動作の場合では、サ
イクル時間には関係なく全体の動作時間で寿命が決ま
る。
期）で動作し、このうちメモリセルキャパシタに電界が
かかる時間が２０×１０-9秒であるデバイスでは、メモ
リセルキャパシタに電界がかかっている時間は１／１０
であるため、寿命は１０倍向上する。動作サイクルが長
いほど寿命は向上する。ちなみに、従来のようにメモリ
セルキャパシタに電荷が残るような動作の場合では、サ
イクル時間には関係なく全体の動作時間で寿命が決ま
る。
【００３８】（実施例２）第１の実施例では強誘電体メ
モリセルが１ビットのデータを一つのトランジスタと一
つの強誘電体キャパシタとで記憶する。これに対して、
第２の実施例では強誘電体メモリセルが１ビットのデー
タを二つのトランジスタと二つの強誘電体キャパシタで
記憶するように構成され、それぞれの強誘電体キャパシ
タに相補データが記憶される。図３に本実施例に係る強
誘電体メモリ装置の回路構成を示し、図４にその動作タ
イミングを示す。
モリセルが１ビットのデータを一つのトランジスタと一
つの強誘電体キャパシタとで記憶する。これに対して、
第２の実施例では強誘電体メモリセルが１ビットのデー
タを二つのトランジスタと二つの強誘電体キャパシタで
記憶するように構成され、それぞれの強誘電体キャパシ
タに相補データが記憶される。図３に本実施例に係る強
誘電体メモリ装置の回路構成を示し、図４にその動作タ
イミングを示す。
【００３９】図３において、ＷＬ０〜ＷＬ２５５はワー
ド線、ＢＬ，／ＢＬはビット線、ＣＰはセルプレート電
極、ＢＰはビット線プリチャージ制御信号、ＳＡＥはセ
ンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡはセンス
アンプ、Ｃ０〜Ｃ２５５、Ｃ０Ｂ〜Ｃ２５５Ｂはメモリ
セルキャパシタ、Ｑｎ０〜Ｑｎ２５５、Ｑｎ０Ｂ〜Ｑｎ
２５５Ｂ、ＱｎＢＰ０〜ＱｎＢＰ２はＮチャネル型ＭＯ
Ｓトランジスタである。
ド線、ＢＬ，／ＢＬはビット線、ＣＰはセルプレート電
極、ＢＰはビット線プリチャージ制御信号、ＳＡＥはセ
ンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡはセンス
アンプ、Ｃ０〜Ｃ２５５、Ｃ０Ｂ〜Ｃ２５５Ｂはメモリ
セルキャパシタ、Ｑｎ０〜Ｑｎ２５５、Ｑｎ０Ｂ〜Ｑｎ
２５５Ｂ、ＱｎＢＰ０〜ＱｎＢＰ２はＮチャネル型ＭＯ
Ｓトランジスタである。
【００４０】まず、図３の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。メモリセルキャパシタＣ０の第１の
電極は、ゲート電極がワード線ＷＬ０に接続されたメモ
リセルトランジスタＱｎ０を介してビット線ＢＬに接続
され、第２の電極はセルプレート電極ＣＰに接続されて
いる。このメモリセルキャパシタＣ０と対をなすメモリ
セルキャパシタＣ０Ｂの第１の電極は、ゲート電極がワ
ード線ＷＬ０に接続されたメモリセルトランジスタＱｎ
０Ｂを介してビット線／ＢＬに接続され、第２の電極は
セルプレート電極ＣＰに接続されている。
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。メモリセルキャパシタＣ０の第１の
電極は、ゲート電極がワード線ＷＬ０に接続されたメモ
リセルトランジスタＱｎ０を介してビット線ＢＬに接続
され、第２の電極はセルプレート電極ＣＰに接続されて
いる。このメモリセルキャパシタＣ０と対をなすメモリ
セルキャパシタＣ０Ｂの第１の電極は、ゲート電極がワ
ード線ＷＬ０に接続されたメモリセルトランジスタＱｎ
０Ｂを介してビット線／ＢＬに接続され、第２の電極は
セルプレート電極ＣＰに接続されている。
【００４１】他のメモリセルキャパシタＣ１〜Ｃ２５５
およびＣ１Ｂ〜Ｃ２５５Ｂの接続は、メモリセルキャパ
シタＣ０およびＣ０Ｂと同様である。また、ビット線Ｂ
Ｌと／ＢＬはＮチャネル型ＭＯＳトランジスタＱｎＢＰ
２で接続され、ビット線ＢＬと接地電圧ＶＳＳ、ビット
線／ＢＬと接地電圧ＶＳＳはそれぞれＮチャネル型ＭＯ
ＳトランジスタＱｎＢＰ０、ＱｎＢＰ１で接続され、Ｎ
チャネル型ＭＯＳトランジスタＱｎＢＰ０〜ＱｎＢＰ２
のゲート電極はビット線プリチャージ制御信号ＢＰに接
続されている。
およびＣ１Ｂ〜Ｃ２５５Ｂの接続は、メモリセルキャパ
シタＣ０およびＣ０Ｂと同様である。また、ビット線Ｂ
Ｌと／ＢＬはＮチャネル型ＭＯＳトランジスタＱｎＢＰ
２で接続され、ビット線ＢＬと接地電圧ＶＳＳ、ビット
線／ＢＬと接地電圧ＶＳＳはそれぞれＮチャネル型ＭＯ
ＳトランジスタＱｎＢＰ０、ＱｎＢＰ１で接続され、Ｎ
チャネル型ＭＯＳトランジスタＱｎＢＰ０〜ＱｎＢＰ２
のゲート電極はビット線プリチャージ制御信号ＢＰに接
続されている。
【００４２】この強誘電体メモリ装置の回路の動作につ
いて、図４の動作タイミング図を参照しながら説明す
る。まず、メモリセルのデータを読み出すために、ビッ
ト線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とする
ことによって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”
とする。また、ワード線ＷＬ０〜ＷＬ２５５、セルプレ
ート電極ＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳと
する。
いて、図４の動作タイミング図を参照しながら説明す
る。まず、メモリセルのデータを読み出すために、ビッ
ト線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とする
ことによって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”
とする。また、ワード線ＷＬ０〜ＷＬ２５５、セルプレ
ート電極ＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳと
する。
【００４３】次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｌ”とすることによって、ビット線ＢＬ，
／ＢＬをフローティング状態とする。次に、ワード線Ｗ
Ｌ０とセルプレート電極ＣＰを論理電圧“Ｈ”とし、メ
モリセルキャパシタＣ０およびＣ０Ｂのデータをビット
線ＢＬおよびビット線／ＢＬに読み出す。次に、センス
アンプ制御信号ＳＡＥを論理電圧“Ｈ”とし、センスア
ンプＳＡを動作させる。次に、セルプレート電極ＣＰを
論理電圧“Ｌ”とすることにより、メモリセルキャパシ
タＣ０およびＣ０Ｂのデータを再書き込みする。
を論理電圧“Ｌ”とすることによって、ビット線ＢＬ，
／ＢＬをフローティング状態とする。次に、ワード線Ｗ
Ｌ０とセルプレート電極ＣＰを論理電圧“Ｈ”とし、メ
モリセルキャパシタＣ０およびＣ０Ｂのデータをビット
線ＢＬおよびビット線／ＢＬに読み出す。次に、センス
アンプ制御信号ＳＡＥを論理電圧“Ｈ”とし、センスア
ンプＳＡを動作させる。次に、セルプレート電極ＣＰを
論理電圧“Ｌ”とすることにより、メモリセルキャパシ
タＣ０およびＣ０Ｂのデータを再書き込みする。
【００４４】次に、センスアンプ制御信号ＳＡＥを論理
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｈ”とすることによってビット線ＢＬ，／
ＢＬを接地電圧ＶＳＳとする。この状態でメモリセルキ
ャパシタＣ０およびＣ０Ｂに電界がかからない状態とす
ることができる。
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｈ”とすることによってビット線ＢＬ，／
ＢＬを接地電圧ＶＳＳとする。この状態でメモリセルキ
ャパシタＣ０およびＣ０Ｂに電界がかからない状態とす
ることができる。
【００４５】次に、ワード線ＷＬ０を論理電圧“Ｌ”と
することにより、メモリセルキャパシタＣ０およびＣ０
Ｂをビット線ＢＬ，／ＢＬから切り離す。これにより、
メモリセルキャパシタに電荷が残らず電界がかからない
状態でデータの読み出しおよび再書き込みを終了する。
ここで示した回路構成および動作タイミングはあくまで
一例であり、メモリセルキャパシタにかかる電界の関係
が上記のような状態であれば充分である。
することにより、メモリセルキャパシタＣ０およびＣ０
Ｂをビット線ＢＬ，／ＢＬから切り離す。これにより、
メモリセルキャパシタに電荷が残らず電界がかからない
状態でデータの読み出しおよび再書き込みを終了する。
ここで示した回路構成および動作タイミングはあくまで
一例であり、メモリセルキャパシタにかかる電界の関係
が上記のような状態であれば充分である。
【００４６】本実施例の強誘電体メモリ装置の特徴は、
第１の実施例と同様にメモリセルキャパシタに電荷が残
らず電界がかからない状態でデータの再書き込みが終了
することにある。つまり、メモリセルキャパシタに電界
がかかっている時間を短縮することにより、メモリセル
キャパシタの劣化を防止し寿命を長くすることができ
る。
第１の実施例と同様にメモリセルキャパシタに電荷が残
らず電界がかからない状態でデータの再書き込みが終了
することにある。つまり、メモリセルキャパシタに電界
がかかっている時間を短縮することにより、メモリセル
キャパシタの劣化を防止し寿命を長くすることができ
る。
【００４７】（実施例３）第２の実施例ではメモリセル
キャパシタに電荷が残らない状態を再書き込み終了後に
実現するが、本実施例（第３の実施例）では読み出し開
始前にも実現する。第２の実施例と同様に、本実施例の
強誘電体メモリ装置においても、強誘電体メモリセルが
１ビットのデータを二つのトランジスタと二つの強誘電
体キャパシタで記憶する。もちろん、第１の実施例のよ
うに、１ビットのデータを一つのトランジスタと一つの
強誘電体キャパシタで記憶するように強誘電体メモリセ
ルを構成することもできる。回路構成図は図３に示した
第２の実施例の強誘電体メモリ装置と同様であるので説
明を省略する。
キャパシタに電荷が残らない状態を再書き込み終了後に
実現するが、本実施例（第３の実施例）では読み出し開
始前にも実現する。第２の実施例と同様に、本実施例の
強誘電体メモリ装置においても、強誘電体メモリセルが
１ビットのデータを二つのトランジスタと二つの強誘電
体キャパシタで記憶する。もちろん、第１の実施例のよ
うに、１ビットのデータを一つのトランジスタと一つの
強誘電体キャパシタで記憶するように強誘電体メモリセ
ルを構成することもできる。回路構成図は図３に示した
第２の実施例の強誘電体メモリ装置と同様であるので説
明を省略する。
【００４８】本実施例の強誘電体メモリ装置の動作タイ
ミングを図５を参照しながら説明する。まず、メモリセ
ルのデータを読み出すために、ビット線プリチャージ制
御信号ＢＰを論理電圧“Ｈ”とすることによって、ビッ
ト線ＢＬ，／ＢＬを論理電圧“Ｌ”とする。また、ワー
ド線ＷＬ０〜ＷＬ２５５、セルプレート電極ＣＰを論理
電圧“Ｌ”である接地電圧ＶＳＳとする。
ミングを図５を参照しながら説明する。まず、メモリセ
ルのデータを読み出すために、ビット線プリチャージ制
御信号ＢＰを論理電圧“Ｈ”とすることによって、ビッ
ト線ＢＬ，／ＢＬを論理電圧“Ｌ”とする。また、ワー
ド線ＷＬ０〜ＷＬ２５５、セルプレート電極ＣＰを論理
電圧“Ｌ”である接地電圧ＶＳＳとする。
【００４９】次に、ワード線ＷＬ０を論理電圧“Ｈ”と
し、メモリセルキャパシタとビット線を接続する。この
時ビット線プリチャージ制御信号ＢＰはまだ論理電圧
“Ｈ”であるため、メモリセルキャパシタの両電極の電
圧は共に接地電圧ＶＳＳであるため、電界がかからない
状態となる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｌ”とすることによって、ビット線ＢＬ，
／ＢＬをフローティング状態とする。
し、メモリセルキャパシタとビット線を接続する。この
時ビット線プリチャージ制御信号ＢＰはまだ論理電圧
“Ｈ”であるため、メモリセルキャパシタの両電極の電
圧は共に接地電圧ＶＳＳであるため、電界がかからない
状態となる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｌ”とすることによって、ビット線ＢＬ，
／ＢＬをフローティング状態とする。
【００５０】次に、セルプレート電極ＣＰを論理電圧
“Ｈ”とし、メモリセルキャパシタＣ０およびＣ０Ｂの
データをビット線ＢＬおよびビット線／ＢＬに読み出
す。次に、センスアンプ制御信号ＳＡＥを論理電圧
“Ｈ”とし、センスアンプＳＡを動作させる。次に、セ
ルプレート電極ＣＰを論理電圧“Ｌ”とすることによ
り、メモリセルキャパシタＣ０およびＣ０Ｂのデータを
再書き込みする。
“Ｈ”とし、メモリセルキャパシタＣ０およびＣ０Ｂの
データをビット線ＢＬおよびビット線／ＢＬに読み出
す。次に、センスアンプ制御信号ＳＡＥを論理電圧
“Ｈ”とし、センスアンプＳＡを動作させる。次に、セ
ルプレート電極ＣＰを論理電圧“Ｌ”とすることによ
り、メモリセルキャパシタＣ０およびＣ０Ｂのデータを
再書き込みする。
【００５１】次に、センスアンプ制御信号ＳＡＥを論理
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｈ”とすることによってビット線ＢＬ，／
ＢＬを接地電圧ＶＳＳとする。この状態でメモリセルキ
ャパシタＣ０およびＣ０Ｂに電界がかからない状態とす
ることができる。次に、ワード線ＷＬ０を論理電圧
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂをビット線ＢＬ，／ＢＬから切り離す。これ
により、メモリセルキャパシタに電荷が残らず電界がか
からない状態でデータの読み出しおよび再書き込みを終
了する。
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｈ”とすることによってビット線ＢＬ，／
ＢＬを接地電圧ＶＳＳとする。この状態でメモリセルキ
ャパシタＣ０およびＣ０Ｂに電界がかからない状態とす
ることができる。次に、ワード線ＷＬ０を論理電圧
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂをビット線ＢＬ，／ＢＬから切り離す。これ
により、メモリセルキャパシタに電荷が残らず電界がか
からない状態でデータの読み出しおよび再書き込みを終
了する。
【００５２】本実施例の強誘電体メモリ装置は、第２の
実施例と同様にメモリセルキャパシタに電荷が残らず電
界がかからない状態でデータの再書き込みが終了するこ
との他に、次の特徴を有する。つまり、データの読み出
し前にもメモリセルキャパシタの両電極に電界がかから
ない状態を実現するので、メモリセルキャパシタの電極
のうちセルプレート電極とは逆のフローティング状態の
電極の電圧をリセットすることができ、これによってデ
ータ読み出し時の動作が安定する。
実施例と同様にメモリセルキャパシタに電荷が残らず電
界がかからない状態でデータの再書き込みが終了するこ
との他に、次の特徴を有する。つまり、データの読み出
し前にもメモリセルキャパシタの両電極に電界がかから
ない状態を実現するので、メモリセルキャパシタの電極
のうちセルプレート電極とは逆のフローティング状態の
電極の電圧をリセットすることができ、これによってデ
ータ読み出し時の動作が安定する。
【００５３】（実施例４）第４の実施例に係る強誘電体
メモリ装置の回路構成を図６に示す。また、この強誘電
体メモリ装置の動作タイミングを図７に示す。この強誘
電体メモリ装置のメモリセルは１ビットのデータを一つ
のトランジスタと一つの強誘電体キャパシタとで記憶す
る。
メモリ装置の回路構成を図６に示す。また、この強誘電
体メモリ装置の動作タイミングを図７に示す。この強誘
電体メモリ装置のメモリセルは１ビットのデータを一つ
のトランジスタと一つの強誘電体キャパシタとで記憶す
る。
【００５４】図６において、ＷＬ０〜ＷＬ２５５はワー
ド線、ＤＷＬ０，ＤＷＬ１はダミーワード線、ＢＬ，／
ＢＬはビット線、ＣＰはセルプレート電極、ＤＣＰはダ
ミーセルプレート電極、ＢＰはビット線プリチャージ制
御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは接地
電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５は本体メモ
リセルキャパシタ、ＤＣ０，ＤＣ１はダミーメモリセル
キャパシタ、Ｑｎ０〜Ｑｎ２５５、ＱｎＤ０、ＱｎＤ
１、および、ＱｎＢＰ０，ＱｎＢＰ１はＮチャネル型Ｍ
ＯＳトランジスタである。以下、Ｑｎ０〜Ｑｎ２５５を
本体メモリセルトランジスタ、ＱｎＤ０およびＱｎＤ１
をダミーメモリセルトランジスタという。
ド線、ＤＷＬ０，ＤＷＬ１はダミーワード線、ＢＬ，／
ＢＬはビット線、ＣＰはセルプレート電極、ＤＣＰはダ
ミーセルプレート電極、ＢＰはビット線プリチャージ制
御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは接地
電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５は本体メモ
リセルキャパシタ、ＤＣ０，ＤＣ１はダミーメモリセル
キャパシタ、Ｑｎ０〜Ｑｎ２５５、ＱｎＤ０、ＱｎＤ
１、および、ＱｎＢＰ０，ＱｎＢＰ１はＮチャネル型Ｍ
ＯＳトランジスタである。以下、Ｑｎ０〜Ｑｎ２５５を
本体メモリセルトランジスタ、ＱｎＤ０およびＱｎＤ１
をダミーメモリセルトランジスタという。
【００５５】まず、図６の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ、／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。ダミーメモリセルキャパシタＤＣ０
の第１の電極は、ゲート電極がダミーワード線ＤＷＬ０
に接続されたダミーメモリセルトランジスタＱｎＤ０を
介してビット線／ＢＬに接続され、第２の電極はダミー
セルプレート電極ＤＣＰに接続されている。ダミーメモ
リセルキャパシタＤＣ１の第１の電極は、ゲート電極が
ダミーワード線ＤＷＬ１に接続されたダミーメモリセル
トランジスタＱｎＤ１を介してビット線ＢＬに接続さ
れ、第２の電極はダミーセルプレート電極ＤＣＰに接続
されている。
る。センスアンプＳＡにビット線ＢＬ、／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。ダミーメモリセルキャパシタＤＣ０
の第１の電極は、ゲート電極がダミーワード線ＤＷＬ０
に接続されたダミーメモリセルトランジスタＱｎＤ０を
介してビット線／ＢＬに接続され、第２の電極はダミー
セルプレート電極ＤＣＰに接続されている。ダミーメモ
リセルキャパシタＤＣ１の第１の電極は、ゲート電極が
ダミーワード線ＤＷＬ１に接続されたダミーメモリセル
トランジスタＱｎＤ１を介してビット線ＢＬに接続さ
れ、第２の電極はダミーセルプレート電極ＤＣＰに接続
されている。
【００５６】一方、本体メモリセルキャパシタＣ０の第
１の電極は、ゲート電極がワード線ＷＬ０に接続された
本体メモリセルトランジスタＱｎ０を介してビット線Ｂ
Ｌに接続され、第２の電極はセルプレート電極ＣＰに接
続されている。本体メモリセルキャパシタＣ１の第１の
電極は、ゲート電極がワード線ＷＬ１に接続された本体
メモリセルトランジスタＱｎ１を介してビット線／ＢＬ
に接続され、第２の電極はセルプレート電極ＣＰに接続
されている。
１の電極は、ゲート電極がワード線ＷＬ０に接続された
本体メモリセルトランジスタＱｎ０を介してビット線Ｂ
Ｌに接続され、第２の電極はセルプレート電極ＣＰに接
続されている。本体メモリセルキャパシタＣ１の第１の
電極は、ゲート電極がワード線ＷＬ１に接続された本体
メモリセルトランジスタＱｎ１を介してビット線／ＢＬ
に接続され、第２の電極はセルプレート電極ＣＰに接続
されている。
【００５７】本体メモリセルキャパシタＣ０の保持デー
タを読み出す場合の動作タイミングを図７に示す。ま
ず、初期状態として、ビット線プリチャージ制御信号Ｂ
Ｐを論理電圧“Ｈ”とすることによって、ビット線Ｂ
Ｌ，／ＢＬを論理電圧“Ｌ”とする。また、ワード線Ｗ
Ｌ０〜ＷＬ２５５、ダミーワード線ＤＷＬ０，ＤＷＬ
１、セルプレート電極ＣＰ、ダミーセルプレート電極Ｄ
ＣＰを論理電圧“Ｌ”とする。
タを読み出す場合の動作タイミングを図７に示す。ま
ず、初期状態として、ビット線プリチャージ制御信号Ｂ
Ｐを論理電圧“Ｈ”とすることによって、ビット線Ｂ
Ｌ，／ＢＬを論理電圧“Ｌ”とする。また、ワード線Ｗ
Ｌ０〜ＷＬ２５５、ダミーワード線ＤＷＬ０，ＤＷＬ
１、セルプレート電極ＣＰ、ダミーセルプレート電極Ｄ
ＣＰを論理電圧“Ｌ”とする。
【００５８】次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｌ”とすることによってビット線ＢＬ，／
ＢＬをフローティング状態とる。次に、ワード線ＷＬ０
とダミーワード線ＤＷＬ０とセルプレート電極ＣＰとダ
ミーセルプレート電極ＤＣＰを論理電圧“Ｈ”とするこ
とによって、本体メモリセルキャパシタＣ０のデータを
ビット線ＢＬに、ダミーメモリセルキャパシタＤＣ０の
データをビット線／ＢＬに読み出す。
を論理電圧“Ｌ”とすることによってビット線ＢＬ，／
ＢＬをフローティング状態とる。次に、ワード線ＷＬ０
とダミーワード線ＤＷＬ０とセルプレート電極ＣＰとダ
ミーセルプレート電極ＤＣＰを論理電圧“Ｈ”とするこ
とによって、本体メモリセルキャパシタＣ０のデータを
ビット線ＢＬに、ダミーメモリセルキャパシタＤＣ０の
データをビット線／ＢＬに読み出す。
【００５９】次に、センスアンプ制御信号ＳＡＥを論理
電圧“Ｈ”とし、センスアンプＳＡを動作させる。次
に、セルプレート電極ＣＰを論理電圧“Ｌ”とすること
により、本体メモリセルキャパシタＣ０のデータを再書
き込みする。次に、センスアンプ制御信号ＳＡＥを論理
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｈ”とすることによってビット線ＢＬ，／
ＢＬを接地電圧ＶＳＳとする。この状態で本体メモリセ
ルキャパシタＣ０に電界がかからない状態とすることが
できる。
電圧“Ｈ”とし、センスアンプＳＡを動作させる。次
に、セルプレート電極ＣＰを論理電圧“Ｌ”とすること
により、本体メモリセルキャパシタＣ０のデータを再書
き込みする。次に、センスアンプ制御信号ＳＡＥを論理
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線プリチャージ制御信号ＢＰ
を論理電圧“Ｈ”とすることによってビット線ＢＬ，／
ＢＬを接地電圧ＶＳＳとする。この状態で本体メモリセ
ルキャパシタＣ０に電界がかからない状態とすることが
できる。
【００６０】次に、ダミーセルプレート電極ＤＣＰを論
理電圧“Ｌ”とし、ダミーメモリセルキャパシタＤＣ０
にかかる電界をゼロにする。次に、ワード線ＷＬ０およ
びダミーワード線ＤＷＬ０とを論理電圧“Ｌ”とするこ
とにより、本体メモリセルキャパシタＣ０およびダミー
メモリセルキャパシタＤＣ０をビット線／ＢＬから切り
離す。これにより、本体メモリセルキャパシタＣ０およ
びダミーメモリセルキャパシタＤＣ０に電荷が残らず電
界がかからない状態でデータの読み出しおよび再書き込
みを終了する。
理電圧“Ｌ”とし、ダミーメモリセルキャパシタＤＣ０
にかかる電界をゼロにする。次に、ワード線ＷＬ０およ
びダミーワード線ＤＷＬ０とを論理電圧“Ｌ”とするこ
とにより、本体メモリセルキャパシタＣ０およびダミー
メモリセルキャパシタＤＣ０をビット線／ＢＬから切り
離す。これにより、本体メモリセルキャパシタＣ０およ
びダミーメモリセルキャパシタＤＣ０に電荷が残らず電
界がかからない状態でデータの読み出しおよび再書き込
みを終了する。
【００６１】ここで示した回路構成および動作タイミン
グはあくまで一例であり、メモリセルキャパシタにかか
る電界の関係が上記のような状態であれば充分である。
また、先に説明した第３の実施例と本実施例とを組み合
わせて、データの読み出し前にもメモリセルキャパシタ
の両電極に電界がかからない状態を実現するようにする
ことも可能である。
グはあくまで一例であり、メモリセルキャパシタにかか
る電界の関係が上記のような状態であれば充分である。
また、先に説明した第３の実施例と本実施例とを組み合
わせて、データの読み出し前にもメモリセルキャパシタ
の両電極に電界がかからない状態を実現するようにする
ことも可能である。
【００６２】本実施例の強誘電体メモリ装置の特徴は、
第１の実施例と同様にメモリセルキャパシタに電荷が残
らず電界がかからない状態でデータの再書き込みが終了
することにある。また、第１の実施例ではダミーメモリ
セルデータを初期化するための制御信号とＮチャネル型
ＭＯＳトランジスタが必要であったが本実施例ではダミ
ーメモリセルデータを初期化するための特別な回路要素
が不要である。
第１の実施例と同様にメモリセルキャパシタに電荷が残
らず電界がかからない状態でデータの再書き込みが終了
することにある。また、第１の実施例ではダミーメモリ
セルデータを初期化するための制御信号とＮチャネル型
ＭＯＳトランジスタが必要であったが本実施例ではダミ
ーメモリセルデータを初期化するための特別な回路要素
が不要である。
【００６３】（実施例５）図８に第５の実施例に係る強
誘電体メモリ装置の回路構成を示す。図９にその動作タ
イミングを示す。本実施例の強誘電体メモリ装置では、
メモリセル部のビット線プリチャージ部とビット線イコ
ライズ部とが独立している。
誘電体メモリ装置の回路構成を示す。図９にその動作タ
イミングを示す。本実施例の強誘電体メモリ装置では、
メモリセル部のビット線プリチャージ部とビット線イコ
ライズ部とが独立している。
【００６４】まず、図８の回路構成図について説明す
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。メモリセルキャパシタＣ０の第１の
電極は、ゲート電極がワード線ＷＬ０に接続されたメモ
リセルトランジスタＱｎ０を介してビット線ＢＬに接続
され、第２の電極はセルプレート電極ＣＰに接続されて
いる。
る。センスアンプＳＡにビット線ＢＬ，／ＢＬが接続さ
れている。センスアンプＳＡはセンスアンプ制御信号Ｓ
ＡＥで制御される。メモリセルキャパシタＣ０の第１の
電極は、ゲート電極がワード線ＷＬ０に接続されたメモ
リセルトランジスタＱｎ０を介してビット線ＢＬに接続
され、第２の電極はセルプレート電極ＣＰに接続されて
いる。
【００６５】このメモリセルキャパシタＣ０と対をなす
メモリセルキャパシタＣ０Ｂの第１の電極は、ゲート電
極がワード線ＷＬ０に接続されたメモリセルトランジス
タＱｎ０Ｂを介してビット線／ＢＬに接続され、第２の
電極はセルプレート電極ＣＰに接続されている。他のメ
モリセルキャパシタＣ１〜Ｃ２５５およびＣ１Ｂ〜Ｃ２
５５Ｂの接続は、メモリセルキャパシタＣ０およびＣ０
Ｂと同様である。
メモリセルキャパシタＣ０Ｂの第１の電極は、ゲート電
極がワード線ＷＬ０に接続されたメモリセルトランジス
タＱｎ０Ｂを介してビット線／ＢＬに接続され、第２の
電極はセルプレート電極ＣＰに接続されている。他のメ
モリセルキャパシタＣ１〜Ｃ２５５およびＣ１Ｂ〜Ｃ２
５５Ｂの接続は、メモリセルキャパシタＣ０およびＣ０
Ｂと同様である。
【００６６】また、ビット線ＢＬと／ＢＬはＮチャネル
型ＭＯＳトランジスタＱｎＢＰ２で接続され、ビット線
ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳ
ＳはそれぞれＮチャネル型ＭＯＳトランジスタＱｎＢＰ
０、ＱｎＢＰ１で接続され、Ｎチャネル型ＭＯＳトラン
ジスタＱｎＢＰ０〜ＱｎＢＰ１のゲート電極はビット線
プリチャージ制御信号ＢＰに接続され、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎＢＰ２のゲート電極はビット線イ
コライズ制御信号ＢＰ２に接続されている。
型ＭＯＳトランジスタＱｎＢＰ２で接続され、ビット線
ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳ
ＳはそれぞれＮチャネル型ＭＯＳトランジスタＱｎＢＰ
０、ＱｎＢＰ１で接続され、Ｎチャネル型ＭＯＳトラン
ジスタＱｎＢＰ０〜ＱｎＢＰ１のゲート電極はビット線
プリチャージ制御信号ＢＰに接続され、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎＢＰ２のゲート電極はビット線イ
コライズ制御信号ＢＰ２に接続されている。
【００６７】この強誘電体メモリ装置の動作について、
図９のタイミング図を参照しながら説明する。まず、メ
モリセルのデータを読み出すために、ビット線プリチャ
ージ制御信号ＢＰを論理電圧“Ｈ”とすることによっ
て、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”とする。ま
た、ワード線ＷＬ０〜ＷＬ２５５、セルプレート電極Ｃ
Ｐを論理電圧“Ｌ”である接地電圧ＶＳＳとする。次
に、ビット線制御信号ＢＰ、ＢＰ２を論理電圧“Ｌ”と
することによって、ビット線ＢＬ，／ＢＬをフローティ
ング状態とする。
図９のタイミング図を参照しながら説明する。まず、メ
モリセルのデータを読み出すために、ビット線プリチャ
ージ制御信号ＢＰを論理電圧“Ｈ”とすることによっ
て、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”とする。ま
た、ワード線ＷＬ０〜ＷＬ２５５、セルプレート電極Ｃ
Ｐを論理電圧“Ｌ”である接地電圧ＶＳＳとする。次
に、ビット線制御信号ＢＰ、ＢＰ２を論理電圧“Ｌ”と
することによって、ビット線ＢＬ，／ＢＬをフローティ
ング状態とする。
【００６８】次に、ワード線ＷＬ０とセルプレート電極
ＣＰを論理電圧“Ｈ”とし、メモリセルキャパシタＣ０
およびＣ０Ｂのデータをビット線ＢＬおよびビット線／
ＢＬに読み出す。次に、センスアンプ制御信号ＳＡＥを
論理電圧“Ｈ”とし、センスアンプＳＡを動作させる。
次に、セルプレート電極ＣＰを論理電圧“Ｌ”とするこ
とにより、メモリセルキャパシタＣ０およびＣ０Ｂのデ
ータを再書き込みする。次に、センスアンプ制御信号Ｓ
ＡＥを論理電圧“Ｌ”とすることによりセンスアンプＳ
Ａの動作を停止させる。次に、ビット線制御信号ＢＰを
論理電圧“Ｈ”とすることによってビット線ＢＬ，／Ｂ
Ｌを接地電圧ＶＳＳとする。この状態でメモリセルキャ
パシタＣ０およびＣ０Ｂに電界がかからない状態とする
ことができる。次に、ワード線ＷＬ０を論理電圧“Ｌ”
とすることにより、メモリセルキャパシタＣ０およびＣ
０Ｂをビット線ＢＬ，／ＢＬから切り離す。これによ
り、メモリセルキャパシタに電荷が残らず電界がかから
ない状態でデータの読み出しおよび再書き込みを終了す
る。
ＣＰを論理電圧“Ｈ”とし、メモリセルキャパシタＣ０
およびＣ０Ｂのデータをビット線ＢＬおよびビット線／
ＢＬに読み出す。次に、センスアンプ制御信号ＳＡＥを
論理電圧“Ｈ”とし、センスアンプＳＡを動作させる。
次に、セルプレート電極ＣＰを論理電圧“Ｌ”とするこ
とにより、メモリセルキャパシタＣ０およびＣ０Ｂのデ
ータを再書き込みする。次に、センスアンプ制御信号Ｓ
ＡＥを論理電圧“Ｌ”とすることによりセンスアンプＳ
Ａの動作を停止させる。次に、ビット線制御信号ＢＰを
論理電圧“Ｈ”とすることによってビット線ＢＬ，／Ｂ
Ｌを接地電圧ＶＳＳとする。この状態でメモリセルキャ
パシタＣ０およびＣ０Ｂに電界がかからない状態とする
ことができる。次に、ワード線ＷＬ０を論理電圧“Ｌ”
とすることにより、メモリセルキャパシタＣ０およびＣ
０Ｂをビット線ＢＬ，／ＢＬから切り離す。これによ
り、メモリセルキャパシタに電荷が残らず電界がかから
ない状態でデータの読み出しおよび再書き込みを終了す
る。
【００６９】さらに、ビット線制御信号ＢＰ２を論理電
圧“Ｈ”とすることによってビット線ＢＬと／ＢＬをイ
コライズする。第２の実施例のように、ビット線のプリ
チャージとイコライズの信号を同じにしているとビット
線ＢＬと／ＢＬがイコライズされるときにＬであるべき
ビット線の電位が上昇することがあり、Ｌデータの破壊
をまねく恐れがあるが、本実施例ではその恐れは低減さ
れる。
圧“Ｈ”とすることによってビット線ＢＬと／ＢＬをイ
コライズする。第２の実施例のように、ビット線のプリ
チャージとイコライズの信号を同じにしているとビット
線ＢＬと／ＢＬがイコライズされるときにＬであるべき
ビット線の電位が上昇することがあり、Ｌデータの破壊
をまねく恐れがあるが、本実施例ではその恐れは低減さ
れる。
【００７０】ここで示した回路構成および動作タイミン
グはあくまで一例である。メモリセルキャパシタにかか
る電界の関係およびビット線の電位関係が上記のような
状態であれば充分である。
グはあくまで一例である。メモリセルキャパシタにかか
る電界の関係およびビット線の電位関係が上記のような
状態であれば充分である。
【００７１】（実施例６）図１０に第６の実施例に係る
強誘電体メモリ装置の回路構成を示す。図１１にその動
作タイミングを示す。本実施例のメモリ装置におけるメ
モリセル部は第１の実施例や第５の実施例と同様に、独
立した２つのビット線プリチャージ部を備え、Ｌデータ
のビット線をフローティング状態として、Ｈデータのビ
ット線をビット線プリチャージ電圧源とする。
強誘電体メモリ装置の回路構成を示す。図１１にその動
作タイミングを示す。本実施例のメモリ装置におけるメ
モリセル部は第１の実施例や第５の実施例と同様に、独
立した２つのビット線プリチャージ部を備え、Ｌデータ
のビット線をフローティング状態として、Ｈデータのビ
ット線をビット線プリチャージ電圧源とする。
【００７２】まず、図１０の回路構成図について説明す
る。第１のビット線プリチャージ部は第５の実施例と同
様である。ビット線ＢＬと接地電圧ＶＳＳ、ビット線／
ＢＬと接地電圧ＶＳＳはそれぞれＮチャネル型ＭＯＳト
ランジスタＱｎＢＰ０、ＱｎＢＰ１で接続され、Ｎチャ
ネル型ＭＯＳトランジスタＱｎＢＰ０〜ＱｎＢＰ１のゲ
ート電極はビット線プリチャージ制御信号ＢＰに接続さ
れている。
る。第１のビット線プリチャージ部は第５の実施例と同
様である。ビット線ＢＬと接地電圧ＶＳＳ、ビット線／
ＢＬと接地電圧ＶＳＳはそれぞれＮチャネル型ＭＯＳト
ランジスタＱｎＢＰ０、ＱｎＢＰ１で接続され、Ｎチャ
ネル型ＭＯＳトランジスタＱｎＢＰ０〜ＱｎＢＰ１のゲ
ート電極はビット線プリチャージ制御信号ＢＰに接続さ
れている。
【００７３】第２のビット線プリチャージ部はビット線
ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳ
Ｓはそれぞれ直列に接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３とＱｎＢＰ４、ＱｎＢＰ６とＱｎＢ
Ｐ５を介して接続されている。Ｎチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３のゲートはビット線ＢＬに接続され
ている。Ｎチャネル型ＭＯＳトランジスタＱｎＢＰ６の
ゲートはビット線／ＢＬに接続されている。Ｎチャネル
型ＭＯＳトランジスタＱｎＢＰ４、ＱｎＢＰ５のゲート
電極はビット線プリチャージ制御信号ＢＰ３に接続され
ている。
ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳ
Ｓはそれぞれ直列に接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３とＱｎＢＰ４、ＱｎＢＰ６とＱｎＢ
Ｐ５を介して接続されている。Ｎチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３のゲートはビット線ＢＬに接続され
ている。Ｎチャネル型ＭＯＳトランジスタＱｎＢＰ６の
ゲートはビット線／ＢＬに接続されている。Ｎチャネル
型ＭＯＳトランジスタＱｎＢＰ４、ＱｎＢＰ５のゲート
電極はビット線プリチャージ制御信号ＢＰ３に接続され
ている。
【００７４】この強誘電体メモリ装置の回路の動作につ
いて、図１１の動作タイミング図を参照しながら説明す
る。まず、メモリセルのデータを読み出すために、ビッ
ト線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とする
ことによって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”
とする。また、ワード線ＷＬ０〜ＷＬ２５５、セルプレ
ート電極ＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳと
する。次に、ビット線制御信号ＢＰ、ＢＰ３を論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とする。
いて、図１１の動作タイミング図を参照しながら説明す
る。まず、メモリセルのデータを読み出すために、ビッ
ト線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とする
ことによって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”
とする。また、ワード線ＷＬ０〜ＷＬ２５５、セルプレ
ート電極ＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳと
する。次に、ビット線制御信号ＢＰ、ＢＰ３を論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とする。
【００７５】次に、ワード線ＷＬ０とセルプレート電極
ＣＰを論理電圧“Ｈ”とし、メモリセルキャパシタＣ０
およびＣ０Ｂのデータをビット線ＢＬおよびビット線／
ＢＬに読み出す。次に、センスアンプ制御信号ＳＡＥを
論理電圧“Ｈ”とし、センスアンプＳＡを動作させる。
次に、セルプレート電極ＣＰを論理電圧“Ｌ”とするこ
とにより、メモリセルキャパシタＣ０およびＣ０Ｂのデ
ータを再書き込みする。
ＣＰを論理電圧“Ｈ”とし、メモリセルキャパシタＣ０
およびＣ０Ｂのデータをビット線ＢＬおよびビット線／
ＢＬに読み出す。次に、センスアンプ制御信号ＳＡＥを
論理電圧“Ｈ”とし、センスアンプＳＡを動作させる。
次に、セルプレート電極ＣＰを論理電圧“Ｌ”とするこ
とにより、メモリセルキャパシタＣ０およびＣ０Ｂのデ
ータを再書き込みする。
【００７６】次に、センスアンプ制御信号ＳＡＥを論理
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線制御信号ＢＰ３を論理電圧
“Ｈ”とすることによってＨのビット線のみを接地電圧
ＶＳＳとし、Ｌのビット線はフローティング状態とす
る。この状態でメモリセルキャパシタＣ０およびＣ０Ｂ
に電界がかからない状態とすることができる。
電圧“Ｌ”とすることによりセンスアンプＳＡの動作を
停止させる。次に、ビット線制御信号ＢＰ３を論理電圧
“Ｈ”とすることによってＨのビット線のみを接地電圧
ＶＳＳとし、Ｌのビット線はフローティング状態とす
る。この状態でメモリセルキャパシタＣ０およびＣ０Ｂ
に電界がかからない状態とすることができる。
【００７７】さらに、ビット線制御信号ＢＰを論理電圧
“Ｈ”とすることによってビット線ＢＬと／ＢＬを接地
電圧ＶＳＳとする。次に、ワード線ＷＬ０を論理電圧
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂをビット線ＢＬ，／ＢＬから切り離す。これ
により、メモリセルキャパシタに電荷が残らず電界がか
からない状態でデータの読み出しおよび再書き込みを終
了する。
“Ｈ”とすることによってビット線ＢＬと／ＢＬを接地
電圧ＶＳＳとする。次に、ワード線ＷＬ０を論理電圧
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂをビット線ＢＬ，／ＢＬから切り離す。これ
により、メモリセルキャパシタに電荷が残らず電界がか
からない状態でデータの読み出しおよび再書き込みを終
了する。
【００７８】本実施例では、Ｌデータのビット線をフロ
ーティングとしてからＨデータのビット線をプリチャー
ジするので、セルプレートの電位がノイズによって変化
すると、Ｌデータのメモリセルのセルプレートと反対の
電極の電位も変化する。従って、メモリセルにノイズの
電界がかかりにくくなり、Ｌデータの破壊のおそれが低
減される。
ーティングとしてからＨデータのビット線をプリチャー
ジするので、セルプレートの電位がノイズによって変化
すると、Ｌデータのメモリセルのセルプレートと反対の
電極の電位も変化する。従って、メモリセルにノイズの
電界がかかりにくくなり、Ｌデータの破壊のおそれが低
減される。
【００７９】（実施例７）図１２に第７の実施例に係る
強誘電体メモリ装置の回路構成を示す。図１３にその動
作タイミングを示す。この実施例のメモリ装置における
メモリセル部は第６の実施例と同様に、独立した２つの
ビット線プリチャージ部より構成し、Ｌデータのビット
線をフローティング状態として、Ｈデータのビット線を
ビット線プリチャージ電圧源とする。
強誘電体メモリ装置の回路構成を示す。図１３にその動
作タイミングを示す。この実施例のメモリ装置における
メモリセル部は第６の実施例と同様に、独立した２つの
ビット線プリチャージ部より構成し、Ｌデータのビット
線をフローティング状態として、Ｈデータのビット線を
ビット線プリチャージ電圧源とする。
【００８０】まず、図１２の回路構成図について説明す
る。第１のビット線プリチャージ部は第６の実施例と同
様である。ビット線ＢＬと接地電圧ＶＳＳ、ビット線／
ＢＬと接地電圧ＶＳＳはそれぞれＮチャネル型ＭＯＳト
ランジスタＱｎＢＰ０、ＱｎＢＰ１で接続され、Ｎチャ
ネル型ＭＯＳトランジスタＱｎＢＰ０〜ＱｎＢＰ１のゲ
ート電極はビット線プリチャージ制御信号ＢＰに接続さ
れている。
る。第１のビット線プリチャージ部は第６の実施例と同
様である。ビット線ＢＬと接地電圧ＶＳＳ、ビット線／
ＢＬと接地電圧ＶＳＳはそれぞれＮチャネル型ＭＯＳト
ランジスタＱｎＢＰ０、ＱｎＢＰ１で接続され、Ｎチャ
ネル型ＭＯＳトランジスタＱｎＢＰ０〜ＱｎＢＰ１のゲ
ート電極はビット線プリチャージ制御信号ＢＰに接続さ
れている。
【００８１】第２のビット線プリチャージ部はビット線
ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳ
Ｓはそれぞれ直列に接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３とＱｎＢＰ４、ＱｎＢＰ６とＱｎＢ
Ｐ５を介して接続されている。Ｎチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３のゲートはビット線ＢＬをセンスア
ンプで増幅した信号に接続されている。Ｎチャネル型Ｍ
ＯＳトランジスタＱｎＢＰ６のゲートはビット線／ＢＬ
をセンスアンプで増幅した信号に接続されている。Ｎチ
ャネル型ＭＯＳトランジスタＱｎＢＰ４、ＱｎＢＰ５の
ゲート電極はビット線プリチャージ制御信号ＢＰ３に接
続されている。
ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳ
Ｓはそれぞれ直列に接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３とＱｎＢＰ４、ＱｎＢＰ６とＱｎＢ
Ｐ５を介して接続されている。Ｎチャネル型ＭＯＳトラ
ンジスタＱｎＢＰ３のゲートはビット線ＢＬをセンスア
ンプで増幅した信号に接続されている。Ｎチャネル型Ｍ
ＯＳトランジスタＱｎＢＰ６のゲートはビット線／ＢＬ
をセンスアンプで増幅した信号に接続されている。Ｎチ
ャネル型ＭＯＳトランジスタＱｎＢＰ４、ＱｎＢＰ５の
ゲート電極はビット線プリチャージ制御信号ＢＰ３に接
続されている。
【００８２】この強誘電体メモリ装置の回路の動作につ
いて、図１３の動作タイミング図を参照しながら説明す
る。まず、メモリセルのデータを読み出すために、ビッ
ト線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とする
ことによって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”
とする。また、ワード線ＷＬ０〜ＷＬ２５５、セルプレ
ート電極ＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳと
する。次に、ビット線制御信号ＢＰ、ＢＰ３を論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とする。
いて、図１３の動作タイミング図を参照しながら説明す
る。まず、メモリセルのデータを読み出すために、ビッ
ト線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とする
ことによって、ビット線ＢＬ，／ＢＬを論理電圧“Ｌ”
とする。また、ワード線ＷＬ０〜ＷＬ２５５、セルプレ
ート電極ＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳと
する。次に、ビット線制御信号ＢＰ、ＢＰ３を論理電圧
“Ｌ”とすることによって、ビット線ＢＬ，／ＢＬをフ
ローティング状態とする。
【００８３】また、ビット線ＢＬ、／ＢＬとデータ線Ｄ
Ｌ、／ＤＬとを接続するスイッチトランジスタのゲート
制御信号ＣＳを論理電圧“Ｈ”としビット線とデータ線
を接続する。次に、ワード線ＷＬ０とセルプレート電極
ＣＰを論理電圧“Ｈ”とし、メモリセルキャパシタＣ０
およびＣ０Ｂのデータをビット線ＢＬおよびビット線／
ＢＬに読み出す。次に、センスアンプ制御信号ＳＡＥを
論理電圧“Ｈ”とし、センスアンプＳＡを動作させる。
Ｌ、／ＤＬとを接続するスイッチトランジスタのゲート
制御信号ＣＳを論理電圧“Ｈ”としビット線とデータ線
を接続する。次に、ワード線ＷＬ０とセルプレート電極
ＣＰを論理電圧“Ｈ”とし、メモリセルキャパシタＣ０
およびＣ０Ｂのデータをビット線ＢＬおよびビット線／
ＢＬに読み出す。次に、センスアンプ制御信号ＳＡＥを
論理電圧“Ｈ”とし、センスアンプＳＡを動作させる。
【００８４】次に、セルプレート電極ＣＰを論理電圧
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂのデータを再書き込みする。次に、制御信号
ＣＳを論理電圧“Ｌ”とすることによりセンスアンプＳ
Ａをビット線から切り離す。次に、ビット線制御信号Ｂ
Ｐ３を論理電圧“Ｈ”とすることによってＨのビット線
のみを接地電圧ＶＳＳとし、Ｌのビット線はフローティ
ング状態とする。この状態でメモリセルキャパシタＣ０
およびＣ０Ｂに電界がかからない状態とすることができ
る。
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂのデータを再書き込みする。次に、制御信号
ＣＳを論理電圧“Ｌ”とすることによりセンスアンプＳ
Ａをビット線から切り離す。次に、ビット線制御信号Ｂ
Ｐ３を論理電圧“Ｈ”とすることによってＨのビット線
のみを接地電圧ＶＳＳとし、Ｌのビット線はフローティ
ング状態とする。この状態でメモリセルキャパシタＣ０
およびＣ０Ｂに電界がかからない状態とすることができ
る。
【００８５】さらに、ビット線制御信号ＢＰを論理電圧
“Ｈ”とすることによってビット線ＢＬと／ＢＬを接地
電圧ＶＳＳとする。次に、ワード線ＷＬ０を論理電圧
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂをビット線ＢＬ，／ＢＬから切り離す。これ
により、メモリセルキャパシタに電荷が残らず電界がか
からない状態でデータの読み出しおよび再書き込みを終
了する。最後に、センスアンプ制御信号ＳＡＥを論理電
圧“Ｌ”とすることによりセンスアンプＳＡの動作を停
止させる。
“Ｈ”とすることによってビット線ＢＬと／ＢＬを接地
電圧ＶＳＳとする。次に、ワード線ＷＬ０を論理電圧
“Ｌ”とすることにより、メモリセルキャパシタＣ０お
よびＣ０Ｂをビット線ＢＬ，／ＢＬから切り離す。これ
により、メモリセルキャパシタに電荷が残らず電界がか
からない状態でデータの読み出しおよび再書き込みを終
了する。最後に、センスアンプ制御信号ＳＡＥを論理電
圧“Ｌ”とすることによりセンスアンプＳＡの動作を停
止させる。
【００８６】前述の第６実施例では第２のビット線プリ
チャージ部のトランジスタのゲートがビット線に接続さ
れているため、ビット線電位が低くなるとビット線はプ
リチャージされにくくなる。これに対して本実施例で
は、ビット線の電位をセンスアンプで増幅してそのデー
タをラッチするので、第２のビット線プリチャージ部の
トランジスタのゲートには、ビット線電位が低下しても
十分な電圧が印加される。つまり、ビット線はトランジ
スタのしきい値の影響を受けずに十分にプリチャージさ
れる。
チャージ部のトランジスタのゲートがビット線に接続さ
れているため、ビット線電位が低くなるとビット線はプ
リチャージされにくくなる。これに対して本実施例で
は、ビット線の電位をセンスアンプで増幅してそのデー
タをラッチするので、第２のビット線プリチャージ部の
トランジスタのゲートには、ビット線電位が低下しても
十分な電圧が印加される。つまり、ビット線はトランジ
スタのしきい値の影響を受けずに十分にプリチャージさ
れる。
【００８７】（実施例８）図１４に第８の実施例に係る
強誘電体メモリ装置の回路構成を示す。本実施例の回路
構成は第２の実施例の回路構成において、相補データを
構成するメモリセルキャパシタのセルプレート電極を独
立にしたものである。これらの独立したセルプレート電
極は個別の駆動ドライバーによって駆動される。
強誘電体メモリ装置の回路構成を示す。本実施例の回路
構成は第２の実施例の回路構成において、相補データを
構成するメモリセルキャパシタのセルプレート電極を独
立にしたものである。これらの独立したセルプレート電
極は個別の駆動ドライバーによって駆動される。
【００８８】この回路構成では、それぞれのセルプレー
ト電極が相互に影響し合うことなく、Ｈのビット線をＬ
とし電界をゼロとする動作において、Ｌのビット線に接
続されたＬデータが破壊するおそれが少なくなる効果が
ある。
ト電極が相互に影響し合うことなく、Ｈのビット線をＬ
とし電界をゼロとする動作において、Ｌのビット線に接
続されたＬデータが破壊するおそれが少なくなる効果が
ある。
【００８９】（実施例９）図１５に第９の実施例に係る
強誘電体メモリ装置の回路構成を示す。この実施例の回
路構成は第８の実施例の回路構成において、相補データ
を構成するメモリセルキャパシタと独立のセルプレート
電極をワード線方向に構成したものである。
強誘電体メモリ装置の回路構成を示す。この実施例の回
路構成は第８の実施例の回路構成において、相補データ
を構成するメモリセルキャパシタと独立のセルプレート
電極をワード線方向に構成したものである。
【００９０】この回路構成では、それぞれのセルプレー
ト電極が相互に影響し合うことがなく、Ｈのビット線を
Ｌとし電界をゼロとする動作において、Ｌのビット線に
接続されたＬデータが破壊するおそれが少なくなる効果
がある。この効果は、本実施例の方が第８の実施例より
大きい。なぜなら、選択メモリセルを介してセルプレー
ト電極に接続されるビット線の数が本実施例の方が多い
からである。
ト電極が相互に影響し合うことがなく、Ｈのビット線を
Ｌとし電界をゼロとする動作において、Ｌのビット線に
接続されたＬデータが破壊するおそれが少なくなる効果
がある。この効果は、本実施例の方が第８の実施例より
大きい。なぜなら、選択メモリセルを介してセルプレー
ト電極に接続されるビット線の数が本実施例の方が多い
からである。
【００９１】（実施例１０）図１６に第１０の実施例に
係る強誘電体メモリ装置の回路構成を示す。図１７に、
その動作タイミングを示す。この実施例の強誘電体メモ
リ装置は、相補データを構成するメモリセルキャパシタ
に独立にワード線を構成したものである。センスアンプ
動作後、Ｌのビット線のワード線をオフとした後に、Ｈ
のビット線をプリチャージすることにより、第８の実施
例と同様の効果を得ることができる。つまり、Ｌのビッ
ト線に接続されたメモリセルのワード線をオフにしてい
るため、メモリセルのＬデータがセルプレートの電位の
ノイズを受けず、破壊するおそれが少なくなる。
係る強誘電体メモリ装置の回路構成を示す。図１７に、
その動作タイミングを示す。この実施例の強誘電体メモ
リ装置は、相補データを構成するメモリセルキャパシタ
に独立にワード線を構成したものである。センスアンプ
動作後、Ｌのビット線のワード線をオフとした後に、Ｈ
のビット線をプリチャージすることにより、第８の実施
例と同様の効果を得ることができる。つまり、Ｌのビッ
ト線に接続されたメモリセルのワード線をオフにしてい
るため、メモリセルのＬデータがセルプレートの電位の
ノイズを受けず、破壊するおそれが少なくなる。
【００９２】
【発明の効果】以上に説明したように、本発明によれ
ば、メモリセルキャパシタの電界がゼロの状態でメモリ
セルのデータ読み出し、書き込み動作を終了するので、
キャパシタに電界ストレスがかかることがなく、強誘電
体キャパシタの電界印加の影響が緩和され、寿命が長く
なると共に信頼性の高い強誘電体メモリ装置を実現する
ことができる。
ば、メモリセルキャパシタの電界がゼロの状態でメモリ
セルのデータ読み出し、書き込み動作を終了するので、
キャパシタに電界ストレスがかかることがなく、強誘電
体キャパシタの電界印加の影響が緩和され、寿命が長く
なると共に信頼性の高い強誘電体メモリ装置を実現する
ことができる。
【図１】本発明の第１の実施例の強誘電体メモリ装置の
回路構成図
回路構成図
【図２】図１の強誘電体メモリ装置の動作タイミング図
【図３】本発明の第２の実施例の強誘電体メモリ装置の
回路構成図
回路構成図
【図４】図３の強誘電体メモリ装置の動作タイミング図
【図５】本発明の第３の実施例の強誘電体メモリ装置の
動作タイミング図
動作タイミング図
【図６】本発明の第４の実施例の強誘電体メモリ装置の
回路構成図
回路構成図
【図７】図６の強誘電体メモリ装置の動作タイミング図
【図８】本発明の第５の実施例の強誘電体メモリ装置の
回路構成図
回路構成図
【図９】図８の強誘電体メモリ装置の動作タイミング図
【図１０】本発明の第６の実施例の強誘電体メモリ装置
の回路構成図
の回路構成図
【図１１】図１０の強誘電体メモリ装置の動作タイミン
グ図
グ図
【図１２】本発明の第７の実施例の強誘電体メモリ装置
の回路構成図
の回路構成図
【図１３】図１２の強誘電体メモリ装置の動作タイミン
グ図
グ図
【図１４】本発明の第８の実施例の強誘電体メモリ装置
の回路構成図
の回路構成図
【図１５】本発明の第９の実施例の強誘電体メモリ装置
の回路構成図
の回路構成図
【図１６】本発明の第１０の実施例の強誘電体メモリ装
置の回路構成図
置の回路構成図
【図１７】図１６の強誘電体メモリ装置の動作タイミン
グ図
グ図
ＷＬ０〜ＷＬ２５５ ワード線 ＤＷＬ０，ＤＷＬ１ ダミーワード線 ＢＬ，／ＢＬ ビット線およびその信号 ＣＰ，ＣＰ１，ＣＰ２，ＣＰ０Ａ〜ＣＰ２５５Ａ，ＣＰ
０Ｂ〜ＣＰ２５５Ｂセルプレート電極およびその信号 ＤＣＰ ダミーセルプレート電極およびその信号 ＢＰ，ＢＰ３ ビット線プリチャージ制御信号 ＢＰ２ ビット線イコライズ制御信号 ＤＣＲＳＴ ダミーメモリセルデータ初期化用制御信号 ＳＡＥ センスアンプ制御信号 Ｓ１，ＷＬＧ１〜ＷＬＧ３，ＷＬＳ，ＷＬＣＰ，ＤＷＬ
ＤＣＰ，ＣＳ 制御信号 ＶＳＳ 接地電圧 ＶＣＣ 電源電圧 ＳＡ センスアンプ Ｃ０〜Ｃ２５５，Ｃ０Ｂ〜Ｃ２５５Ｂ 本体メモリセル
キャパシタ ＤＣ０，ＤＣ１ ダミーメモリセルキャパシタ Ｑｎ０〜Ｑｎ２５５，Ｑｎ０Ｂ〜Ｑｎ２５５Ｂ，ＱｎＤ
０，ＱｎＤ１，ＱｎＲ０，ＱｎＲ１，ＱｎＢＰ０〜Ｑｎ
ＢＰ６ Ｎチャネル型ＭＯＳトランジスタ
０Ｂ〜ＣＰ２５５Ｂセルプレート電極およびその信号 ＤＣＰ ダミーセルプレート電極およびその信号 ＢＰ，ＢＰ３ ビット線プリチャージ制御信号 ＢＰ２ ビット線イコライズ制御信号 ＤＣＲＳＴ ダミーメモリセルデータ初期化用制御信号 ＳＡＥ センスアンプ制御信号 Ｓ１，ＷＬＧ１〜ＷＬＧ３，ＷＬＳ，ＷＬＣＰ，ＤＷＬ
ＤＣＰ，ＣＳ 制御信号 ＶＳＳ 接地電圧 ＶＣＣ 電源電圧 ＳＡ センスアンプ Ｃ０〜Ｃ２５５，Ｃ０Ｂ〜Ｃ２５５Ｂ 本体メモリセル
キャパシタ ＤＣ０，ＤＣ１ ダミーメモリセルキャパシタ Ｑｎ０〜Ｑｎ２５５，Ｑｎ０Ｂ〜Ｑｎ２５５Ｂ，ＱｎＤ
０，ＱｎＤ１，ＱｎＲ０，ＱｎＲ１，ＱｎＢＰ０〜Ｑｎ
ＢＰ６ Ｎチャネル型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−301093（ＪＰ，Ａ) 特開 平４−78098（ＪＰ，Ａ) 特開 平６−223583（ＪＰ，Ａ) 特開 平１−158691（ＪＰ，Ａ) 特開 平４−258883（ＪＰ，Ａ) 特開 平４−295690（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 14/00 G11C 11/22
Claims (5)
- 【請求項１】 第１および第２のビット線と、本体メモ
リセルを構成するように前記第１のビット線に第１のメ
モリセルトランジスタを介して接続された第１の強誘電
体キャパシタと、ダミーメモリセルを構成するように前
記第２のビット線に第２のメモリセルトランジスタを介
して接続された第２の強誘電体キャパシタを備え、前記第１および第２のビット線は、ゲート信号が制御信
号である第３および第４のトランジスタを介してビット
線プリチャージ電圧源に接続され、 前記第１の強誘電体キャパシタに所定の電界を印加した
後に、前記第３のトランジスタをオンして前記第１のビ
ット線と前記ビット線プリチャージ電圧源とを接続し、
前記第１のビット線を通して前記第１の強誘電体キャパ
シタの電界をゼロとし、 前記第２の強誘電体キャパシタに第１の方向の電界を印
加した後に、前記第４のトランジスタをオンして前記第
２のビット線と前記ビット線プリチャージ電圧源とを接
続し、前記第１の方向とは逆方向の電界がかからないよ
うに、前記第２のビット線を通して前記第２の強誘電体
キャパシタの電界をゼロにすることを特徴とする強誘電
体メモリ装置。 - 【請求項２】 第１および第２のビット線と、本体メモ
リセルを構成するように前記第１のビット線に第１のメ
モリセルトランジスタを介して接続された第１の強誘電
体キャパシタと、本体メモリセルを構成するように前記
第２のビット線に第２のメモリセルトランジスタを介し
て接続された第２の強誘電体キャパシタとを備え、 前記第１および第２のビット線は、ゲート信号が第１の
制御信号である第３および第４のトランジスタを介して
論理電圧“Ｈ”または“Ｌ”であるビット線プリチャー
ジ電圧源に接続され、 かつゲート信号が第２の制御信号である第５のトランジ
スタを介してイコライズ接続される構成を有し、 前記第１、第２の強誘電体キャパシタに所定の電界を印
加した後にそれぞれ前記第１または第２のビット線を通
してその電界をゼロするとき、前記第１および第２のビット線のうち、一方が前記ビッ
ト線プリチャージ電圧源と同じ論理電圧に設定され、他
方が前記ビット線プリチャージ電圧源と異なる論理電圧
に設定された後に、 前記第１の制御信号で前記第１および第２のビット線を
前記ビット線プリチャージ電圧源に接続し、 その後、 前記第２の制御信号で前記第１および第２のビ
ット線がイコライズ接続されることを特徴とする強誘電
体メモリ装置。 - 【請求項３】 第１および第２のビット線と、本体メモ
リセルを構成するように前記第１のビット線に第１のメ
モリセルトランジスタを介して接続された第１の強誘電
体キャパシタと、前記第２のビット線に第２のメモリセ
ルトランジスタを介して接続された第２の強誘電体キャ
パシタと、前記第１のビット線をビット線プリチャージ
電圧源に接続する回路と、前記第２のビット線をビット
線プリチャージ電圧源に接続する回路とを備え、 前記第１および第２の強誘電体キャパシタに電界を印加
した後にそれぞれ前記第１または第２のビット線を通し
てその電界をゼロにするとき、前記第１および第２のビ
ット線のうち論理電圧“Ｌ”であるビット線をフローテ
ィング状態とし、論理電圧“Ｈ”であるビット線をビッ
ト線プリチャージ電圧源へ接続したのちに、論理電圧
“Ｌ”であるビット線をビット線プリチャージ電圧源へ
接続することを特徴とする強誘電体メモリ装置。 - 【請求項４】 第１および第２のビット線と、本体メモ
リセルを構成するように前記第１のビット線に第１のメ
モリセルトランジスタを介して接続された第１の強誘電
体キャパシタと、本体メモリセルを構成するように前記
第２のビット線に第２のメモリセルトランジスタを介し
て接続された第２の強誘電体キャパシタと、それぞれが
個別の駆動ドライバーによって駆動される、前記第１の
強誘電体キャパシタに接続された第１のセルプレート電
極と、前記第２の強誘電体キャパシタに接続された第２
のセルプレート電極とを備え、 前記第１および第２の強誘電キャパシタには相補データ
が記憶され、前記第１および第２の強誘電キャパシタに
電界を印加した後に、それぞれ前記第１または第２のビ
ット線を介してその電界をゼロとすることを特徴とする
強誘電体メモリ装置。 - 【請求項５】 第１および第２のビット線と、本体メモ
リセルを構成するように前記第１のビット線に第１のメ
モリセルトランジスタを介して接続された第１の強誘電
体キャパシタと、前記第２のビット線に第２のメモリセ
ルトランジスタを介して接続された第２の強誘電体キャ
パシタとを備え、 前記第１のメモリセルトランジスタのゲートが第１のワ
ード線に接続され、前記第２のメモリセルトランジスタ
のゲートが第２のワード線に接続され、 前記第１および第２のメモリセルトランジスタを共にオ
ンとし、前記第１および第２のビット線のうち、一方を
Ｌレベル、他方をＨレベルとした後、 前記Ｌレベルのビット線に接続される メモリセルトラン
ジスタをオフとした後、前記Ｈレベルのビット線をＨレ
ベルからＬレベルに変化させることを特徴とする強誘電
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20036996A JP3276104B2 (ja) | 1995-08-02 | 1996-07-30 | 強誘電体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-197351 | 1995-08-02 | ||
| JP19735195 | 1995-08-02 | ||
| JP20036996A JP3276104B2 (ja) | 1995-08-02 | 1996-07-30 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102195A JPH09102195A (ja) | 1997-04-15 |
| JP3276104B2 true JP3276104B2 (ja) | 2002-04-22 |
Family
ID=26510313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20036996A Expired - Fee Related JP3276104B2 (ja) | 1995-08-02 | 1996-07-30 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276104B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU200018U1 (ru) * | 2020-02-04 | 2020-10-01 | Евгений Александрович Патраков | Кабель для сигнализации и блокировки, безгалогеновый, с защитой от грызунов |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3196829B2 (ja) | 1997-12-26 | 2001-08-06 | 日本電気株式会社 | 強誘電体メモリ装置 |
| US6330180B2 (en) * | 2000-03-24 | 2001-12-11 | Fujitsu Limited | Semiconductor memory device with reduced power consumption and with reduced test time |
-
1996
- 1996-07-30 JP JP20036996A patent/JP3276104B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU200018U1 (ru) * | 2020-02-04 | 2020-10-01 | Евгений Александрович Патраков | Кабель для сигнализации и блокировки, безгалогеновый, с защитой от грызунов |
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| Publication number | Publication date |
|---|---|
| JPH09102195A (ja) | 1997-04-15 |
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