JPH10320981A

JPH10320981A - 強誘電体メモリ

Info

Publication number: JPH10320981A
Application number: JP9128396A
Authority: JP
Inventors: Yoshihiro Tada; 佳広多田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-05-19
Filing date: 1997-05-19
Publication date: 1998-12-04
Also published as: US6058040A

Abstract

(57)【要約】【課題】回路面積の縮小、消費電流の低減、信頼性の
向上、及び、寿命の延長を実現した強誘電体メモリを提
供する。【解決手段】ワードラインＷＬ−ｈによってＯＮ／Ｏ
ＦＦ制御される分割プレートライン接続用スイッチング
素子Ｑ−ｈｉを介してキャパシタＣ−ｈｉｘ、Ｃ−ｈｉ
ｘ’（ｈ＝１〜ｍ、ｉ＝１〜ｎ、ｘ＝１、２）の一端が
分割プレートラインＰＬ−ｄｉに接続されており、コラ
ムラインＣＬ−ｉによってＯＮ／ＯＦＦ制御されるプレ
ートライン接続用スイッチング素子Ｑ−ｉを介して分割
プレートラインＰＬ−ｄｉがデータの書き込み及び読み
出しの制御が行われるプレートラインＰＬに接続されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２つの電極間に強
誘電体物質を挟み込んだキャパシタを備えた半導体記憶
装置である強誘電体メモリに関するものである。

【０００２】

【従来の技術】図２は従来の強誘電体メモリの回路図で
あって、ＷＬ−ｈ（ｈ＝１〜ｍ）はワードライン、ＣＬ
−ｉ（ｉ＝１〜ｎ）はコラムライン、ＰＬ−ｈはプレー
トライン、ＢＬ−ｉ１、ＢＬ−ｉ１’、ＢＬ−ｉ２、Ｂ
Ｌ−ｉ２’はビットライン、Ｉ／Ｏ−１、Ｉ／Ｏ−２は
データ入出力ライン、Ｃ−ｈｉ１、Ｃ−ｈｉ１’、Ｃ−
ｈｉ２、Ｃ−ｈｉ２’は２つの電極間に強誘電体物質を
挟み込んだキャパシタ（以下、「強誘電体キャパシタ」
と呼ぶ）、Ｔ−ｈｉ１、Ｔ−ｈｉ１’、Ｔ−ｈｉ２、Ｔ
−ｈｉ２’、Ｔ−ｉ１、Ｔ−ｉ２はｎチャネルのＭＯＳ
型ＦＥＴ（以下、単に「ＭＯＳトランジスタ」と呼
ぶ）、ＳＡ−ｉ１、ＳＡ−ｉ２はセンスアンプ、ＡＤＤ
−ｈｉは第ｈ行、第ｉ列のアドレスである。

【０００３】次に、各部の接続関係について説明する。
強誘電体キャパシタＣ−ｈｉ１、Ｃ−ｈｉ１’、Ｃ−ｈ
ｉ２、Ｃ−ｈｉ２’は、その一端がそれぞれＭＯＳトラ
ンジスタＴ−ｈｉ１、Ｔ−ｈｉ１’、Ｔ−ｈｉ２、Ｔ−
ｈｉ２’のドレイン−ソース間を介してそれぞれビット
ラインＢＬ−ｉ１、ＢＬ−ｉ１’、ＢＬ−ｉ２、ＢＬ−
ｉ２’に接続されているとともに、その他端がプレート
ラインＰＬ−ｈに接続されている。ＭＯＳトランジスタ
Ｔ−ｈｉ１、Ｔ−ｈｉ１’、Ｔ−ｈｉ２、Ｔ−ｈｉ２’
のゲートはワードラインＷＬ−ｈに接続されている。

【０００４】ビットラインＢＬ−ｉ１、ＢＬ−ｉ１’は
センスアンプＳＡ−ｉ１の一端に接続されており、ビッ
トラインＢＬ−ｉ２、ＢＬ−ｉ２’はセンスアンプＳＡ
−ｉ２の一端に接続されている。センスアンプＳＡ−ｉ
１、ＳＡ−ｉ２の他端はそれぞれＭＯＳトランジスタＴ
−ｉ１、Ｔ−ｉ２のドレイン−ソース間を介してそれぞ
れデータ入出力ラインＩ／Ｏ−１、Ｉ／Ｏ−２に接続さ
れている。

【０００５】そして、第ｈ行、第ｉ列のアドレスＡＤＤ
−ｈｉとは、４つの強誘電体キャパシタＣ−ｈｉ１、Ｃ
−ｈｉ１’、Ｃ−ｈｉ２、Ｃ−ｈｉ２’と４つのＭＯＳ
トランジスタＴ−ｈｉ１、Ｔ−ｈｉ１’、Ｔ−ｈｉ２、
Ｔ−ｈｉ２’とで構成された部分を意味している。

【０００６】ここで、強誘電体キャパシタの分極特性に
ついて少し触れておく。図３に示すように、強誘電体キ
ャパシタへの印加電圧とその分極状態との関係はヒステ
リシス特性であって、印加電圧が０となった際にも分極
が存在した状態で安定している（図３のＰ３、Ｐ４）。
例えば、印加電圧がある程度大きな正電圧から０になる
と分極状態は図３のＰ１からＰ３へ遷移し、また、印加
電圧がある程度大きな負電圧から０になると分極状態は
図３のＰ２からＰ４へ遷移する。尚、以下、随時Ｐ１、
Ｐ２、Ｐ３、Ｐ４という符号を使用するが、それらは図
３に示すＰ１、Ｐ２、Ｐ３、Ｐ４を意味するものとす
る。

【０００７】そして、強誘電体メモリでは、例えば、
「０」には分極状態Ｐ３を、「１」には分極状態Ｐ４を
それぞれ対応させるというように、強誘電体キャパシタ
の分極状態Ｐ３、Ｐ４を利用して、２値データ「１」、
「０」を強誘電体キャパシタに保持させるようになって
いる。したがって、強誘電体メモリは、電源がＯＦＦと
なった後もデータが保持される、不揮発性メモリであ
る。

【０００８】また、当該強誘電体メモリは、いわゆる２
Ｔ２Ｃ型のメモリセルで構成されている。すなわち、２
つの強誘電体キャパシタＣ−ｈｉｘ、Ｃ−ｈｉｘ’と２
つのＭＯＳトランジスタＴ−ｈｉｘ、Ｔ−ｈｉｘ’（但
し、ｘ＝１、２）とで１つのメモリセルを形成してい
る。したがって、１つのアドレスＡＤＤ−ｈｉは、２つ
のメモリセルからなっており、２ビットのデータを保持
することになる。

【０００９】さて、具体的に書き込み動作について説明
する。まず、データの書き込みに先立って、全てのワー
ドラインＷＬ−ｈ、全てのコラムラインＣＬ−ｉ、及
び、全てのプレートラインＰＬ−ｈがローレベルとな
り、また、全てのセンスアンプＳＡ−ｈ１、ＳＡ−ｈ２
が動作状態となる。そして、例えば、第１行、第１列の
アドレスＡＤＤ−１１に２ビットのデータ「１、０」を
書き込む場合、ワードラインＷＬ−１及びコラムライン
ＣＬ−１がハイレベルとなる。

【００１０】これにより、ＭＯＳトランジスタＴ−１ｉ
ｘ、Ｔ−１ｉｘ’がＯＮして、強誘電体キャパシタＣ−
１ｉｘ、Ｃ−１ｉｘ’がビットラインＢＬ−ｉｘ、ＢＬ
−ｉｘ’に接続されるとともに、ＭＯＳトランジスタＴ
−１ｘがＯＮして、センスアンプＳＡ−１ｘがデータ入
出力ラインＩ／Ｏ−ｘに接続され、結局、アドレスＡＤ
Ｄ−１１にてメモリセルを形成する強誘電体キャパシタ
Ｃ−１１ｘ、Ｃ−１１ｘ’のみがプレートラインＰＬ−
１とデータ入出力ラインＩ／Ｏ−ｘとの間に接続される
（以下、この状態になることを「アドレスＡＤＤ−１１
が選択される」と呼ぶ）。

【００１１】ここで、センスアンプＳＡ−ｉｘは、外部
からの制御信号により入出力方向を変化させることがで
きる増幅器で、さらに、データを一時的に保持するラッ
チ機能も有している。具体的には、データの書き込み時
には、データ入出力ラインＩ／Ｏ−ｘの電圧を増幅し
て、その増幅した電圧を、ビットラインＢＬ−ｉｘには
同位相で、一方、ビットラインＢＬ−ｉｘ’には反転位
相で出力する。一方、データの読み出し時には、ビット
ラインＢＬ−ｉｘ、ＢＬ−ｉｘ’の電圧差を基準電圧と
比較して、その比較結果に応じてハイレベルまたはロー
レベルの電圧をデータ入出力ラインＩ／Ｏ−ｘに出力す
る、すなわち、ビットラインＢＬ−ｉｘ、ＢＬ−ｉｘ’
の電圧差が２値データの「１」に対応するものである
か、それとも「０」に対応するものであるかを判定する
ようになっている。

【００１２】これにより、今の場合、２ビットのデータ
「１、０」を書き込むことを想定しているが、データ入
出力ラインＩ／Ｏ−１が「１」に対応するハイレベル、
データ入出力ラインＩ／Ｏ−２が「０」に対応するロー
レベルになるとすると、センスアンプＳＡ−１１の入力
がハイレベルとなって、ビットラインＢＬ−１１の電圧
がハイレベル、ＢＬ−１１’の電圧がローレベルとな
り、また、センスアンプＳＡ−１２の入力がローレベル
となって、ビットラインＢＬ−１２の電圧がローレベ
ル、ＢＬ−１２’の電圧がハイレベルとなる。

【００１３】これにより、強誘電体キャパシタＣ−１１
１、Ｃ−１１２’にはそれぞれビットラインＢＬ−１
１、ＢＬ−１２’側からプレートラインＰＬ−１側へ電
圧が印加される（以下、「負電圧が印加される」と呼
ぶ）ので、それらの分極状態はＰ２に遷移し、また、強
誘電体キャパシタＣ−１１１’、Ｃ−１１２に印加され
る電圧は０となるので、それらの分極状態はそれまでの
分極状態に応じてＰ３またはＰ４に遷移する。

【００１４】次に、プレートラインＰＬ−１の電圧がハ
イレベルとなる。これにより、強誘電体キャパシタＣ−
１１１、Ｃ−１１２’に印加される電圧は０となるの
で、それらの分極状態はＰ２からＰ４に遷移し、また、
強誘電体キャパシタＣ−１１１’、Ｃ−１１２にはプレ
ートラインＰＬ−１側からそれぞれビットラインＢＬ−
１１’、ＢＬ−１２側へ電圧が印加される（以下、「正
電圧が印加される」と呼ぶ）ので、それらの分極状態は
Ｐ３またはＰ４からＰ１へ遷移する。

【００１５】次に、プレートラインＰＬ−１の電圧がロ
ーレベルとなる。これにより、強誘電体キャパシタＣ−
１１１、Ｃ−１１２’には負電圧が印加されることにな
るので、それらの分極状態はＰ４からＰ２に遷移し、ま
た、強誘電体キャパシタＣ−１１１’、Ｃ−１１２に印
加される電圧は０となるので、それらの分極状態はＰ１
からＰ３に遷移する。

【００１６】次に、ワードラインＷＬ−１及びコラムラ
インＣＬ−１の電圧がローレベルとなる。これにより、
ＭＯＳトランジスタＴ−１ｉｘ、Ｔ−１ｉｘ’がＯＦＦ
して、強誘電体キャパシタＣ−１ｉｘ、Ｃ−１ｉｘ’と
ビットラインＢＬ−ｉｘ、ＢＬ−ｉｘ’とのそれぞれの
接続が解除されるとともに、ＭＯＳトランジスタＴ−１
ｘがＯＦＦして、センスアンプＳＡ−１ｘとデータ入出
力ラインＩ／Ｏ−ｘとの接続が解除される（アドレスＡ
ＤＤ−１１が選択されていない状態となる）。

【００１７】以上で、第１行、第１列のアドレスＡＤＤ
−１１への２ビットのデータ「１、０」の書き込み動作
は終了であるが、このとき、強誘電体キャパシタＣ−１
１１、Ｃ−１１１’の分極状態はそれぞれＰ４、Ｐ３で
あって、また、強誘電体キャパシタＣ−１１２、Ｃ−１
１２’の分極状態はそれぞれＰ３、Ｐ４である。尚、第
１行、第１列のアドレス−１１へ２ビットのデータ
「１、０」を書き込んだ直後は、強誘電体キャパシタＣ
−１１１、Ｃ１１２’の分極状態がＰ２となっている
が、ＭＯＳトランジスタを介して電流がリークするの
で、結局、それらの分極状態はＰ４となって安定する。

【００１８】まとめると、２値データの「１」は隣接す
る２つの強誘電体キャパシタＣ−ｈｉｘ、Ｃ−ｈｉｘ’
の分極状態をそれぞれＰ４、Ｐ３とすることによって、
一方、２値データの「０」は隣接する２つの強誘電体キ
ャパシタＣ−ｈｉｘ、Ｃ−ｈｉｘ’の分極状態をそれぞ
れＰ３、Ｐ４とすることによって、つまり、メモリセル
を形成する２つの強誘電体キャパシタＣ−ｈｉｘ、Ｃ−
ｈｉｘ’を２値データの「１」と「０」とで逆の関係の
相異なる分極状態で安定させることによって、２値デー
タの「１」、と「０」とがそれぞれ所定のアドレスに書
き込まれることになる。

【００１９】次に、読み出し操作について具体的に説明
する。まず、データの読み出しに先立って、全てのワー
ドラインＷＬ−ｈ、全てのコラムラインＣＬ−ｉ、及
び、全てのプレートラインＰＬ−ｈがローレベルとな
り、また、全てのセンスアンプＳＡ−ｈ１、ＳＡ−ｈ２
が非動作状態となる。そして、例えば、第１行、第１列
のアドレスＡＤＤ−１１に保持されているデータを読み
出す場合、ワードラインＷＬ−１及びコラムラインＣＬ
−１がハイレベルとなって、アドレスＡＤＤ−１１が選
択される。

【００２０】次に、プレートラインＰＬ−１の電圧がハ
イレベルとなる。これにより、強誘電体キャパシタＣ−
１１１、Ｃ−１１１’、Ｃ−１１２、Ｃ−１１２’には
正電圧が印加されることになり、強誘電体キャパシタＣ
−１１１、Ｃ−１１１’、Ｃ−１１２、Ｃ−１１２’の
分極状態はＰ３またはＰ４からＰ１へ遷移して、強誘電
体キャパシタＣ−１１１、Ｃ−１１１’、Ｃ−１１２、
Ｃ−１１２’から電荷が放出されるので、ビットライン
ＢＬ−１１、ＢＬ−１１’、ＢＬ−１２、ＢＬ−１２’
の配線容量に起因して、ビットラインＢＬ−１１、ＢＬ
−１１’、ＢＬ−１２、ＢＬ−１２’に電圧が現れる。

【００２１】そして、強誘電体キャパシタＣ−１１１、
Ｃ−１１１’、Ｃ−１１２、Ｃ−１１２’から放出され
る電荷量は分極状態がＰ１へ遷移する前の分極状態がＰ
３であるかＰ４であるかによって異なり、分極状態がＰ
４であったときには多くの電荷が放出されるので、ビッ
トラインには高い電圧が現れ、一方、分極状態がＰ３で
あったときには分極状態がＰ４であったときよりも少な
い電荷が放出されるので、ビットラインには低い電圧が
現れる。

【００２２】具体的には、第１行、第１列のアドレスＡ
ＤＤ−１１内の２つメモリセルのうち、強誘電体キャパ
シタＣ−１１１、Ｃ−１１１’で形成されたメモリセル
に２値データの「１」が、強誘電体メモリＣ−１１２、
Ｃ−１１２’で形成されたメモリセルに２値データの
「０」がそれぞれ保持されている場合、ビットラインＢ
Ｌ−１１の電圧がハイレベル、ＢＬ−１１’の電圧がロ
ーレベルとなり、また、ビットラインＢＬ−１２の電圧
がローレベル、ＢＬ−１２’の電圧がハイレベルとな
る。

【００２３】そして、センスアンプＳＡ−１１が活性化
してビットラインＢＬ−１１、ＢＬ−１１’の電圧を入
力し、データ入出力ラインＩ／Ｏ−１の電圧が２値デー
タの「１」に対応するハイレベルとなり、また、センス
アンプＳＡ−１２がビットラインＢＬ−１２、ＢＬ−１
２’の電圧を入力し、データ入出力ラインＩ／Ｏ−２の
電圧が２値データの「０」に対応するローレベルとな
る。

【００２４】これによって、アドレスＡＤＤ−１１に保
持していた２ビットのデータ「１、０」が出力されたこ
とになるので、その後は、プレートラインＰＬ−１、ワ
ードラインＷＬ−１の電圧がローレベルとなった後、コ
ラムラインＣＬ−１の電圧がローレベルとなって、読み
出し動作は終了である。

【００２５】ここで、データの読み出し時において、ビ
ットラインに現れる電圧は数十ｍＶ〜百ｍＶ程度であ
り、ビットラインに現れるハイレベルとローレベルとの
電圧差が非常に小さいため、１つの強誘電体キャパシタ
で１ビットのデータを保持する、いわゆる１Ｔ１Ｃ型の
メモリセルで構成された強誘電体メモリでは、センスア
ンプでビットラインに現れる電圧が２値データの「１」
に対応するものであるか、それとも「０」に対応するも
のであるかを判定するのが困難となり、正確にデータの
読み出しができない危険性が高い。

【００２６】しかしながら、２Ｔ２Ｃ型のメモリセルで
構成された強誘電体メモリでは、ビットラインに現れる
ハイレベルとローレベルとの電圧差が２値データの
「１」に対応するものであるか、それとも「０」に対応
するものであるかを判定するので、２値データの「１」
に対応する電圧と「０」に対応する電圧との電圧差が１
Ｔ１Ｃ型のメモリセルである場合に比して２倍になり、
より正確にデータを読み出すことができる。

【００２７】以上のようにして、第１行、第１列のアド
レスＡＤＤ−１１からデータの読み出しが行われるわけ
であるが、データの読み出しを行った後のアドレスＡＤ
Ｄ−１１のメモリセルを形成する強誘電体キャパシタＣ
−１１１、Ｃ−１１１’、Ｃ−１１２、Ｃ−１１２’は
全て分極状態がＰ３となるので、データを読み出すこと
によって保持しているデータが消滅してしまうことにな
る、つまり、強誘電体メモリは破壊読み出しメモリであ
る。

【００２８】したがって、データを読み出した後には、
以前に保持していたデータの再書き込みを行う必要があ
る。このような必要性から、センスアンプＳＡ−ｉｘに
はラッチ機能が設けられており、データの読み出し後は
センスアンプＳＡ−ｉｘにより読み出したデータの再書
き込みが行われる。

【００２９】

【発明が解決しようとする課題】ここで、上記従来の強
誘電体メモリでは、例えば、第１行、第１列のアドレス
ＡＤＤ−１１にアクセスする、つまり、アドレスＡＤＤ
−１１にデータを書き込むあるいはアドレスＡＤＤ−１
１からデータを読み出す際には、アドレスＡＤＤ−１ｉ
にてメモリセルを形成する強誘電体キャパシタＣ−１ｉ
ｘ、Ｃ−１ｉｘ’の一端がそれぞれビットラインＢＬ−
ｉｘ、ＢＬ−ｉｘ’に接続されることになり、さらに、
その間にプレートラインＰＬ−１の電圧が変動するが、
そのプレートラインＰＬ−１には強誘電体キャパシタＣ
−１ｉｘ、Ｃ−１ｉｘ’の他端が接続されているので、
アクセスする第１行、第１列のアドレスＡＤＤ−１１の
みならず、それと同行の全てのアドレスＡＤＤ−１ｉに
保持されているデータも破壊されてしまうことになり、
結局、アクセスするアドレスと同行のアドレス全てに対
して保持データの再書き込みを行わなければならない。

【００３０】このため、１つのアドレスに保持されるビ
ット数と同数のセンスアンプをアドレスの列毎に設けて
おき、アクセス時にはそれら全てのセンスアンプを動作
状態にしておかなければならない。したがって、回路面
積が大きく、また、消費電流が大きいという問題があっ
た。

【００３１】また、プレートラインＰＬ−ｈには多くの
強誘電体キャパシタＣ−ｈ１１、Ｃ−ｈ１１’、Ｃ−ｈ
１２、Ｃ−ｈ１２’、…、Ｃ−ｈｎ１、Ｃ−ｈｎ１’、
Ｃ−ｈｎ２、Ｃ−ｈｎ２’が接続されているため、プレ
ートラインＰＬ−ｈを駆動する不図示のプレートライン
ドライバに大きな駆動能力が要求され、これを実現する
ためには大きな面積を占有するＭＯＳトランジスタを用
いる必要があり、さらに、プレートラインと同数のプレ
ートラインドライバが必要である。したがって、回路面
積及び消費電流の増大に拍車がかかっていた。

【００３２】その他には、アクセスされたアドレスと同
じ行のアドレス全てに対して再書き込みが行われるの
で、各アドレスにおける書き込み回数が非常に多く、し
たがって、メモリとしての信頼性が低く、また、寿命が
短かった。

【００３３】そこで、本発明は、回路面積の縮小、消費
電流の低減、信頼性の向上、及び、寿命の延長を実現し
た強誘電体メモリを提供することを目的とする。

【００３４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の強誘電体メモリでは、２つの電極間に強誘
電体物質を挟み込んだキャパシタを有し、該キャパシタ
の分極方向を変えることによってデータを記憶する強誘
電体メモリにおいて、アドレスが共通な複数の前記キャ
パシタのそれぞれの一端が共通接続されて第１のスイッ
チング素子を介して分割プレートラインに接続され、そ
れぞれの他端は第２のスイッチング素子を介してそれぞ
れ異なるビットラインに接続され、前記第１及び第２の
スイッチング素子のゲートにはワードラインが共通接続
され、前記ビットラインは第３のスイッチング素子を介
して共通データラインに接続され、前記分割プレートラ
インは第４のスイッチング素子を介してプレートライン
に接続され、前記第３及び第４のスイッチング素子のゲ
ートにはコラムラインが共通接続されている。

【００３５】以上の構成により、あるアドレスにアクセ
スする際には、そのアドレスにてメモリセルを形成する
強誘電体キャパシタのみが、データの書き込み及び読み
出しの際に電圧が変動するプレートラインとデータの入
出力が行われるデータ入出力ラインとの間に接続される
ことになり、アクセスするアドレス以外のアドレスにお
いては、メモリセルを形成する強誘電体キャパシタの一
端はビットラインに接続されるが、そのビットラインは
データ入出力ラインには接続されておらず、また、その
強誘電体キャパシタの他端はプレートラインに接続され
ないので、保持しているデータが破壊されてしまうこと
はない。すなわち、アクセスされたアドレス単位でデー
タの読み出しまたは書き込みを行える。

【００３６】

【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
ある強誘電体メモリの回路図であって、ＰＬはプレート
ライン、ＰＬ−ｄｉ（ｉ＝１〜ｎ）は分割プレートライ
ン、ＤＬ−１、ＤＬ−１’、ＤＬ−２、ＤＬ−２’は共
通データライン、ＳＡ−１、ＳＡ−２はセンスアンプ、
Ｔ−ｉ１’、Ｔ−ｉ２’、Ｑ−ｈｉ（ｈ＝１〜ｍ）、Ｑ
−ｉはＭＯＳトランジスタ（ｎチャネルのＭＯＳ型ＦＥ
Ｔ）である。尚、従来技術として示した図２の強誘電体
メモリと同一部分には同一符号を付して説明を省略す
る。

【００３７】次に、各部の接続関係について説明する。
強誘電体キャパシタＣ−ｈｉ１、Ｃ−ｈｉ１’、Ｃ−ｈ
ｉ２、Ｃ−ｈｉ２’の一端はそれぞれそのゲートがワー
ドラインＷＬ−ｈに接続されているＭＯＳトランジスタ
Ｔ−ｈｉ１、Ｔ−ｈｉ１’、Ｔ−ｈｉ２、Ｔ−ｈｉ２’
のドレイン−ソース間を介してそれぞれビットラインＢ
Ｌ−ｉ１、ＢＬ−ｉ１’、ＢＬ−ｉ２、ＢＬ−ｉ２’に
接続されているとともに、その他端はそのゲートがワー
ドラインＷＬ−ｈに接続されているＭＯＳトランジスタ
Ｑ−ｈｉのドレイン−ソース間を介して分割プレートラ
インＰＬ−ｄｉに接続されている。分割プレートライン
ＰＬ−ｄｉはそのゲートがコラムラインＣＬ−ｉに接続
されているＭＯＳトランジスタＱ−ｉのドレイン−ソー
ス間を介してプレートラインＰＬに接続されている。

【００３８】ＭＯＳトランジスタＴ−ｉ１、Ｔ−ｉ
１’、Ｔ−ｉ２、Ｔ−ｉ２’のゲートはコラムラインＣ
Ｌ−ｉに接続されており、これらのドレイン−ソース間
を介してビットラインＢＬ−ｉ１、ＢＬ−ｉ１’、ＢＬ
−ｉ２、ＢＬ−ｉ２’と共通データラインＤＬ−１、Ｄ
Ｌ−１’、ＤＬ−２、ＤＬ−２’とがそれぞれ接続され
ている。

【００３９】共通データラインＤＬ−１、ＤＬ−１’は
センスアンプＳＡ−１の一端に接続されており、共通デ
ータラインＤＬ−２、ＤＬ−２’はセンスアンプＳＡ−
２の一端に接続されている。センスアンプＳＡ−１、Ｓ
Ａ−２の他端はそれぞれデータ入出力ラインＩ／Ｏ−
１、Ｉ／Ｏ−２に接続されている。

【００４０】以上の構成において、従来技術にてプレー
トラインＰＬ−ｈとなっていた部分をプレートラインＰ
Ｌで置き換えて考えると、従来技術に示した強誘電体メ
モリにおけるのと同じく各ラインの電圧が操作されて、
データの書き込みあるいは読み出しが行われるが、ワー
ドラインＷＬ−ｈ及びコラムラインＣＬ−ｉがハイレベ
ルになって、第ｈ行、第ｉ列のアドレスＡＤＤ−ｈｉが
選択されたときには、ＭＯＳトランジスタＱ−ｈ１、Ｑ
−ｈ２、…、Ｑ−ｈｎ、及び、ＭＯＳトランジスタＱ−
ｉがＯＮして、第ｈ行、第ｉ列のアドレスＡＤＤ−ｈｉ
内にてメモリセルを形成する強誘電体キャパシタＣ−ｈ
ｉｘ、Ｃ−ｈｉｘ’のみがプレートラインＰＬと入出力
データラインＩ／Ｏ−ｘとの間に接続されることにな
る。

【００４１】したがって、アクセスする所望のアドレス
ＡＤＤ−ｈｉ以外のアドレスにおいては、メモリセルを
形成する強誘電体キャパシタの一端はビットラインに接
続されることにはなるが、そのビットラインは共通デー
タラインには接続されておらず、また、その他端はデー
タの書き込みあるいは読み出しの際に電圧が変動するプ
レートラインＰＬには接続されないので、保持している
データが破壊されることはない。

【００４２】これを受けて、アクセスするアドレスに対
して再書き込みを行うだけでよいので、本実施形態の強
誘電体メモリのように、共通データラインＤＬ−１、Ｄ
Ｌ−１’、ＤＬ−２、ＤＬ−２’でそれぞれビットライ
ンＢＬ−ｉ１、ＢＬ−ｉ１’、ＢＬ−ｉ２、ＢＬ−ｉ
２’をまとめてセンスアンプＳＡ−ｘに接続することに
より、センスアンプの数としては１つのアドレスに保持
されるビット数と同数の２つだけで済むことになる。し
たがって、回路面積の縮小及び消費電流の低減を実現す
ることができる。

【００４３】また、プレートラインＰＬに一時に接続さ
れる強誘電体キャパシタの数は１つのアドレスに存在す
る強誘電体キャパシタの数（本実施形態では４つ）だけ
であるので、プレートラインＰＬを駆動するプレートラ
インドライバ回路にはそれほど大きな駆動能力は要求さ
れず、さらに、アクセスするアドレスに関係なく１本の
プレートラインＰＬによりデータの書き込み及び読み出
しの制御が行われることから、プレートラインドライバ
回路の数も１つで済むことになるので、回路面積の縮小
及び消費電流の低減がより一層促進される。

【００４４】さらに、アクセスされたアドレスに対して
のみ再書き込みが行われるので、各アドレスにおける書
き込み回数が少なく、これにより、メモリとしての信頼
性が向上し、また、寿命が長くなる。

【００４５】

【発明の効果】以上説明したように、本発明の強誘電体
メモリによれば、ラッチ機能を有するセンスアンプの数
を１つのアドレスが保持するビット数と同数にまで減少
させることができ、また、プレートラインを駆動するプ
レートラインドライバ回路にそれほど大きな駆動能力を
要求しないようにした上で、プレートラインドライバの
数を１つにすることができるので、回路面積を飛躍的に
縮小させることができ、また、消費電流を飛躍的に低減
させることができる。さらに、各アドレスにおける書き
込み回数が少なくなり、メモリとしての信頼性を向上さ
せることができ、また、寿命を延長することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態である強誘電体メモリの
回路図である。

【図２】従来の強誘電体メモリの回路図である。

【図３】強誘電体キャパシタの分極特性を示す図であ
る。

【符号の説明】

ＷＬ−ｈ（ｈ＝１〜ｍ）ワードラインＣＬ−ｉ（ｉ＝１〜ｎ）コラムラインＰＬ、ＰＬ−ｈプレートラインＰＬ−ｄｉ分割プレートラインＢＬ−ｉ１、ＢＬ−ｉ１’、ＢＬ−ｉ２、ＢＬ−ｉ２’
ビットラインＤＬ−１、ＤＬ−１’、ＤＬ−２、ＤＬ−２’ 共通
データラインＩ／Ｏ−１、Ｉ／Ｏ−２データ入出力ラインＣ−ｈｉ１、Ｃ−ｈｉ１’、Ｃ−ｈｉ２、Ｃ−ｈｉ２’
強誘電体キャパシタＴ−ｈｉ１、Ｔ−ｈｉ１’、Ｔ−ｈｉ２、Ｔ−ｈｉ
２’、Ｔ−ｉ１、Ｔ−ｉ１’、Ｔ−ｉ２、Ｔ−ｉ２’、
Ｑ−ｈｉ、Ｑ−ｉｎチャネルＭＯＳ型トランジスタＳＡ−１、ＳＡ−２、ＳＡ−ｉ１、ＳＡ−ｉ２セン
スアンプ

Claims

【特許請求の範囲】

【請求項１】２つの電極間に強誘電体物質を挟み込ん
だキャパシタを有し、該キャパシタの分極方向を変える
ことによってデータを記憶する強誘電体メモリにおい
て、アドレスが共通な複数の前記キャパシタのそれぞれの一
端が共通接続されて第１のスイッチング素子を介して分
割プレートラインに接続され、それぞれの他端は第２の
スイッチング素子を介してそれぞれ異なるビットライン
に接続され、前記第１及び第２のスイッチング素子のゲ
ートにはワードラインが共通接続され、前記ビットライ
ンは第３のスイッチング素子を介して共通データライン
に接続され、前記分割プレートラインは第４のスイッチ
ング素子を介してプレートラインに接続され、前記第３
及び第４のスイッチング素子のゲートにはコラムライン
が共通接続されて、アクセスされたアドレス単位でデー
タの読み出しまたは書き込みを行えるようにしたことを
特徴とする強誘電体メモリ。
【請求項２】前記プレートラインは、アクセスされた
アドレス単位でデータの読み出しまたは書き込みを行う
のに必要な駆動力のみを有する１つのドライブ回路によ
り駆動されることを特徴とする請求項１に記載の強誘電
体メモリ。