JP3276146B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関するものである。
［従来技術及び課題］ 近年、集積回路装置においては高集積化、インテリジ
ェント化が要求されてきているが、これらの要求を満た
すものは現れてきていない。
ェント化が要求されてきているが、これらの要求を満た
すものは現れてきていない。
この発明の目的は、インテリジェント化、高集積化に
優れた半導体装置を提供することにある。
優れた半導体装置を提供することにある。
［課題を解決するための手段］ 第１の発明は、基板上に第１の素子形成領域となる第
１の単結晶半導体部と、基板上に第１の単結晶半導体部
の面方位とは異なる面方位を有し、かつ、第２の素子形
成領域となる第２の単結晶半導体部を備え、第１及び第
２の単結晶半導体部は、略同一平面上に略平滑で、か
つ、両単結晶半導体部が接触した領域を有する半導体装
置を要旨とするものである。
１の単結晶半導体部と、基板上に第１の単結晶半導体部
の面方位とは異なる面方位を有し、かつ、第２の素子形
成領域となる第２の単結晶半導体部を備え、第１及び第
２の単結晶半導体部は、略同一平面上に略平滑で、か
つ、両単結晶半導体部が接触した領域を有する半導体装
置を要旨とするものである。
第２の発明は、第１及び第２の単結晶半導体部を分離
する溝を備え、これら両単結晶半導体部のうちの一方
を、エピタキシャル成長にて設けた半導体装置を要旨と
するものである。
する溝を備え、これら両単結晶半導体部のうちの一方
を、エピタキシャル成長にて設けた半導体装置を要旨と
するものである。
第３の発明は、異なる面方位を有する第1,第２の半導
体基板が張り合わされた基板であり、その所定領域には
第２の素子形成領域が設けられ、この領域を残して除去
された領域には異なった面方位を有する第１の素子形成
領域が設けられた半導体装置を要旨とする。
体基板が張り合わされた基板であり、その所定領域には
第２の素子形成領域が設けられ、この領域を残して除去
された領域には異なった面方位を有する第１の素子形成
領域が設けられた半導体装置を要旨とする。
第４の発明は、第３の発明において、第１の素子形成
領域は、第２の半導体基板を除去して第１の半導体基板
を露出させ、さらに、この露出した領域上に他の面方位
を有する半導体領域を設けて形成した半導体装置を要旨
とする。
領域は、第２の半導体基板を除去して第１の半導体基板
を露出させ、さらに、この露出した領域上に他の面方位
を有する半導体領域を設けて形成した半導体装置を要旨
とする。
第５の発明は、第１の面方位を有する第１の単結晶シリ
コン基板の平滑面に、この第１の単結晶シリコン基板の
平滑面の一部が露出する状態で第２の面方位を有する第
２の単結晶シリコン基板を接合する第１工程と、前記第
１の単結晶シリコン基板の平滑面上にエピタキシャル成
長層を形成する第２工程と、前記エピタキシャル層を所
定量除去して、表面が平滑な状態で、第１の素子形成領
域となる前記エピタキシャル層と、第２の素子形成領域
となる前記第２の単結晶シリコン基板とを露出させる第
３工程とを備えた半導体装置の製造方法をその要旨とす
る。
コン基板の平滑面に、この第１の単結晶シリコン基板の
平滑面の一部が露出する状態で第２の面方位を有する第
２の単結晶シリコン基板を接合する第１工程と、前記第
１の単結晶シリコン基板の平滑面上にエピタキシャル成
長層を形成する第２工程と、前記エピタキシャル層を所
定量除去して、表面が平滑な状態で、第１の素子形成領
域となる前記エピタキシャル層と、第２の素子形成領域
となる前記第２の単結晶シリコン基板とを露出させる第
３工程とを備えた半導体装置の製造方法をその要旨とす
る。
第６の発明は、第５の発明での第１工程において第２
の単結晶シリコン基板の露出部にシリコン酸化膜を形成
し、この状態で第２工程のエピタキシャル層を形成する
ものである半導体装置の製造方法をその要旨とする。
の単結晶シリコン基板の露出部にシリコン酸化膜を形成
し、この状態で第２工程のエピタキシャル層を形成する
ものである半導体装置の製造方法をその要旨とする。
［作用］ 本発明の半導体装置は、第１及び第２の素子に応じた
第１及び第２の単結晶半導体部の方位面を選択すること
により素子特性の優れた半導体装置となる。即ち、同一
平面上に略平滑な平面を持ち隣接して結晶面方位の異な
った単結晶領域を持つことにより、異なった面方位に形
成した各素子間を配線で結ぶ際において、非常に微細な
配線を形成することができ、また、段差が少ないことに
より高信頼性配線を形成できる。例えば、第１の素子を
バイポーラトランジスタとし、第２の素子をMOSトラン
ジスタとした場合に、第１の単結晶半導体部を＜111＞
面とし、又、第２の単結晶半導体部を＜100＞面とする
ことによりトランジスタ特性に優れた集積回路装置とす
ることができる。
第１及び第２の単結晶半導体部の方位面を選択すること
により素子特性の優れた半導体装置となる。即ち、同一
平面上に略平滑な平面を持ち隣接して結晶面方位の異な
った単結晶領域を持つことにより、異なった面方位に形
成した各素子間を配線で結ぶ際において、非常に微細な
配線を形成することができ、また、段差が少ないことに
より高信頼性配線を形成できる。例えば、第１の素子を
バイポーラトランジスタとし、第２の素子をMOSトラン
ジスタとした場合に、第１の単結晶半導体部を＜111＞
面とし、又、第２の単結晶半導体部を＜100＞面とする
ことによりトランジスタ特性に優れた集積回路装置とす
ることができる。
本発明における半導体装置の製造方法は、第１工程に
より第１の面方位を有する第１の単結晶シリコン基板の
平滑面に、この第１の単結晶シリコン基板の平滑面の一
部が露出する状態で第２の面方位を有する第２の単結晶
シリコン基板を接合され、第２工程により前記第１の単
結晶シリコン基板の平滑面上にエピタキシャル成長層が
形成され、第３工程により前記エピタキシャル層が所定
量除去され、表面が平滑な状態で、第１の素子形成領域
となる前記エピタキシャル層と、第２の素子形成領域と
なる前記第２の単結晶シリコン基板とが露出される。そ
の結果、第１の発明の半導体装置が製造される。
より第１の面方位を有する第１の単結晶シリコン基板の
平滑面に、この第１の単結晶シリコン基板の平滑面の一
部が露出する状態で第２の面方位を有する第２の単結晶
シリコン基板を接合され、第２工程により前記第１の単
結晶シリコン基板の平滑面上にエピタキシャル成長層が
形成され、第３工程により前記エピタキシャル層が所定
量除去され、表面が平滑な状態で、第１の素子形成領域
となる前記エピタキシャル層と、第２の素子形成領域と
なる前記第２の単結晶シリコン基板とが露出される。そ
の結果、第１の発明の半導体装置が製造される。
さらに、第１工程において第２の単結晶シリコン基板
の露出部にシリコン酸化膜が形成され、この状態で第２
工程のエピタキシャル層が形成されるので、第１の単結
晶シリコン基板のみのエピタキシャル層が形成され結晶
方位の乱れがない。
の露出部にシリコン酸化膜が形成され、この状態で第２
工程のエピタキシャル層が形成されるので、第１の単結
晶シリコン基板のみのエピタキシャル層が形成され結晶
方位の乱れがない。
［第１実施例］ この発明を半導体圧力センサに具体化した第１実施例
を図面に従って説明する。
を図面に従って説明する。
第１図には半導体圧力センサを示し、第２図〜第７図
にはその製造方法を示す。
にはその製造方法を示す。
第２図に示すように、＜100＞面方位を有する単結晶
シリコン基板１と、＜111＞面方位を有するＰ型の単結
晶シリコン基板２（第１の単結晶シリコン基板）とを用
意し、単結晶シリコン基板１の表面に、単結晶シリコン
基板２を直接接合する。そして、単結晶シリコン基板２
の表面を鏡面研磨して所定の厚さにする。
シリコン基板１と、＜111＞面方位を有するＰ型の単結
晶シリコン基板２（第１の単結晶シリコン基板）とを用
意し、単結晶シリコン基板１の表面に、単結晶シリコン
基板２を直接接合する。そして、単結晶シリコン基板２
の表面を鏡面研磨して所定の厚さにする。
次に、第３図に示すように、単結晶シリコン基板２の
表面にＮ型の＜110＞面方位を有する単結晶シリコン基
板３（第２の単結晶シリコン基板）を直接接合する。そ
して、単結晶シリコン基板３の表面を鏡面研磨して所定
厚さにする。引き続き、トレンチ技術を用いて単結晶シ
リコン基板３の素子形成領域（ダイヤフラム形成領域）
Ａの回りに幅1.5μｍの溝４を形成する。即ち、単結晶
シリコン基板３の表面にシリコン酸化膜５を形成し、通
常のフォトリソ技術を用いてマスタパターンを形成しト
レンチによって単結晶シリコン基板２との接合面に至る
溝４を形成する。
表面にＮ型の＜110＞面方位を有する単結晶シリコン基
板３（第２の単結晶シリコン基板）を直接接合する。そ
して、単結晶シリコン基板３の表面を鏡面研磨して所定
厚さにする。引き続き、トレンチ技術を用いて単結晶シ
リコン基板３の素子形成領域（ダイヤフラム形成領域）
Ａの回りに幅1.5μｍの溝４を形成する。即ち、単結晶
シリコン基板３の表面にシリコン酸化膜５を形成し、通
常のフォトリソ技術を用いてマスタパターンを形成しト
レンチによって単結晶シリコン基板２との接合面に至る
溝４を形成する。
この後、このシリコン酸化膜５をマスクとしてＰ型不
純物を拡散し、溝４にP+の拡散層６を設ける。このP+拡
散層６により後述するピエゾ抵抗層と周辺素子とが電気
的に分離される。
純物を拡散し、溝４にP+の拡散層６を設ける。このP+拡
散層６により後述するピエゾ抵抗層と周辺素子とが電気
的に分離される。
次に、第４図に示すように、熱酸化により溝４内を含
む単結晶シリコン基板３の表面に厚さ１μｍのシリコン
酸化膜７を形成する。このとき、溝４の内壁が両側から
酸化されるため、熱酸化により溝４内がシリコン酸化膜
７で満たされる。又、単結晶シリコン基板３の厚さは５
μｍになる。
む単結晶シリコン基板３の表面に厚さ１μｍのシリコン
酸化膜７を形成する。このとき、溝４の内壁が両側から
酸化されるため、熱酸化により溝４内がシリコン酸化膜
７で満たされる。又、単結晶シリコン基板３の厚さは５
μｍになる。
そして、第５図に示すように、フォトリソ技術により
単結晶シリコン基板３の素子形成領域Ａ以外のシリコン
酸化膜７を除去する。さらに、残った素子形成領域Ａの
シリコン酸化膜７をエッチングマスクとして素子形成領
域Ａ以外の単結晶シリコン基板３をKOH,EPW等のアルカ
リ溶液によりエッチングする。このとき、アルカリエッ
チングはシリコンの面方位によりエッチング速度が異な
り、例えば、＜111＞面は＜100＞面に対し数100分の１
となる。これにより、単結晶シリコン基板２が露出した
時点でエッチングが停止する。
単結晶シリコン基板３の素子形成領域Ａ以外のシリコン
酸化膜７を除去する。さらに、残った素子形成領域Ａの
シリコン酸化膜７をエッチングマスクとして素子形成領
域Ａ以外の単結晶シリコン基板３をKOH,EPW等のアルカ
リ溶液によりエッチングする。このとき、アルカリエッ
チングはシリコンの面方位によりエッチング速度が異な
り、例えば、＜111＞面は＜100＞面に対し数100分の１
となる。これにより、単結晶シリコン基板２が露出した
時点でエッチングが停止する。
尚、単結晶シリコン基板２と単結晶シリコン基板３を
接合する際、接合界面にシリコン酸化膜を形成し、この
シリコン酸化膜を介して接合させてもよい。この場合に
は、シリコン酸化膜が露出することによっても単結晶シ
リコン基板３のエッチングは停止する。
接合する際、接合界面にシリコン酸化膜を形成し、この
シリコン酸化膜を介して接合させてもよい。この場合に
は、シリコン酸化膜が露出することによっても単結晶シ
リコン基板３のエッチングは停止する。
次に、第６図に示すように、単結晶シリコン基板２上
にＮ型のエピタキシャル層８を厚さ10μｍ以上形成す
る。その後、第７図に示すように、鏡面研磨によりエピ
タキシャル層８の表面を所定量除去して表面が平滑な状
態で、シリコン酸化膜７を露出させる。
にＮ型のエピタキシャル層８を厚さ10μｍ以上形成す
る。その後、第７図に示すように、鏡面研磨によりエピ
タキシャル層８の表面を所定量除去して表面が平滑な状
態で、シリコン酸化膜７を露出させる。
その後に、第１図に示すように、単結晶シリコン基板
３の上面のシリコン酸化膜７をフッ酸により除去し、さ
らに、エピタキシャル層８の上面を研磨して単結晶シリ
コン基板３の上面とエピタキシャル層８の上面とを同一
面とする。その後、単結晶シリコン基板１の裏面側から
KOH等のエッチング液を用いて異方性エッチングを行
い、単結晶シリコン基板2,3によるダイヤフラムが形成
される。そして、単結晶シリコン基板３（ダイヤフラ
ム）にピエゾ抵抗層９を４つ形成しブリッジ回路を形成
する。さらに、エピタキシャル層８にバイポーラトラン
ジスタ10,11よりなる温度補償回路等の周辺回路を形成
する。さらに、配線層12等が形成されて、半導体圧力セ
ンサが完成する。
３の上面のシリコン酸化膜７をフッ酸により除去し、さ
らに、エピタキシャル層８の上面を研磨して単結晶シリ
コン基板３の上面とエピタキシャル層８の上面とを同一
面とする。その後、単結晶シリコン基板１の裏面側から
KOH等のエッチング液を用いて異方性エッチングを行
い、単結晶シリコン基板2,3によるダイヤフラムが形成
される。そして、単結晶シリコン基板３（ダイヤフラ
ム）にピエゾ抵抗層９を４つ形成しブリッジ回路を形成
する。さらに、エピタキシャル層８にバイポーラトラン
ジスタ10,11よりなる温度補償回路等の周辺回路を形成
する。さらに、配線層12等が形成されて、半導体圧力セ
ンサが完成する。
そして、圧力測定の際には、ダイヤフラムに加わる圧
力をピエゾ抵抗層９にて電気的に変換して、バイポーラ
トランジスタ10,11を含む周辺回路にて温度補償及び増
幅されて取り出される。
力をピエゾ抵抗層９にて電気的に変換して、バイポーラ
トランジスタ10,11を含む周辺回路にて温度補償及び増
幅されて取り出される。
このように本実施例の半導体圧力センサにおいては、
＜111＞面（第１の面方位）を有する単結晶シリコン基
板２（第１の単結晶シリコン基板）の平滑面に、この単
結晶シリコン基板２の平滑面の一部が露出する状態で＜
110＞面（第２の面方位）を有する単結晶シリコン基板
３（第２の単結晶シリコン基板）を接合し（第１工
程）、単結晶シリコン基板２の平滑面上にエピタキシャ
ル層８を形成し（第２工程）、さらに、エピタキシャル
層８を所定量除去して、表面が平滑な状態で、バイポー
ラトランジスタ形成領域となるエピタキシャル層８と、
ピエゾ抵抗層形成領域となる単結晶シリコン基板３とを
露出させた（第３工程）。
＜111＞面（第１の面方位）を有する単結晶シリコン基
板２（第１の単結晶シリコン基板）の平滑面に、この単
結晶シリコン基板２の平滑面の一部が露出する状態で＜
110＞面（第２の面方位）を有する単結晶シリコン基板
３（第２の単結晶シリコン基板）を接合し（第１工
程）、単結晶シリコン基板２の平滑面上にエピタキシャ
ル層８を形成し（第２工程）、さらに、エピタキシャル
層８を所定量除去して、表面が平滑な状態で、バイポー
ラトランジスタ形成領域となるエピタキシャル層８と、
ピエゾ抵抗層形成領域となる単結晶シリコン基板３とを
露出させた（第３工程）。
その結果、基板表面に露出し、バイポーラトランジス
タ形成領域となる＜111＞面のエピタキシャル層８（第
１の単結晶シリコン部）と、基板表面に露出し、エピタ
キシャル層８の面方位とは異なる＜110＞面を有し、か
つ、ピエゾ抵抗層形成領域となる単結晶シリコン基板３
（第２の単結晶シリコン部）とを備え、前記＜111＞面
のエピタキシャル層８及び第２の単結晶シリコン基板３
とにより、同一平面上に略平滑で、隣接して結晶面方位
の異なった単結晶領域をもつ半導体圧力センサが製造さ
れる。
タ形成領域となる＜111＞面のエピタキシャル層８（第
１の単結晶シリコン部）と、基板表面に露出し、エピタ
キシャル層８の面方位とは異なる＜110＞面を有し、か
つ、ピエゾ抵抗層形成領域となる単結晶シリコン基板３
（第２の単結晶シリコン部）とを備え、前記＜111＞面
のエピタキシャル層８及び第２の単結晶シリコン基板３
とにより、同一平面上に略平滑で、隣接して結晶面方位
の異なった単結晶領域をもつ半導体圧力センサが製造さ
れる。
この装置においては、＜110＞面の単結晶シリコン基
板３にはピエゾ抵抗層９が形成されるとともに、＜111
＞面のエピタキシャル層８にはバイポーラトランジスタ
10,11が形成できる。即ち、ピエゾ抵抗層９がデバイス
特性に優れた＜110＞面に配設できるとともにバイポー
ラトランジスタ10,11がデバイス特性に優れた＜111＞面
に配設できる。
板３にはピエゾ抵抗層９が形成されるとともに、＜111
＞面のエピタキシャル層８にはバイポーラトランジスタ
10,11が形成できる。即ち、ピエゾ抵抗層９がデバイス
特性に優れた＜110＞面に配設できるとともにバイポー
ラトランジスタ10,11がデバイス特性に優れた＜111＞面
に配設できる。
このようにして、ピエゾ抵抗層と周辺回路（バイポー
ラトランジスタ）の各素子の最高の性能を引き出させる
ことができ、インテリジェント化、高集積化に優れた半
導体装置とすることができる。
ラトランジスタ）の各素子の最高の性能を引き出させる
ことができ、インテリジェント化、高集積化に優れた半
導体装置とすることができる。
又、単結晶シリコン基板３の露出部にシリコン酸化膜
７を形成し、この状態でエピタキシャル層８を形成した
ので、単結晶シリコン基板２のみのエピタキシャル層８
が形成され結晶方位の乱れがない。つまり、シリコン酸
化膜７がない場合には、＜111＞の単結晶シリコン基板
２からのエピタキシャル成長の途中において、＜110＞
の単結晶シリコン基板３より成長したエピタキシャル層
が混在してしまい結晶の質が悪くなってしまうが、本実
施例ではそのようなことが回避される。
７を形成し、この状態でエピタキシャル層８を形成した
ので、単結晶シリコン基板２のみのエピタキシャル層８
が形成され結晶方位の乱れがない。つまり、シリコン酸
化膜７がない場合には、＜111＞の単結晶シリコン基板
２からのエピタキシャル成長の途中において、＜110＞
の単結晶シリコン基板３より成長したエピタキシャル層
が混在してしまい結晶の質が悪くなってしまうが、本実
施例ではそのようなことが回避される。
さらに、従来、第８図に示すように、異方性エッチン
グを用いてダイヤフラムを形成する場合、＜110＞面の
エッチングでは制御性よく正方形に形成することができ
なかったが、本実施例では面方位が＜100＞の単結晶シ
リコンなので制御性よくエッチングして正方形にダイヤ
フラム部を形成することができる。
グを用いてダイヤフラムを形成する場合、＜110＞面の
エッチングでは制御性よく正方形に形成することができ
なかったが、本実施例では面方位が＜100＞の単結晶シ
リコンなので制御性よくエッチングして正方形にダイヤ
フラム部を形成することができる。
［第２実施例］ 次に、第２実施例を第９図〜第16図に図面に従って説
明する。本実施例の半導体圧力センサにおいては、あま
り高集積化が要求されないものであり前記第１実施例で
の単結晶シリコン基板３の露出部を覆うシリコン酸化膜
７を使用することなく工程の簡略化を図っている。
明する。本実施例の半導体圧力センサにおいては、あま
り高集積化が要求されないものであり前記第１実施例で
の単結晶シリコン基板３の露出部を覆うシリコン酸化膜
７を使用することなく工程の簡略化を図っている。
第９図に示すように、＜111＞面方位を有するＰ型の
単結晶シリコン基板13（第１の単結晶シリコン基板）を
用意するとともに、第10図に示すように、＜100＞面方
位を有する単結晶シリコン基板14を用意する。そして、
第11図に示すように、単結晶シリコン基板14の表面に、
単結晶シリコン基板13を直接接合する。そして、単結晶
シリコン基板13の表面を鏡面研磨して所定の厚さにす
る。
単結晶シリコン基板13（第１の単結晶シリコン基板）を
用意するとともに、第10図に示すように、＜100＞面方
位を有する単結晶シリコン基板14を用意する。そして、
第11図に示すように、単結晶シリコン基板14の表面に、
単結晶シリコン基板13を直接接合する。そして、単結晶
シリコン基板13の表面を鏡面研磨して所定の厚さにす
る。
次に、第12図に示すように、単結晶シリコン基板13の
表面にＮ型の＜110＞面方位を有する単結晶シリコン基
板15（第２の単結晶シリコン基板）を直接接合する。そ
して、単結晶シリコン基板15の表面を鏡面研磨して所定
厚さにする。
表面にＮ型の＜110＞面方位を有する単結晶シリコン基
板15（第２の単結晶シリコン基板）を直接接合する。そ
して、単結晶シリコン基板15の表面を鏡面研磨して所定
厚さにする。
引き続き、第13図に示すように、単結晶シリコン基板
15の素子形成領域（ダイヤフラム形成領域）を除く単結
晶シリコン基板15をエッチングする。次に、第14図に示
すように、単結晶シリコン基板13上にＮ型のエピタキシ
ャル層16を形成する。その後、第15図に示すように、鏡
面研磨によりエピタキシャル層16の表面を所定量除去し
て表面が平滑な状態で、単結晶シリコン基板15を露出さ
せる。
15の素子形成領域（ダイヤフラム形成領域）を除く単結
晶シリコン基板15をエッチングする。次に、第14図に示
すように、単結晶シリコン基板13上にＮ型のエピタキシ
ャル層16を形成する。その後、第15図に示すように、鏡
面研磨によりエピタキシャル層16の表面を所定量除去し
て表面が平滑な状態で、単結晶シリコン基板15を露出さ
せる。
その後に、第16図に示すように、単結晶シリコン基板
14の裏面側からKOH等のエッチング液を用いて異方性エ
ッチングを行い、単結晶シリコン基板13,15によるダイ
ヤフラムが形成される。そして、単結晶シリコン基板15
（ダイヤフラム）にピエゾ抵抗層17を４つ形成しブリッ
ジ回路を形成する。さらに、エピタキシャル層16にバイ
ポーラトランジスタ18,19よりなる温度補償回路等の周
辺回路を形成する。さらに、配線層20等が形成されて、
半導体圧力センサが完成する。
14の裏面側からKOH等のエッチング液を用いて異方性エ
ッチングを行い、単結晶シリコン基板13,15によるダイ
ヤフラムが形成される。そして、単結晶シリコン基板15
（ダイヤフラム）にピエゾ抵抗層17を４つ形成しブリッ
ジ回路を形成する。さらに、エピタキシャル層16にバイ
ポーラトランジスタ18,19よりなる温度補償回路等の周
辺回路を形成する。さらに、配線層20等が形成されて、
半導体圧力センサが完成する。
［第３実施例］ 次に、第３実施例を第17図〜第25図に従って説明す
る。
る。
まず、第17図に示すように、Ｎ型の＜110＞面方位を
有する単結晶シリコン基板21を用意し、この表面に所定
の深さの凹凸部を形成する。この凹凸部の深さにより半
導体圧力センサのダイヤフラムの厚さが決定される。一
方、第18図に示す＜100＞面方位を有する単結晶シリコ
ン基板22を用意する。そして、第19図に示すように、単
結晶シリコン基板22の表面に、単結晶シリコン基板21の
凹凸面を直接接合する。
有する単結晶シリコン基板21を用意し、この表面に所定
の深さの凹凸部を形成する。この凹凸部の深さにより半
導体圧力センサのダイヤフラムの厚さが決定される。一
方、第18図に示す＜100＞面方位を有する単結晶シリコ
ン基板22を用意する。そして、第19図に示すように、単
結晶シリコン基板22の表面に、単結晶シリコン基板21の
凹凸面を直接接合する。
次に、第20図に示すように、熱酸化により単結晶シリ
コン基板22と単結晶シリコン基板21との対向面にシリコ
ン酸化膜23を形成する。そして、第21図に示すように、
単結晶シリコン基板21の上面側をシリコン酸化膜23が露
出するまで研磨する。次に、第22図に示すように、シリ
コン酸化膜23を除去した後、単結晶シリコン基板21の上
面にシリコン酸化膜24を形成する。
コン基板22と単結晶シリコン基板21との対向面にシリコ
ン酸化膜23を形成する。そして、第21図に示すように、
単結晶シリコン基板21の上面側をシリコン酸化膜23が露
出するまで研磨する。次に、第22図に示すように、シリ
コン酸化膜23を除去した後、単結晶シリコン基板21の上
面にシリコン酸化膜24を形成する。
引き続き、第23図に示すように、単結晶シリコン基板
22の上面にＮ型のエピタキシャル層25を形成する。その
後、第24図に示すように、エピタキシャル層25の表面を
所定量除去して表面が平滑な状態で、シリコン酸化膜24
を露出させる。その後に、第25図に示すように、ダイヤ
フラム26、ピエゾ抵抗層27、MOSトランジスタ28,29等よ
りなる周辺回路を形成する。
22の上面にＮ型のエピタキシャル層25を形成する。その
後、第24図に示すように、エピタキシャル層25の表面を
所定量除去して表面が平滑な状態で、シリコン酸化膜24
を露出させる。その後に、第25図に示すように、ダイヤ
フラム26、ピエゾ抵抗層27、MOSトランジスタ28,29等よ
りなる周辺回路を形成する。
このように、本実施例では周辺回路にMOSトランジス
タ28,29を備えた半導体圧力センサにおいて、MOSトラン
ジスタ特性上有利である面方位が＜100＞のエピタキシ
ャル層25を用いることができる。
タ28,29を備えた半導体圧力センサにおいて、MOSトラン
ジスタ特性上有利である面方位が＜100＞のエピタキシ
ャル層25を用いることができる。
尚、この発明は上記各実施例に限定されるものではな
く、例えば、上記実施例では半導体圧力センサに具体化
したが他の半導体装置に具体化してもよい。
く、例えば、上記実施例では半導体圧力センサに具体化
したが他の半導体装置に具体化してもよい。
［発明の効果］ 以上詳述したようにこの発明によれば、同一平面上に
略平滑な平面を持ち隣接して結晶面方位の異なった単結
晶領域を持つことにより、異なった面方位に形成した各
素子間を配線で結ぶ際において、非常に微細な配線を形
成することができ、また、段差が少ないことにより高信
頼性配線を形成できる。又、インテリジェント化、高集
積化に優れた半導体装置とすることができる優れた効果
を発揮する。
略平滑な平面を持ち隣接して結晶面方位の異なった単結
晶領域を持つことにより、異なった面方位に形成した各
素子間を配線で結ぶ際において、非常に微細な配線を形
成することができ、また、段差が少ないことにより高信
頼性配線を形成できる。又、インテリジェント化、高集
積化に優れた半導体装置とすることができる優れた効果
を発揮する。
第１図は第１実施例の半導体圧力センサの断面図、第２
図〜第７図はその製造工程を示す図、第８図は比較のた
めの半導体圧力センサの断面図、第９図〜第16図は第２
実施例の半導体圧力センサの製造工程を示す図、第17図
〜第25図は第３実施例の半導体圧力センサの製造工程を
示す図である。 ２は第１の単結晶シリコン基板としての単結晶シリコン
基板、３は第２の単結晶シリコン基板としての単結晶シ
リコン基板、７はシリコン酸化膜、８はエピタキシャル
層。
図〜第７図はその製造工程を示す図、第８図は比較のた
めの半導体圧力センサの断面図、第９図〜第16図は第２
実施例の半導体圧力センサの製造工程を示す図、第17図
〜第25図は第３実施例の半導体圧力センサの製造工程を
示す図である。 ２は第１の単結晶シリコン基板としての単結晶シリコン
基板、３は第２の単結晶シリコン基板としての単結晶シ
リコン基板、７はシリコン酸化膜、８はエピタキシャル
層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/732 29/84
Claims (7)
- 【請求項１】基板上に第１の素子形成領域となる第１の
単結晶半導体部と、基板上に前記第１の単結晶半導体部
の面方位とは異なる面方位を有し、かつ、第２の素子形
成領域となる第２の単結晶半導体部を備え、 前記第１及び第２の単結晶半導体部は、略同一平面上に
略平滑で、かつ、前記両単結晶半導体部が接触した領域
を有することを特徴とする半導体装置。 - 【請求項２】基板上に第１の素子形成領域となる第１の
単結晶半導体部と、 基板上に前記第１の単結晶半導体部の面方位とは異なる
面方位を有し、かつ、第２の素子形成領域となる第２の
単結晶半導体部を備え、 前記第１及び第２の単結晶半導体部は、略同一平面上に
略平滑で、かつ、前記両単結晶半導体部が溝で分離して
前記基板上に配設されているとともに、前記両単結晶半
導体部のうち一方は、エピタキシャル成長にて設けられ
たものであることを特徴とする半導体装置。 - 【請求項３】前記基板は単結晶半導体基板からなり、前
記第１の単結晶半導体部は前記基板上にウエハ接合によ
り設けられ、前記第２の単結晶半導体部は前記基板上に
エピタキシャル成長により設けられたものである請求項
２に記載の半導体装置。 - 【請求項４】第１の、面方位を有する第１の半導体基板
と、 前記第１の面方位とは異なる第２の面方位を有する第２
の半導体基板が貼り合わされた基板であって、 前記第２の半導体基板の所定領域に第２の素子形成領域
が設けられ、また、前記第２の半導体基板のうち、前記
所定領域を残して除去された領域に、前記第２の面方位
とは異なる他の面方位を有する第１の素子形成領域が設
けられたことを特徴とする半導体装置。 - 【請求項５】前記第１の素子形成領域は、前記第２の半
導体基板を除去して前記第１の半導体基板を露出させ、
さらに、この露出した領域上に前記他の面方位を有する
半導体領域を設けて形成したことを特徴とする請求項４
に記載の半導体装置。 - 【請求項６】第１の面方位を有する第１の単結晶シリコ
ン基板の平滑面に、この第１の単結晶シリコン基板の平
滑面の一部が露出する状態で第２の面方位を有する第２
の単結晶シリコン基板を接合する第１工程と、 前記第１の単結晶シリコン基板の平滑面上にエピタキシ
ャル成長層を形成する第２工程と、 前記エピタキシャル層を所定量除去して、表面が平滑な
状態で、第１の素子形成領域となる前記エピタキシャル
層と、第２の素子形成領域となる前記第２の単結晶シリ
コン基板とを露出させる第３工程と を備えてなる半導体装置の製造方法。 - 【請求項７】前記第１工程において第２の単結晶シリコ
ン基板の露出部にシリコン酸化膜を形成し、この状態で
第２工程のエピタキシャル層を形成してなる請求項６に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08711590A JP3276146B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08711590A JP3276146B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000144650A Division JP2000349303A (ja) | 2000-01-01 | 2000-05-17 | 半導体装置及び半導体基体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03284871A JPH03284871A (ja) | 1991-12-16 |
| JP3276146B2 true JP3276146B2 (ja) | 2002-04-22 |
Family
ID=13905958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08711590A Expired - Fee Related JP3276146B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276146B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| JP2002131161A (ja) * | 2000-10-27 | 2002-05-09 | Denso Corp | 半導体圧力センサ |
| US6972478B1 (en) * | 2005-03-07 | 2005-12-06 | Advanced Micro Devices, Inc. | Integrated circuit and method for its manufacture |
| WO2006114999A1 (ja) * | 2005-04-18 | 2006-11-02 | Kyoto University | 化合物半導体装置及び化合物半導体製造方法 |
-
1990
- 1990-03-30 JP JP08711590A patent/JP3276146B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03284871A (ja) | 1991-12-16 |
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