JPH03284871A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関するものである。

［従来技術及び課題］ 近年、集積回路装置においては高集積化、インテリジェ
ント化が要求されてきているが、これらの要求を満たす
ものは現れてきていない。

この発明の目的は、インテリジェント化、高集積化に優
れた半導体装置を提供することにある。

［課題を解決するための手段］ 第１の発明は、基板表面に露出し、第１の素子形成領域
となる第１の単結晶シリコン部と、基板表面に露出し、
前記第１の単結晶シリコン部の面方位とは異なる面方位
を有し、かつ、第２の素子形成領域となる第２の単結晶
シリコン部とを備えた半導体装置をその要旨とする。

第２の発明は、第１の面方位を有する第１の単結晶シリ
コン基板の平滑面に、この第１の単結晶シリコン基板の
平滑面の一部が露出する状態で第２の面方位を有する第
２の単結晶シリコン基板を接合する第１工程と、前記第
１の単結晶シリコン基板の平滑面上にエピタキシャル層
を形成する第２工程と、前記エピタキシャル層を所定量
除去して、表面が平滑な状態で、第１の素子形成領域と
なる前記エピタキシャル層と、第２の素子形成領域とな
る前記第２の単結晶シリコン基板とを露出させる第３工
程とを備えた半導体装置の製造方法をその要旨とする。

第３の発明は、第２の発明での第１工程において第２の
単結晶シリコン基板の露出部にシリコン酸化膜を形成し
、この状態で第２工程のエピタキシャル層を形成するも
のである半導体装置の製造方法をその要旨とする。

［作用］ 第１の発明は、第１及び第２の素子に応じた第１及び第
２の単結晶シリコン部の方位面を選択することにより素
子特性に優れた半導体装置となる。

即ち、例えば、第１の素子をバイポーラトランジスタと
し第２の素子をＭＯＳトランジスタとした場合に、第１
の単結晶シリコン部を＜１１１＞面とし、又、第１の単
結晶シリコン部を＜１００＞面とすることによりトラン
ジスタ特性に優れた集積回路装置とすることができる。

第２の発明は、第１工程により第１の面方位を有する第
１の単結晶シリコン基板の平滑面に、この第１の単結晶
シリコン基板の平滑面の一部が露出する状態で第２の面
方位を有する第２の単結晶シリコン基板が接合され、第
２工程により前記第１の単結晶シリコン基板の平滑面上
にエピタキシャル層が形成され、第３工程により前記エ
ピタキシャル層が所定量除去され、表面が平滑な状態で
、第１の素子形成領域となる前記エピタキシャル層と、
第２の素子形成領域となる前記第２の単結晶シリコン基
板とか露出される。その結果、第１の発明の半導体装置
が製造される。

第３の発明は、第２の発明での第１工程において第２の
単結晶シリコン基板の露出部にシリコン酸化膜が形成さ
れ、この状態で第２工程でのエピタキシャル層が形成さ
れるので、第１の単結晶シリコン基板のみのエピタキシ
ャル層が形成され結晶方位の乱れがない。

［第１実施例］ この発明を半導体圧力センサに具体化した第１実施例を
図面に従って説明する。

第１図には半導体圧力センサを示し、第２図〜第７図に
はその製造方法を示す。

第２図に示すように、＜１００＞面方位を有する単結晶
シリコン基板１と、＜１１１＞面方位を有するＰ型の単
結晶シリコン基板２（第１の単結晶シリコン基板）とを
用意し、単結晶シリコン基板１の表面に、単結晶シリコ
ン基板２を直接接合する。そして、単結晶シリコン基板
２の表面を鏡面研磨して所定の厚さにする。

次に、第３図に示すように、単結晶シリコン基板２の表
面にＮ型の＜１１０＞面方位を有する単結晶シリコン基
板３（第２の単結晶シリコン基板）を直接接合する。そ
して、単結晶シリコン基板３の表面を鏡面研磨して所定
厚さにする。引き続き、トレンチ技術を用いて単結晶シ
リコン基板３の素子形成領域（ダイヤフラム形成領域）
Ａの回りに幅１．５μｍの溝４を形成する。即ち、単結
晶シリコン基板３の表面にシリコン酸化膜５を形成し、
通常のフォトリソ技術を用いてマスクパターンを形成し
トレンチによって単結晶シリコン基板２との接合面に至
る溝４を形成する。

この後、このシリコン酸化膜５をマスクとしてＰ型不純
物を拡散し、溝４にＰ＋の拡散層６を設ける。このＰ＋
拡散層６により後述するピエゾ抵抗層と周辺素子とが電
気的に分離される。

次に、第４図に示すように、熱酸化により溝４内を含む
単結晶シリコン基板３の表面に厚さ１μｍのシリコン酸
化膜７を形成する。このとき、溝４の内壁が両側から酸
化されるため、熱酸化にょり溝４内がシリコン酸化膜７
で満たされる。又、単結晶シリコン基板３の厚さは５μ
ｍになる。

そして、第５図に示すように、フォトリソ技術により単
結晶シリコン基板３の素子形成領域Ａ以外のシリコン酸
化膜７を除去する。さらに、残った素子形成領域Ａのシ
リコン酸化膜７をエツチングマスクとして素子形成領域
Ａ以外の単結晶シリコン基板３をＫＯＨ，ＥＰＷ等のア
ルカリ溶液によりエツチングする。このとき、アルカリ
エツチングはシリコンの面方位によりエツチング速度が
異なり、例えば、＜１１１＞面は＜１００＞面に対し数
１００分の１となる。これにより、単結晶シリコン基板
２が露出した時点でエツチングが停止する。

尚、単結晶シリコン基板２と単結晶シリコン基板３を接
合する際、接合界面にシリコン酸化膜を形成し、このシ
リコン酸化膜を介して接合させてもよい。この場合には
、シリコン酸化膜が露出することによっても単結晶シリ
コン基板３のエツチングは停止する。

次に、第６図に示すように、単結晶シリコン基板２上に
Ｎ型のエピタキシャル層８を厚さ１０μｍ以上形成する
。その後、第７図に示すように、鏡面研磨によりエピタ
キシャル層８の表面を所定量除去して表面が平滑な状態
で、シリコン酸化膜７を露出させる。

その後に、第１図に示すように、単結晶シリコン基板３
の上面のシリコン酸化膜７をフッ酸により除去し、さら
に、エピタキシャル層８の上面を研磨して単結晶シリコ
ン基板３の上面とエピタキシャル層８の上面とを同一面
とする。その後、単結晶シリコン基板ｌの裏面側からＫ
ＯＨ等のエツチング液を用いて異方性エツチングを行い
、単結晶シリコン基板２，３によるダイヤフラムが形成
される。そして、単結晶シリコン基板３（ダイヤフラム
）にピエゾ抵抗層９を４つ形成しブリッジ回路を形成す
る。さらに、エピタキシャル層８にバイポーラトランジ
スタ１０．１１よりなる温度補償回路等の周辺回路を形
成する。さらに、配線層１２等が形成されて、半導体圧
力センサが完成する。

そして、圧力測定の際には、ダイヤフラムに加わる圧力
をピエゾ抵抗層９にて電気的に変換して、バイポーラト
ランジスタｔｏ、１１を含む周辺回路にて温度補償及び
増幅されて取り出される。

このように本実施例の半導体圧力センサにおいては、＜
１１１＞面（第１の面方位）を有する単結晶シリコン基
板２（第１の単結晶シリコン基板）の平滑面に、この単
結晶シリコン基板２の平滑面の一部が露出する状態で＜
１１０＞面（第２の面方位）を有する単結晶シリコン基
板３（第２の単結晶シリコン基板）を接合しく第１工程
）、単結晶シリコン基板２の平滑面上にエピタキシャル
層８を形成しく第２工程）、さらに、エピタキシャル層
８を所定量除去して、表面が平滑な状態で、バイポーラ
トランジスタ形成領域となるエピタキシャル層８と、ピ
エゾ抵抗層形成領域となる単結晶シリコン基板３とを露
出させた（第３工程）。

その結果、基板表面に露出し、バイポーラトランジスタ
形成領域となる＜１１１＞面のエピタキシャル層８（第
１の単結晶シリコン部）と、基板表面に露出し、エピタ
キシャル層８の面方位とは異なる＜１１０＞面を有し、
かつ、ピエゾ抵抗層形成領域となる単結晶シリコン基板
３（第２の単結晶シリコン部）とを備えてなる半導体圧
力センサが製造される。

この装置においては、＜１１０＞面の単結晶シリコン基
板３にはピエゾ抵抗層９が形成されるとともに、＜１１
１＞面のエピタキシャル層８にはバイポーラトランジス
タ１０．１１が形成できる。

即ち、ピエゾ抵抗層９がデバイス特性に優れたく１１Ｏ
〉面に配設できるとともにバイポーラトランジスタ１０
．１１がデバイス特性に優れた〈１１１＞面に配設でき
る。

このようにして、ピエゾ抵抗層と周辺回路（バイポーラ
トランジスタ）の各素子の最高の性能を引き出させるこ
とができ、インテリジェント化、高集積化に優れた半導
体装置とすることができる。

又、単結晶シリコン基板３の露出部にシリコン酸化膜７
を形成し、この状態でエピタキシャル層８を形成したの
で、単結晶シリコン基板２のみのエピタキシャル層８が
形成され結晶方位の乱れがない。つまり、シリコン酸化
膜７がない場合には、＜１１１＞の単結晶シリコン基板
２からのエピタキシャル成長の途中において、＜１１０
＞の単結晶シリコン基板３より成長したエピタキシャル
層が混在してしまい結晶の質が悪くなってしまうが、本
実施例ではそのようなことが回避される。

さらに、従来、第８図に示すように、異方性エツチング
を用いてダイヤフラムを形成する場合、＜１１０＞面の
エツチングでは制御性よく正方形に形成することができ
なかったが、本実施例では面方位が＜１００＞の単結晶
シリコンなので制御性よくエツチングして正方形にダイ
ヤフラム部を形成することができる。

［第２実施例］ 次に、第２実施例を第９図〜第１６図に図面に従って説
明する。本実施例の半導体圧力センサにおいては、あま
り高集積化が要求されないものであり前記第１実施例で
の単結晶シリコン基板３の露出部を覆うシリコン酸化膜
７を使用することなく工程の簡略化を図っている。

第９図に示すように、＜１１１＞面方位を有するＰ型の
単結晶シリコン基板１３（第１の単結晶シリコン基板）
を用意するとともに、第１０図に示すように、＜１００
＞面方位を有する単結晶シリコン基板１４を用意する。

そして、第１１図に示すように、単結晶シリコン基板１
４の表面に、単結晶シリコン基板１３を直接接合する。

そして、単結晶シリコン基板１３の表面を鏡面研磨して
所定の厚さにする。

次に、第１２図に示すように、単結晶シリコン基板１３
の表面にＮ型の＜１１０＞面方位を有する単結晶シリコ
ン基板１５（第２の単結晶シリコン基板）を直接接合す
る。そして、単結晶シリコン基板１５の表面を鏡面研磨
して所定厚さにする。

引き続き、第１３図に示すように、単結晶シリコン基板
１５の素子形成領域（ダイヤフラム形成領域）を除く単
結晶シリコン基板１５をエツチングする。次に、第１４
図に示すように、単結晶シリコン基板１３上にＮ型のエ
ピタキシャル層１６を形成する。その後、第１５図に示
すように、鏡面研磨によりエピタキシャル層１６の表面
を所定量除去して表面が平滑な状態で、単結晶シリコン
基板１５を露出させる。

その後に、第１６図に示すように、単結晶シリコン基板
１４の裏面側からＫＯＨ等のエツチング液を用いて異方
性エツチングを行い、単結晶シリコン基板１３．１５に
よるダイヤフラムが形成される。そして、単結晶シリコ
ン基板１５（ダイヤフラム）にピエゾ抵抗層１７を４つ
形成しブリッジ回路を形成する。さらに、エピタキシャ
ル層１６にバイポーラトランジスタ１８．１９よりなる
温度補償回路等の周辺回路を形成する。さらに、配線層
２０等が形成されて、半導体圧力センサが完成する。

［第３実施例］ 次に、第３実施例を第１７図〜第２５図に従って説明す
る。

まず、第１７図に示すように、Ｎ型の＜１１０＞面方位
を有する単結晶シリコン基板２１を用意し、この表面に
所定の深さの凹凸部を形成する。この凹凸部の深さによ
り半導体圧力センサのダイヤフラムの厚さが決定される
。一方、第１８図に示す＜１００＞面方位を有する単結
晶シリコン基板２２を用意する。そして、第１９図に示
すように、単結晶シリコン基板２２の表面に、単結晶シ
リコン基板２１の凹凸面を直接接合する。

次に、第２０図に示すように、熱酸化により単結晶シリ
コン基板２２と単結晶シリコン基板２１との対向面にシ
リコン酸化膜２３を形成する。そして、第２１図に示す
ように、単結晶シリコン基板２１の上面側をシリコン酸
化膜２３か露出するまで研磨する。次に、第２２図に示
すように、シリコン酸化膜２３を除去した後、単結晶シ
リコン基板２１の上面にシリコン酸化膜２４を形成する
。

引き続き、第２３図に示すように、単結晶シリコン基板
２２の上面にＮ型のエピタキシャル層２５を形成する。

その後、第２４図に示すように、エピタキシャル層２５
の表面を所定量除去して表面が平滑な状態で、シリコン
酸化膜２４を露出させる。その後に、第２５図に示すよ
うに、ダイヤフラム２６、ピエゾ抵抗層２７、ＭＯＳト
ランジスタ２８．２９等よりなる周辺回路を形成する。

このように、本実施例では周辺回路にＭＯＳトランジス
タ２８．２９を備えた半導体圧力センサにおいて、ＭＯ
Ｓトランジスタ特性上有利である面方位が＜１００＞の
エピタキシャル層２５を用いることができる。

尚、この発明は上記各実施例に限定されるものではなく
、例えば、上記実施例では半導体圧力センサに具体化し
たが他の半導体装置に具体化してもよい。

［発明の効果］ 以上詳述したようにこの発明によれば、インテリジェン
ト化、高集積化に優れた半導体装置とすることができる
優れた効果を発揮する。

【図面の簡単な説明】

第１図は第１実施例の半導体圧力センサの断面図、第２
図〜第７図はその製造工程を示す図、第８図は比較のた
めの半導体圧力センサの断面図、第９図〜第１６図は第
２実施例の半導体圧力センサの製造工程を示す図、第１
７図〜第２５図は第３実施例の半導体圧力センサの製造
工程を示す図である。 ２は第１の単結晶シリコン基板としての単結晶シリコン
基板、３は第２の単結晶シリコン基板としての単結晶シ
リコン基板、７はシリコン酸化膜、８はエピタキシャル
層。

Claims (1)

1. 【特許請求の範囲】 １、基板表面に露出し、第１の素子形成領域となる第１
   の単結晶シリコン部と、 基板表面に露出し、前記第１の単結晶シリコン部の面方
   位とは異なる面方位を有し、かつ、第２の素子形成領域
   となる第２の単結晶シリコン部とを備えてなる半導体装
   置。 ２、第１の面方位を有する第１の単結晶シリコン基板の
   平滑面に、この第１の単結晶シリコン基板の平滑面の一
   部が露出する状態で第２の面方位を有する第２の単結晶
   シリコン基板を接合する第１工程と、 前記第１の単結晶シリコン基板の平滑面上にエピタキシ
   ャル層を形成する第２工程と、 前記エピタキシャル層を所定量除去して、表面が平滑な
   状態で、第１の素子形成領域となる前記エピタキシャル
   層と、第２の素子形成領域となる前記第２の単結晶シリ
   コン基板とを露出させる第３工程と を備えてなる半導体装置の製造方法。 ３、前記第１工程において第２の単結晶シリコン基板の
   露出部にシリコン酸化膜を形成し、この状態で第２工程
   のエピタキシャル層を形成してなる請求項２に記載の半
   導体装置の製造方法。