JP2002131161A

JP2002131161A - 半導体圧力センサ

Info

Publication number: JP2002131161A
Application number: JP2000328971A
Authority: JP
Inventors: Ineo Toyoda; 稲男豊田; Yasutoshi Suzuki; 康利鈴木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-10-27
Filing date: 2000-10-27
Publication date: 2002-05-09
Also published as: FR2816053B1; FR2816053A1; DE10152882A1; DE10152882B4; US20020050172A1; US6615668B2

Abstract

(57)【要約】【課題】熱応力の出力への影響が小さく、高精度な半
導体圧力センサを提供する。【解決手段】従来の面方位が（１００）である半導体
基板に比べて熱応力の出力への影響の小さい面方位が
（１１０）である半導体基板１０を用い、この半導体基
板１０に、圧力検出素子としてのダイヤフラム１２及び
歪みゲージＲａ、Ｒｂと、ＣＭＯＳ素子１３を含む信号
処理回路１４とを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板に、圧
力検出素子と、この圧力検出素子からの電気信号を処理
するＣＭＯＳ素子を含む信号処理回路とを形成してなる
半導体圧力センサに関する。

【０００２】

【従来の技術】半導体圧力センサは、製造工程の加工ば
らつきや組み付けバラツキ等により、個々に出力誤差が
発生する。このような出力誤差に対応するため、信号処
理回路にて出力信号を調整する必要がある。例えば、
「Ｔｒａｎｓｄｕｃｅｒｓ '９９，Ｊｕｎｅ７−１
０，１９９９，Ｓｅｎｄａｉ，Ｊａｐａｎ，ｐ．３６２
−３６５」に記載されているように、出力信号をデジタ
ル補正し、その補正量をチップ上に設けられた不揮発性
メモリに記憶することが行われている。

【０００３】また、一方で、半導体圧力センサにおける
信号処理回路としてＣＭＯＳ素子が使われている（特開
平８−６４６９３号公報、特開平７−３２６７７１号公
報参照）。また、このＣＭＯＳ素子は、従来、界面凖位
の小さい面方位が（１００）であるシリコン半導体基板
（以下、１００型基板という）上に形成されるのが通常
である（Ｓ．Ｍ．ジィー著、南日康夫等訳「半導体デバ
イス−基礎理論とプロセス技術−」（平成４−３−１
０、第６刷）産業図書株式会社、ｐ．２０５）。ＣＭＯ
Ｓ素子を含む信号処理回路を半導体基板に一体化するこ
とにより、小型化されたセンサを実現できるとされてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら、特開平
４−１１９６７２号公報に記載されているように、上記
１００型基板は、圧力検出部であるダイヤフラム部に発
生する熱応力に起因して出力誤差（オフセット出力）が
発生し、この出力誤差の温度特性は非直線性を持つた
め、センサの精度向上の大きな障害となることが知られ
ている。

【０００５】そして、同公報においては、ディスクリー
トタイプの半導体圧力センサにおいて、面方位が（１１
０）であるシリコン半導体基板を用いることにより、上
記した熱応力に起因した出力誤差を低減できるとされて
いる。

【０００６】本発明は上記した諸事情に鑑み、熱応力の
出力への影響が小さく、高精度な半導体圧力センサを提
供することを目的とする。

【０００７】

【課題を解決するための手段】本発明者等は、１００型
基板と、面方位が（１１０）である半導体基板（以下、
本欄にて１１０型基板という）とで、熱応力の出力への
影響の違いについて検討した。ダイヤフラム式の半導体
圧力センサを例にとって検討例を示す。図６に、１００
型基板（図６（ａ））、１１０型基板（図６（ｂ））に
おける歪みゲージ（抵抗素子）Ｒａ、Ｒｂの配置を示
す。

【０００８】ここで、限定するものではないが、ダイヤ
フラム１２の平面形状は四角形の場合を示し、このダイ
ヤフラム１２の互いに直交する辺において、一辺側をｘ
方向、他辺側をｙ方向とする。

【０００９】（１００）型基板では、その構造上、ｘｙ
方向において＜１１０＞結晶軸が相直交して存在してお
り、ｘ方向の＜１１０＞結晶軸方向に沿って一対の歪み
ゲージＲａ、ｙ方向の＜１１０＞結晶軸方向に沿って一
対の歪みゲージＲｂが配置される。

【００１０】一方、１１０型基板では、その構造上、ｘ
ｙ方向において相直交する２つの結晶軸＜１１０＞と＜
１００＞とが存在する。ここで、＜１１０＞結晶軸方向
に発生する応力の感度は、＜１００＞結晶軸方向に発生
する応力の感度と比べて非常に大きいため、（１１０）
面における応力検出においては、＜１１０＞結晶軸方向
に発生する応力を用いることになる。

【００１１】そのため、より感度の高い結晶軸に対して
より高い出力を得ようとすると、１１０型基板では、一
方向（図６（ｂ）ではｘ方向）にのみ存在する＜１１０
＞結晶軸を利用して、必然的に、図に示す様な歪みゲー
ジＲａ、Ｒｂの配置を採用することとなる。

【００１２】そして、１００型基板及び１１０型基板に
おいては、ｘ方向に沿って位置する一対のゲージＲａと
ｙ方向に沿って位置する一対のゲージＲｂとにより、ブ
リッジ回路が構成される。

【００１３】ここで、各ゲージＲａ、Ｒｂにおいて、電
流Ｉの流れる方向をｘ方向とし、加わる応力のｘ方向成
分、ｙ方向成分をそれぞれσｘ、σｙとし、ピエゾ抵抗
係数をπ４４とする。このとき、各ゲージにおける抵抗
値Ｒの変化（抵抗値変化）ΔＲ、及び、センサ出力とし
てのゲージ出力電圧ΔＶは、１００型基板においては次
の数式１、１１０型基板においては次の数式２に示す様
になる。

【００１４】

【数１】 ΔＲ＝（１／２）・Ｒ・（σｘ−σｙ）・π４４ ΔＶ＝（１／２）・（ΔＲａ−ΔＲｂ）・Ｉ

【００１５】

【数２】 ΔＲ＝（１／２）・Ｒ・σｘ・π４４ ΔＶ＝（１／２）・（ΔＲａ−ΔＲｂ）・Ｉなお、ΔＲａ、ΔＲｂは、それぞれ歪みゲージＲａ、歪
みゲージＲｂにおける抵抗値変化である。

【００１６】ここで、１００型基板及び１１０型基板に
おける熱応力についての例を図７に示す。図７におい
て、（ａ）は１００型基板におけるｘ方向（図６（ａ）
中のＡ−Ａ’線方向）での熱応力分布、（ｂ）は１００
型基板におけるｙ方向（図６（ａ）中のＢ−Ｂ’線方
向）での熱応力分布、（ｃ）は１１０型基板におけるｘ
方向（図６（ｂ）中のＣ−Ｃ’線方向）での熱応力分布
を示す。

【００１７】図７（ａ）に示す１００型基板におけるｘ
方向（Ａ−Ａ’方向）の熱応力分布をみると、σｘにつ
いてはダイヤフラム１２の中央部から両端の歪みゲージ
Ｒａに向かって大きくなり、σｙについては逆にダイヤ
フラム１２の中央部から両端の歪みゲージＲａに向かっ
て小さくなる。そして、歪みゲージＲａにて発生する熱
応力の誤差成分（σｘ−σｙ）は正の値となる。

【００１８】一方、図７（ｂ）に示す１００型基板にお
けるｙ方向（Ｂ−Ｂ’方向）の熱応力分布をみると、σ
ｘについてはダイヤフラム１２の中央部から両端の歪み
ゲージＲｂに向かって小さくなり、σｙについては逆に
ダイヤフラム１２の中央部から両端の歪みゲージＲｂに
向かって大きくなる。そして、歪みゲージＲｂにて発生
する熱応力の誤差成分（σｘ−σｙ）は負の値となる。

【００１９】このように、１００型基板においては、歪
みゲージＲａと歪みゲージＲｂとで熱応力の誤差成分
（σｘ−σｙ）の符号が逆になるため、上記数式１から
わかるように、ゲージ出力電圧ΔＶにおいては、両ゲー
ジＲａ、Ｒｂにおける熱応力の誤差成分が加算されて大
きく影響することとなる。

【００２０】それに対して、図７（ｃ）に示す１１０型
基板におけるｘ方向（Ｃ−Ｃ’方向）の熱応力分布から
わかるように、１１０型基板においては、歪みゲージＲ
ａと歪みゲージＲｂとで熱応力の誤差成分σｘの符号が
同じである。そのため、ゲージ出力電圧ΔＶにおいて
は、両ゲージＲａ、Ｒｂにおける熱応力の誤差成分の差
分のみが問題となるだけであり、ゲージ出力電圧ΔＶに
おける熱応力の誤差成分は、比較的小さいものとなる。

【００２１】以上の検討から、１１０型基板は１００型
基板に比べて、熱応力の出力への影響を小さくすること
ができる。本発明は、上記した検討結果に基づいてなさ
れたものである。

【００２２】すなわち、請求項１に記載の発明では、面
方位が（１１０）である半導体基板（１０）（つまり、
１１０型基板）と、この半導体基板に形成され圧力に応
じたレベルの電気信号を出力する圧力検出素子（１２、
Ｒａ、Ｒｂ）と、該半導体基板に形成され該電気信号を
処理する回路であってＣＭＯＳ素子（１３）を含む信号
処理回路（１４）とを備えた半導体圧力センサであるこ
とを特徴としている。

【００２３】それによれば、従来の１００型基板ではな
く１１０型基板に、ＣＭＯＳ素子を含む信号処理回路を
集積化した構成という新規な構成を提供することができ
る。また、１１０型基板は、上述したように、従来の１
００型基板に比べて熱応力の出力への影響を小さくする
ことができるため、圧力検出素子からの電気信号に発生
する出力誤差も低減することができ、信号処理回路によ
る信号調整を精度良く行うことができる。

【００２４】なお、ＣＭＯＳ素子を半導体基板に形成す
るにあたっては、不純物原子のトラップ源となり且つ素
子特性変動の要因となる界面準位が最も小さい１００型
基板が、従来用いられてきた。

【００２５】ここで、１１０型基板の界面準位は、１０
０型基板の約２倍程度である（アンドリューＳ．グロ
ーブ著、垂井康夫等訳「グローブ半導体デバイスの基
礎」（１９９２年９月２５日、第７刷）マグロウヒル出
版株式会社、ｐ．３８２）が、本発明者等の検討によれ
ば、半導体製造プロセスのクリーン化技術を用いること
により、１１０型基板においても問題なくＣＭＯＳ素子
を形成することができる。

【００２６】よって、本発明によれば、熱応力の出力へ
の影響が小さく、高精度な信号調整が可能な半導体圧力
センサを提供することができる。

【００２７】また、この種の半導体圧力センサにおい
て、信号処理回路のうち電気信号を増幅する回路（増幅
回路）において該電気信号の入力部が一対のトランジス
タよりなる場合、両トランジスタのペア性が狂う（両ト
ランジスタのマッチングが狂う）と、増幅回路の特性が
悪化し、センサ出力の誤差（オフセット）が大きくな
り、好ましくない。

【００２８】上記図６に示したように、１００型基板で
は、面内のｘ方向とｙ方向とで結晶軸が等価であるのに
対し、１１０型基板では、面内のｘ方向とｙ方向とで結
晶軸が等価ではない。そのため、１１０型基板は、１０
０型基板に比べて上記一対のトランジスタの配置形態に
よってペア性が狂いやすくなる。

【００２９】請求項２に記載の発明は、このペア性を安
定化させるためになされたものであり、信号処理回路
（１４）のうち電気信号を増幅する回路（１５）におい
て、該回路の入力部は一対のトランジスタ（１５ａ、１
５ｂ）よりなり、これら一対のトランジスタは、ソース
とドレインとの間に流れる電流の方向が互いに同一とな
るように配置されていることを特徴としている。

【００３０】具体的には、各トランジスタにおけるソー
ス、ドレインの方向を同じ結晶軸方向に揃えることで可
能である。それによれば、増幅回路における入力部トラ
ンジスタ対のペア性を良好なものとできるため、増幅回
路を精度の高い信号増幅が可能なものとでき、センサ出
力の誤差を抑えることができ、より高精度な信号調整が
可能となる。

【００３１】また、圧力検出素子としては、請求項３に
記載の発明のように、圧力の印加に応じて歪み可能なダ
イヤフラム（１２）と、該ダイヤフラムに形成され該ダ
イヤフラムの歪みを電気信号に変換する拡散層としての
歪みゲージ（Ｒａ、Ｒｂ）とにより構成することができ
る。すなわち、ダイヤフラム式の半導体圧力センサが提
供される。

【００３２】ここで、ダイヤフラム（１２）としては、
請求項４に記載の発明のように、その平面形状が八角形
であることが好ましい。それによれば、通常用いられる
四角形のダイヤフラムに比べて、熱応力分布を均一化す
ることができ、歪みゲージの位置による熱応力の差を低
減することができる。そのため、熱応力の出力への影響
をより小さくすることができる。

【００３３】また、信号処理回路（１４）としては、請
求項５に記載の発明のように、Ｂｉ−ＣＭＯＳ回路より
なるものであっても良い。

【００３４】また、請求項６に記載の発明のように、信
号処理回路（１４）は、不揮発性メモリを含むものであ
り、外部から該不揮発性メモリに書き込まれたデータに
基づき電気信号を補正するようになっているものでも良
い。それによれば、センサ組付後においても容易に信号
調整が可能になり、組付に伴う特性変動の補正を容易に
行うことができるため好ましい。

【００３５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示す一
例である。

【００３６】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１は、本発明の実施形態に係るダ
イヤフラム式の半導体圧力センサＳ１の概略断面構成を
示す図であり、図２は、図１中の上方から視たときの半
導体圧力センサＳ１におけるダイヤフラムや歪みゲージ
の構成を示す概略平面図である。

【００３７】１０は、面方位が（１１０）であるシリコ
ン基板よりなる半導体基板（１１０型基板）である。本
例では、半導体基板１０は、シリコンにリン（Ｐ）等が
拡散されたＮ型の半導体基板であり、図２に示す様に、
矩形状に切り出されたチップとして構成されている。こ
の半導体基板１０の裏面（図１中の下面）には、アルカ
リ液を用いた異方性エッチング等により凹部（キャビテ
ィ部）１１が形成されている。

【００３８】この凹部１１の形成に伴い薄肉部となった
凹部１１の底部は、圧力の印加に応じて歪み可能なダイ
ヤフラム１２として形成されている。また、半導体基板
１０の表面（図１中の上面）には、ダイヤフラム１２の
歪みを電気信号に変換する歪みゲージＲａ、Ｒｂが形成
されている。そして、これらダイヤフラム１２及び歪み
ゲージＲａ、Ｒｂにより、本発明でいう圧力検出素子が
構成されている。

【００３９】本例では、歪みゲージＲａ、Ｒｂはシリコ
ンにボロン（Ｂ）等が拡散されたＰ型拡散層として形成
されている。また、ダイヤフラム１２の平面形状は多角
形、円形等とすることができるが、本例では、図２に示
す様に、上記した特開平４−１１９６７２号公報に記載
されているような＜１００＞軸、＜１１０＞軸、＜１１
１＞軸に直交する辺により区画された八角形ダイヤフラ
ムと同様の構成を採用している。

【００４０】また、各歪みゲージＲａ、Ｒｂの結晶軸に
対する配置構成は、「解決手段」の欄にて述べた図６
（ｂ）と同様である。本例における配置構成は、図２に
示す様であり、４個の歪みゲージＲａ、Ｒｂが感度の高
い＜１１０＞結晶軸方向に沿って配置されている。

【００４１】これら歪みゲージＲａ、Ｒｂの結線状態を
図３に示す。４個の歪ゲージＲａ、Ｒｂはそれぞれ抵抗
素子として構成されており、ダイヤフラム１２の周辺部
寄りのゲージＲａとダイヤフラム１２の中央部寄りのゲ
ージＲｂとでは、応力に対する抵抗値変化の方向が逆と
なっている。そして、各ゲージは、互いに直列接続され
て４辺形の閉回路を形成し、ホイートストンブリッジを
構成している。

【００４２】図３に示すホイートストンブリッジおいて
は、入力端子ＩａとＩｂとの間に直流定電圧Ｖを与えた
状態で、ダイヤフラム１２の歪みが歪みゲージ抵抗Ｒ
ａ、Ｒｂの抵抗値変化として現れ、出力端子ＰａとＰｂ
との間から被検出圧力に応じたレベルの電圧Ｖｏｕｔが
圧力検出素子の電気信号として出力され、圧力検出がな
されるようになっている。

【００４３】また、半導体基板１０の表面には、圧力検
出素子からの電気信号を処理する回路であってＣＭＯＳ
素子（ＣＭＯＳトランジスタ素子）１３を含む信号処理
回路１４が形成されている。この信号処理回路１４は、
上記ホイートストンブリッジに上記直流定電圧Ｖを入力
したり、電圧（電気信号）Ｖｏｕｔを信号処理（増幅、
調整等）するためのものである。

【００４４】図１では、信号処理回路１４の一部とし
て、ＮＭＯＳとＰＭＯＳとよりなるＣＭＯＳ素子１３が
示されている。このＣＭＯＳ素子１３は、シリコンにリ
ンやボロン等の不純物をドープすることによりＮ型やＰ
型の拡散層を形成し、ポリシリコン等をゲートＧとして
形成することにより作られており、他の図示しない抵抗
素子やコンデンサ素子等の回路素子と組み合わされて信
号処理回路１４を構成している。

【００４５】また、信号処理回路１４は、外部からデー
タを書き込むことの可能なＥＰＲＯＭ等の不揮発性メモ
リ（図示せず）を含むものであり、不揮発性メモリに書
き込まれたデータに基づき、圧力検出素子からの電気信
号を補正できるようになっている。具体的には、センサ
の感度、オフセット、感度の温度特性、オフセットの温
度特性等の補正が可能となっている。

【００４６】また、本実施形態では、信号処理回路１４
のうち圧力検出素子からの電気信号Ｖｏｕｔやその他の
種々の電気信号を差動増幅する回路において、入力部を
一対のトランジスタより構成しており、更に、これら一
対のトランジスタを、ソースとドレインとの間に流れる
電流の方向が互いに同一となるように配置したことを特
徴としている。

【００４７】この信号処理回路１４における特徴部を、
圧力検出素子からの電気信号Ｖｏｕｔを差動増幅する増
幅回路（差動増幅回路）の例として図４に示す。図４に
おいて、該電気信号Ｖｏｕｔは、増幅回路１５にて差動
増幅された後、信号処理部１６にて調整され、最終的に
センサＳ１の出力信号として外部へ出力されるようにな
っている。

【００４８】図４に示す様に、増幅回路１５の入力部
は、第１のトランジスタ１５ａと第２のトランジスタ１
５ｂ（図示例では共にＮチャネル型トランジスタ）より
なり、これら一対のトランジスタ１５ａ、１５ｂは共
に、ソースＳとドレインＤとの間に流れる電流の方向が
＜１１０＞軸方向となるように、半導体基板１０に配置
されている。なお、両トランジスタ１５ａ、１５ｂ共
に、ソースＳとドレインＤとの間に流れる電流の方向が
＜１００＞軸方向でも良い。

【００４９】また、図１に示す様に、半導体基板１０の
表面には、ＣＭＯＳ素子１３における拡散層とゲートＧ
とを絶縁するためのゲート酸化膜１７、信号処理回路１
４における各素子の電気的絶縁を確保するためのシリコ
ン酸化膜等よりなる層間絶縁膜１８、半導体圧力センサ
Ｓ１を保護するためのシリコン窒化膜等よりなる保護膜
１９が、順次積層されている。

【００５０】ここで、保護膜１９の適所には開口部が形
成され、この開口部にはアルミニウム等よりなるパッド
２０が形成されている。このパッド２０は、信号処理回
路１４と外部とを電気的に接続するためにワイヤボンデ
ィングされる部位である。また、図１に示す様に、半導
体基板１０の裏面には、ガラス台座２１が接合されてお
り、凹部１１内は真空に封止されている。

【００５１】このような半導体圧力センサ（集積化セン
サチップ）Ｓ１は、周知の半導体製造技術を用いて製造
することができ、製造された該センサＳ１は、図５に示
す様に、ケース３０に実装され、圧力検出に供される。
図５は、該センサＳ１の実装構造を示す概略断面図であ
る。

【００５２】ケース３０は例えば樹脂等よりなり、この
ケース３０には、金属等よりなり外部接続用の端子３１
がインサート成形されている。半導体圧力センサＳ１
は、接着剤等によりガラス台座２１を介してケース３０
内に接着固定されている。そして、半導体圧力センサＳ
１における上記パッド２０と端子３１とは、ボンディン
グワイヤ３２により結線され、電気的に接続されてい
る。

【００５３】ここで、ケース３０として、例えば分割さ
れたものが組み付けられる構成のものを用いれば、半導
体圧力センサＳ１の収納やワイヤボンディングを行った
後に、ケース３０の組付を行うことにより図５に示す構
造が実現可能である。また、ケース３０には、外部から
該センサＳ１の収納部へ被検出圧力を導入するための圧
力導入通路３３が形成されている。

【００５４】かかる実装構造においては、圧力導入通路
３３から被検出圧力が導入され、この被検出圧力は、半
導体圧力センサＳ１のダイヤフラム１２に受圧される。
すると、ダイヤフラム１２が歪み、この歪みによって歪
みゲージＲａ、Ｒｂから出力された電気信号Ｖｏｕｔが
信号処理回路１４にて信号処理され、出力信号としてボ
ンディングワイヤ３２、端子３１を介して外部に出力さ
れる。こうして、被検出圧力の測定がなされる。

【００５５】以上述べてきたように、本実施形態によれ
ば、従来の１００型基板ではなく１１０型基板である半
導体基板１０に対して、圧力に応じたレベルの電気信号
を出力する圧力検出素子１２、Ｒａ、Ｒｂと、該電気信
号を処理する回路であってＣＭＯＳ素子１３を含む信号
処理回路１４とを備えたことを特徴とする新規な半導体
圧力センサＳ１が提供される。

【００５６】つまり、半導体製造プロセスのクリーン化
技術を用いて、１１０型基板にＣＭＯＳ素子１３を形成
することにより、ＣＭＯＳ素子１３を含む信号処理回路
１４が半導体基板１０に一体に集積化され、低コストで
小型化された半導体圧力センサＳ１を実現することがで
きる。

【００５７】ここで、１１０型基板は、「解決手段」の
欄にて述べたように（図６、図７参照）、従来の１００
型基板に比べて熱応力の出力への影響を小さくすること
ができるため、圧力検出素子１２、Ｒａ、Ｒｂからの電
気信号に発生する出力誤差も低減することができ、信号
処理回路１４による信号調整を精度良く行うことができ
る。従って、熱応力の出力への影響が小さく、高精度な
信号調整が可能な半導体圧力センサＳ１を提供すること
ができる。

【００５８】具体的に言うと、熱応力の影響は、半導体
圧力センサのオフセット出力の温度特性となって現れる
が、本実施形態によれば、この影響を小さくすることで
オフセット出力の温度特性の調整幅を、従来の１００型
基板よりも大幅に小さくすることができる。

【００５９】また、熱応力の影響を大幅に低減できるこ
とから、オフセット出力の温度特性の２次成分即ちオフ
セット出力の温度特性の非直線性も改善される。この温
度特性の非直線性を、信号処理回路１４にて補正しよう
とすれば、複雑な補正回路が必要となるが、本実施形態
では、当該非直線性の値が小さいため、この非直線性を
補正する必要はない。

【００６０】そのため、本実施形態では、温度特性の１
次成分（直線性）のみ補正すれば良く、広い温度範囲に
て誤差の少ない、高精度な半導体圧力センサＳ１を実現
することができる。

【００６１】また、ダイヤフラム１２としては、上記図
２に示す様に、その平面形状が＜１００＞軸、＜１１０
＞軸、＜１１１＞軸に直交する辺により区画された八角
形であることが好ましい。このような八角形形状とすれ
ば、上記した特開平４−１１９６７２号公報に記載され
ているように、各辺の比を最適設計することにより、熱
応力の影響を最小とすることができる。

【００６２】つまり、ダイヤフラム１２の平面形状を上
記八角形とすることにより、通常用いられる四角形のダ
イヤフラムに比べて、上記図７（ｃ）に示す熱応力分布
曲線をよりフラットにすることができる。そのため、歪
みゲージＲａ、Ｒｂの位置による熱応力の差を低減する
ことができ、熱応力の出力への影響をより小さくするこ
とができる。

【００６３】また、本実施形態では、増幅回路１５にお
いて、入力部を一対のトランジスタ１５ａ、１５ｂより
構成するとともに、これら一対のトランジスタ１５ａ、
１５ｂを、ソースＳとドレインＤとの間に流れる電流の
方向が互いに同一となるように配置したことを特徴とし
ている。このようなトランジスタ対の配置構成を採用し
た根拠について述べる。

【００６４】半導体圧力センサにおいて、歪みゲージか
らの出力信号は非常に微小であり、信号処理回路の増幅
回路にて該出力信号を増幅する必要がある。この増幅回
路は、微小信号を受けるため、精度の高い圧力センサを
構成するためには、高い精度が要求される。

【００６５】ここで、１００型基板を用いた場合、ウェ
ハからチップ（通常は矩形）を切り出す際に、＜１１０
＞軸方向に沿って切り出せば、図８（ａ）に示す様に、
チップＴ１の辺は、縦方向、横方向共に＜１１０＞に等
価な軸となる。すなわち、このチップＴ１上にトランジ
スタ素子を縦に配置しても、横に配置しても、結晶軸は
等価である。このことは、図８（ｂ）に示す様に、＜１
００＞軸に沿って切り出した場合も同様である。

【００６６】これに対し、１１０型基板を用いた場合
は、上記図２に示す様に、チップ（半導体基板１０）の
一方（ｘ方向）の辺が＜１１０＞軸方向となるように切
り出した場合、他方の辺に沿った方向（ｙ方向）は＜１
００＞軸方向となる。そのため、チップ上にトランジス
タ素子を縦に配置した場合と横に配置した場合とで、結
晶軸は等価ではない。

【００６７】結晶軸が異なると、拡散層の横方向の拡散
係数が異なったり、基板表面の素子領域に発生している
応力（例えば、保護膜に起因する応力等）によるピエゾ
抵抗係数が異なる。そのため、センサＳ１において、最
も微小な信号変化を扱うことになる差動増幅回路の入力
部トランジスタ対においてソース−ドレイン間電流の方
向が異なると、両トランジスタのマッチングが狂う即ち
ペア性が悪化することとなる。

【００６８】入力部トランジスタ対のペア性が悪化する
と、増幅回路の特性が悪化し、センサ出力の誤差（オフ
セット）が大きくなり、好ましくない。そこで、本実施
形態では、上記一対のトランジスタ１５ａ、１５ｂを、
ソースＳとドレインＤとの間に流れる電流の方向が互い
に同一となるように配置することで、増幅回路における
入力部トランジスタ対のペア性を良好なものとできる。

【００６９】以上が、トランジスタ対の配置構成を採用
した根拠であり、この配置構成によれば、増幅回路を精
度の高い信号増幅が可能なものとできる。それにより、
センサ出力の誤差を抑えることができ、より高精度な信
号調整が可能となるため、好ましい。

【００７０】また、本実施形態によれば、信号処理回路
１４は、不揮発性メモリを含むものであり、外部から該
不揮発性メモリに書き込まれたデータに基づき電気信号
を補正するようになっている。そのため、センサ組付後
においても、外部から不揮発性メモリにデータを書き込
むことにより、容易に信号調整が可能になり、組付に伴
う特性変動の補正を行うことができる。

【００７１】なお、信号処理回路１４としては、バイポ
ーラトランジスタ素子とＣＭＯＳトランジスタ素子とを
組み合わせたＢｉ−ＣＭＯＳ回路よりなるものであって
も良い。

【００７２】以上、本発明を上記実施形態に基づいて説
明してきたが、要するに、本発明の半導体圧力センサ
は、高精度且つ小型、低コストを実現するために、１１
０型基板である半導体基板に、圧力検出素子と、ＣＭＯ
Ｓ素子を含む信号処理回路とを形成してなることを要部
とするものであり、他の部分は適宜設計変更可能であ
る。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体圧力センサの概
略断面図である。

【図２】図１に示す半導体圧力センサにおけるダイヤフ
ラムや歪みゲージの構成を示す概略平面図である。

【図３】歪みゲージの結線図である。

【図４】信号処理回路における特徴部を示す説明図であ
る。

【図５】半導体圧力センサの実装構造を示す概略断面図
である。

【図６】ダイヤフラム式半導体圧力センサにおける１０
０型基板及び１１０型基板の歪みゲージの配置を示す図
である。

【図７】図６に示す１００型基板及び１１０型基板にお
ける熱応力分布を示す図である。

【図８】１００型基板における結晶軸の関係を示す図で
ある。

【符号の説明】

１０…半導体基板、１２…ダイヤフラム、１３…ＣＭＯ
Ｓ素子、１４…信号処理回路、１５…増幅回路、１５ａ
…第１のトランジスタ、１５ｂ…第２のトランジスタ、
Ｒａ、Ｒｂ…歪みゲージ。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2F055 AA40 BB20 CC02 DD05 EE14 FF01 GG15 GG36 4M112 AA01 BA01 CA05 CA09 CA12 CA16 DA04 DA12 EA03 FA09

Claims

【特許請求の範囲】

【請求項１】面方位が（１１０）である半導体基板
（１０）と、この半導体基板に形成され、圧力に応じたレベルの電気
信号を出力する圧力検出素子（１２、Ｒａ、Ｒｂ）と、前記半導体基板に形成され、前記電気信号を処理する回
路であってＣＭＯＳ素子（１３）を含む信号処理回路
（１４）と、を備えることを特徴とする半導体圧力セン
サ。
【請求項２】前記信号処理回路（１４）のうち前記電
気信号を増幅する回路（１５）において、その入力部は
一対のトランジスタ（１５ａ、１５ｂ）よりなり、これら一対のトランジスタは、ソースとドレインとの間
に流れる電流の方向が互いに同一となるように配置され
ていることを特徴とする請求項１に記載の半導体圧力セ
ンサ。
【請求項３】前記圧力検出素子は、圧力の印加に応じ
て歪み可能なダイヤフラム（１２）と、このダイヤフラ
ムに形成され前記ダイヤフラムの歪みを電気信号に変換
する拡散層としての歪みゲージ（Ｒａ、Ｒｂ）とよりな
ることを特徴とする請求項１または２に記載の半導体圧
力センサ。
【請求項４】前記ダイヤフラム（１２）は、その平面
形状が八角形であることを特徴とする請求項３に記載の
半導体圧力センサ。
【請求項５】前記信号処理回路（１４）は、Ｂｉ−Ｃ
ＭＯＳ回路よりなることを特徴とする請求項１ないし４
のいずれか１つに記載の半導体圧力センサ。
【請求項６】前記信号処理回路（１４）は、不揮発性
メモリを含むものであり、外部から前記不揮発性メモリ
に書き込まれたデータに基づき前記電気信号を補正する
ようになっていることを特徴とする請求項１ないし５の
いずれか１つに記載の半導体圧力センサ。