JP3274306B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3274306B2 JP3274306B2 JP00715095A JP715095A JP3274306B2 JP 3274306 B2 JP3274306 B2 JP 3274306B2 JP 00715095 A JP00715095 A JP 00715095A JP 715095 A JP715095 A JP 715095A JP 3274306 B2 JP3274306 B2 JP 3274306B2
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、外部から与えられた
電源電圧を降圧して内部回路に供給するための電源電圧
降圧回路を備えた半導体集積回路装置に関する。
電源電圧を降圧して内部回路に供給するための電源電圧
降圧回路を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体集積回路装置で
は、微細化とともにＭＯＳトランジスタのゲート絶縁膜
の耐圧が低下したり、ホットキャリア耐性が低下するた
め、電源電圧を低下させることが必要である。しかし、
チップに与える電源電圧そのものを下げていくにはシス
テム全体の変更が必要となるため、１６ＭＤＲＡＭでは
システムの電圧は従来の５Ｖに保ち、外部から与えられ
た電源電圧をチップ内で降圧して使用する方式が一般化
している。
は、微細化とともにＭＯＳトランジスタのゲート絶縁膜
の耐圧が低下したり、ホットキャリア耐性が低下するた
め、電源電圧を低下させることが必要である。しかし、
チップに与える電源電圧そのものを下げていくにはシス
テム全体の変更が必要となるため、１６ＭＤＲＡＭでは
システムの電圧は従来の５Ｖに保ち、外部から与えられ
た電源電圧をチップ内で降圧して使用する方式が一般化
している。
【０００３】一方、６４ＭＤＲＡＭでは、システム全体
の電源電圧ＶCCが３．３Ｖと低電圧化されたにも拘ら
ず、チップ内に電源降圧回路が広く使われている。その
理由は、消費電力をできる限り下げるため、あるいは電
源電圧ＶCCに対して入力特性や内部回路などの動作余裕
を広げるため等であり、１６ＭＤＲＡＭでの要請とは異
なっているが、いずれにせよ電源電圧降圧回路は、ＤＲ
ＡＭに限らず今後の半導体集積回路装置には広く使われ
て行くものと考えられる。
の電源電圧ＶCCが３．３Ｖと低電圧化されたにも拘ら
ず、チップ内に電源降圧回路が広く使われている。その
理由は、消費電力をできる限り下げるため、あるいは電
源電圧ＶCCに対して入力特性や内部回路などの動作余裕
を広げるため等であり、１６ＭＤＲＡＭでの要請とは異
なっているが、いずれにせよ電源電圧降圧回路は、ＤＲ
ＡＭに限らず今後の半導体集積回路装置には広く使われ
て行くものと考えられる。
【０００４】ところで、従来の電源電圧降圧回路には、
図５に示すようなＰチャネル型ＭＯＳトランジスタのフ
ィードバックタイプのものと、図６に示すようなＮチャ
ネル型ＭＯＳトランジスタのソースフォロワタイプのも
のが知られている。
図５に示すようなＰチャネル型ＭＯＳトランジスタのフ
ィードバックタイプのものと、図６に示すようなＮチャ
ネル型ＭＯＳトランジスタのソースフォロワタイプのも
のが知られている。
【０００５】図５に示す電源電圧降圧回路は、外部から
与えられた電源電圧ＶCCを降圧して内部電源電圧ＶDDを
生成するもので、Ｐチャネル型ＭＯＳトランジスタＴ１
〜Ｔ４、Ｎチャネル型ＭＯＳトランジスタＴ５〜Ｔ８、
及び抵抗Ｒ１，Ｒ２から構成されている。ＭＯＳトラン
ジスタＴ５，Ｔ６のソースは共通接続され、ドレインと
電源ＶCC間にはカレントミラー回路構成のＭＯＳトラン
ジスタＴ１，Ｔ２が設けられている。上記ＭＯＳトラン
ジスタＴ５，Ｔ６のソース共通接続点と接地点ＧＮＤ間
には、ＭＯＳトランジスタＴ７，Ｔ８のドレイン，ソー
ス間が直列接続されている。上記ＭＯＳトランジスタＴ
３のドレインは上記トランジスタＴ２，Ｔ６のドレイン
共通接続点に接続され、ソースは電源ＶCCに接続され
る。また、ＭＯＳトランジスタＴ４のゲートは上記ＭＯ
ＳトランジスタＴ２，Ｔ６のドレイン共通接続点に、ソ
ースは電源ＶCCにそれぞれ接続される。このＭＯＳトラ
ンジスタＴ４のドレインと接地点ＧＮＤ間には、抵抗Ｒ
１，Ｒ２が直列接続されている。上記抵抗Ｒ１とＲ２と
の接続点には、上記ＭＯＳトランジスタＴ５のゲートが
接続され、出力電位ＶDDを分圧して生成した電位ＶR が
印加されるようになっている。
与えられた電源電圧ＶCCを降圧して内部電源電圧ＶDDを
生成するもので、Ｐチャネル型ＭＯＳトランジスタＴ１
〜Ｔ４、Ｎチャネル型ＭＯＳトランジスタＴ５〜Ｔ８、
及び抵抗Ｒ１，Ｒ２から構成されている。ＭＯＳトラン
ジスタＴ５，Ｔ６のソースは共通接続され、ドレインと
電源ＶCC間にはカレントミラー回路構成のＭＯＳトラン
ジスタＴ１，Ｔ２が設けられている。上記ＭＯＳトラン
ジスタＴ５，Ｔ６のソース共通接続点と接地点ＧＮＤ間
には、ＭＯＳトランジスタＴ７，Ｔ８のドレイン，ソー
ス間が直列接続されている。上記ＭＯＳトランジスタＴ
３のドレインは上記トランジスタＴ２，Ｔ６のドレイン
共通接続点に接続され、ソースは電源ＶCCに接続され
る。また、ＭＯＳトランジスタＴ４のゲートは上記ＭＯ
ＳトランジスタＴ２，Ｔ６のドレイン共通接続点に、ソ
ースは電源ＶCCにそれぞれ接続される。このＭＯＳトラ
ンジスタＴ４のドレインと接地点ＧＮＤ間には、抵抗Ｒ
１，Ｒ２が直列接続されている。上記抵抗Ｒ１とＲ２と
の接続点には、上記ＭＯＳトランジスタＴ５のゲートが
接続され、出力電位ＶDDを分圧して生成した電位ＶR が
印加されるようになっている。
【０００６】上記ＭＯＳトランジスタＴ６のゲートには
基準電位ＶREF が印加され、上記ＭＯＳトランジスタＴ
３，Ｔ７のゲートには、当該電源電圧降圧回路を動作さ
せるか否かを制御するための動作制御信号ＡＣＴが供給
される。この動作制御信号ＡＣＴは、電源電圧降圧回路
を動作させる時には高レベル、停止させる時には低レベ
ルになるもので、例えば、この電源電圧降圧回路がＤＲ
ＡＭに用いられている場合には、信号ＡＣＴは動作時に
高レベル、スタンドバイ時に低レベルとなるように制御
される。また、上記ＭＯＳトランジスタＴ８のゲートに
は、このＭＯＳトランジスタＴ８を定電流源として動作
させるための信号ＶＣＯＮが供給されている。この信号
ＶＣＯＮは、電源電位ＶCCと接地電位ＧＮＤとの中間レ
ベルの一定電位である。そして、上記ＭＯＳトランジス
タＴ４のドレインと抵抗Ｒ１との接続点から電源電位Ｖ
CCを降圧して生成した内部電源電位ＶDDを得るようにな
っている。
基準電位ＶREF が印加され、上記ＭＯＳトランジスタＴ
３，Ｔ７のゲートには、当該電源電圧降圧回路を動作さ
せるか否かを制御するための動作制御信号ＡＣＴが供給
される。この動作制御信号ＡＣＴは、電源電圧降圧回路
を動作させる時には高レベル、停止させる時には低レベ
ルになるもので、例えば、この電源電圧降圧回路がＤＲ
ＡＭに用いられている場合には、信号ＡＣＴは動作時に
高レベル、スタンドバイ時に低レベルとなるように制御
される。また、上記ＭＯＳトランジスタＴ８のゲートに
は、このＭＯＳトランジスタＴ８を定電流源として動作
させるための信号ＶＣＯＮが供給されている。この信号
ＶＣＯＮは、電源電位ＶCCと接地電位ＧＮＤとの中間レ
ベルの一定電位である。そして、上記ＭＯＳトランジス
タＴ４のドレインと抵抗Ｒ１との接続点から電源電位Ｖ
CCを降圧して生成した内部電源電位ＶDDを得るようにな
っている。
【０００７】上記図５に示した回路は、ＭＯＳトランジ
スタＴ１，Ｔ２，Ｔ５〜Ｔ８で構成されたＣＭＯＳカレ
ントミラー型の比較回路で電位ＶR と基準電位ＶREF を
比較し、比較結果に応じてＭＯＳトランジスタＴ４を制
御することにより出力電位ＶDDを一定に保つものであ
る。内部電源電位ＶDDが設定電位よりも低い、すなわち
“ＶR ＜ＶREF ”の場合にはＭＯＳトランジスタＴ４を
オン状態にして出力電位ＶDDを上昇させ、“ＶR ＞Ｖ
REF ”の場合にはＭＯＳトランジスタＴ４をオフ状態に
して出力電位ＶDDを低下させるようになっている。
スタＴ１，Ｔ２，Ｔ５〜Ｔ８で構成されたＣＭＯＳカレ
ントミラー型の比較回路で電位ＶR と基準電位ＶREF を
比較し、比較結果に応じてＭＯＳトランジスタＴ４を制
御することにより出力電位ＶDDを一定に保つものであ
る。内部電源電位ＶDDが設定電位よりも低い、すなわち
“ＶR ＜ＶREF ”の場合にはＭＯＳトランジスタＴ４を
オン状態にして出力電位ＶDDを上昇させ、“ＶR ＞Ｖ
REF ”の場合にはＭＯＳトランジスタＴ４をオフ状態に
して出力電位ＶDDを低下させるようになっている。
【０００８】図７は、上述した電源電圧降圧回路の出力
電位ＶDDと外部電源電位ＶCCとの関係を示している。こ
の図７において、一点鎖線で示すように、“ＶCC＜３．
５Ｖ”の場合に“ＶDD＝ＶCC”となるのが理想である
が、実際にはＰチャネル型ＭＯＳトランジスタＴ４の大
きさに制限があること（あまり大きくすると“ＶCC＞
３．５Ｖ”でのカレントミラー回路を含むフィードバッ
クループにおける遅延時間が大きすぎて動作が不安定に
なる）及びＭＯＳトランジスタＴ４のゲートに印加され
る電位はカレントミラー回路の直接の出力であるために
ＧＮＤレベルではないことなどのために、Ｐチャンネル
型ＭＯＳトランジスタＴ４の駆動力はそれほど大きくな
く、実線で示すように“ＶDD＜ＶCC”となってしまうと
いう問題がある。また、上述したＰチャネル型ＭＯＳト
ランジスタを用いたフィードバックタイプの降圧回路
は、フィードバックがかかっているために、条件によっ
ては出力電位が発振する恐れがあり、位相補償などの微
妙な調整が必要になって設計的な難しさが伴う。更に、
フィードバックの時定数が無限小ではないために、急峻
な内部電位の変動に応答できず、ノイズが発生すること
があるという問題がある。
電位ＶDDと外部電源電位ＶCCとの関係を示している。こ
の図７において、一点鎖線で示すように、“ＶCC＜３．
５Ｖ”の場合に“ＶDD＝ＶCC”となるのが理想である
が、実際にはＰチャネル型ＭＯＳトランジスタＴ４の大
きさに制限があること（あまり大きくすると“ＶCC＞
３．５Ｖ”でのカレントミラー回路を含むフィードバッ
クループにおける遅延時間が大きすぎて動作が不安定に
なる）及びＭＯＳトランジスタＴ４のゲートに印加され
る電位はカレントミラー回路の直接の出力であるために
ＧＮＤレベルではないことなどのために、Ｐチャンネル
型ＭＯＳトランジスタＴ４の駆動力はそれほど大きくな
く、実線で示すように“ＶDD＜ＶCC”となってしまうと
いう問題がある。また、上述したＰチャネル型ＭＯＳト
ランジスタを用いたフィードバックタイプの降圧回路
は、フィードバックがかかっているために、条件によっ
ては出力電位が発振する恐れがあり、位相補償などの微
妙な調整が必要になって設計的な難しさが伴う。更に、
フィードバックの時定数が無限小ではないために、急峻
な内部電位の変動に応答できず、ノイズが発生すること
があるという問題がある。
【０００９】これに対し、図６に示した電源電圧降圧回
路は、Ｎチャネル型ＭＯＳトランジスタＴ１０を用いた
ソースフォロワタイプのものであり、Ｎチャネル型の降
圧用ＭＯＳトランジスタＴ１０のゲートに高電位ＶPPを
与え、ドレインに外部電源電位ＶCCを印加し、ソースか
ら出力される内部電源電位ＶDDを“ＶPP−ＶTH”（ＶTH
はＮチャネル型ＭＯＳトランジスタＴ１０の閾値電圧）
の値に制御するものである。このようなＮチャネル型Ｍ
ＯＳトランジスタのソースフォロワタイプの電源電圧降
圧回路は、フィードバックタイプで問題となる発振や貫
通電流が流れるなどの欠点がないために、トランジスタ
サイズを十分大きくすることが可能であり、内部負荷に
対しても応答性が良く、特性的に優れている。また、Ｎ
チャネル型ＭＯＳトランジスタＴ１０をチップ内に分散
して配置することで、ＶDD発生回路から実際の負荷回路
との間の抵抗によるＩＲドロップによるＡＣ的特性劣化
もなく、非常に優れた応答特性を示す。
路は、Ｎチャネル型ＭＯＳトランジスタＴ１０を用いた
ソースフォロワタイプのものであり、Ｎチャネル型の降
圧用ＭＯＳトランジスタＴ１０のゲートに高電位ＶPPを
与え、ドレインに外部電源電位ＶCCを印加し、ソースか
ら出力される内部電源電位ＶDDを“ＶPP−ＶTH”（ＶTH
はＮチャネル型ＭＯＳトランジスタＴ１０の閾値電圧）
の値に制御するものである。このようなＮチャネル型Ｍ
ＯＳトランジスタのソースフォロワタイプの電源電圧降
圧回路は、フィードバックタイプで問題となる発振や貫
通電流が流れるなどの欠点がないために、トランジスタ
サイズを十分大きくすることが可能であり、内部負荷に
対しても応答性が良く、特性的に優れている。また、Ｎ
チャネル型ＭＯＳトランジスタＴ１０をチップ内に分散
して配置することで、ＶDD発生回路から実際の負荷回路
との間の抵抗によるＩＲドロップによるＡＣ的特性劣化
もなく、非常に優れた応答特性を示す。
【００１０】しかしながら、上記ソースフォロワタイプ
の電源電圧降圧回路は、負荷電流がほとんど流れないス
タンドバイ状態で内部電位が本来の設定値よりも大幅に
上昇してしまうという本質的な欠点がある。また、スタ
ンドバイ状態ではなくても負荷電流が小さくなってくる
と、内部電位が上昇してくる傾向にあるため、この降圧
回路を例えばＤＲＡＭに使用した場合、内部電源電位が
サイクルタイムｔRC、すなわちＲＡＳ- （符号の後に付
した- は反転信号、すなわちバーを意味する）のサイク
ル時間に対する依存性を持つようになり、好ましくない
（サイクルタイムが大きくなればなるほど内部電源電位
が上昇する）。
の電源電圧降圧回路は、負荷電流がほとんど流れないス
タンドバイ状態で内部電位が本来の設定値よりも大幅に
上昇してしまうという本質的な欠点がある。また、スタ
ンドバイ状態ではなくても負荷電流が小さくなってくる
と、内部電位が上昇してくる傾向にあるため、この降圧
回路を例えばＤＲＡＭに使用した場合、内部電源電位が
サイクルタイムｔRC、すなわちＲＡＳ- （符号の後に付
した- は反転信号、すなわちバーを意味する）のサイク
ル時間に対する依存性を持つようになり、好ましくない
（サイクルタイムが大きくなればなるほど内部電源電位
が上昇する）。
【００１１】図８は、この様子を示しており、横軸がｔ
RCの逆数のため、横軸の“０”がスタンドバイ状態を示
すが、本来の設定電位よりも大幅に上昇している。内部
電源電位ＶDDの出力端と接地点ＧＮＤとの間に、スタン
ドバイ時において適当な電流パスを設けて常に負荷電流
を流しておけばこのような問題は避けられるが、スタン
ドバイ時に必要な電流は、降圧回路として働くＮチャネ
ル型ＭＯＳトランジスタＴ１０のチャネル幅が１０4 μ
ｍのオーダーと大きいため数ｍＡと大きな値になってし
まい、スタンドバイ電流を１００μＡ以下程度に下げた
いＤＲＡＭにとっては不可能である。
RCの逆数のため、横軸の“０”がスタンドバイ状態を示
すが、本来の設定電位よりも大幅に上昇している。内部
電源電位ＶDDの出力端と接地点ＧＮＤとの間に、スタン
ドバイ時において適当な電流パスを設けて常に負荷電流
を流しておけばこのような問題は避けられるが、スタン
ドバイ時に必要な電流は、降圧回路として働くＮチャネ
ル型ＭＯＳトランジスタＴ１０のチャネル幅が１０4 μ
ｍのオーダーと大きいため数ｍＡと大きな値になってし
まい、スタンドバイ電流を１００μＡ以下程度に下げた
いＤＲＡＭにとっては不可能である。
【００１２】もちろん、サイクルタイムが大きくなる場
合は、消費電力は減ってくるので（消費電力はサイクル
タイムに逆比例する）、最小のサイクルタイムという最
悪条件で評価する電力には影響しないために、消費電力
が大きくなるという問題はない。また、ＤＲＡＭのよう
にＲＡＳ- を高レベルにしてスタンドバイ状態に入るデ
バイスでは、たとえスタンドバイ時に内部電源電位が上
昇し、図９に示すようなＰチャネル型ＭＯＳトランジス
タＴ１１，Ｔ１２とＮチャネル型ＭＯＳトランジスタＴ
１３〜Ｔ１６とから成るＲＡＳ- 用の入力バッファでＶ
ＩＬmax （入力バッファが入力信号を高レベルと感じる
最大入力信号レベル）が上昇してもアクティブに入り難
くなるわけではないので問題はない。一旦、ＲＡＳ- 信
号を受けてデバイスが動き出せば今度は内部負荷で大電
流を流すので内部電位は急速に設定電位まで下がるため
にそのほかの問題も発生しない。しかし、上述したＮチ
ャネル型ＭＯＳトランジスタのソースフォロワタイプの
電源電圧降圧回路は、以下に述べるような４種類の問題
がある。
合は、消費電力は減ってくるので（消費電力はサイクル
タイムに逆比例する）、最小のサイクルタイムという最
悪条件で評価する電力には影響しないために、消費電力
が大きくなるという問題はない。また、ＤＲＡＭのよう
にＲＡＳ- を高レベルにしてスタンドバイ状態に入るデ
バイスでは、たとえスタンドバイ時に内部電源電位が上
昇し、図９に示すようなＰチャネル型ＭＯＳトランジス
タＴ１１，Ｔ１２とＮチャネル型ＭＯＳトランジスタＴ
１３〜Ｔ１６とから成るＲＡＳ- 用の入力バッファでＶ
ＩＬmax （入力バッファが入力信号を高レベルと感じる
最大入力信号レベル）が上昇してもアクティブに入り難
くなるわけではないので問題はない。一旦、ＲＡＳ- 信
号を受けてデバイスが動き出せば今度は内部負荷で大電
流を流すので内部電位は急速に設定電位まで下がるため
にそのほかの問題も発生しない。しかし、上述したＮチ
ャネル型ＭＯＳトランジスタのソースフォロワタイプの
電源電圧降圧回路は、以下に述べるような４種類の問題
がある。
【００１３】（ａ）ＲＡＳ- を高レベルにするとデバイ
スがスタンドバイ状態になり、しばらくすると内部電源
電位ＶDDが上昇し始め、ＲＡＳ- のＶＩＨmin （入力バ
ッファが入力信号を高レベルと感じる最小入力信号レベ
ル）が上昇する。すると今まで高レベルと感じていた入
力信号をＲＡＳ- バッファが低レベルと感じ、デバイス
がアクティブ状態に入る。この結果、内部電位が下がり
再びＶＩＨmin が下がるため、入力バッファはＲＡＳ-
を高レベルと感じスタンドバイ状態になる。するとまた
しばらくして内部電源電圧ＶDDが上昇し始め、ＲＡＳ-
のＶＩＨmin が上昇する。するとまたアクティブにな
る。このような動作を繰り返すと発振状態に陥ってしま
う。
スがスタンドバイ状態になり、しばらくすると内部電源
電位ＶDDが上昇し始め、ＲＡＳ- のＶＩＨmin （入力バ
ッファが入力信号を高レベルと感じる最小入力信号レベ
ル）が上昇する。すると今まで高レベルと感じていた入
力信号をＲＡＳ- バッファが低レベルと感じ、デバイス
がアクティブ状態に入る。この結果、内部電位が下がり
再びＶＩＨmin が下がるため、入力バッファはＲＡＳ-
を高レベルと感じスタンドバイ状態になる。するとまた
しばらくして内部電源電圧ＶDDが上昇し始め、ＲＡＳ-
のＶＩＨmin が上昇する。するとまたアクティブにな
る。このような動作を繰り返すと発振状態に陥ってしま
う。
【００１４】（ｂ）セルフリフレッシュモードがあるＤ
ＲＡＭにおいては、ＲＡＳ- を低レベルに保ったままチ
ップ内部で長時間スタンドバイ状態になることがある。
このような時は、ＲＡＳ- が低レベルにも拘らず、内部
電源電位ＶDDが上昇するときがある。このような時に、
セルフリフレッシュモードから抜けようとＲＡＳ- を高
レベルに戻してもＶＩＨmin が上昇していると抜けられ
ない危険がある。
ＲＡＭにおいては、ＲＡＳ- を低レベルに保ったままチ
ップ内部で長時間スタンドバイ状態になることがある。
このような時は、ＲＡＳ- が低レベルにも拘らず、内部
電源電位ＶDDが上昇するときがある。このような時に、
セルフリフレッシュモードから抜けようとＲＡＳ- を高
レベルに戻してもＶＩＨmin が上昇していると抜けられ
ない危険がある。
【００１５】（ｃ）例えば、通常のリード動作において
もＲＡＳ- 、ＣＡＳ- を長くアクティブにして出力を出
し続けた場合、内部回路での消費電流はほぼ零になって
行き内部電源電位ＶDDが上昇していく。このようなロン
グサイクルをＲＡＳ- を立ち上げて中断する場合にもＶ
ＩＨmin が上昇していると中断できなくなる危険があ
る。
もＲＡＳ- 、ＣＡＳ- を長くアクティブにして出力を出
し続けた場合、内部回路での消費電流はほぼ零になって
行き内部電源電位ＶDDが上昇していく。このようなロン
グサイクルをＲＡＳ- を立ち上げて中断する場合にもＶ
ＩＨmin が上昇していると中断できなくなる危険があ
る。
【００１６】（ｄ）ビット線プリチャージ電位ＶBLをチ
ップ内部電位の１／２などのように内部電位から生成し
ている場合、この電位ＶBLもスタンドバイ状態が長く続
くと上昇してしまう。この場合、ビット線プリチャージ
電位発生回路のインピーダンスはそれほど大きくないの
で、アクティブになってもビット線プリチャージ電位Ｖ
BLが暫くは設定値よりも高くなっているので、メモリセ
ルの読み出し余裕が減少してエラーを起こす危険があ
る。
ップ内部電位の１／２などのように内部電位から生成し
ている場合、この電位ＶBLもスタンドバイ状態が長く続
くと上昇してしまう。この場合、ビット線プリチャージ
電位発生回路のインピーダンスはそれほど大きくないの
で、アクティブになってもビット線プリチャージ電位Ｖ
BLが暫くは設定値よりも高くなっているので、メモリセ
ルの読み出し余裕が減少してエラーを起こす危険があ
る。
【００１７】上記（ａ）ないし（ｄ）のいずれの場合で
もＲＡＳ- 入力バッファやビット線プリチャージ電位発
生回路を外部電源電圧で駆動するように設計すれば上述
したような問題は発生しないが、これではせっかく入力
特性を外部電源電位ＶCCに対する依存性をなくした意味
がなくなってしまい、外部電源電位ＶCCに対する動作余
裕がその分減少してしまうわけで電源電圧降圧回路を導
入した意味合いが半減してしまう。
もＲＡＳ- 入力バッファやビット線プリチャージ電位発
生回路を外部電源電圧で駆動するように設計すれば上述
したような問題は発生しないが、これではせっかく入力
特性を外部電源電位ＶCCに対する依存性をなくした意味
がなくなってしまい、外部電源電位ＶCCに対する動作余
裕がその分減少してしまうわけで電源電圧降圧回路を導
入した意味合いが半減してしまう。
【００１８】
【発明が解決しようとする課題】上記のようにＰチャネ
ル型ＭＯＳトランジスタのフィードバックタイプの電源
電圧降圧回路を備えた従来の半導体集積回路装置は、内
部電源電位が外部電源電位よりも低下してしまうという
問題があった。また、設計も難しく、ノイズが発生する
恐れがあるという問題があった。一方、Ｎチャネル型Ｍ
ＯＳトランジスタのソースフォロワタイプの電源電圧降
圧回路を備えた従来の半導体集積回路装置は、負荷電流
がほとんど流れないスタンドバイ状態で内部電源電位が
本来の設定値よりも大幅に上昇してしまうというという
問題があった。
ル型ＭＯＳトランジスタのフィードバックタイプの電源
電圧降圧回路を備えた従来の半導体集積回路装置は、内
部電源電位が外部電源電位よりも低下してしまうという
問題があった。また、設計も難しく、ノイズが発生する
恐れがあるという問題があった。一方、Ｎチャネル型Ｍ
ＯＳトランジスタのソースフォロワタイプの電源電圧降
圧回路を備えた従来の半導体集積回路装置は、負荷電流
がほとんど流れないスタンドバイ状態で内部電源電位が
本来の設定値よりも大幅に上昇してしまうというという
問題があった。
【００１９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、内部電源電位が
外部電源電位よりも低下することで発生する問題を回避
でき、設計の簡単化が図れると共に、ノイズの発生を抑
制できる半導体集積回路装置を提供することにある。ま
た、この発明の目的は、スタンドバイ状態で内部電源電
位が上昇して発生する問題を回避できる半導体集積回路
装置を提供することにある。
れたもので、その目的とするところは、内部電源電位が
外部電源電位よりも低下することで発生する問題を回避
でき、設計の簡単化が図れると共に、ノイズの発生を抑
制できる半導体集積回路装置を提供することにある。ま
た、この発明の目的は、スタンドバイ状態で内部電源電
位が上昇して発生する問題を回避できる半導体集積回路
装置を提供することにある。
【００２０】
【００２１】
【００２２】請求項３に記載した半導体集積回路装置
は、Ｎチャネル型ＭＯＳトランジスタのソースフォロワ
タイプの降圧回路を備え、外部から与えられた電源電圧
を降圧して内部回路の少なくとも一部の電源として用い
る半導体集積回路装置において、容量が大きく且つアク
ティブ時においてもそのノードを設定レベルに引き戻す
インピーダンスが大きいノードに対し、このノードの電
位を設定する回路の電源端子の少なくとも一部に、外部
から与えられた電源電圧を降圧して生成した電位を電源
として与える専用のＮチャネル型ＭＯＳトランジスタの
ソースフォロワタイプの降圧回路を設けたことを特徴と
する。
は、Ｎチャネル型ＭＯＳトランジスタのソースフォロワ
タイプの降圧回路を備え、外部から与えられた電源電圧
を降圧して内部回路の少なくとも一部の電源として用い
る半導体集積回路装置において、容量が大きく且つアク
ティブ時においてもそのノードを設定レベルに引き戻す
インピーダンスが大きいノードに対し、このノードの電
位を設定する回路の電源端子の少なくとも一部に、外部
から与えられた電源電圧を降圧して生成した電位を電源
として与える専用のＮチャネル型ＭＯＳトランジスタの
ソースフォロワタイプの降圧回路を設けたことを特徴と
する。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【課題を解決するための手段】請求項１に記載した半導
体集積回路装置は、メモリセルアレイと、前記メモリセ
ルアレイのローを選択するためのロー系回路と、前記メ
モリセルアレイのカラムを選択するためのカラム系回路
と、前記メモリセルアレイにデータを書き込むためのラ
イト系回路と、入力されたＲＡＳ−信号を前記ロー系回
路に供給するＲＡＳ−バッファと、入力されたＣＡＳ−
信号を前記カラム系回路に供給するＣＡＳ−バッファ
と、入力されたＷＥ−信号を前記ライト系回路に供給す
るＷＥ−バッファと、前記ＲＡＳ−バッファ、前記ＣＡ
Ｓ−バッファ及び前記ＷＥ−バッファの少なくともいず
れか１つに、外部から与えられた電源電圧を降圧して生
成した電位を電源として供給する専用のＰチャネル型ト
ランジスタのフィードバックタイプの降圧回路と、前記
メモリセルアレイのビット線のプリチャージ電位を発生
するビット線プリチャージ電位発生回路と、前記メモリ
セルアレイのメモリセルのプレート電位を発生するメモ
リセルプレート電位発生回路と、前記ビット線プリチャ
ージ電位発生回路及び前記メモリセルプレート電位発生
回路の少なくとも一方の一部に、外部から与えられた電
源電圧を降圧して生成した電位を電源として供給する専
用のＮチャネル型トランジスタのソースフォロワタイプ
の降圧回路とを具備することを特徴とする。また、請求
項７に記載した半導体集積回路装置は、インバータ型の
入力バッファを備えた内部回路と、外部電源電圧が与え
られ、この外部電源電圧を降圧して第１の降圧電圧を生
成し、前記インバータ型の入力バッファに電源として供
給する専用のＰチャネル型トランジスタのフィードバッ
クタイプの第１の降圧回路と、外部電源電圧が与えら
れ、この外部電源電圧を降圧して第２の降圧電圧を生成
し、この第２の降圧電圧を前記インバータ型の入力バッ
ファ以外の内部回路に電源として供給するＮチャネル型
トランジスタのソースフォロワタイプの第２の降圧回路
とを具備することを特徴としている。更に、請求項８に
記載した半導体集積回路装置は、メモリセルアレイと、
外部から与えられた電源電圧を降圧して前記メモリセル
アレイに電源として供給するＮチャネル型トランジスタ
のソースフォロワタイプの第１の降圧回路と、ＲＡＳ−
信号が入力されるＲＡＳ−バッファと、ＣＡＳ−信号が
入力されるＣＡＳ−バッファと、ＷＥ−信号が入力され
るＷＥ−バッファと、前記ＲＡＳ−バッファ、前記ＣＡ
Ｓ−バッファ及び前記ＷＥ−バッファの少なくともいず
れか１つに、外部から与えられた電源電圧を降圧して生
成した電位を電源として供給するための専用のＰチャネ
ル型トランジスタのフィードバックタイプの第２の降圧
回路とを具備することを特徴としている。請求項９に記
載した半導体集積回路装置は、メモリセルアレイと、外
部から与えられた電源電圧を降圧して前記メモリセルア
レイに電源として供給するＮチャネル型トランジスタの
ソースフォロワタイプの第１の降圧回路と、ビット線プ
リチャージ電位発生回路と、メモリセルプレート電位発
生回路と、前記ビット線プリチャージ電位発生回路及び
前記メモリセルプレート電位発生回路の少なくとも一方
の一部に、外部から与えられた電源電圧を降圧して生成
した電位を電源として供給する専用のＰチャネル型トラ
ンジスタのフィードバックタイプの第２の降圧回路とを
具備することを特徴としている。また、請求項１０に記
載した半導体集積回路装置は、メモリセルアレイと、外
部から与えられた電源電圧を降圧して前記メモリセルア
レイに電源として供給するＮチャネル型トランジスタの
ソースフォロワタイプの第１の降圧回路と、ＲＡＳ−信
号が入力されるＲＡＳ−バッファと、ＣＡＳ−信号が入
力されるＣＡＳ−バッファと、ＷＥ−信号が入力される
ＷＥ−バッファと、前記ＲＡＳ−バッファ、前記ＣＡＳ
−バッファ及び前記ＷＥ−バッファの少なくともいずれ
か１つに、外部から与えられた電源電圧を降圧して生成
した電位を電源として供給する専用のＰチャネル型トラ
ンジスタのフィードバックタイプの第２の降圧回路と、
ビット線プリチャージ電位発生回路と、メモリセルプレ
ート電位発生回路と、前記ビット線プリチャージ電位発
生回路及び前記メモリセルプレート電位発生回路の少な
くとも一方の一部に、外部から与えられた電源電圧を降
圧して生成した電位を電源として供給する専用のＰチャ
ネル型トランジスタのフィードバックタイプの第３の降
圧回路とを具備することを特徴としている。
体集積回路装置は、メモリセルアレイと、前記メモリセ
ルアレイのローを選択するためのロー系回路と、前記メ
モリセルアレイのカラムを選択するためのカラム系回路
と、前記メモリセルアレイにデータを書き込むためのラ
イト系回路と、入力されたＲＡＳ−信号を前記ロー系回
路に供給するＲＡＳ−バッファと、入力されたＣＡＳ−
信号を前記カラム系回路に供給するＣＡＳ−バッファ
と、入力されたＷＥ−信号を前記ライト系回路に供給す
るＷＥ−バッファと、前記ＲＡＳ−バッファ、前記ＣＡ
Ｓ−バッファ及び前記ＷＥ−バッファの少なくともいず
れか１つに、外部から与えられた電源電圧を降圧して生
成した電位を電源として供給する専用のＰチャネル型ト
ランジスタのフィードバックタイプの降圧回路と、前記
メモリセルアレイのビット線のプリチャージ電位を発生
するビット線プリチャージ電位発生回路と、前記メモリ
セルアレイのメモリセルのプレート電位を発生するメモ
リセルプレート電位発生回路と、前記ビット線プリチャ
ージ電位発生回路及び前記メモリセルプレート電位発生
回路の少なくとも一方の一部に、外部から与えられた電
源電圧を降圧して生成した電位を電源として供給する専
用のＮチャネル型トランジスタのソースフォロワタイプ
の降圧回路とを具備することを特徴とする。また、請求
項７に記載した半導体集積回路装置は、インバータ型の
入力バッファを備えた内部回路と、外部電源電圧が与え
られ、この外部電源電圧を降圧して第１の降圧電圧を生
成し、前記インバータ型の入力バッファに電源として供
給する専用のＰチャネル型トランジスタのフィードバッ
クタイプの第１の降圧回路と、外部電源電圧が与えら
れ、この外部電源電圧を降圧して第２の降圧電圧を生成
し、この第２の降圧電圧を前記インバータ型の入力バッ
ファ以外の内部回路に電源として供給するＮチャネル型
トランジスタのソースフォロワタイプの第２の降圧回路
とを具備することを特徴としている。更に、請求項８に
記載した半導体集積回路装置は、メモリセルアレイと、
外部から与えられた電源電圧を降圧して前記メモリセル
アレイに電源として供給するＮチャネル型トランジスタ
のソースフォロワタイプの第１の降圧回路と、ＲＡＳ−
信号が入力されるＲＡＳ−バッファと、ＣＡＳ−信号が
入力されるＣＡＳ−バッファと、ＷＥ−信号が入力され
るＷＥ−バッファと、前記ＲＡＳ−バッファ、前記ＣＡ
Ｓ−バッファ及び前記ＷＥ−バッファの少なくともいず
れか１つに、外部から与えられた電源電圧を降圧して生
成した電位を電源として供給するための専用のＰチャネ
ル型トランジスタのフィードバックタイプの第２の降圧
回路とを具備することを特徴としている。請求項９に記
載した半導体集積回路装置は、メモリセルアレイと、外
部から与えられた電源電圧を降圧して前記メモリセルア
レイに電源として供給するＮチャネル型トランジスタの
ソースフォロワタイプの第１の降圧回路と、ビット線プ
リチャージ電位発生回路と、メモリセルプレート電位発
生回路と、前記ビット線プリチャージ電位発生回路及び
前記メモリセルプレート電位発生回路の少なくとも一方
の一部に、外部から与えられた電源電圧を降圧して生成
した電位を電源として供給する専用のＰチャネル型トラ
ンジスタのフィードバックタイプの第２の降圧回路とを
具備することを特徴としている。また、請求項１０に記
載した半導体集積回路装置は、メモリセルアレイと、外
部から与えられた電源電圧を降圧して前記メモリセルア
レイに電源として供給するＮチャネル型トランジスタの
ソースフォロワタイプの第１の降圧回路と、ＲＡＳ−信
号が入力されるＲＡＳ−バッファと、ＣＡＳ−信号が入
力されるＣＡＳ−バッファと、ＷＥ−信号が入力される
ＷＥ−バッファと、前記ＲＡＳ−バッファ、前記ＣＡＳ
−バッファ及び前記ＷＥ−バッファの少なくともいずれ
か１つに、外部から与えられた電源電圧を降圧して生成
した電位を電源として供給する専用のＰチャネル型トラ
ンジスタのフィードバックタイプの第２の降圧回路と、
ビット線プリチャージ電位発生回路と、メモリセルプレ
ート電位発生回路と、前記ビット線プリチャージ電位発
生回路及び前記メモリセルプレート電位発生回路の少な
くとも一方の一部に、外部から与えられた電源電圧を降
圧して生成した電位を電源として供給する専用のＰチャ
ネル型トランジスタのフィードバックタイプの第３の降
圧回路とを具備することを特徴としている。
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の一実施例に係る半
導体集積回路装置について説明するためのもので、この
発明をＤＲＡＭに適用する場合の構成例を示している。
照して説明する。図１は、この発明の一実施例に係る半
導体集積回路装置について説明するためのもので、この
発明をＤＲＡＭに適用する場合の構成例を示している。
【００３９】図１において、１１は６４Ｍビットのメモ
リセルアレイ、１２はＲＡＳ- （符号の後に付した- は
反転信号、すなわちバーを意味する）信号の入力バッフ
ァ１３から内部ＲＡＳ- 信号ＲＩＮＴを受け、ローアド
レスバッファ１４からローアドレス信号Ａ０Ｒ〜Ａ１１
Ｒとその反転信号Ａ０Ｒ- 〜Ａ１１Ｒ- を受けて、プリ
デコードしたローアドレス信号ＸＡ０〜ＸＡ３、ＸＢ０
〜ＸＢ３、ＸＣ０〜ＸＣ３、ＸＤ０〜ＸＤ３、ＸＥ０〜
ＸＥ３、ＸＦ０〜ＸＦ３、ワード線駆動信号ＷＤＲＶ、
及びセンスアンプ駆動信号ＳＥＮをそれぞれ出力するロ
ー系回路、１５はＣＡＳ- 信号の入力バッファ１６から
内部ＣＡＳ- 信号ＣＩＮＴを受け、カラムアドレスバッ
ファ１７からカラムアドレス信号Ａ０Ｃ〜Ａ１１Ｃとそ
の反転信号Ａ０Ｃ- 〜Ａ１１Ｃ- を受けて、プリデコー
ドされたカラムアドレス信号ＹＡ０〜ＹＡ３、ＹＢ０〜
ＹＢ３、ＹＣ０〜ＹＣ３、ＹＤ０〜ＹＤ３、ＹＥ０〜Ｙ
Ｅ３、ＹＦ０〜ＹＦ３、及びデータバッファ１８の駆動
信号ＱＳＥをそれぞれ出力するカラム系回路、１９はＷ
Ｅ- 信号の入力バッファ２０から内部ＷＥ- 信号ＷＩＮ
Ｔを受けてライト信号ＷＲＴをデータバッファ１８へ出
力するライト系回路、２１はローアドレス信号とワード
線駆動回路ＷＤＲＶを受けてワード線を選択駆動するロ
ーデコーダ及びメモリセルアレイ１１のワード線駆動系
回路、２２はカラムアドレス信号を受けてカラム選択線
ＣＳＬを選択駆動するカラムデコーダ及びＣＳＬ駆動系
回路、２３はセンスアンプ駆動信号ＳＥＮ、ビット線プ
リチャージ電位ＶBL、及びカラム選択信号ＣＳＬをそれ
ぞれ受けてビット線のデータを増幅するセンスアンプ、
ビット線の電位を選択的にデータバッファ１８へ伝達す
るＤＱゲート、ビット線のプリチャージ並びにイコライ
ズをするＢＬ制御回路、２４−１はライト系回路１９か
ら出力される信号ＷＡＣＰで制御され、データ信号Ｉ／
Ｏ０〜Ｉ／Ｏ３が入力されるデータ入力バッファ、２４
−２はデータ信号Ｉ／Ｏ０〜Ｉ／Ｏ３を出力するデータ
出力バッファ、２５はワード線駆動用の高電圧ＶPPを発
生するＶPP発生回路、２６はセルプレート電位ＶPLを発
生するＶPL発生回路、２７はビット線プリチャージ電位
ＶBLを発生するＶBL発生回路、２８は基板バイアス電位
ＶBBを発生するＳＳＢ発生回路である。
リセルアレイ、１２はＲＡＳ- （符号の後に付した- は
反転信号、すなわちバーを意味する）信号の入力バッフ
ァ１３から内部ＲＡＳ- 信号ＲＩＮＴを受け、ローアド
レスバッファ１４からローアドレス信号Ａ０Ｒ〜Ａ１１
Ｒとその反転信号Ａ０Ｒ- 〜Ａ１１Ｒ- を受けて、プリ
デコードしたローアドレス信号ＸＡ０〜ＸＡ３、ＸＢ０
〜ＸＢ３、ＸＣ０〜ＸＣ３、ＸＤ０〜ＸＤ３、ＸＥ０〜
ＸＥ３、ＸＦ０〜ＸＦ３、ワード線駆動信号ＷＤＲＶ、
及びセンスアンプ駆動信号ＳＥＮをそれぞれ出力するロ
ー系回路、１５はＣＡＳ- 信号の入力バッファ１６から
内部ＣＡＳ- 信号ＣＩＮＴを受け、カラムアドレスバッ
ファ１７からカラムアドレス信号Ａ０Ｃ〜Ａ１１Ｃとそ
の反転信号Ａ０Ｃ- 〜Ａ１１Ｃ- を受けて、プリデコー
ドされたカラムアドレス信号ＹＡ０〜ＹＡ３、ＹＢ０〜
ＹＢ３、ＹＣ０〜ＹＣ３、ＹＤ０〜ＹＤ３、ＹＥ０〜Ｙ
Ｅ３、ＹＦ０〜ＹＦ３、及びデータバッファ１８の駆動
信号ＱＳＥをそれぞれ出力するカラム系回路、１９はＷ
Ｅ- 信号の入力バッファ２０から内部ＷＥ- 信号ＷＩＮ
Ｔを受けてライト信号ＷＲＴをデータバッファ１８へ出
力するライト系回路、２１はローアドレス信号とワード
線駆動回路ＷＤＲＶを受けてワード線を選択駆動するロ
ーデコーダ及びメモリセルアレイ１１のワード線駆動系
回路、２２はカラムアドレス信号を受けてカラム選択線
ＣＳＬを選択駆動するカラムデコーダ及びＣＳＬ駆動系
回路、２３はセンスアンプ駆動信号ＳＥＮ、ビット線プ
リチャージ電位ＶBL、及びカラム選択信号ＣＳＬをそれ
ぞれ受けてビット線のデータを増幅するセンスアンプ、
ビット線の電位を選択的にデータバッファ１８へ伝達す
るＤＱゲート、ビット線のプリチャージ並びにイコライ
ズをするＢＬ制御回路、２４−１はライト系回路１９か
ら出力される信号ＷＡＣＰで制御され、データ信号Ｉ／
Ｏ０〜Ｉ／Ｏ３が入力されるデータ入力バッファ、２４
−２はデータ信号Ｉ／Ｏ０〜Ｉ／Ｏ３を出力するデータ
出力バッファ、２５はワード線駆動用の高電圧ＶPPを発
生するＶPP発生回路、２６はセルプレート電位ＶPLを発
生するＶPL発生回路、２７はビット線プリチャージ電位
ＶBLを発生するＶBL発生回路、２８は基板バイアス電位
ＶBBを発生するＳＳＢ発生回路である。
【００４０】なお、上記ＲＡＳ- 用の入力バッファ１
３、ＣＡＳ- 用の入力バッファ１６、及びＷＥ- 用の入
力バッファ２０はそれぞれ、図９に示した回路と同様な
インバータ型の入力バッファとなっている。
３、ＣＡＳ- 用の入力バッファ１６、及びＷＥ- 用の入
力バッファ２０はそれぞれ、図９に示した回路と同様な
インバータ型の入力バッファとなっている。
【００４１】上記のような構成において、ＲＡＳ- 用の
入力バッファ１３、ＣＡＳ- 用の入力バッファ１６、及
びＷＥ- 用の入力バッファ２０に電源を与える専用の降
圧回路（ＶEEを発生）を設けるとともに、ＶBL発生回路
２７、及びＶPL発生回路２６に電源を与える専用の降圧
回路（ＶFFを発生）を設け、それ以外の全ての内部回路
に電源を与える降圧回路（ＶDDを発生）から分離する。
入力バッファ１３、ＣＡＳ- 用の入力バッファ１６、及
びＷＥ- 用の入力バッファ２０に電源を与える専用の降
圧回路（ＶEEを発生）を設けるとともに、ＶBL発生回路
２７、及びＶPL発生回路２６に電源を与える専用の降圧
回路（ＶFFを発生）を設け、それ以外の全ての内部回路
に電源を与える降圧回路（ＶDDを発生）から分離する。
【００４２】図２は、上記図１に示した回路におけるＲ
ＡＳ- バッファ１３、ＣＡＳ- バッファ１６、及びＷＥ
- バッファ２０専用の降圧回路（ＶEE出力）、並びにＶ
PL発生回路２６、及びＶBL発生回路２７専用の降圧回路
（ＶFF出力）の構成例を示している。
ＡＳ- バッファ１３、ＣＡＳ- バッファ１６、及びＷＥ
- バッファ２０専用の降圧回路（ＶEE出力）、並びにＶ
PL発生回路２６、及びＶBL発生回路２７専用の降圧回路
（ＶFF出力）の構成例を示している。
【００４３】この電源電圧降圧回路は、Ｐチャネル型Ｍ
ＯＳトランジスタのフィードバックタイプであり、Ｐチ
ャネル型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｎチャネ
ル型ＭＯＳトランジスタＴ２４〜Ｔ２５、及び抵抗Ｒ
３，Ｒ４から構成されている。上記ＭＯＳトランジスタ
Ｔ２４，Ｔ２５のソースは共通接続され、ドレインと外
部電源ＶCCとの間には、カレントミラー回路構成のＭＯ
ＳトランジスタＴ２１，Ｔ２２が接続されている。ＭＯ
ＳトランジスタＴ２６のドレインは上記ＭＯＳトランジ
スタＴ２４，Ｔ２５のソース共通接続点に接続され、ド
レインは接地点ＧＮＤに接続され、ゲートにはこのＭＯ
ＳトランジスタＴ２６を定電流源として動作させるため
の信号ＶＣＯＮが供給される。この信号ＶＣＯＮは、電
源電位ＶCCと接地電位ＧＮＤとの中間レベルの一定電位
である。上記ＭＯＳトランジスタＴ２３のソースは電源
ＶCCに接続され、ゲートは上記ＭＯＳトランジスタＴ２
１とＴ２４とのドレイン共通接続点に接続される。この
ＭＯＳトランジスタＴ２３のドレインと接地点ＧＮＤと
の間には、抵抗Ｒ３，Ｒ４が直列接続される。これら抵
抗Ｒ３，Ｒ４の接続点は、上記ＭＯＳトランジスタＴ２
５のゲートに接続される。そして、上記ＭＯＳトランジ
スタＴ２４のゲートに基準電位ＶREF が印加され、上記
ＭＯＳトランジスタＴ２３のドレインと抵抗Ｒ３との接
続点から外部電源電位ＶCCを降圧して生成した内部電源
電位ＶEE（またはＶFF）を得るようになっている。
ＯＳトランジスタのフィードバックタイプであり、Ｐチ
ャネル型ＭＯＳトランジスタＴ２１〜Ｔ２３、Ｎチャネ
ル型ＭＯＳトランジスタＴ２４〜Ｔ２５、及び抵抗Ｒ
３，Ｒ４から構成されている。上記ＭＯＳトランジスタ
Ｔ２４，Ｔ２５のソースは共通接続され、ドレインと外
部電源ＶCCとの間には、カレントミラー回路構成のＭＯ
ＳトランジスタＴ２１，Ｔ２２が接続されている。ＭＯ
ＳトランジスタＴ２６のドレインは上記ＭＯＳトランジ
スタＴ２４，Ｔ２５のソース共通接続点に接続され、ド
レインは接地点ＧＮＤに接続され、ゲートにはこのＭＯ
ＳトランジスタＴ２６を定電流源として動作させるため
の信号ＶＣＯＮが供給される。この信号ＶＣＯＮは、電
源電位ＶCCと接地電位ＧＮＤとの中間レベルの一定電位
である。上記ＭＯＳトランジスタＴ２３のソースは電源
ＶCCに接続され、ゲートは上記ＭＯＳトランジスタＴ２
１とＴ２４とのドレイン共通接続点に接続される。この
ＭＯＳトランジスタＴ２３のドレインと接地点ＧＮＤと
の間には、抵抗Ｒ３，Ｒ４が直列接続される。これら抵
抗Ｒ３，Ｒ４の接続点は、上記ＭＯＳトランジスタＴ２
５のゲートに接続される。そして、上記ＭＯＳトランジ
スタＴ２４のゲートに基準電位ＶREF が印加され、上記
ＭＯＳトランジスタＴ２３のドレインと抵抗Ｒ３との接
続点から外部電源電位ＶCCを降圧して生成した内部電源
電位ＶEE（またはＶFF）を得るようになっている。
【００４４】上記のような構成において、ＭＯＳトラン
ジスタＴ２１，Ｔ２２，Ｔ２４，Ｔ２５，Ｔ２６で構成
されたＣＭＯＳカレントミラー型の比較回路は、抵抗Ｒ
３，Ｒ４の接続点の電位ＶR と基準電位ＶREF を比較
し、この比較結果に応じてＭＯＳトランジスタＴ２３を
制御することにより出力電位ＶEE（またはＶFF）を一定
に保つもので、出力電位が設定電位よりも低い、すなわ
ち“ＶR ＜ＶREF ”の場合にはＰチャネル型ＭＯＳトラ
ンジスタＴ２３をオン状態にして出力電位ＶEE（または
ＶFF）を上昇させ、“ＶR ＞ＶREF ”の場合にはＭＯＳ
トランジスタＴ２３をオフ状態にして出力電位を低下さ
せるようになっている。
ジスタＴ２１，Ｔ２２，Ｔ２４，Ｔ２５，Ｔ２６で構成
されたＣＭＯＳカレントミラー型の比較回路は、抵抗Ｒ
３，Ｒ４の接続点の電位ＶR と基準電位ＶREF を比較
し、この比較結果に応じてＭＯＳトランジスタＴ２３を
制御することにより出力電位ＶEE（またはＶFF）を一定
に保つもので、出力電位が設定電位よりも低い、すなわ
ち“ＶR ＜ＶREF ”の場合にはＰチャネル型ＭＯＳトラ
ンジスタＴ２３をオン状態にして出力電位ＶEE（または
ＶFF）を上昇させ、“ＶR ＞ＶREF ”の場合にはＭＯＳ
トランジスタＴ２３をオフ状態にして出力電位を低下さ
せるようになっている。
【００４５】上記電源電圧降圧回路は、従来のＰチャン
ネル型ＭＯＳトランジスタのフィードバックタイプの降
圧回路と基本的には同様な構成になっており、負荷電流
が極めて少ないＲＡＳ- バッファ１３、ＣＡＳ- バッフ
ァ１６、ＷＥ- バッファ２０、ＶBL発生回路２７及びＶ
PL発生回路２６の少なくとも一部に用いた場合には前述
したような欠点が現れることなく、極めて安定な動作が
実現できる。
ネル型ＭＯＳトランジスタのフィードバックタイプの降
圧回路と基本的には同様な構成になっており、負荷電流
が極めて少ないＲＡＳ- バッファ１３、ＣＡＳ- バッフ
ァ１６、ＷＥ- バッファ２０、ＶBL発生回路２７及びＶ
PL発生回路２６の少なくとも一部に用いた場合には前述
したような欠点が現れることなく、極めて安定な動作が
実現できる。
【００４６】図３は、図１に示した回路におけるＶBL発
生回路２７あるいはＶPL発生回路２６の他の構成例を示
している。この回路は、Ｐチャネル型ＭＯＳトランジス
タＴ３１〜Ｔ３３とＮチャネル型ＭＯＳトランジスタＴ
３４〜Ｔ３６とから構成されている。内部電源ＶFFと接
地点ＧＮＤ間には、ＭＯＳトランジスタＴ３１，Ｔ３
４，Ｔ３２，Ｔ３５の電流通路が直列接続される。ＭＯ
ＳトランジスタＴ３１のゲートは接地点ＧＮＤに接続さ
れ、ＭＯＳトランジスタＴ３４のゲートは当該ＭＯＳト
ランジスタＴ３４のドレインとＭＯＳトランジスタＴ３
１のドレインとの共通接続点に接続される。上記ＭＯＳ
トランジスタＴ３５のゲートは内部電源ＶFFに接続さ
れ、ＭＯＳトランジスタＴ３２のゲートは当該ＭＯＳト
ランジスタＴ３２のドレインとＭＯＳトランジスタＴ３
５のドレインとの共通接続点に接続される。上記ＭＯＳ
トランジスタＴ３６のドレインは外部電源ＶCCに接続さ
れ、ゲートは上記ＭＯＳトランジスタＴ３１，Ｔ３４の
ドレイン共通接続点に接続される。上記ＭＯＳトランジ
スタＴ３３のドレインは接地点ＧＮＤに接続され、ゲー
トは上記ＭＯＳトランジスタＴ３２，Ｔ３５のドレイン
共通接続点に接続され、ソースは上記ＭＯＳトランジス
タＴ３６のソースに接続されている。そして、上記ＭＯ
ＳトランジスタＴ３６，Ｔ３３のソース共通接続点から
出力電位ＶBLまたはＶPLを得るようになっている。
生回路２７あるいはＶPL発生回路２６の他の構成例を示
している。この回路は、Ｐチャネル型ＭＯＳトランジス
タＴ３１〜Ｔ３３とＮチャネル型ＭＯＳトランジスタＴ
３４〜Ｔ３６とから構成されている。内部電源ＶFFと接
地点ＧＮＤ間には、ＭＯＳトランジスタＴ３１，Ｔ３
４，Ｔ３２，Ｔ３５の電流通路が直列接続される。ＭＯ
ＳトランジスタＴ３１のゲートは接地点ＧＮＤに接続さ
れ、ＭＯＳトランジスタＴ３４のゲートは当該ＭＯＳト
ランジスタＴ３４のドレインとＭＯＳトランジスタＴ３
１のドレインとの共通接続点に接続される。上記ＭＯＳ
トランジスタＴ３５のゲートは内部電源ＶFFに接続さ
れ、ＭＯＳトランジスタＴ３２のゲートは当該ＭＯＳト
ランジスタＴ３２のドレインとＭＯＳトランジスタＴ３
５のドレインとの共通接続点に接続される。上記ＭＯＳ
トランジスタＴ３６のドレインは外部電源ＶCCに接続さ
れ、ゲートは上記ＭＯＳトランジスタＴ３１，Ｔ３４の
ドレイン共通接続点に接続される。上記ＭＯＳトランジ
スタＴ３３のドレインは接地点ＧＮＤに接続され、ゲー
トは上記ＭＯＳトランジスタＴ３２，Ｔ３５のドレイン
共通接続点に接続され、ソースは上記ＭＯＳトランジス
タＴ３６のソースに接続されている。そして、上記ＭＯ
ＳトランジスタＴ３６，Ｔ３３のソース共通接続点から
出力電位ＶBLまたはＶPLを得るようになっている。
【００４７】図３に示す回路においては、出力レベルが
低下するとＭＯＳトランジスタＴ３６の導通抵抗が低下
して出力電位ＶBLまたはＶPLのレベルを上昇させ、出力
レベルが上昇するとＭＯＳトランジスタＴ３３の導通抵
抗が低下して出力電位ＶBLまたはＶPLのレベルを低下さ
せることができるので、出力レベルを一定に保つことが
できる。また、ＶBL発生回路２７のバイアス段に内部電
源ＶEEを使用し、大電流を必要とする出力段には外部電
源ＶCCを用いるので、消費電力を抑制しつつ大きな電流
駆動能力が得られる。
低下するとＭＯＳトランジスタＴ３６の導通抵抗が低下
して出力電位ＶBLまたはＶPLのレベルを上昇させ、出力
レベルが上昇するとＭＯＳトランジスタＴ３３の導通抵
抗が低下して出力電位ＶBLまたはＶPLのレベルを低下さ
せることができるので、出力レベルを一定に保つことが
できる。また、ＶBL発生回路２７のバイアス段に内部電
源ＶEEを使用し、大電流を必要とする出力段には外部電
源ＶCCを用いるので、消費電力を抑制しつつ大きな電流
駆動能力が得られる。
【００４８】図４（ａ）は、図１に示した回路における
ＶBL発生回路２７とＶPL発生回路２６に使用する電源Ｖ
FF用の電源電圧降圧回路の更に他の構成例を示してい
る。図３に示したＶBL（ＶPL）発生回路は、バイアス段
と出力段に分れており、内部電源ＶFFはバイアス段のみ
に使用し、出力電位ＶBL（ＶPL）を内部電源ＶFFと接地
電位ＧＮＤの中間に設定する働きがある。しかし、この
バイアス段に流れる負荷電流は微少（数μＡ程度）な一
定値である。従って、内部電源ＶFF専用の降圧回路とし
ては、図４（ａ）に示すようなＮチャネル型ＭＯＳトラ
ンジスタのソースフォロワタイプを使うことができる。
すなわち、Ｎチャネル型ＭＯＳトランジスタＴ４１のド
レインを外部電源ＶCCに接続し、ゲートに外部電源電位
ＶCCをＶPP発生回路２５で昇圧して生成した高電位ＶPP
を与える。そして、このＭＯＳトランジスタＴ４１のソ
ースから内部電源電位ＶFFを得る。
ＶBL発生回路２７とＶPL発生回路２６に使用する電源Ｖ
FF用の電源電圧降圧回路の更に他の構成例を示してい
る。図３に示したＶBL（ＶPL）発生回路は、バイアス段
と出力段に分れており、内部電源ＶFFはバイアス段のみ
に使用し、出力電位ＶBL（ＶPL）を内部電源ＶFFと接地
電位ＧＮＤの中間に設定する働きがある。しかし、この
バイアス段に流れる負荷電流は微少（数μＡ程度）な一
定値である。従って、内部電源ＶFF専用の降圧回路とし
ては、図４（ａ）に示すようなＮチャネル型ＭＯＳトラ
ンジスタのソースフォロワタイプを使うことができる。
すなわち、Ｎチャネル型ＭＯＳトランジスタＴ４１のド
レインを外部電源ＶCCに接続し、ゲートに外部電源電位
ＶCCをＶPP発生回路２５で昇圧して生成した高電位ＶPP
を与える。そして、このＭＯＳトランジスタＴ４１のソ
ースから内部電源電位ＶFFを得る。
【００４９】図４（ａ）に示した降圧回路のゲート電位
ＶPPは、必ずしもワード線駆動用昇圧電位ＶPPと同一で
ある必要はなく、降圧回路のゲート電位専用の昇圧回路
を設けて専用のＶPPD なる電位を発生し、図４（ｂ）に
示すような構成にすることも可能である。この図４
（ｂ）に示すような構成によれば、ワード線電位と周辺
回路の電源電位ＶDDが独立に設定できるという利点があ
る。また、このＶPPD 専用の昇圧回路は、負荷電流が小
さいために小さな回路で済む。
ＶPPは、必ずしもワード線駆動用昇圧電位ＶPPと同一で
ある必要はなく、降圧回路のゲート電位専用の昇圧回路
を設けて専用のＶPPD なる電位を発生し、図４（ｂ）に
示すような構成にすることも可能である。この図４
（ｂ）に示すような構成によれば、ワード線電位と周辺
回路の電源電位ＶDDが独立に設定できるという利点があ
る。また、このＶPPD 専用の昇圧回路は、負荷電流が小
さいために小さな回路で済む。
【００５０】但し、ＲＡＳ- バッファ１３、ＣＡＳ- バ
ッファ１６、及びＷＥ- バッファ２０などの入力段は、
入力信号によって負荷電流が変化（数μＡ以下から数ｍ
Ａまで３〜４桁）するので、Ｎチャネル型ＭＯＳトラン
ジスタのソースフォロワタイプの降圧回路を使用する
と、出力電位ＶEEのレベルが変化し、特性劣化につなが
るため使用できない。
ッファ１６、及びＷＥ- バッファ２０などの入力段は、
入力信号によって負荷電流が変化（数μＡ以下から数ｍ
Ａまで３〜４桁）するので、Ｎチャネル型ＭＯＳトラン
ジスタのソースフォロワタイプの降圧回路を使用する
と、出力電位ＶEEのレベルが変化し、特性劣化につなが
るため使用できない。
【００５１】上述したように、この発明では、図１に示
した構成のＤＲＡＭにおいて、ＲＡＳ- バッファ１３、
ＣＡＳ- バッファ１６、ＷＥ- バッファ２０、ＶBL発生
回路２７及びＶPL発生回路２６以外の周辺回路は、従来
通り大きなＮチャネル型ＭＯＳトランジスタの降圧回路
の出力電位ＶDDで駆動する。このため、スタンドバイ時
には内部電源電位ＶDDは図８に示したように設定電圧よ
りも上昇してしまうが、ＲＡＳ- バッファ１３が動作
し、ひとたびＤＲＡＭが動作開始すると大きな負荷電流
が流れるのでチップ内の電源電位ＶDDはすぐに設定レベ
ルに戻るため、消費電力が増加したり内部の動作タイミ
ングがミスマッチを起こすという問題は起こり得ない。
した構成のＤＲＡＭにおいて、ＲＡＳ- バッファ１３、
ＣＡＳ- バッファ１６、ＷＥ- バッファ２０、ＶBL発生
回路２７及びＶPL発生回路２６以外の周辺回路は、従来
通り大きなＮチャネル型ＭＯＳトランジスタの降圧回路
の出力電位ＶDDで駆動する。このため、スタンドバイ時
には内部電源電位ＶDDは図８に示したように設定電圧よ
りも上昇してしまうが、ＲＡＳ- バッファ１３が動作
し、ひとたびＤＲＡＭが動作開始すると大きな負荷電流
が流れるのでチップ内の電源電位ＶDDはすぐに設定レベ
ルに戻るため、消費電力が増加したり内部の動作タイミ
ングがミスマッチを起こすという問題は起こり得ない。
【００５２】以上のような構成でなる降圧回路システム
にすることで、アクティブ時であろうが、スタンドバイ
時であろうが常に一定の降圧電位レベルがチップ内で発
生され、それらが入力バッファやメモリセル駆動回路に
供給されるために、入力バッファの閾値電圧がずれて動
作エラーを起こしたり、メモリセルの読み出し不良が発
生したりする問題は回避できる。なお、上記実施例では
ＤＲＡＭを例にとって説明したが、この発明はＤＲＡＭ
以外の他の半導体集積回路装置一般に適用可能である。
にすることで、アクティブ時であろうが、スタンドバイ
時であろうが常に一定の降圧電位レベルがチップ内で発
生され、それらが入力バッファやメモリセル駆動回路に
供給されるために、入力バッファの閾値電圧がずれて動
作エラーを起こしたり、メモリセルの読み出し不良が発
生したりする問題は回避できる。なお、上記実施例では
ＤＲＡＭを例にとって説明したが、この発明はＤＲＡＭ
以外の他の半導体集積回路装置一般に適用可能である。
【００５３】
【発明の効果】以上説明したように、この発明によれ
ば、内部電源電位が外部電源電位よりも低下することで
発生する問題を回避でき、設計の簡単化が図れると共
に、ノイズの発生を抑制できる半導体集積回路装置が得
られる。また、スタンドバイ状態で内部電源電位が上昇
して発生する問題を回避できる半導体集積回路装置が得
られる。
ば、内部電源電位が外部電源電位よりも低下することで
発生する問題を回避でき、設計の簡単化が図れると共
に、ノイズの発生を抑制できる半導体集積回路装置が得
られる。また、スタンドバイ状態で内部電源電位が上昇
して発生する問題を回避できる半導体集積回路装置が得
られる。
【図１】この発明の一実施例に係る半導体集積回路装置
について説明するためのもので、この発明をＤＲＡＭに
適用する場合の概略構成を示すブロック図。
について説明するためのもので、この発明をＤＲＡＭに
適用する場合の概略構成を示すブロック図。
【図２】図１に示した回路におけるＲＡＳ- バッファ、
ＣＡＳ- バッファ及びＷＥ- バッファ専用の降圧回路、
あるいはＶPL発生回路及びＶBL発生回路専用の降圧回路
の構成例を示す回路図。
ＣＡＳ- バッファ及びＷＥ- バッファ専用の降圧回路、
あるいはＶPL発生回路及びＶBL発生回路専用の降圧回路
の構成例を示す回路図。
【図３】図１に示した回路におけるＶBL発生回路あるい
はＶPL発生回路の構成例を示す回路図。
はＶPL発生回路の構成例を示す回路図。
【図４】図１に示した回路におけるＶBL発生回路とＶPL
発生回路に使用する電源ＶFF用の電源電圧降圧回路の他
の構成例を示す回路図。
発生回路に使用する電源ＶFF用の電源電圧降圧回路の他
の構成例を示す回路図。
【図５】従来のＰチャネル型ＭＯＳトランジスタのフィ
ードバックタイプの電源電圧降圧回路の構成例を示す回
路図。
ードバックタイプの電源電圧降圧回路の構成例を示す回
路図。
【図６】従来のＮチャネル型ＭＯＳトランジスタのソー
スフォロワタイプの電源電圧降圧回路の他の構成例を示
す回路図。
スフォロワタイプの電源電圧降圧回路の他の構成例を示
す回路図。
【図７】図５に示した電源電圧降圧回路の出力電位と外
部電源電位との関係を示す特性図。
部電源電位との関係を示す特性図。
【図８】図６に示した電源電圧降圧回路をＤＲＡＭに使
用した場合に、内部電源電位がサイクルタイムに依存す
る様子を示す図。
用した場合に、内部電源電位がサイクルタイムに依存す
る様子を示す図。
【図９】従来のＲＡＳ- バッファの構成例を示す回路
図。
図。
１１…メモリセルアレイ、１２…ロー系回路、１３…Ｒ
ＡＳ- バッファ、１４…ローアドレスバッファ、１５…
カラム系回路、１６…ＣＡＳ- バッファ、１７…カラム
アドレスバッファ、１８…データバッファ、１９…ライ
ト系回路、２０…ＷＥ- バッファ、２１…ローデコーダ
及びワード線駆動系回路，２２…カラムデコーダ及びＣ
ＳＬ駆動系回路、２３…センスアンプ，ＤＱゲート，Ｂ
Ｌ制御系回路及びデータバッファ回路、２４−１…デー
タ入力バッファ、２４−２…データ出力バッファ、２５
…ＶPP発生回路、２６…ＶPL発生回路、２７…ＶBL発生
回路、２８…ＳＳＢ発生回路、Ｔ２１〜Ｔ２３，Ｔ３１
〜Ｔ３３…Ｐチャネル型ＭＯＳトランジスタ、Ｔ２４〜
Ｔ２６，Ｔ３４〜Ｔ３６，Ｔ４１…Ｎチャネル型ＭＯＳ
トランジスタ、Ｒ３，Ｒ４…抵抗（負荷素子）、ＶCC…
外部電源、ＶDD…内部電源、ＶEE…内部降圧電源、ＶFF
…内部降圧電源、ＶPP…内部昇圧電源、ＧＮＤ…接地
点、ＶBL…ビット線プリチャージ電位、ＶPL…セルプレ
ート電位、ＶREF …基準電位、ＶR …発生した降圧電位
に比例する電位。
ＡＳ- バッファ、１４…ローアドレスバッファ、１５…
カラム系回路、１６…ＣＡＳ- バッファ、１７…カラム
アドレスバッファ、１８…データバッファ、１９…ライ
ト系回路、２０…ＷＥ- バッファ、２１…ローデコーダ
及びワード線駆動系回路，２２…カラムデコーダ及びＣ
ＳＬ駆動系回路、２３…センスアンプ，ＤＱゲート，Ｂ
Ｌ制御系回路及びデータバッファ回路、２４−１…デー
タ入力バッファ、２４−２…データ出力バッファ、２５
…ＶPP発生回路、２６…ＶPL発生回路、２７…ＶBL発生
回路、２８…ＳＳＢ発生回路、Ｔ２１〜Ｔ２３，Ｔ３１
〜Ｔ３３…Ｐチャネル型ＭＯＳトランジスタ、Ｔ２４〜
Ｔ２６，Ｔ３４〜Ｔ３６，Ｔ４１…Ｎチャネル型ＭＯＳ
トランジスタ、Ｒ３，Ｒ４…抵抗（負荷素子）、ＶCC…
外部電源、ＶDD…内部電源、ＶEE…内部降圧電源、ＶFF
…内部降圧電源、ＶPP…内部昇圧電源、ＧＮＤ…接地
点、ＶBL…ビット線プリチャージ電位、ＶPL…セルプレ
ート電位、ＶREF …基準電位、ＶR …発生した降圧電位
に比例する電位。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−150365（ＪＰ，Ａ) 特開 昭62−121990（ＪＰ，Ａ) 特開 平６−303123（ＪＰ，Ａ) 特開 平５−2892（ＪＰ，Ａ) 特開 平６−124590（ＪＰ，Ａ) 特開 昭63−94499（ＪＰ，Ａ) 特開 平５−334875（ＪＰ，Ａ) 特開 平４−285791（ＪＰ，Ａ) 特開 平５−183119（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (10)
- 【請求項１】 メモリセルアレイと、前記メモリセルア
レイのローを選択するためのロー系回路と、前記メモリ
セルアレイのカラムを選択するためのカラム系回路と、
前記メモリセルアレイにデータを書き込むためのライト
系回路と、入力されたＲＡＳ−信号を前記ロー系回路に
供給するＲＡＳ−バッファと、入力されたＣＡＳ−信号
を前記カラム系回路に供給するＣＡＳ−バッファと、入
力されたＷＥ−信号を前記ライト系回路に供給するＷＥ
−バッファと、前記ＲＡＳ−バッファ、前記ＣＡＳ−バ
ッファ及び前記ＷＥ−バッファの少なくともいずれか１
つに、外部から与えられた電源電圧を降圧して生成した
電位を電源として供給する専用のＰチャネル型トランジ
スタのフィードバックタイプの降圧回路と、前記メモリ
セルアレイのビット線のプリチャージ電位を発生するビ
ット線プリチャージ電位発生回路と、前記メモリセルア
レイのメモリセルのプレート電位を発生するメモリセル
プレート電位発生回路と、前記ビット線プリチャージ電
位発生回路及び前記メモリセルプレート電位発生回路の
少なくとも一方の一部に、外部から与えられた電源電圧
を降圧して生成した電位を電源として供給する専用のＮ
チャネル型トランジスタのソースフォロワタイプの降圧
回路とを具備することを特徴とする半導体集積回路装
置。 - 【請求項２】 前記ロー系回路から出力された信号をデ
コードするローデコーダと、このローデコーダから出力
されたデコード信号に応答して前記メモリセルアレイの
ワード線を駆動するワード線駆動系回路と、外部から与
えられた電源電圧を昇圧して前記ワード線駆動系回路に
電源として与える昇圧回路と、前記カラム系回路から出
力された信号をデコードするカラムデコーダと、このカ
ラムデコーダから出力されたデコード信号に応答して前
記メモリセルアレイのカラム選択線を駆動するカラム選
択線駆動系回路と、前記メモリセルアレイから読み出し
たデータを増幅するセンスアンプと、外部から供給され
た電源電圧に基づいて基板バイアス電位を発生する基板
バイアス電位発生回路とを更に具備することを特徴とす
る請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記Ｐチャネル型トランジスタのフィー
ドバックタイプの降圧回路は、発生した降圧電位に比例
する電位と基準電位とを比較する比較手段と、電流通路
が電源と出力端との間に接続され、ゲートに前記比較手
段の出力が供給されるＰチャネル型トランジスタと、出
力端と接地点間に設けられ、発生した降圧電位に比例す
る電位を前記比較手段に供給する分圧手段とを具備する
ことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項４】 前記Ｐチャネル型トランジスタのフィー
ドバックタイプの降圧回路は、ソースが外部電源に接続
されたＰチャネル型の第１トランジスタと、ソースが前
記外部電源に接続され、ゲートが前記第１トランジスタ
のゲートに接続されたＰチャネル型の第２トランジスタ
と、ドレインが前記第１トランジスタのドレインに接続
され、ゲートに基準電位が印加されるＮチャネル型の第
３トランジスタと、ドレインが前記第２トランジスタの
ドレイン及びゲートに接続され、ソースが前記第３トラ
ンジスタのソースに接続されたＮチャネル型の第４トラ
ンジスタと、前記第３，第４トランジスタのソースと接
地点間に接続された定電流源と、ソースが前記外部電源
に接続され、ドレインが出力端に接続され、ゲートが前
記第１，第３トランジスタのドレイン共通接続点に接続
されたＰチャネル型の第６トランジスタと、前記出力端
と接地点間に直列接続され、接続点が前記第４トランジ
スタのゲートに接続された第１，第２の負荷素子とを具
備することを特徴とする請求項１に記載の半導体集積回
路装置。 - 【請求項５】 前記定電流源は、ドレインが前記第３，
第４トランジスタのソースに接続され、ソースが接地点
に接続され、ゲートに外部電源電位と接地電位との中間
レベルの電位が印加されるＮチャネル型の第７トランジ
スタを含むことを特徴とする請求項４に記載の半導体集
積回路装置。 - 【請求項６】 前記Ｎチャネル型トランジスタのソース
フォロワタイプの降圧回路は、ドレインが電源に接続さ
れ、ゲートに前記電源電圧を昇圧して生成した電位が印
加され、ソースから内部電源電位を出力するＮチャネル
型のトランジスタを含むことを特徴とする請求項１に記
載の半導体集積回路装置。 - 【請求項７】 インバータ型の入力バッファを備えた内
部回路と、外部電源電圧が与えられ、この外部電源電圧
を降圧して第１の降圧電圧を生成し、前記インバータ型
の入力バッファに電源として供給する専用のＰチャネル
型トランジスタのフィードバックタイプの第１の降圧回
路と、外部電源電圧が与えられ、この外部電源電圧を降
圧して第２の降圧電圧を生成し、この第２の降圧電圧を
前記インバータ型の入力バッファ以外の内部回路に電源
として供給するＮチャネル型トランジスタのソースフォ
ロワタイプの第２の降圧回路とを具備することを特徴と
する半導体集積回路。 - 【請求項８】 メモリセルアレイと、外部から与えられ
た電源電圧を降圧して前記メモリセルアレイに電源とし
て供給するＮチャネル型トランジスタのソースフォロワ
タイプの第１の降圧回路と、ＲＡＳ−信号が入力される
ＲＡＳ−バッファと、ＣＡＳ−信号が入力されるＣＡＳ
−バッファと、ＷＥ−信号が入力されるＷＥ−バッファ
と、前記ＲＡＳ−バッファ、前記ＣＡＳ−バッファ及び
前記ＷＥ−バッファの少なくともいずれか１つに、外部
から与えられた電源電圧を降圧して生成した電位を電源
として供給するための専用のＰチャネル型トランジスタ
のフィードバックタイプの第２の降圧回路とを具備する
ことを特徴とする半導体集積回路装置。 - 【請求項９】 メモリセルアレイと、外部から与えられ
た電源電圧を降圧して前記メモリセルアレイに電源とし
て供給するＮチャネル型トランジスタのソースフォロワ
タイプの第１の降圧回路と、ビット線プリチャージ電位
発生回路と、メモリセルプレート電位発生回路と、前記
ビット線プリチャージ電位発生回路及び前記メモリセル
プレート電位発生回路の少なくとも一方の一部に、外部
から与えられた電源電圧を降圧して生成した電位を電源
として供給する専用のＰチャネル型トランジスタのフィ
ードバックタイプの第２の降圧回路とを具備することを
特徴とする半導体集積回路装置。 - 【請求項１０】 メモリセルアレイと、外部から与えら
れた電源電圧を降圧して前記メモリセルアレイに電源と
して供給するＮチャネル型トランジスタのソースフォロ
ワタイプの第１の降圧回路と、ＲＡＳ−信号が入力され
るＲＡＳ−バッファと、ＣＡＳ−信号が入力されるＣＡ
Ｓ−バッファと、ＷＥ−信号が入力されるＷＥ−バッフ
ァと、前記ＲＡＳ−バッファ、前記ＣＡＳ−バッファ及
び前記ＷＥ−バッファの少なくともいずれか１つに、外
部から与えられた電源電圧を降圧して生成した電位を電
源として供給する専用のＰチャネル型トランジスタのフ
ィードバックタイプの第２の降圧回路と、ビット線プリ
チャージ電位発生回路と、メモリセルプレート電位発生
回路と、前記ビット線プリチャージ電位発生回路及び前
記メモリセルプレート電位発生回路の少なくとも一方の
一部に、外部から与えられた電源電圧を降圧して生成し
た電位を電源として供給する専用のＰチャネル型トラン
ジスタのフィードバックタイプの第３の降圧回路とを具
備することを特徴とする半導体集積回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00715095A JP3274306B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体集積回路装置 |
| US08/588,930 US5751639A (en) | 1995-01-20 | 1996-01-19 | DRAM having a power supply voltage lowering circuit |
| US09/004,384 US5854768A (en) | 1995-01-20 | 1998-01-08 | DRAM having a power supply voltage lowering circuit |
| US09/174,447 US5933383A (en) | 1995-01-20 | 1998-10-19 | DRAM having a power supply voltage lowering circuit |
| US09/365,870 US6122215A (en) | 1995-01-20 | 1999-08-03 | DRAM having a power supply voltage lowering circuit |
| US09/505,702 US6351426B1 (en) | 1995-01-20 | 2000-02-17 | DRAM having a power supply voltage lowering circuit |
| US09/650,642 US6292424B1 (en) | 1995-01-20 | 2000-08-30 | DRAM having a power supply voltage lowering circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00715095A JP3274306B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195081A JPH08195081A (ja) | 1996-07-30 |
| JP3274306B2 true JP3274306B2 (ja) | 2002-04-15 |
Family
ID=11658051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00715095A Expired - Fee Related JP3274306B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (5) | US5751639A (ja) |
| JP (1) | JP3274306B2 (ja) |
Families Citing this family (100)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5657332A (en) * | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| US6292424B1 (en) * | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
| JP3274306B2 (ja) * | 1995-01-20 | 2002-04-15 | 株式会社東芝 | 半導体集積回路装置 |
| JPH103787A (ja) * | 1996-06-13 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3351503B2 (ja) * | 1996-10-09 | 2002-11-25 | シャープ株式会社 | 固体撮像装置 |
| KR19980064252A (ko) * | 1996-12-19 | 1998-10-07 | 윌리엄비.켐플러 | Ｐｍｏｓ 패스 소자를 가진 저 드롭-아웃 전압 조절기 |
| US5909449A (en) * | 1997-09-08 | 1999-06-01 | Invox Technology | Multibit-per-cell non-volatile memory with error detection and correction |
| JPH1186548A (ja) * | 1997-09-16 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| DE10142682A1 (de) * | 2001-08-31 | 2002-11-14 | Infineon Technologies Ag | Modul mit Speicherbausteinen und einer zentralen Schaltung zur Erzeugung von Spannungen |
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| US6879517B2 (en) * | 2002-09-18 | 2005-04-12 | Motorola, Inc. | Battery circuit with three-terminal memory device |
| US6912150B2 (en) * | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
| US7085153B2 (en) * | 2003-05-13 | 2006-08-01 | Innovative Silicon S.A. | Semiconductor memory cell, array, architecture and device, and method of operating same |
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- 1998-01-08 US US09/004,384 patent/US5854768A/en not_active Expired - Lifetime
- 1998-10-19 US US09/174,447 patent/US5933383A/en not_active Expired - Lifetime
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1999
- 1999-08-03 US US09/365,870 patent/US6122215A/en not_active Expired - Lifetime
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2000
- 2000-02-17 US US09/505,702 patent/US6351426B1/en not_active Expired - Fee Related
Also Published As
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|---|---|
| US5854768A (en) | 1998-12-29 |
| US5933383A (en) | 1999-08-03 |
| US6351426B1 (en) | 2002-02-26 |
| US6122215A (en) | 2000-09-19 |
| US5751639A (en) | 1998-05-12 |
| JPH08195081A (ja) | 1996-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
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