JPH10312683A - 半導体メモリ素子の電圧調整回路 - Google Patents
半導体メモリ素子の電圧調整回路Info
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- JPH10312683A JPH10312683A JP10011100A JP1110098A JPH10312683A JP H10312683 A JPH10312683 A JP H10312683A JP 10011100 A JP10011100 A JP 10011100A JP 1110098 A JP1110098 A JP 1110098A JP H10312683 A JPH10312683 A JP H10312683A
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Abstract
(57)【要約】 （修正有）
【課題】 電圧調整回路の動作をメモリ素子の動作条件
により制御して、安定した電源電圧を半導体メモリ素子
に供給し、待機状態の消費電流を低減し得る半導体メモ
リ素子の電圧調整回路を提供すること。 【解決手段】 基準電圧（Ｖｒｅｆ）及び、ＣＡＳ信号
を受けて内部電源電圧ＶＤＤを発生する第１内部電源発
生器１０と、前記基準電圧Ｖｒｅｆ、及びＲＡＳ信号を
受けて内部電源電圧ＶＤＤを発生する第２内部電源発生
器２と、を備えた構成において、前記第１内部電源発生
器１０の第１差動増幅器Ｄ１に接続された電流源Ｉｃａ
ｓに対して、常時オンになる電流源Ｉｓｔｂを並列に連
結した。
により制御して、安定した電源電圧を半導体メモリ素子
に供給し、待機状態の消費電流を低減し得る半導体メモ
リ素子の電圧調整回路を提供すること。 【解決手段】 基準電圧（Ｖｒｅｆ）及び、ＣＡＳ信号
を受けて内部電源電圧ＶＤＤを発生する第１内部電源発
生器１０と、前記基準電圧Ｖｒｅｆ、及びＲＡＳ信号を
受けて内部電源電圧ＶＤＤを発生する第２内部電源発生
器２と、を備えた構成において、前記第１内部電源発生
器１０の第１差動増幅器Ｄ１に接続された電流源Ｉｃａ
ｓに対して、常時オンになる電流源Ｉｓｔｂを並列に連
結した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
で用いる電源発生用の電圧調整回路に係るもので、詳し
くは、電圧調整回路の動作をメモリ素子の動作条件に従
って制御し、安定した電源を半導体メモリ素子に供給し
て待機状態の電流を低減し得る半導体メモリ素子の電圧
調整回路に関するものである。
で用いる電源発生用の電圧調整回路に係るもので、詳し
くは、電圧調整回路の動作をメモリ素子の動作条件に従
って制御し、安定した電源を半導体メモリ素子に供給し
て待機状態の電流を低減し得る半導体メモリ素子の電圧
調整回路に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ素子の電圧調整回路
においては、図３に示したように、基準電圧Ｖｒｅｆが
印加され、外部電源電圧ＶＣＣにより内部電源電圧ＶＤ
Ｄを発生する第１内部電源発生器１と、前記基準電圧Ｖ
ｒｅｆ及びＲＡＳ（Row Address Strobe：以下、ＲＡＳ
と称する）信号が印加され、外部電源電圧ＶＣＣにより
内部電源電圧ＶＤＤを発生する第２内部電源発生器２
と、を備えて構成されていた。
においては、図３に示したように、基準電圧Ｖｒｅｆが
印加され、外部電源電圧ＶＣＣにより内部電源電圧ＶＤ
Ｄを発生する第１内部電源発生器１と、前記基準電圧Ｖ
ｒｅｆ及びＲＡＳ（Row Address Strobe：以下、ＲＡＳ
と称する）信号が印加され、外部電源電圧ＶＣＣにより
内部電源電圧ＶＤＤを発生する第２内部電源発生器２
と、を備えて構成されていた。
【０００３】このとき、前記外部電源電圧ＶＣＣは、半
導体メモリ素子の外部から入力する電源電圧であり、内
部電源電圧ＶＤＤは、半導体メモリ素子に供給される電
源電圧である。
導体メモリ素子の外部から入力する電源電圧であり、内
部電源電圧ＶＤＤは、半導体メモリ素子に供給される電
源電圧である。
【０００４】そして、図４に示したように、前記第１内
部電源発生器１においては、基準電圧Ｖｒｅｆと内部電
源電圧ＶＤＤとを比較する第１差動増幅器Ｄ１と、該第
１差動増幅器Ｄ１の出力Ｅｓがゲートに印加され、ソー
スは外部電源電圧ＶＣＣに連結され、ドレインは内部電
源ＶＤＤに連結された第１ＰＭＯＳトランジスタＰ１
と、を備え、前記第１差動増幅器Ｄ１は電流源Ｉｓｔｂ
に連結されていた。
部電源発生器１においては、基準電圧Ｖｒｅｆと内部電
源電圧ＶＤＤとを比較する第１差動増幅器Ｄ１と、該第
１差動増幅器Ｄ１の出力Ｅｓがゲートに印加され、ソー
スは外部電源電圧ＶＣＣに連結され、ドレインは内部電
源ＶＤＤに連結された第１ＰＭＯＳトランジスタＰ１
と、を備え、前記第１差動増幅器Ｄ１は電流源Ｉｓｔｂ
に連結されていた。
【０００５】かつ、前記第２内部電源発生器２において
は、基準電圧Ｖｒｅｆと内部電源電圧ＶＤＤと、を比較
する第２差動増幅器Ｄ２と、該第２差動増幅器Ｄ２の出
力Ｅａがゲートに印加され、ソースは外部電源電圧ＶＣ
Ｃに連結され、ドレインは内部電源電圧ＶＤＤに連結さ
れた第２ＰＭＯＳトランジスタＰ２と、を備えて構成さ
れ、前記第２差動増幅器Ｄ２には、ＲＡＳ信号により制
御される電流源Ｉａｃｔに連結されていた。
は、基準電圧Ｖｒｅｆと内部電源電圧ＶＤＤと、を比較
する第２差動増幅器Ｄ２と、該第２差動増幅器Ｄ２の出
力Ｅａがゲートに印加され、ソースは外部電源電圧ＶＣ
Ｃに連結され、ドレインは内部電源電圧ＶＤＤに連結さ
れた第２ＰＭＯＳトランジスタＰ２と、を備えて構成さ
れ、前記第２差動増幅器Ｄ２には、ＲＡＳ信号により制
御される電流源Ｉａｃｔに連結されていた。
【０００６】以下、このように構成された従来の半導体
メモリ素子の電圧調整回路の動作を説明する。
メモリ素子の電圧調整回路の動作を説明する。
【０００７】まず、ＲＡＳ信号がロー状態であると、第
２内部電源発生器２の電流源Ｉａｃｔは、オフされ、第
２差動増幅器Ｄ２は駆動しないため、該第２内部電源発
生器２も駆動しなくなるが、第１内部電源発生器１は、
電流源Ｉｓｔｂに１より常時駆動される。このように、
前記第１内部電源発生器１のみが動作される状態を待機
状態と言う。
２内部電源発生器２の電流源Ｉａｃｔは、オフされ、第
２差動増幅器Ｄ２は駆動しないため、該第２内部電源発
生器２も駆動しなくなるが、第１内部電源発生器１は、
電流源Ｉｓｔｂに１より常時駆動される。このように、
前記第１内部電源発生器１のみが動作される状態を待機
状態と言う。
【０００８】該待機状態で、前記第１内部電源発生器１
の第１差動増幅器Ｄ１の非反転端子＋に入力する内部電
源電圧ＶＤＤが該第１差動増幅器Ｄ１の反転端子−に入
力する基準電圧Ｖｒｅｆよりも高いと、該第１差動増幅
器Ｄ１の出力Ｅｓの電圧が高くなって第１ＰＭＯＳトラ
ンジスタＰ１のゲート−ソース電圧Ｖｇｓが低下され
る。
の第１差動増幅器Ｄ１の非反転端子＋に入力する内部電
源電圧ＶＤＤが該第１差動増幅器Ｄ１の反転端子−に入
力する基準電圧Ｖｒｅｆよりも高いと、該第１差動増幅
器Ｄ１の出力Ｅｓの電圧が高くなって第１ＰＭＯＳトラ
ンジスタＰ１のゲート−ソース電圧Ｖｇｓが低下され
る。
【０００９】したがって、前記第１ＰＭＯＳトランジス
タＰ１の駆動能力が低下して内部電源電圧ＶＤＤが低下
される。
タＰ１の駆動能力が低下して内部電源電圧ＶＤＤが低下
される。
【００１０】しかし、内部電源電圧ＶＤＤが基準電圧Ｖ
ｒｅｆより低い場合は、前記第１差動増幅器Ｄ１の出力
Ｅｓの電圧が低下されて前記第１ＰＭＯＳトランジスタ
Ｐ１のゲート−ソース電圧Ｖｇｓが高くなる。
ｒｅｆより低い場合は、前記第１差動増幅器Ｄ１の出力
Ｅｓの電圧が低下されて前記第１ＰＭＯＳトランジスタ
Ｐ１のゲート−ソース電圧Ｖｇｓが高くなる。
【００１１】したがって、前記第１ＰＭＯＳトランジス
タＰ１の駆動能力が向上して外部電源電圧ＶＤＤが上昇
される。
タＰ１の駆動能力が向上して外部電源電圧ＶＤＤが上昇
される。
【００１２】このような動作が繰り返されて内部電源電
圧ＶＤＤは、基準電圧と同様になる。かつ、ＲＡＳ信号
がハイであると、前記第２内部電源発生器２の電流源Ｉ
ａｃｔがオンになって前記第２差動増幅器Ｄ２が駆動さ
れ、前記第２内部電源発生器２が動作するが、このよう
に前記第１内部電源発生器１及び前記第２内部電源発生
器２が同時に動作する状態を活性状態と言う。
圧ＶＤＤは、基準電圧と同様になる。かつ、ＲＡＳ信号
がハイであると、前記第２内部電源発生器２の電流源Ｉ
ａｃｔがオンになって前記第２差動増幅器Ｄ２が駆動さ
れ、前記第２内部電源発生器２が動作するが、このよう
に前記第１内部電源発生器１及び前記第２内部電源発生
器２が同時に動作する状態を活性状態と言う。
【００１３】該活性状態で行われる前記第１内部電源発
生器１の動作は、待機状態時の動作と同様であり、前記
第２内部電源発生器２の動作を説明すると次のようであ
る。
生器１の動作は、待機状態時の動作と同様であり、前記
第２内部電源発生器２の動作を説明すると次のようであ
る。
【００１４】前記第２内部電源発生器２の第２差動増幅
器Ｄ２の非反転端子＋に印加する内部電源電圧ＶＤＤ
が、前記第２差動増幅器Ｄ２の反転端子−に印加する基
準電圧Ｖｒｅｆよりも高いと、前記第２差動増幅器Ｄ２
の出力Ｅａの電圧が低くなって第２ＰＭＯＳトランジス
タＰ２のゲート−ソース電圧Ｖｇｓが低下される。
器Ｄ２の非反転端子＋に印加する内部電源電圧ＶＤＤ
が、前記第２差動増幅器Ｄ２の反転端子−に印加する基
準電圧Ｖｒｅｆよりも高いと、前記第２差動増幅器Ｄ２
の出力Ｅａの電圧が低くなって第２ＰＭＯＳトランジス
タＰ２のゲート−ソース電圧Ｖｇｓが低下される。
【００１５】したがって、前記第２ＰＭＯＳトランジス
タＰ２の駆動能力が低下して内部電源電圧ＶＤＤが低下
されるが、内部電源電圧ＶＤＤが基準電圧Ｖｅｒｆより
も低いと、前記第２差動増幅器Ｄ２の出力Ｅａの電圧が
低下して前記第２ＰＭＯＳトランジスタＰ２のゲート−
ソース電圧Ｖｇｓが高くなる。すなわち、前記第２ＰＭ
ＯＳトランジスタＰ２の駆動能力が上昇して内部電源電
圧ＶＤＤが高くなる。
タＰ２の駆動能力が低下して内部電源電圧ＶＤＤが低下
されるが、内部電源電圧ＶＤＤが基準電圧Ｖｅｒｆより
も低いと、前記第２差動増幅器Ｄ２の出力Ｅａの電圧が
低下して前記第２ＰＭＯＳトランジスタＰ２のゲート−
ソース電圧Ｖｇｓが高くなる。すなわち、前記第２ＰＭ
ＯＳトランジスタＰ２の駆動能力が上昇して内部電源電
圧ＶＤＤが高くなる。
【００１６】このような、動作が繰り返されて内部電源
電圧ＶＤＤは、基準電圧Ｖｒｅｆと同様になる。
電圧ＶＤＤは、基準電圧Ｖｒｅｆと同様になる。
【００１７】一方、前記第１差動増幅器Ｄ１の電流源Ｉ
ｓｔｂは、該第１差動増幅器Ｄ１の駆動能力、応答速度
及び待機電流を考慮して決定する。該電流源Ｉｓｔｂの
値が小さいと、待機電流は低減し、前記第１差動増幅器
Ｄ１の駆動能力及び応答速度は低下するが、該電流源Ｉ
ｓｔｂの値が大きいと、待機電流は増加し、前記第１差
動増幅器Ｄ１の駆動能力及び応答速度は向上される。
ｓｔｂは、該第１差動増幅器Ｄ１の駆動能力、応答速度
及び待機電流を考慮して決定する。該電流源Ｉｓｔｂの
値が小さいと、待機電流は低減し、前記第１差動増幅器
Ｄ１の駆動能力及び応答速度は低下するが、該電流源Ｉ
ｓｔｂの値が大きいと、待機電流は増加し、前記第１差
動増幅器Ｄ１の駆動能力及び応答速度は向上される。
【００１８】
【発明が解決しようとする課題】しかるに、このような
従来の半導体メモリ素子の電圧調整回路においては、Ｒ
ＡＳ信号がローの待機状態で、半導体メモリ素子で用い
るＣＡＳ（Column Address Strobe ：以下、ＣＡＳと称
する）信号がハイになると、該ＣＡＳ信号は内部電源電
圧ＶＤＤに連結されているため、電流消耗が瞬間的に行
われて内部電源電圧ＶＤＤが低下され、その後、第１差
動増幅器Ｄ１が動作して内部電源電圧ＶＤＤが基準電圧
Ｖｒｅｆと同様になる前に、データのアクセスが発生す
るとシステムの誤動作が発生するという不都合な点があ
った。
従来の半導体メモリ素子の電圧調整回路においては、Ｒ
ＡＳ信号がローの待機状態で、半導体メモリ素子で用い
るＣＡＳ（Column Address Strobe ：以下、ＣＡＳと称
する）信号がハイになると、該ＣＡＳ信号は内部電源電
圧ＶＤＤに連結されているため、電流消耗が瞬間的に行
われて内部電源電圧ＶＤＤが低下され、その後、第１差
動増幅器Ｄ１が動作して内部電源電圧ＶＤＤが基準電圧
Ｖｒｅｆと同様になる前に、データのアクセスが発生す
るとシステムの誤動作が発生するという不都合な点があ
った。
【００１９】かつ、このような問題を解決するために
は、電流源Ｉｓｔｂの値を増大させて前記第１差動増幅
器Ｄ１の応答速度を向上し、データのアクセスが行われ
る前に、内部電源電圧ＶＤＤを基準電圧Ｖｒｅｈと同様
にすべきであるが、電流源Ｉｓｔｂが増加されると、メ
モリ素子の待機電流が増加するという不都合な点があっ
た。
は、電流源Ｉｓｔｂの値を増大させて前記第１差動増幅
器Ｄ１の応答速度を向上し、データのアクセスが行われ
る前に、内部電源電圧ＶＤＤを基準電圧Ｖｒｅｈと同様
にすべきであるが、電流源Ｉｓｔｂが増加されると、メ
モリ素子の待機電流が増加するという不都合な点があっ
た。
【００２０】そこで、本発明の目的は、ＣＡＳ信号によ
り駆動する電流源を従来の電流源Ｉｓｔｂに追加して並
列連結し、前記第１差動増幅器Ｄ１に追加連結して該Ｃ
ＡＳ信号により内部電源電圧ＶＤＤが減少するとき、第
１差動増幅器の応答を迅速に行わって、該内部電源電圧
ＶＤＤを基準電圧Ｖｒｅｆと同様にさせ、データのアク
セス時に、システムの誤動作を防止し得る半導体メモリ
素子の電圧調整回路を提供しようとするものである。
り駆動する電流源を従来の電流源Ｉｓｔｂに追加して並
列連結し、前記第１差動増幅器Ｄ１に追加連結して該Ｃ
ＡＳ信号により内部電源電圧ＶＤＤが減少するとき、第
１差動増幅器の応答を迅速に行わって、該内部電源電圧
ＶＤＤを基準電圧Ｖｒｅｆと同様にさせ、データのアク
セス時に、システムの誤動作を防止し得る半導体メモリ
素子の電圧調整回路を提供しようとするものである。
【００２１】
【課題を解決するための手段】このような本発明の目的
を達成するため、本発明に係る半導体メモリ素子の電圧
調整回路においては、基準電圧Ｖｒｅｆ及びＣＡＳ信号
が印加されて外部電源電圧ＶＣＣから内部電源電圧ＶＤ
Ｄを発生する第１内部電源発生器１０と、該基準電圧Ｖ
ｒｅｆ及びＲＡＳ信号が印加されて外部電源電圧ＶＣＣ
から内部電源電圧ＶＤＤを発生する第２内部電源発生器
２と、を備えて構成されている。
を達成するため、本発明に係る半導体メモリ素子の電圧
調整回路においては、基準電圧Ｖｒｅｆ及びＣＡＳ信号
が印加されて外部電源電圧ＶＣＣから内部電源電圧ＶＤ
Ｄを発生する第１内部電源発生器１０と、該基準電圧Ｖ
ｒｅｆ及びＲＡＳ信号が印加されて外部電源電圧ＶＣＣ
から内部電源電圧ＶＤＤを発生する第２内部電源発生器
２と、を備えて構成されている。
【００２２】
【発明の実施の形態】以下、本発明に係る実施の形態に
対し図面を用いて説明する。
対し図面を用いて説明する。
【００２３】本発明に係る半導体メモリ素子の電圧調整
回路においては、図１に示したように、基準電圧Ｖｒｅ
ｆ及びＣＡＳ信号が印加され、外部電源電圧ＶＣＣから
内部電源電圧ＶＤＤを発生する第１内部電源発生器１０
と、前記基準電圧Ｖｒｅｆ及びＲＡＳ信号が印加され外
部電源電圧ＶＣＣから内部電源電圧ＶＤＤを発生する第
２内部電源発生器２と、を備えて構成されている。
回路においては、図１に示したように、基準電圧Ｖｒｅ
ｆ及びＣＡＳ信号が印加され、外部電源電圧ＶＣＣから
内部電源電圧ＶＤＤを発生する第１内部電源発生器１０
と、前記基準電圧Ｖｒｅｆ及びＲＡＳ信号が印加され外
部電源電圧ＶＣＣから内部電源電圧ＶＤＤを発生する第
２内部電源発生器２と、を備えて構成されている。
【００２４】そして、前記第１内部電源発生器１０にお
いては、図２に示したように、基準電圧Ｖｒｅｆと内部
電源電圧ＶＤＤとを比較する第１差動増幅器Ｄ１と、該
第１差動増幅器Ｄ１の出力Ｅｓがゲートに印加され、ソ
ースが外部電源電圧ＶＣＣに連結され、ドレインが内部
電源電圧ＶＤＤに連結された第１ＰＭＯＳトランジスタ
Ｐ１と、前記ＣＡＳ信号により制御される電流源Ｉｃａ
ｓと、該電流源Ｉｃａｓに並列連結された電流源Ｉｓｔ
ｂと、を備えている。
いては、図２に示したように、基準電圧Ｖｒｅｆと内部
電源電圧ＶＤＤとを比較する第１差動増幅器Ｄ１と、該
第１差動増幅器Ｄ１の出力Ｅｓがゲートに印加され、ソ
ースが外部電源電圧ＶＣＣに連結され、ドレインが内部
電源電圧ＶＤＤに連結された第１ＰＭＯＳトランジスタ
Ｐ１と、前記ＣＡＳ信号により制御される電流源Ｉｃａ
ｓと、該電流源Ｉｃａｓに並列連結された電流源Ｉｓｔ
ｂと、を備えている。
【００２５】かつ、前記第２内部電源発生器２において
は、基準電圧Ｖｒｅｆと内部電源電圧ＶＤＤとを比較す
る第２差動増幅器Ｄ２と、該第２差動増幅器Ｄ２の出力
信号Ｅａがゲートに印加され、ソースは外部電源電圧Ｖ
ＣＣに連結され、ドレインは内部電源電圧ＶＤＤに連結
された第２ＰＭＯＳトランジスタＰ２と、を備えてい
る。このとき、第２差動増幅器Ｄ２には、ＲＡＳ信号に
より制御される電流源Ｉａｃｔが連結されている。
は、基準電圧Ｖｒｅｆと内部電源電圧ＶＤＤとを比較す
る第２差動増幅器Ｄ２と、該第２差動増幅器Ｄ２の出力
信号Ｅａがゲートに印加され、ソースは外部電源電圧Ｖ
ＣＣに連結され、ドレインは内部電源電圧ＶＤＤに連結
された第２ＰＭＯＳトランジスタＰ２と、を備えてい
る。このとき、第２差動増幅器Ｄ２には、ＲＡＳ信号に
より制御される電流源Ｉａｃｔが連結されている。
【００２６】以下、このように構成された本発明に係る
半導体メモリ素子の電圧調整回路の動作を説明する。
半導体メモリ素子の電圧調整回路の動作を説明する。
【００２７】まず、ＲＡＳ信号がハイ状態になると、活
性状態になり、ＣＡＳ信号は常にロー状態になる。した
がって、該活性状態における動作は従来電圧調整回路の
動作と同様である。
性状態になり、ＣＡＳ信号は常にロー状態になる。した
がって、該活性状態における動作は従来電圧調整回路の
動作と同様である。
【００２８】次いで、ＲＡＳ信号がロー状態になると、
ＣＡＳ信号の論理状態により二つの状態になるが、ま
ず、該ＣＡＳ信号がローになると、ＣＡＳロー待機状態
になり、ＲＡＳ信号がローで、ＣＡＳ信号がハイになる
と、ＣＡＳハイ待機状態になる。
ＣＡＳ信号の論理状態により二つの状態になるが、ま
ず、該ＣＡＳ信号がローになると、ＣＡＳロー待機状態
になり、ＲＡＳ信号がローで、ＣＡＳ信号がハイになる
と、ＣＡＳハイ待機状態になる。
【００２９】この場合、もし、ＣＡＳロー待機状態であ
ると、ローのＲＡＳ信号により電流源Ｉａｃｔがオフさ
れて第２内部電源発生器２は動作せず、ローのＣＡＳ信
号により電流源Ｉｃａｓがオフされ、第１内部電源発生
器１０の第１差動増幅器Ｄ１は、電流源Ｉｓｔｂのみに
より動作される。したがって、ＣＡＳロー待機状態で行
われる本発明に係る動作は、従来回路の待機状態で行わ
れる動作と同様である。
ると、ローのＲＡＳ信号により電流源Ｉａｃｔがオフさ
れて第２内部電源発生器２は動作せず、ローのＣＡＳ信
号により電流源Ｉｃａｓがオフされ、第１内部電源発生
器１０の第１差動増幅器Ｄ１は、電流源Ｉｓｔｂのみに
より動作される。したがって、ＣＡＳロー待機状態で行
われる本発明に係る動作は、従来回路の待機状態で行わ
れる動作と同様である。
【００３０】しかし、ＣＡＳハイ待機状態では、ローの
ＲＡＳ信号によっては第２内部電源発生器２は動作せ
ず、ハイのＣＡＳ信号により電流源Ｉｃａｓがオンにな
る。
ＲＡＳ信号によっては第２内部電源発生器２は動作せ
ず、ハイのＣＡＳ信号により電流源Ｉｃａｓがオンにな
る。
【００３１】したがって第１内部電源発生器１０の第１
差動増幅器Ｄ１は、ＣＡＳ信号によりオンになる電流源
Ｉｃａｓ及び常時動作を行う電流源Ｉｓｔｂにより動作
され、入力する基準電圧Ｖｒｅｆと内部電源電圧ＶＤＤ
とを比較して出力Ｅｓを決定し、該出力Ｅｓの電圧によ
り第１ＰＭＯＳトランジスタＰ１の駆動能力を決定す
る。
差動増幅器Ｄ１は、ＣＡＳ信号によりオンになる電流源
Ｉｃａｓ及び常時動作を行う電流源Ｉｓｔｂにより動作
され、入力する基準電圧Ｖｒｅｆと内部電源電圧ＶＤＤ
とを比較して出力Ｅｓを決定し、該出力Ｅｓの電圧によ
り第１ＰＭＯＳトランジスタＰ１の駆動能力を決定す
る。
【００３２】一方、前記ハイのＣＡＳ信号により内部電
源電圧ＶＤＤが瞬間的に低下すると、該ハイのＣＡＳ信
号により前記第１差動増幅器Ｄ１の駆動能力が上昇され
て、低下された内部電源電圧ＶＤＤは、迅速に基準電圧
レベルまで上昇する。
源電圧ＶＤＤが瞬間的に低下すると、該ハイのＣＡＳ信
号により前記第１差動増幅器Ｄ１の駆動能力が上昇され
て、低下された内部電源電圧ＶＤＤは、迅速に基準電圧
レベルまで上昇する。
【００３３】
【発明の効果】以上説明したように本発明に係るＣＡＳ
信号がハイになって内部電源電圧が低下しても、該ハイ
のＣＡＳ信号により差動増幅器の駆動能力が上昇される
ようになっているため、低下された内部電源電圧を迅速
に基準電圧レベルに上昇し、データのアクセスを行うと
きに発生するシステムの誤動作を防止し得るという効果
がある。
信号がハイになって内部電源電圧が低下しても、該ハイ
のＣＡＳ信号により差動増幅器の駆動能力が上昇される
ようになっているため、低下された内部電源電圧を迅速
に基準電圧レベルに上昇し、データのアクセスを行うと
きに発生するシステムの誤動作を防止し得るという効果
がある。
【図１】本発明に係る半導体メモリ素子の電圧調整回路
の構成図である。
の構成図である。
【図２】本発明に係る半導体メモリ素子の電圧調整回路
図である。
図である。
【図３】従来の半導体メモリ素子の電圧調整回路を示し
た構成図である。
た構成図である。
【図４】従来の半導体メモリ素子の電圧調整回路図であ
る。
る。
１０：第１内部電源発生器 ２ ：第２内部電源発生器 Ｄ１：第１差動増幅器 Ｄ２：第２差動増幅器 Ｐ１：第１ＰＭＯＳトランジスタ Ｐ２：第２ＰＭＯＳトランジスタ Ｉｓｔｂ、Ｉｃａｓ、Ｉａｃｔ：電流源
Claims (4)
- 【請求項１】 ＣＡＳ信号により制御される電流源（Ｉ
ｃａｓ）及び常時オンになる電流源（Ｉｓｔｂ）により
駆動され、基準電圧（Ｖｒｅｆ）と内部電源電圧（ＶＤ
Ｄ）とを比較する第１差動増幅器（Ｄ１）と、 該第１差動増幅器（Ｄ１）により駆動され、外部電源電
圧（ＶＣＣ）と前記内部電源電圧（ＶＤＤ）とを連結す
る第１スイッチングトランジスタ（Ｐ１）でなる第１内
部電源発生器（１０）と、 ＲＡＳ信号により制御される電流源（Ｉａｃｔ）により
駆動される第２差動増幅器（Ｄ２）と、 該第２増幅器（Ｄ２）により駆動され、外部電源電圧
（ＶＣＣ）と前記内部電源電圧（ＶＤＤ）とを連結する
第２スイッチングトランジスタ（Ｐ２）でなる第２内部
電源発生器（２）と、を備えて構成されることを特徴と
する半導体メモリ素子の電圧調整回路。 - 【請求項２】 前記ＣＡＳ信号により制御される電流源
（Ｉｃａｓ）と常時オンになる電流源（Ｉｓｔｂ）と、
は並列に連結されたことを特徴とする請求項１記載の半
導体メモリ素子の電圧調整回路。 - 【請求項３】 前記第１スイッチングトランジスタ（Ｐ
１）は、ソースは外部電源電圧（ＶＣＣ）に連結され、
ドレインは前記内部電源電圧（ＶＤＤ）に連結されたＰ
ＭＯＳトランジスタであることを特徴とする請求項１記
載の半導体メモリ素子の電圧調整回路。 - 【請求項４】 前記第２スイッチングトランジスタ（Ｐ
２）は、ソースは外部電源電圧（ＶＣＣ）に連結され、
ドレインは前記内部電源電圧（ＶＤＤ）に連結されたＰ
ＭＯＳトランジスタであることを特徴とする請求項１記
載の半導体メモリ素子の電圧調整回路。
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|---|---|---|---|
| KR1019970017389A KR19980082461A (ko) | 1997-05-07 | 1997-05-07 | 반도체 메모리 소자의 전압 조정회로 |
| KR17389/1997 | 1997-05-07 |
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|---|---|
| JPH10312683A true JPH10312683A (ja) | 1998-11-24 |
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- 1998-05-07 US US09/073,862 patent/US5973484A/en not_active Expired - Lifetime
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