JP3085562B2 - 基準電圧発生回路および内部降圧回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置における基
準電圧を発生するための回路に関し、特に、外部電源電
圧を降圧して内部電源電圧を生成する内部降圧回路に関
する。より特定的には、この発明はダイナミック型半導
体記憶装置における内部降圧回路に関する。

【０００２】

【従来の技術】半導体装置としての半導体記憶装置は、
その記憶容量の増大に伴って高密度および高集積化の度
合が高くなっている。この高密度および高集積化は微細
化技術により実現される。

【０００３】一方において、システム電源電圧を決定す
るマイクロプロセサなどの論理ＬＳＩ（大規模集積回
路）の微細化は半導体記憶装置よりも遅れている。この
ため、半導体記憶装置の電源電圧としてはたとえば５Ｖ
が用いられており、十分な低電圧を電源電圧として利用
することは行なわれていない。

【０００４】微細化技術により、半導体記憶装置におけ
る構成要素は微細化されており（たとえば、設計ルール
０．６〜０．５μｍ以下）、外部から与えられる電源電
圧を動作電源電圧として各構成要素へ与えると、構成要
素であるＭＯＳトランジスタ（絶縁ゲート型電界効果ト
ランジスタ）の絶縁膜耐圧等の信頼性を十分に確保する
ことができない。このため、１６Ｍビット以上のＤＲＡ
Ｍ（ダイナミック型半導体記憶装置）などの記憶装置に
おいては、外部電源電圧を内部で降圧することにより素
子の信頼性を確保することが行なわれるようになってき
ている。

【０００５】図３は、たとえばダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）である半導体記憶装置
の全体の構成を概略的に示す図である。図３において、
半導体記憶装置は、電源電圧ノード１１０を介して外部
電源供給線１１４上に与えられた外部電源電圧ＶＣＣを
降圧して内部電源電圧ＶＤＤを生成する内部降圧回路１
０２と、内部降圧回路１０２から内部電源供給線１１６
上に与えられた内部電源電圧ＶＤＤを動作電源電圧とし
て動作する内部回路１０４と、外部電源供給線１１４上
の外部電源電圧ＶＣＣを動作電源電圧として動作する外
部電源使用回路１０６を含む。内部降圧回路１０２、内
部回路１０４、および外部電源使用回路１０６はまた、
ノード１１２を介して他方電源供給線（以下、接地線と
称す）１１８上に与えられる他方電源電圧（以下、単に
接地電圧と称す）Ｖｓｓを受ける。

【０００６】外部電源使用回路１０６は、データの入出
力を行なう回路を含む。内部回路１０４は、メモリセル
アレイを含む。外部電源使用回路１０６は、半導体記憶
装置における周辺回路を含んでもよい。また、周辺回路
は内部回路１０４に含まれてもよい。

【０００７】一般に内部降圧回路１０２は、外部電源供
給線１１４上に与えられた外部電源電圧ＶＣＣを降圧し
て内部電源電圧ＶＤＤを発生する。これにより、内部回
路１０４の構成要素のＭＯＳトランジスタが微細化され
ても、そのゲート絶縁膜に印加される電圧を小さくし、
素子の信頼性を確保する。

【０００８】図４は、従来の内部降圧回路の具体的構成
を示す図である。図４において、内部降圧回路１０２
は、外部電源電圧ＶＣＣから所定の基準電圧ＶＲＥＦを
発生するＶＲＥＦ発生回路１３と、基準電圧ＶＲＥＦと
内部電源供給線１１６上の内部電源電圧ＶＤＤとを比較
する比較手段としての差動増幅器１と、差動増幅器１の
出力電圧ＶＧに応答して、外部電源電圧ＶＣＣから内部
電源供給線１１６上へ電流を供給するｐチャネルＭＯＳ
トランジスタ２を含む。差動増幅器１は、その正入力に
内部電源供給線１１６上の内部電源電圧ＶＤＤを受け、
その負入力にＶＲＥＦ発生回路１３からの基準電圧ＶＲ
ＥＦを受ける。

【０００９】内部降圧回路１０２からの内部電源電圧Ｖ
ＤＤは半導体記憶装置の内部回路１０４へ伝達される。
図４においては、内部電源供給線１１６に付随する抵抗
および容量の配線等価回路１３０と内部回路１０４の等
価回路１４０を併せて示す。

【００１０】配線等価回路１３０は、内部電源供給線１
１６に直列に接続される配線抵抗４と、内部電源供給線
１１６と接地電位（Ｖｓｓ）との間に接続される配線容
量３および５を含む。

【００１１】内部回路１０４においては、ＭＯＳトラン
ジスタがスイッチング動作し、内部ノードの充放電を行
なう。この充放電は、内部ノードの寄生容量を充放電す
ることと等価である。たとえば、ＤＲＡＭメモリセルア
レイにおいては、センス動作時には選択されたワード線
と交差するビット線の充放電が行なわれる。これは、各
ビット線の容量を充放電することと等価である。このよ
うな寄生容量を、図４においては、容量８で示す。

【００１２】内部回路等価回路（負荷回路）１４０は、
さらに、定常的に存在する抵抗を表現する負荷抵抗９
と、制御信号φに応答して容量８を充放電するためのｐ
チャネルＭＯＳトランジスタ６およびｎチャネルＭＯＳ
トランジスタ７を含む。ｐチャネルＭＯＳトランジスタ
６は、制御信号φに応答して容量８を内部電源電圧ＶＤ
Ｄレベルに充電する。ｎチャネルＭＯＳトランジスタ７
は、制御信号φに応答して容量８を接地電位レベルへ放
電する。ＭＯＳトランジスタ６および７は相補的に動作
する。次に、内部降圧回路１０２の動作について説明す
る。

【００１３】ｐチャネルＭＯＳトランジスタ２は、その
ソースが外部電源電圧ＶＣＣを受けており、ゲートへ与
えられる差動増幅器１からの出力電圧ＶＧに応じて内部
電源供給線１１６へ電流を供給する。差動増幅器１は、
ＶＲＥＦ発生回路１３から発生された基準電圧ＶＲＥＦ
と内部電源供給線１１６上の内部電源電圧ＶＤＤとを差
動的に増幅して出力電圧ＶＧを発生する。

【００１４】内部電源電圧ＶＤＤの電圧レベルが上昇す
ると（ＶＤＤ＞ＶＲＥＦ）、差動増幅器１の出力電圧Ｖ
Ｇの電圧レベルが上昇し、ｐチャネルＭＯＳトランジス
タのコンダクタンスが小さくなり、内部電源電圧ＶＤＤ
の上昇を防止する。一方、内部電源電圧ＶＤＤが低下
し、基準電圧ＶＲＥＦよりも低くなると、差動増幅器１
の出力電圧ＶＧが所定のレベルよりも低下し、ｐチャネ
ルＭＯＳトランジスタ２のコンダクタンスを大きくし、
内部電源供給線１１６へ電流を供給し、内部電源電圧Ｖ
ＤＤを上昇させる。

【００１５】すなわち、内部降圧回路１０２は、内部電
源電圧ＶＤＤをフィードバックして基準電圧ＶＲＥＦと
比較し、その比較結果を増幅して電源駆動用のｐチャネ
ルＭＯＳトランジスタ２を制御することにより、内部電
源電圧ＶＤＤを一定電圧レベル（たとえば基準電圧ＶＲ
ＥＦレベル）に保持するように動作する。

【００１６】差動増幅器１は、応答速度を十分速くする
必要がある。内部電源電圧ＶＤＤの変化にこのフィード
バックループにおけるフィードバックが追随できない場
合には、その出力電圧ＶＧが発振状態となり、内部電源
電圧ＶＤＤにリップル電圧が重畳する危険性があるため
である。

【００１７】しかしながら、内部電源供給線１１６は内
部回路１０４の全体にわたって配設されるため、配線等
価回路１３０の配線抵抗４、配線容量３および５により
内部電源電圧ＶＤＤが平滑化され、このようなリップル
電圧を十分に抑制することができ、過渡電流に対しても
安定に一定電圧レベルの内部電源電圧ＶＤＤが発生され
ると考えられていた。すなわち、配線等価回路１３０の
ＣＲ時定数よりも差動増幅器１のフィードバック遅延が
十分小さいため、上述のようなリップル電圧を確実に抑
圧することができると考えられていた（日経マイクロデ
バイス、１９９０年２月号、第１１５頁ないし第１２２
頁参照）。

【００１８】

【発明が解決しようとする課題】内部等価回路（負荷回
路）１４０において、制御信号φを“Ｌ”に立下げる
と、内部電源供給線１１６から電流が流れ込み、容量８
が充電される。容量性負荷を駆動する場合必然的に、負
荷電流と内部電源電圧ＶＤＤとの間に位相差が発生す
る。（Ｉ＝Ｃ・ｄＶ／ｄｔの関係参照）。この容量８へ
流れ込む負荷電流は内部降圧回路１０２に含まれるＭＯ
Ｓトランジスタ２を介して与えられる。ＭＯＳトランジ
スタ２を流れる電流はそのゲート電圧、すなわち差動増
幅器１の出力電圧ＶＧに対応する。したがって、内部電
源電圧ＶＤＤと負荷電流との間に位相差が発生すること
は、差動増幅器１の出力電圧ＶＧと内部電源電圧ＶＤＤ
との間に位相差が存在することと等価である。このた
め、内部降圧回路１０２に含まれるフィードバックルー
プに遅延が発生し、差動増幅器１の出力電圧ＶＧの変化
は内部電源電圧ＶＤＤの変化よりも遅れ、図５に示すよ
うに、内部電源電圧ＶＤＤが振動するという問題が発生
する。

【００１９】ここで、図５は、内部降圧回路１０２の差
動増幅器１の出力電圧ＶＧと内部電源電圧ＶＤＤの変化
を示す図であり、縦軸に電圧値を示し、横軸に時間を示
す。回路シミュレーションは、容量８の容量値を１００
ｐＦとし、外部電源電圧ＶＣＣを５Ｖ、基準電圧ＶＲＥ
Ｆを３Ｖとして行なわれる。抵抗９の抵抗値はまた１０
０Ω程度である。

【００２０】内部電源電圧ＶＤＤが振動すると、内部回
路１０４は安定に動作することができず（信号電位の変
動）、高速で動作することができないという問題が生じ
る（信号が安定状態となるまで待つ必要があるため）。

【００２１】上述のような内部電源電圧ＶＤＤの、高速
スイッチング動作時における振動の問題を解決するため
に、このような位相差を補償する回路として、抵抗１０
および大容量１１を直列接続した位相補償回路１５０を
内部電源供給線１１６に設ける構成がホリグチ等により
提案されている（IEEE Journal of Solid-State Circui
ts, Vol.25, No.5, October 1990 pp 1129-1135 ）。ホ
リグチ等は、上述の文献において、位相補償回路１５０
を設けることにり、差動増幅器１の極を消去し、フィー
ドバックループ（トランジスタ２の出力−内部電源供給
線−差動増幅器−トランジスタ２のゲートの経路）を消
去し、位相余裕を増加させることにより、周波数応答特
性を改善することを図っている。

【００２２】しかしながら、このような位相補償回路を
設ける構成であっても、完全にトランジスタ２を流れる
電流と内部電源電圧ＶＤＤの高速スイッチング動作時に
おける位相差をなくすことはできず、差動増幅器１の出
力電圧ＶＧの変化が内部電源電圧ＶＤＤの変化よりも遅
れることは避けられず、また回路シミュレーションの結
果からも必ずしも満足のいく応答特性が得られていな
い。

【００２３】上述のようなフィードバックループを構成
する回路を用いて内部電源電圧などの基準電圧を発生す
る構成の場合、負荷容量がダイナミック動作（充電およ
び放電を行なう動作）を行なう場合には、安定に内部基
準電圧を発生することができないという問題が生じる。

【００２４】また、内部回路１０４の動作時とスタンバ
イ時とでは内部電源供給線１１６に付随する容量（負荷
容量８）の容量値が異なり、内部基準電圧の振動を防止
するための内部降圧回路の最適化が困難であるという問
題もあった。

【００２５】それゆえ、この発明の目的は、過渡特性に
優れた基準電圧発生回路を提供することである。

【００２６】この発明の他の目的は内部電源電圧を安定
に供給することのできる半導体記憶装置の内部降圧回路
を提供することである。

【００２７】この発明のさらに他の目的は、容量負荷が
高速スイッチング動作する場合においても、高速で内部
電源電圧を所望のレベルへ回復させることのできる過渡
特性に優れた内部降圧回路を提供することである。

【００２８】

【課題を解決するための手段】請求項１に係る基準電圧
発生回路は、参照電圧（第１の基準電圧）と出力ノード
上の電圧とを比較する差動増幅手段と、この差動増幅手
段の出力に応答して第２の基準電圧供給ノードから出力
ノードへ流れる電流量を調節する調節手段と、出力ノー
ドと比較手段の出力との間に結合され、出力ノード上の
電位変化を差動増幅手段の出力へ容量結合によりフィー
ドバックする帰還容量素子手段とを備える。出力ノード
上の電圧は、容量性負荷を有しかつダイナミックに駆動
される回路部分に与えられる。この差動増幅手段の利得
は、出力ノード上の同一の電位変化に対して帰還容量素
子手段が差動増幅手段の出力に与える電位変化と同程度
の電位変化を与えるように設定される。

【００２９】請求項２に係る内部降圧回路は、参照電圧
と内部電源ノード（第２のノード）上の電圧の差を増幅
する差動増幅手段と、外部電源電圧を受ける第１のノー
ドに一方導通端子が接続され、その他方導通端子が内部
電源ノードに接続され、かつそのゲートに差動増幅手段
の出力を受ける絶縁ゲート型電界効果トランジスタと、
内部電源ノードと差動増幅手段の出力との間に設けられ
る帰還容量素子手段とを備える。内部電源ノード上の電
圧は、少なくともメモリセルがアレイ状に配列されたメ
モリアレイ部の容量性負荷を駆動するために利用され
る。差動増幅手段の利得は、内部電源ノード上の同一の
電位変化に対して帰還容量素子手段が差動増幅手段の出
力に与える電位変化と同程度の電位変化を与えるように
設定される。

【００３０】

【作用】請求項１の基準電圧発生回路において、帰還容
量素子手段は、出力ノード上の電位変化を直接遅延なく
差動増幅手段の出力に伝達する。差動増幅手段の電圧利
得は、出力ノード上の同一の電位変化に対して帰還容量
素子手段が差動増幅手段の出力に与える電位変化と同程
度の電位変化を与えるように設定されるため、過渡応答
時および定常応答時において同じ大きさの電位変化に対
し同程度の速度で差動増幅手段の出力が変化し、過渡応
答特性および定常応答特性いずれも同程度とすることが
でき、出力ノードへ与えられる電流量が出力ノード上の
電圧変化に従って高速で調節され、出力ノード上の電位
変化を確実に補償することのできる、周波数応答特性の
優れた基準電圧発生回路を得ることができる。

【００３１】請求項２に係る内部降圧回路においては、
帰還容量素子手段により、絶縁ゲート型電界効果トラン
ジスタのゲートへ内部回路動作時における内部電源電圧
の変化が遅延なく伝達され、また差動増幅手段の電圧利
得が、内部電源ノード上の同一の電位変化に対して帰還
容量素子手段が差動増幅手段の出力に与える電位変化と
同程度の電位変化を与えるように設定されるため、内部
回路動作時における過渡応答時および定常応答時におい
て同じ大きさの電位変化に対し同程度の速度で差動増幅
手段の出力が変化し、内部回路動作開始時および内部回
路動作安定時いずれにおいても、確実に内部電源電圧の
電圧変化を補償することができ、周波数応答特性の優れ
た内部降圧回路を得ることができる。

【００３２】

【実施例】図１はこの発明の一実施例である内部降圧回
路の具体的構成を示す図である。図１において、内部降
圧回路２００は、差動増幅器１の出力ノードと内部電源
供給線１１６との間に設けられる帰還容量素子１２を備
える。帰還容量素子１２は内部電源供給線１１６上の電
位変化を差動増幅器１の出力へその容量結合により伝達
する。帰還容量素子１２は、その容量値がＭＯＳトラン
ジスタ２のゲート容量と同程度またはそれ以上の大きさ
に設定される。ＭＯＳトランジスタ２のゲート容量と帰
還容量素子１２の容量とによる容量回路において内部電
源供給線１１６上の電位変化が確実かつ十分な大きさを
持って差動増幅器１の出力へ伝達されるようにするため
である。

【００３３】差動増幅器１の増幅率は、内部電源供給線
１１６上の電位変化に対し同程度の電位変化をその出力
電圧ＶＧに生じさせるような値に設定される。

【００３４】差動増幅器１は、フィードバックループ
（帰還容量素子１２を除く）の電圧利得がほぼ１となる
ように、ＭＯＳトランジスタ２を含めた構成要素のパラ
メータが設定されてもよい。上で説明したように、差動
増幅器１の増幅率をほぼ１とすることにより、内部電源
供給線１１６上の電位変化に対し過剰な電位変化を出力
電圧ＶＧに生じさせることがなく、内部電源供給線１１
６上の電位の変動の発生を抑制することができる。ま
た、差動増幅器１は、後に説明するように、定常的な内
部電源供給線１１６上の電位変化に対する制御を行なう
ためであり、その増幅率をほぼ１とすることにより、帰
還容量素子１２による過渡的な制御能力と差動増幅器１
による定常的な制御能力とが同程度にされ、過渡応答特
性および低常時の応答特性いずれも改善することがで
き、周波数応答特性に優れた基準電圧発生回路を実現す
ることができる。

【００３５】内部電源供給線１１６の抵抗および容量を
示す配線等価回路１３０および内部回路を表現する負荷
回路１４０は図４および図６に示すものと同じ構成を備
える。内部回路１０４（図３参照）における高速スイッ
チング動作する容量性負荷（たとえばビット線負荷容
量）はＭＯＳトランジスタ６および７と負荷容量８によ
り表現され、また定常的な抵抗性負荷は負荷抵抗９によ
り表現される。次に動作について説明する。

【００３６】差動増幅器１は常時参照電圧ＶＲＥＦ（図
４に示すＶＲＥＦ発生回路と同様の回路から発生され
る）と内部電源供給線１１６上の内部電源電圧ＶＤＤと
を比較する。内部電源電圧ＶＤＤが参照電圧ＶＲＥＦよ
りも高い場合には、差動増幅器１の出力電圧ＶＧのレベ
ルが上昇し、ＭＯＳトランジスタのコンダクタンスが小
きくなる。これにより、ＭＯＳトランジスタ２を介して
外部電源ＶＣＣから内部電源供給線１１６上へ伝達され
る電流量が低下し、内部電源電圧ＶＤＤの上昇が防止さ
れる。

【００３７】逆に、内部電源電圧ＶＤＤが参照電圧ＶＲ
ＥＦよりも低い場合には、差動増幅器１の出力電圧ＶＧ
のレベルが低下し、ＭＯＳトランジスタ２のコンダクタ
ンスが大きくなり、電流供給量が増加し、内部電源電圧
ＶＤＤが上昇する。

【００３８】上述のフィードバック制御により、内部電
源電圧ＶＤＤは、参照電圧ＶＲＥＦとほぼ同程度の電圧
となるように制御される。この定常的な制御は、従来と
同様である。

【００３９】制御信号φが“Ｌ”に瞬間的に立下がり、
ＭＯＳトランジスタ６が高速でスイッチング動作をした
場合、ＭＯＳトランジスタ６を介して内部電源供給線１
１６から負荷容量８へ負荷電流が流れる。この負荷電流
はＭＯＳトランジスタ２を介して供給される。この負荷
容量８へ負荷電流が急速に流れると、内部電源供給線１
１６上の内部電源電圧ＶＤＤは電流供給のためその電位
レベルが急速に低下する。内部電源電圧ＶＤＤの電位低
下は差動増幅器１の出力すなわちＭＯＳトランジスタ２
のゲートへ帰還容量素子１２により伝達される。この帰
還容量素子１２の容量結合により、電圧ＶＧが同様に高
速で低下し、ＭＯＳトランジスタ２が供給する電流量を
増加させる。すなわち、内部電源電圧ＶＤＤの電位低下
が遅延なく瞬時にＭＯＳトランジスタ２のゲートへ伝達
され、遅延なくＭＯＳトランジスタ２を流れる電流量が
増加され、内部電源電圧ＶＤＤが上昇する。内部電源電
圧ＶＤＤが逆にこのＭＯＳトランジスタ２からの電流に
より上昇すると、その内部電源電圧ＶＤＤの電位上昇は
再び帰還容量素子１２を介してＭＯＳトランジスタ２の
ゲートへ伝達され、ＭＯＳトランジスタの供給電流量が
減少される。

【００４０】上述のように、帰還容量素子１２により、
内部電源電圧ＶＤＤの電位変動は遅延なくＭＯＳトラン
ジスタ２のゲートへ伝達されるため、内部回路動作時の
過渡時においては、差動増幅器１による制御よりも早い
応答が実現される（過渡的な制御）。したがってこの過
渡応答時においては、帰還容量素子１２により内部電源
電圧ＶＤＤが所定の電圧レベルに復帰するため、この過
渡的な動作に対して応答が遅れる差動増幅器１による制
御はほぼ無視される。

【００４１】図２は、この発明の一実施例である内部降
圧回路の制御特性をシミュレーションにより求めた結果
を示す図である。図２において、縦軸は電圧値を示し、
横軸は時間（単位ナノ秒）を示す。シミュレーションに
用いた回路パラメータの値は以下のとおりである。

【００４２】外部電源電圧ＶＣＣ：５Ｖ、 参照電圧ＶＲＥＦ：３Ｖ、 ＭＯＳトランジスタ２のゲート幅／ゲート長（Ｗ／
Ｌ）：２５００／１（単位μｍ） 容量３、５、８の容量値：１００ｐＦ、 抵抗４の抵抗値：１０Ω、 抵抗９の抵抗値：１００Ω 帰還容量素子１２の容量：５ｐＦ ＭＯＳトランジスタ６のゲート幅／ゲート長：１０００
／０．６（単位μｍ） ＭＯＳトランジスタ７のゲート幅／ゲート長：５００／
０．６（単位μｍ） 図２に示すシミュレーション結果から明らかなように、
帰還容量素子１２を設けたことにより、ＭＯＳトランジ
スタ２のゲート電圧ＶＧと内部電源電圧ＶＤＤ（内部電
源ＶＤＤと負荷電流）との間の位相差がなくなり、内部
電源電圧ＶＤＤが振動することなく所定値に高速で収束
しているのが見られる。すなわち、帰還容量素子１２に
より、直接内部電源電圧ＶＤＤの電位変動をＭＯＳトラ
ンジスタ２のゲートへ伝達することによりフィードバッ
ク遅延が生じず、高速でＭＯＳトランジスタ２の供給電
流量を位相差を生じさせることなく（遅延なく）調節す
ることができ、過渡応答特性に優れた内部降圧回路が実
現される。これにより、内部回路が高速でスイッチング
動作をしても安定に所定のレベルの内部電源電圧を供給
することができる。

【００４３】また、差動増幅器１の利得は、同一の内部
電源電圧の電位変動に対して帰還容量素子１２が電圧Ｖ
Ｇに与える電位変動と同程度の電位変動を与えるように
設定することにより、定常的な制御能力と帰還容量素子
による過渡的な制御能力とを同程度とすることができ、
内部電源電圧の高速変化および低速変化いずれに対して
も即時に応答することができ、周波数応答特性に優れた
安定な内部降圧回路を実現することができる。

【００４４】上述の実施例においては、半導体記憶装置
の内部降圧回路におけるフィードバック制御の過渡応答
特性を改善することを述べている。しかしながら、本発
明は、半導体記憶装置の内部降圧回路に限定されず、一
定の電圧レベルの基準電圧をダイナミック動作（スイッ
チング動作により充電および放電を行なう動作）する負
荷回路に供給する回路であれば適用可能である。

【００４５】また、半導体装置としては、ダイナミック
型半導体記憶装置（ＤＲＡＭ）に限定されず、スタティ
ック型半導体記憶装置であってもよく、外部電源電圧を
降圧する機能を備える記憶装置であればよい。すなわ
ち、本発明は、一般に、フィードバック制御により一定
の基準電圧を発生する回路であれば適用可能である。

【００４６】

【発明の効果】以上のように、この発明によれば、比較
手段としての差動増幅器の出力へ容量結合を介してたと
えば内部電源供給ノードである基準電圧ノードの電位変
化を伝達するように構成したため、過渡特性に優れた安
定な基準電圧発生回路を実現することができる。

【００４７】すなわち、請求項１に係る発明に従えば、
帰還容量素子手段により、出力ノード上の基準電圧を差
動増幅手段の出力にフィードバックするように構成し、
かつこの差動増幅手段の利得を、出力ノード上の同一の
電位変化に対して帰還容量素子手段が差動増幅手段の出
力に与える電位変化と同程度の電位変化を与えるように
設定されているため、負荷電流と基準電圧との間の位相
差をなくすことができ、基準電圧を高速で所定値に回復
させることのできる過渡特性に優れた安定な基準電圧発
生回路を実現することができる。

【００４８】請求項２に係る発明に従えば、帰還容量素
子を内部電源ノードと絶縁ゲート型電界効果トランジス
タのゲートとの間に設け、かつ差動増幅手段の利得を、
内部電源ノード上の同一の電位変化に対して帰還容量素
子手段が差動増幅手段の出力に与える電位変化と同程度
の電位変化を与えるように設定されているため、内部回
路動作時の内部電源電圧の電位変動を遅延なく絶縁ゲー
ト型電界効果トランジスタのゲートへ伝達することがで
きるとともに、過渡応答時および定常応答時いずれにお
いて同程度の応答特性を実現でき、周波数応答特性に優
れかつループ安定性に優れたフィードバック制御構成を
実現することができ、安定に内部電源電圧を供給するこ
とのできる内部降圧回路を得ることができる。

【００４９】さらに、請求項１および２に係る発明によ
れば、帰還容量素子は小さな容量値の容量素子を用いる
ことができ（比較手段としての差動増幅器の出力の寄生
容量より小さい）、大きな容量（たとえば数百ｐＦ）を
必要とする平滑容量を付加する方式および位相補償回路
（充電動作による負荷回路への供給電圧を一定とするた
めに大きな容量値が必要とされる）と比べ、大幅にその
レイアウト面積を低減することが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例である内部降圧回路の具体
的構成を示す図である。

【図２】図１に示す内部降圧回路の動作特性をシミュレ
ーションにより求めた結果を示す図である。

【図３】この発明が適用される半導体記憶装置の全体の
構成を概略的に示す図である。

【図４】従来の内部降圧回路の構成を示す図である。

【図５】図４に示す内部降圧回路の動作特性をシミュレ
ーションにより求めた結果を示す図である。

【図６】従来の内部降圧回路の変形例を示す図である。

【符号の説明】

１ 差動増幅器 ２ ＭＯＳトランジスタ １２ 帰還容量素子 １００ 半導体記憶装置 １０２ 内部降圧回路 １１４ 外部電源供給線 １１６ 内部電源供給線 ２００ 内部降圧回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１の基準電圧と出力ノード上の電圧と
   を比較する差動増幅手段と、 前記差動増幅手段の出力に応答して第２の基準電圧を供
   給するノードから前記出力ノードへ流れる電流量を調節
   する調節手段と、 前記出力ノードと前記差動増幅手段の出力との間に結合
   され、前記出力ノード上の電位変化を前記差動増幅手段
   の出力へ容量結合によりフィードバックする帰還容量素
   子手段とを備え、前記出力ノード上の電圧は、容量性負荷を有しかつダイ
   ナミックに駆動される回路部分に与えられ、 前記差動増幅手段が有する利得は、前記出力ノード上の
   同一の電位変化に対して前記帰還容量素子手段が前記差
   動増幅手段の出力に与える電位変化と同程度の電位変化
   を与えるように設定される、基準電圧発生回路。
2. 【請求項２】 半導体記憶装置における、第１のノード
   上に与えられた外部電源電圧を降圧して内部電源電圧を
   第２のノード上に生成する内部降圧回路であって、 所定の基準電圧と前記第２のノード上の電圧とを差動的
   に増幅する差動増幅手段と、 前記第１のノードにその一方導通端子が接続され、その
   他方導通端子が前記第２のノードに接続され、かつその
   ゲートに前記差動増幅手段の出力を受ける絶縁ゲート型
   電界効果トランジスタと、 前記第２のノードと前記差動増幅手段の出力との間に設
   けられ、前記第２のノード上の電位変化を前記差動増幅
   手段の出力へ帰還する帰還容量素子手段とを備え、前記第２のノード上の電圧は、少なくともメモリセルが
   アレイ状に配列されたメモリアレイ部の容量性負荷を駆
   動するために利用され、 前記差動増幅手段が有する利得は、前記第２のノード上
   の同一の電位変化に対して前記帰還容量素子手段が前記
   差動増幅手段の出力に与える電位変化と同程度の電位変
   化を与えるように設定される、内部降圧回路。