JP3270945B2 - ヘテロエピタキシャル成長方法 - Google Patents
ヘテロエピタキシャル成長方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、Ｓｉ基板上にＧａＡｓ
等の化合物半導体エピタキシャル層を成長する方法に関
する。近年、衛星通信、移動通信技術等の高度化が進
み、低雑音高周波増幅器としてＧａＡｓ等の化合物半導
体を用いたＨＥＭＴ等の半導体装置の需要が高まり、そ
の生産性を向上するため大口径のＧａＡｓ基板の開発が
要求されている。
等の化合物半導体エピタキシャル層を成長する方法に関
する。近年、衛星通信、移動通信技術等の高度化が進
み、低雑音高周波増幅器としてＧａＡｓ等の化合物半導
体を用いたＨＥＭＴ等の半導体装置の需要が高まり、そ
の生産性を向上するため大口径のＧａＡｓ基板の開発が
要求されている。
【０００２】しかし、ＧａＡｓ等の化合物半導体は、機
械的に脆弱であるため製造工程中に割れやすく、また、
大口径の単結晶を製造することが困難である。そこで、
機械的に強く、大口径の結晶を製造し易いＳｉ基板の上
に化合物半導体層を成長し、これを化合物半導体基板と
して用いる方法が開発されている。
械的に脆弱であるため製造工程中に割れやすく、また、
大口径の単結晶を製造することが困難である。そこで、
機械的に強く、大口径の結晶を製造し易いＳｉ基板の上
に化合物半導体層を成長し、これを化合物半導体基板と
して用いる方法が開発されている。
【０００３】
【従来の技術】従来から知られているＳｉ基板上にＧａ
Ａｓ等の化合物半導体エピタキシャル層を成長する方法
においては、Ｓｉ基板を加熱してＳｉ基板の表面上に形
成されている自然酸化膜を除去した後、４００〜４５０
℃の低温でアモルファス状の低温成長層（成長核形成
層、成長初期層とも称されている）を形成し、６２５〜
７５０℃に昇温して、その温度で化合物半導体エピタキ
シャル層を成長する二段階成長法（二温度成長法とも称
されている）が採用されている。
Ａｓ等の化合物半導体エピタキシャル層を成長する方法
においては、Ｓｉ基板を加熱してＳｉ基板の表面上に形
成されている自然酸化膜を除去した後、４００〜４５０
℃の低温でアモルファス状の低温成長層（成長核形成
層、成長初期層とも称されている）を形成し、６２５〜
７５０℃に昇温して、その温度で化合物半導体エピタキ
シャル層を成長する二段階成長法（二温度成長法とも称
されている）が採用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の二段階成長法によると、化合物半導体エピタキシャ
ル層の表面に多数のピットが発生し、かつ、その表面の
凹凸が大きいため表面平坦性が悪く、また、高温で成長
を行うとピットは低減するが、キャリア濃度が上昇する
という問題があった。本発明は、化合物半導体エピタキ
シャル層の表面のピットを低減し、平坦性を向上し、キ
ャリア濃度を低減する、ヘテロエピタキシャル成長方法
を提供することを目的とする。
来の二段階成長法によると、化合物半導体エピタキシャ
ル層の表面に多数のピットが発生し、かつ、その表面の
凹凸が大きいため表面平坦性が悪く、また、高温で成長
を行うとピットは低減するが、キャリア濃度が上昇する
という問題があった。本発明は、化合物半導体エピタキ
シャル層の表面のピットを低減し、平坦性を向上し、キ
ャリア濃度を低減する、ヘテロエピタキシャル成長方法
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明にかかるヘテロエ
ピタキシャル成長方法においては、Ｓｉ基板等のＩＶ族
基板上に化合物半導体エピタキシャル層を形成するヘテ
ロエピタキシャル成長において、このＩＶ族基板上に化
合物半導体低温成長層を形成した後に昇温して第１の化
合物半導体エピタキシャル層を形成し、次いでさらに昇
温して第２の化合物半導体エピタキシャル層を形成し、
次いで降温して第３の化合物半導体エピタキシャル層を
形成する工程を採用した。
ピタキシャル成長方法においては、Ｓｉ基板等のＩＶ族
基板上に化合物半導体エピタキシャル層を形成するヘテ
ロエピタキシャル成長において、このＩＶ族基板上に化
合物半導体低温成長層を形成した後に昇温して第１の化
合物半導体エピタキシャル層を形成し、次いでさらに昇
温して第２の化合物半導体エピタキシャル層を形成し、
次いで降温して第３の化合物半導体エピタキシャル層を
形成する工程を採用した。
【０００６】この場合、第１の化合物半導体エピタキシ
ャル層を、６００℃以上７００℃未満で形成し、第２の
化合物半導体エピタキシャル層を７００℃以上で形成
し、第３の化合物半導体エピタキシャル層を７００℃未
満で形成することができる。
ャル層を、６００℃以上７００℃未満で形成し、第２の
化合物半導体エピタキシャル層を７００℃以上で形成
し、第３の化合物半導体エピタキシャル層を７００℃未
満で形成することができる。
【０００７】またこの場合、第１の化合物半導体エピタ
キシャル層を形成する場合のＶ／ＩＩＩ比を、第２の化
合物半導体エピタキシャル層を形成する場合のＶ／ＩＩ
Ｉ比より低くすることができる。
キシャル層を形成する場合のＶ／ＩＩＩ比を、第２の化
合物半導体エピタキシャル層を形成する場合のＶ／ＩＩ
Ｉ比より低くすることができる。
【０００８】またこの場合、第１の化合物半導体エピタ
キシャル層の成長中のＶ／ＩＩＩ比および第２の化合物
半導体エピタキシャル層を成長する場合のＶ／ＩＩＩ比
を、第３の化合物半導体エピタキシャル層を形成する場
合のＶ／ＩＩＩ比よりも低く、例えば２０以下にする工
程を採用した。
キシャル層の成長中のＶ／ＩＩＩ比および第２の化合物
半導体エピタキシャル層を成長する場合のＶ／ＩＩＩ比
を、第３の化合物半導体エピタキシャル層を形成する場
合のＶ／ＩＩＩ比よりも低く、例えば２０以下にする工
程を採用した。
【０００９】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上に化合物半導体
低温成長層を形成した後に昇温して第１の化合物半導体
エピタキシャル層を形成し、第１の化合物半導体エピタ
キシャル層を、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガ
ス分圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力７６０
Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点Ｂと、
反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧５．７
Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、Ｖ族原
料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領域の条
件でアニールして、第１の化合物半導体エピタキシャル
層の結晶性および表面平坦性を改善する工程を採用し
た。
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上に化合物半導体
低温成長層を形成した後に昇温して第１の化合物半導体
エピタキシャル層を形成し、第１の化合物半導体エピタ
キシャル層を、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガ
ス分圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力７６０
Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点Ｂと、
反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧５．７
Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、Ｖ族原
料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領域の条
件でアニールして、第１の化合物半導体エピタキシャル
層の結晶性および表面平坦性を改善する工程を採用し
た。
【００１０】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上に化合物半導体
低温成長層を成長し、その上に第１の化合物半導体エピ
タキシャル層をトリエチルガリウムを原料として化合物
半導体低温成長層を成長する場合の温度よりも高温で成
長し、その上に第１の化合物半導体エピタキシャル層を
成長する場合の温度より高温で第２の化合物半導体エピ
タキシャル層を成長する工程を採用した。
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上に化合物半導体
低温成長層を成長し、その上に第１の化合物半導体エピ
タキシャル層をトリエチルガリウムを原料として化合物
半導体低温成長層を成長する場合の温度よりも高温で成
長し、その上に第１の化合物半導体エピタキシャル層を
成長する場合の温度より高温で第２の化合物半導体エピ
タキシャル層を成長する工程を採用した。
【００１１】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上にまず化合物半
導体低温成長層を成長し、次に化合物半導体エピタキシ
ャル層を成長した後に化合物半導体エピタキシャル層に
研磨を加えて平坦化し、次いで化合物半導体エピタキシ
ャル層を成長する場合の温度よりも高い温度でアニール
を行い、その上にアニール温度よりも低い温度で化合物
半導体エピタキシャル層を成長する工程を採用した。
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板上にまず化合物半
導体低温成長層を成長し、次に化合物半導体エピタキシ
ャル層を成長した後に化合物半導体エピタキシャル層に
研磨を加えて平坦化し、次いで化合物半導体エピタキシ
ャル層を成長する場合の温度よりも高い温度でアニール
を行い、その上にアニール温度よりも低い温度で化合物
半導体エピタキシャル層を成長する工程を採用した。
【００１２】また、（１００）から〔０１１〕方向へ傾
斜したＳｉ基板等のＩＶ族基板上に化合物半導体エピタ
キシャル層を形成するヘテロエピタキシャル成長方法に
おいて、このＩＶ族基板の加熱による自然酸化膜の除去
をＶ族元素含有雰囲気中で８７５℃以下で行い、このＩ
Ｖ族基板上に化合物半導体低温成長層を形成した後に昇
温して化合物半導体エピタキシャル層を形成する工程を
有し、さらに化合物半導体エピタキシャル層の成長中、
あるいは成長後のアニールをＳｉ基板の自然酸化膜を除
去する工程以下の温度で行う工程を採用した。
斜したＳｉ基板等のＩＶ族基板上に化合物半導体エピタ
キシャル層を形成するヘテロエピタキシャル成長方法に
おいて、このＩＶ族基板の加熱による自然酸化膜の除去
をＶ族元素含有雰囲気中で８７５℃以下で行い、このＩ
Ｖ族基板上に化合物半導体低温成長層を形成した後に昇
温して化合物半導体エピタキシャル層を形成する工程を
有し、さらに化合物半導体エピタキシャル層の成長中、
あるいは成長後のアニールをＳｉ基板の自然酸化膜を除
去する工程以下の温度で行う工程を採用した。
【００１３】
【００１４】
【作用】本発明のように、化合物半導体低温成長層の形
成後に比較的低温で第１の化合物エピタキシャル層を形
成すると、化合物半導体の成長核が集中して塊状に成長
する、いわゆるコアレッセンスを抑制することができ、
第１の化合物半導体エピタキシャル層の形成温度より高
い温度で第２の化合物半導体エピタキシャル層を形成す
ることによりピットを抑制し、平坦性を改善することが
可能になる。
成後に比較的低温で第１の化合物エピタキシャル層を形
成すると、化合物半導体の成長核が集中して塊状に成長
する、いわゆるコアレッセンスを抑制することができ、
第１の化合物半導体エピタキシャル層の形成温度より高
い温度で第２の化合物半導体エピタキシャル層を形成す
ることによりピットを抑制し、平坦性を改善することが
可能になる。
【００１５】また、第２の化合物半導体エピタキシャル
層を高温で形成するとキャリア濃度が上昇するが、その
上に温度を下げて第３の化合物半導体エピタキシャル層
を形成すると、この層のキャリア濃度を抑制することが
できる。
層を高温で形成するとキャリア濃度が上昇するが、その
上に温度を下げて第３の化合物半導体エピタキシャル層
を形成すると、この層のキャリア濃度を抑制することが
できる。
【００１６】また、第１の化合物半導体エピタキシャル
層を形成する場合のＶ／ＩＩＩ比を、第２の化合物半導
体エピタキシャル層を形成する場合のＶ／ＩＩＩ比より
低くすると、その原因は現在のところ解明されていない
が、ピット数が減少する。
層を形成する場合のＶ／ＩＩＩ比を、第２の化合物半導
体エピタキシャル層を形成する場合のＶ／ＩＩＩ比より
低くすると、その原因は現在のところ解明されていない
が、ピット数が減少する。
【００１７】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体低温成長層を形成した後に昇温して第１の化合物
半導体エピタキシャル層を形成し、第１の化合物半導体
エピタキシャル層を、反応管内圧力７６Ｔｏｒｒ、Ｖ族
原料ガス分圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力
７６０Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点
Ｂと、反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧
５．７Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、
Ｖ族原料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領
域の条件でアニールすると、第１の化合物半導体エピタ
キシャル層の結晶性および表面平坦性を改善することが
できる。
半導体低温成長層を形成した後に昇温して第１の化合物
半導体エピタキシャル層を形成し、第１の化合物半導体
エピタキシャル層を、反応管内圧力７６Ｔｏｒｒ、Ｖ族
原料ガス分圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力
７６０Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点
Ｂと、反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧
５．７Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、
Ｖ族原料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領
域の条件でアニールすると、第１の化合物半導体エピタ
キシャル層の結晶性および表面平坦性を改善することが
できる。
【００１８】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体低温成長層を成長し、その上に第１の化合物半導
体エピタキシャル層を、トリエチルガリウムを原料とし
て化合物半導体低温成長層を成長する場合の温度よりも
高温で成長すると、化合物半導体低温成長層の粗れを低
減することができる。
半導体低温成長層を成長し、その上に第１の化合物半導
体エピタキシャル層を、トリエチルガリウムを原料とし
て化合物半導体低温成長層を成長する場合の温度よりも
高温で成長すると、化合物半導体低温成長層の粗れを低
減することができる。
【００１９】また、Ｓｉ基板等のＩＶ族基板上に化合物
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板の上にまず化合物
低温成長層を成長し、続いて化合物半導体エピタキシャ
ル層を成長した後に化合物半導体エピタキシャル層に研
磨を加えて平坦化し、次いで化合物半導体エピタキシャ
ル層を成長する温度よりも高い温度、例えば８００℃以
上でアニールを行い、その上にアニール温度よりも低い
温度で化合物半導体エピタキシャル層を成長するとピッ
ト密度を低減することができる。
半導体エピタキシャル層を形成するヘテロエピタキシャ
ル成長方法において、このＩＶ族基板の上にまず化合物
低温成長層を成長し、続いて化合物半導体エピタキシャ
ル層を成長した後に化合物半導体エピタキシャル層に研
磨を加えて平坦化し、次いで化合物半導体エピタキシャ
ル層を成長する温度よりも高い温度、例えば８００℃以
上でアニールを行い、その上にアニール温度よりも低い
温度で化合物半導体エピタキシャル層を成長するとピッ
ト密度を低減することができる。
【００２０】また、（１００）から〔０１１〕方向へ傾
斜したＳｉ基板等のＩＶ族基板上に化合物半導体エピタ
キシャル層を形成するヘテロエピタキシャル成長方法に
おいて、このＩＶ族基板の加熱による自然酸化膜の除去
をＶ族元素含有雰囲気中で８７５℃以下で行い、このＩ
Ｖ族基板の上に化合物半導体低温成長層を形成後に昇温
して化合物半導体エピタキシャル層形成する工程を有
し、さらに化合物半導体結晶エピタキシャル層の成長
中、あるいは成長後のアニールを、このＩＶ族基板の自
然酸化膜を除去する工程以下の温度で行うと、化合物半
導体結晶エピタキシャル層の平坦性と結晶性を改善する
ことができる。
斜したＳｉ基板等のＩＶ族基板上に化合物半導体エピタ
キシャル層を形成するヘテロエピタキシャル成長方法に
おいて、このＩＶ族基板の加熱による自然酸化膜の除去
をＶ族元素含有雰囲気中で８７５℃以下で行い、このＩ
Ｖ族基板の上に化合物半導体低温成長層を形成後に昇温
して化合物半導体エピタキシャル層形成する工程を有
し、さらに化合物半導体結晶エピタキシャル層の成長
中、あるいは成長後のアニールを、このＩＶ族基板の自
然酸化膜を除去する工程以下の温度で行うと、化合物半
導体結晶エピタキシャル層の平坦性と結晶性を改善する
ことができる。
【００２１】また、化合物半導体層の成長を開始する前
に反応管および反応管内の部品を酸素を含む雰囲気中で
アニールすると、ＧａＡｓ成分がチャンバー内壁に堆積
し、成長層上に落下して汚染するのを防ぐことができ
る。
に反応管および反応管内の部品を酸素を含む雰囲気中で
アニールすると、ＧａＡｓ成分がチャンバー内壁に堆積
し、成長層上に落下して汚染するのを防ぐことができ
る。
【００２２】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１は、第１実施例によって成長したＧ
ａＡｓヘテロエピタキシャル層の構成説明図である。こ
の図において、１はＳｉ基板、２は化合物半導体低温成
長層、３は第１の化合物半導体エピタキシャル層、４は
第２の化合物半導体エピタキシャル層、５は第３の化合
物半導体エピタキシャル層である。
ａＡｓヘテロエピタキシャル層の構成説明図である。こ
の図において、１はＳｉ基板、２は化合物半導体低温成
長層、３は第１の化合物半導体エピタキシャル層、４は
第２の化合物半導体エピタキシャル層、５は第３の化合
物半導体エピタキシャル層である。
【００２３】第１実施例によって形成されたＧａＡｓヘ
テロエピタキシャル層はこの図に示されているように、
Ｓｉ基板１の上に、ＧａＡｓからなる化合物半導体低温
成長層２が形成され、その上にＭＯＣＶＤ（ｍｅｔａｌ
ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）によってＧａＡｓからなる第１の化
合物半導体エピタキシャル層３、ＧａＡｓからなる第２
の化合物半導体エピタキシャル層４、ＧａＡｓからなる
第３の化合物半導体エピタキシャル層５が形成されてい
る。この図に示されるＧａＡｓヘテロエピタキシャル層
は下記の成長方法によって形成される。
テロエピタキシャル層はこの図に示されているように、
Ｓｉ基板１の上に、ＧａＡｓからなる化合物半導体低温
成長層２が形成され、その上にＭＯＣＶＤ（ｍｅｔａｌ
ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）によってＧａＡｓからなる第１の化
合物半導体エピタキシャル層３、ＧａＡｓからなる第２
の化合物半導体エピタキシャル層４、ＧａＡｓからなる
第３の化合物半導体エピタキシャル層５が形成されてい
る。この図に示されるＧａＡｓヘテロエピタキシャル層
は下記の成長方法によって形成される。
【００２４】図２は、第１実施例のＧａＡｓヘテロエピ
タキシャル成長方法の成長温度プロファイルである。こ
の成長温度プロファイルを参照して、この実施例のＧａ
Ａｓヘテロエピタキシャル成長方法を説明する。
タキシャル成長方法の成長温度プロファイルである。こ
の成長温度プロファイルを参照して、この実施例のＧａ
Ａｓヘテロエピタキシャル成長方法を説明する。
【００２５】第１段階（図２中のイ参照） Ｓｉ基板１を還元性雰囲気中で１０００℃で約１０分間
熱処理して、自然酸化膜を除去する。
熱処理して、自然酸化膜を除去する。
【００２６】第２段階（図２中のロ参照） Ｓｉ基板１の上に、３５０〜５００℃の温度で、５分間
ＭＯＣＶＤすることによって成長核を形成する厚さ１０
０ÅのＧａＡｓからなる化合物半導体低温成長層２を成
長する。
ＭＯＣＶＤすることによって成長核を形成する厚さ１０
０ÅのＧａＡｓからなる化合物半導体低温成長層２を成
長する。
【００２７】第３段階（図２中のハ参照） その上に、６００℃以上７００℃未満に昇温して約１０
分間ＭＯＣＶＤすることによって、厚さ０．５μｍのＧ
ａＡｓからなる第１の化合物半導体エピタキシャル層３
を成長する。 この温度範囲において成長することによ
って、コアレッセンスを抑制して平坦性を改善すること
ができる。
分間ＭＯＣＶＤすることによって、厚さ０．５μｍのＧ
ａＡｓからなる第１の化合物半導体エピタキシャル層３
を成長する。 この温度範囲において成長することによ
って、コアレッセンスを抑制して平坦性を改善すること
ができる。
【００２８】第４段階（図２中のニ参照） その上に、７００℃以上に昇温して、約４０分間ＭＯＣ
ＶＤすることによって厚さ２．０μｍのＧａＡｓからな
る第２の化合物半導体エピタキシャル層４を成長する。
ＧａＡｓからなる第２の化合物半導体エピタキシャル層
を７００℃以上で形成すると、ピットを低減することが
できる。
ＶＤすることによって厚さ２．０μｍのＧａＡｓからな
る第２の化合物半導体エピタキシャル層４を成長する。
ＧａＡｓからなる第２の化合物半導体エピタキシャル層
を７００℃以上で形成すると、ピットを低減することが
できる。
【００２９】第５段階（図２中のホ参照） その上に、７００℃未満に降温して、約１０分間ＭＯＣ
ＶＤすることによって厚さ０．５μｍのＧａＡｓからな
る第３の化合物半導体エピタキシャル層５を成長する。
ＶＤすることによって厚さ０．５μｍのＧａＡｓからな
る第３の化合物半導体エピタキシャル層５を成長する。
【００３０】図３は、従来と第１実施例の成長方法によ
るＧａＡｓエピタキシャル層の表面の結晶構造の顕微鏡
写真で、（Ａ）は従来のＭＯＣＶＤによって成長した場
合、（Ｂ）はこの実施例の成長方法によって成長した場
合の表面を示している。これらの写真は、原子間力顕微
鏡（ＡＦＭ）写真である。図３（Ａ）は従来のＭＯＣＶ
Ｄによって成長したＧａＡｓ層の表面を示し、２０個の
ピットが観察される。また、図３（Ｂ）は、この実施例
の成長方法によるＧａＡｓ層の表面を示し、僅かに４個
のピットが観察されるだけである。
るＧａＡｓエピタキシャル層の表面の結晶構造の顕微鏡
写真で、（Ａ）は従来のＭＯＣＶＤによって成長した場
合、（Ｂ）はこの実施例の成長方法によって成長した場
合の表面を示している。これらの写真は、原子間力顕微
鏡（ＡＦＭ）写真である。図３（Ａ）は従来のＭＯＣＶ
Ｄによって成長したＧａＡｓ層の表面を示し、２０個の
ピットが観察される。また、図３（Ｂ）は、この実施例
の成長方法によるＧａＡｓ層の表面を示し、僅かに４個
のピットが観察されるだけである。
【００３１】図４は、従来と第１実施例の成長方法によ
るＧａＡｓエピタキシャル層の表面のピット数の比較図
である。この図の横軸は、従来の二段階成長法（成長温
度６５０℃と７００℃）と第１実施例による四段階成長
法によって成長したＧａＡｓエピタキシャル層を示し、
縦軸はそれらの表面のピット数を示している。
るＧａＡｓエピタキシャル層の表面のピット数の比較図
である。この図の横軸は、従来の二段階成長法（成長温
度６５０℃と７００℃）と第１実施例による四段階成長
法によって成長したＧａＡｓエピタキシャル層を示し、
縦軸はそれらの表面のピット数を示している。
【００３２】この比較図に示されているように、従来の
二段階成長法においては、成長温度が６５０℃の場合は
ピット数が最も多く、成長温度が７００℃の場合は大き
く減少し、本発明の四段階成長法によるとピット数が数
分の１に減少していることが観察される。
二段階成長法においては、成長温度が６５０℃の場合は
ピット数が最も多く、成長温度が７００℃の場合は大き
く減少し、本発明の四段階成長法によるとピット数が数
分の１に減少していることが観察される。
【００３３】図５は、従来と第１実施例の成長方法によ
るＧａＡｓエピタキシャル層の表面の平坦性の比較図で
ある。この図の横軸は、従来の二段階成長法（成長温度
６５０℃と７００℃）と第１実施例による四段階成長法
によって成長したＧａＡｓエピタキシャル層を示し、縦
軸はそれらの表面の平坦性を原子間力顕微鏡によって測
定した凹凸の標準偏差値（ｎｍ）を示している。当然の
ことながら、標準偏差値が小さいほど表面の凹凸は小さ
く、平坦性はよいことを示している。
るＧａＡｓエピタキシャル層の表面の平坦性の比較図で
ある。この図の横軸は、従来の二段階成長法（成長温度
６５０℃と７００℃）と第１実施例による四段階成長法
によって成長したＧａＡｓエピタキシャル層を示し、縦
軸はそれらの表面の平坦性を原子間力顕微鏡によって測
定した凹凸の標準偏差値（ｎｍ）を示している。当然の
ことながら、標準偏差値が小さいほど表面の凹凸は小さ
く、平坦性はよいことを示している。
【００３４】この比較図に示されているように、従来の
二段階成長法においては、成長温度が６５０℃の場合は
平坦性が悪く、成長温度が７００℃の場合はやや改善さ
れ、本発明の四段階成長法によると平坦性が顕著に改善
されていることがわかる。
二段階成長法においては、成長温度が６５０℃の場合は
平坦性が悪く、成長温度が７００℃の場合はやや改善さ
れ、本発明の四段階成長法によると平坦性が顕著に改善
されていることがわかる。
【００３５】図６は、第１実施例の成長方法によるＧａ
Ａｓエピタキシャル層の成長温度とピット数の関係図で
ある。この図の横軸は第３の化合物半導体エピタキシャ
ル層であるＧａＡｓエピタキシャル層の成長温度を示
し、縦軸はピット数を示している。この関係図による
と、最上層のＧａＡｓエピタキシャル層の成長温度を低
くするほどピット数が減少し、特に、７００℃未満でピ
ット数が減少することが観察される。
Ａｓエピタキシャル層の成長温度とピット数の関係図で
ある。この図の横軸は第３の化合物半導体エピタキシャ
ル層であるＧａＡｓエピタキシャル層の成長温度を示
し、縦軸はピット数を示している。この関係図による
と、最上層のＧａＡｓエピタキシャル層の成長温度を低
くするほどピット数が減少し、特に、７００℃未満でピ
ット数が減少することが観察される。
【００３６】上記の実施例においては、ＧａＡｓエピタ
キシャル層を成長する場合について説明したが、例え
ば、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，
ＩｎＰおよびこれらの混晶等、他の化合物半導体ヘテロ
エピタキシャル層の成長においても上記と同様の効果を
奏する。
キシャル層を成長する場合について説明したが、例え
ば、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，
ＩｎＰおよびこれらの混晶等、他の化合物半導体ヘテロ
エピタキシャル層の成長においても上記と同様の効果を
奏する。
【００３７】（第２実施例）上記の第１実施例の化合物
半導体のヘテロエピタキシャル成長方法においては、Ｓ
ｉ基板１上への、ＧａＡｓからなる化合物半導体低温成
長層２、ＧａＡｓからなる第１の化合物半導体エピタキ
シャル層３、ＧａＡｓからなる第２の化合物半導体エピ
タキシャル層４、ＧａＡｓからなる第３の化合物半導体
エピタキシャル層５は、すべて同じＶ／ＩＩＩ比で成長
した（図１、図２参照）。
半導体のヘテロエピタキシャル成長方法においては、Ｓ
ｉ基板１上への、ＧａＡｓからなる化合物半導体低温成
長層２、ＧａＡｓからなる第１の化合物半導体エピタキ
シャル層３、ＧａＡｓからなる第２の化合物半導体エピ
タキシャル層４、ＧａＡｓからなる第３の化合物半導体
エピタキシャル層５は、すべて同じＶ／ＩＩＩ比で成長
した（図１、図２参照）。
【００３８】第１実施例のヘテロエピタキシャル成長方
法では、第１の化合物半導体エピタキシャル層３は、化
合物半導体低温成長層２のコアレッセンスを抑制して表
面粗れを低減することを目的として形成されるが、コア
レッセンスの抑制が充分でないために表面粗れが残るこ
とが分かった。また、第２の化合物半導体エピタキシャ
ル層４はピットを低減するために成長する層であるが、
ピットを大幅に低減するには至っていないことも分かっ
た。
法では、第１の化合物半導体エピタキシャル層３は、化
合物半導体低温成長層２のコアレッセンスを抑制して表
面粗れを低減することを目的として形成されるが、コア
レッセンスの抑制が充分でないために表面粗れが残るこ
とが分かった。また、第２の化合物半導体エピタキシャ
ル層４はピットを低減するために成長する層であるが、
ピットを大幅に低減するには至っていないことも分かっ
た。
【００３９】図７は、第２実施例のＧａＡｓヘテロエピ
タキシャル成長方法の成長温度プロファイルである。こ
の成長温度プロファイルを参照して、この実施例のＧａ
Ａｓヘテロエピタキシャル成長方法を説明する。なお、
Ｓｉ基板１、ＧａＡｓからなる化合物半導体低温成長層
２、ＧａＡｓからなる第１の化合物半導体エピタキシャ
ル層３、ＧａＡｓからなる第２の化合物半導体エピタキ
シャル層４、ＧａＡｓからなる第３の化合物半導体エピ
タキシャル層５は図１を参照する。
タキシャル成長方法の成長温度プロファイルである。こ
の成長温度プロファイルを参照して、この実施例のＧａ
Ａｓヘテロエピタキシャル成長方法を説明する。なお、
Ｓｉ基板１、ＧａＡｓからなる化合物半導体低温成長層
２、ＧａＡｓからなる第１の化合物半導体エピタキシャ
ル層３、ＧａＡｓからなる第２の化合物半導体エピタキ
シャル層４、ＧａＡｓからなる第３の化合物半導体エピ
タキシャル層５は図１を参照する。
【００４０】第１段階（図７中のイ参照） Ｓｉ基板１を還元性雰囲気中で１０００℃で約１０分間
加熱して表面に形成されている自然酸化膜を除去する。
加熱して表面に形成されている自然酸化膜を除去する。
【００４１】第２段階（図７中のロ参照） 次いで、Ｓｉ基板の温度を３５０〜５００℃に降温し
て、約５分間ＭＯＣＶＤすることによって成長核を形成
する厚さ１００ÅのＧａＡｓからなる化合物半導体低温
成長層２を成長する。
て、約５分間ＭＯＣＶＤすることによって成長核を形成
する厚さ１００ÅのＧａＡｓからなる化合物半導体低温
成長層２を成長する。
【００４２】第３段階（図７中のハ参照） 次いで、基板温度を６００℃以上７００℃未満に昇温
し、Ｖ／ＩＩＩ比を１３にして、約１０分間ＭＯＣＶＤ
することによって厚さ０．５μｍのＧａＡｓからなる第
１の化合物半導体エピタキシャル層３を成長する。
し、Ｖ／ＩＩＩ比を１３にして、約１０分間ＭＯＣＶＤ
することによって厚さ０．５μｍのＧａＡｓからなる第
１の化合物半導体エピタキシャル層３を成長する。
【００４３】第４段階（図７中のニ参照） 次いで、Ｓｉ基板温度を７００℃以上に昇温してＶ／Ｉ
ＩＩ比を１３に維持して約４０分間ＭＯＣＶＤすること
によって厚さ２．０μｍの第２のＧａＡｓからなる第２
の化合物半導体エピタキシャル層４を成長する。
ＩＩ比を１３に維持して約４０分間ＭＯＣＶＤすること
によって厚さ２．０μｍの第２のＧａＡｓからなる第２
の化合物半導体エピタキシャル層４を成長する。
【００４４】第５段階（図７中のホ参照） 最後にＳｉ基板温度を７００℃未満に降温し、Ｖ／ＩＩ
Ｉ比を２７にして約１０分間ＭＯＣＶＤすることによっ
て、第３のＧａＡｓからなる化合物半導体エピタキシャ
ル層５を成長する。
Ｉ比を２７にして約１０分間ＭＯＣＶＤすることによっ
て、第３のＧａＡｓからなる化合物半導体エピタキシャ
ル層５を成長する。
【００４５】図８は、従来と第２実施例の成長方法によ
るＧａＡｓエピタキシャル層の状態の比較図で、（Ａ）
は表面凹凸標準偏差、（Ｂ）はピット密度を示してい
る。この図に示されているように、この実施例のヘテロ
エピタキシャル成長方法によると、ＧａＡｓからなる第
１の化合物半導体エピタキシャル層を成長する際のＶ／
ＩＩＩ比を低くすることによって、ＧａＡｓからなる化
合物半導体低温成長層２のコアレッセンスが有効に抑制
されて、表面凹凸標準偏差は従来の二段階成長法に比較
して、３．１ｎｍから２．７ｎｍに低減している。ま
た、ＧａＡｓからなる第２の化合物半導体エピタキシャ
ル層４を成長する際のＸ／ＩＩＩ比を低くすることによ
って、ピット密度は、従来の二段階成長法に比較して５
×１０5 ｃｍ-2から３×１０5 ｃｍ-2に低減している。
るＧａＡｓエピタキシャル層の状態の比較図で、（Ａ）
は表面凹凸標準偏差、（Ｂ）はピット密度を示してい
る。この図に示されているように、この実施例のヘテロ
エピタキシャル成長方法によると、ＧａＡｓからなる第
１の化合物半導体エピタキシャル層を成長する際のＶ／
ＩＩＩ比を低くすることによって、ＧａＡｓからなる化
合物半導体低温成長層２のコアレッセンスが有効に抑制
されて、表面凹凸標準偏差は従来の二段階成長法に比較
して、３．１ｎｍから２．７ｎｍに低減している。ま
た、ＧａＡｓからなる第２の化合物半導体エピタキシャ
ル層４を成長する際のＸ／ＩＩＩ比を低くすることによ
って、ピット密度は、従来の二段階成長法に比較して５
×１０5 ｃｍ-2から３×１０5 ｃｍ-2に低減している。
【００４６】この実施例の化合物半導体ヘテロエピタキ
シャル成長方法においては、Ｓｉ基板上に化合物半導体
低温成長層を形成し、その上に第１の化合物半導体エピ
タキシャル層を成長する際のＶ／ＩＩＩ比および第２の
化合物半導体エピタキシャル層を成長する際のＶ／ＩＩ
Ｉ比を、第３の化合物半導体エピタキシャル層を成長中
する際のＶ／ＩＩＩ比よりも低い値、特に２０以下にす
ることによって、表面粗れとピット密度を低減する効果
を有している。
シャル成長方法においては、Ｓｉ基板上に化合物半導体
低温成長層を形成し、その上に第１の化合物半導体エピ
タキシャル層を成長する際のＶ／ＩＩＩ比および第２の
化合物半導体エピタキシャル層を成長する際のＶ／ＩＩ
Ｉ比を、第３の化合物半導体エピタキシャル層を成長中
する際のＶ／ＩＩＩ比よりも低い値、特に２０以下にす
ることによって、表面粗れとピット密度を低減する効果
を有している。
【００４７】（第３実施例）この実施例の化合物半導体
ヘテロエピタキシャル成長方法は、Ｓｉ基板上に化合物
半導体成長初期層を成長し、その上に成長した第１の化
合物半導体エピタキシャル層を種々の条件によってアニ
ールすることによって半導素子あるいは集積回路を形成
する最上層の化合物半導体エピタキシャル層の表面を平
坦化する条件を見出したものである。
ヘテロエピタキシャル成長方法は、Ｓｉ基板上に化合物
半導体成長初期層を成長し、その上に成長した第１の化
合物半導体エピタキシャル層を種々の条件によってアニ
ールすることによって半導素子あるいは集積回路を形成
する最上層の化合物半導体エピタキシャル層の表面を平
坦化する条件を見出したものである。
【００４８】Ｓｉ基板上に化合物半導体成長初期層を堆
積した後、化合物半導体エピタキシャル層を成長する
際、或る範囲の反応管内圧力とＶ族原料ガス分圧の雰囲
気中でその成長温度まで昇温すると、化合物半導体成長
初期層の表面平坦性が改善されることは既に知られてい
る。この実施例の化合物半導体ヘテロエピタキシャル成
長方法においては、Ｓｉ基板上に化合物半導体成長初期
層を成長し、その上に成長した化合物半導体エピタキシ
ャル層を所定の範囲の反応管内圧力とＶ族原料ガス分圧
の雰囲気中でアニールすることによって、さらにその上
に成長する化合物半導体エピタキシャル層の表面を平坦
化することを特徴とする。
積した後、化合物半導体エピタキシャル層を成長する
際、或る範囲の反応管内圧力とＶ族原料ガス分圧の雰囲
気中でその成長温度まで昇温すると、化合物半導体成長
初期層の表面平坦性が改善されることは既に知られてい
る。この実施例の化合物半導体ヘテロエピタキシャル成
長方法においては、Ｓｉ基板上に化合物半導体成長初期
層を成長し、その上に成長した化合物半導体エピタキシ
ャル層を所定の範囲の反応管内圧力とＶ族原料ガス分圧
の雰囲気中でアニールすることによって、さらにその上
に成長する化合物半導体エピタキシャル層の表面を平坦
化することを特徴とする。
【００４９】発明者らは、種々の実験によって、この化
合物半導体成長初期層を成長した後にＳｉ基板を昇温す
る際の平坦性を改善する雰囲気の条件が、化合物半導体
成長初期層の上に成長した化合物半導体エピタキシャル
層をアニールする際にも有効であることを発見した。
合物半導体成長初期層を成長した後にＳｉ基板を昇温す
る際の平坦性を改善する雰囲気の条件が、化合物半導体
成長初期層の上に成長した化合物半導体エピタキシャル
層をアニールする際にも有効であることを発見した。
【００５０】図９は、第３実施例の化合物半導体ヘテロ
エピタキシャル成長方法のアニール条件の説明図であ
る。この図の横軸はＶ族原料ガス分圧、縦軸は反応管内
圧力を示している。この図の、反応管内圧力７６Ｔｏｒ
ｒ、Ｖ族原料ガス分圧０．３５Ｔｏｒｒの点Ａと、反応
管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏ
ｒｒの点Ｂと、反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料
ガス分圧５．７Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔ
ｏｒｒ、Ｖ族原料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲
まれる領域の条件下でＳｉ基板上に成長した化合物半導
体成長初期層の上に成長した化合物半導体エピタキシャ
ル層をアニールすると、さらにその上に形成する化合物
半導体エピタキシャル層の表面平坦性が大きく改善さ
れ、半導体素子や集積回路を形成するのに適した化合物
半導体エピタキシャル層が得られる。
エピタキシャル成長方法のアニール条件の説明図であ
る。この図の横軸はＶ族原料ガス分圧、縦軸は反応管内
圧力を示している。この図の、反応管内圧力７６Ｔｏｒ
ｒ、Ｖ族原料ガス分圧０．３５Ｔｏｒｒの点Ａと、反応
管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏ
ｒｒの点Ｂと、反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料
ガス分圧５．７Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔ
ｏｒｒ、Ｖ族原料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲
まれる領域の条件下でＳｉ基板上に成長した化合物半導
体成長初期層の上に成長した化合物半導体エピタキシャ
ル層をアニールすると、さらにその上に形成する化合物
半導体エピタキシャル層の表面平坦性が大きく改善さ
れ、半導体素子や集積回路を形成するのに適した化合物
半導体エピタキシャル層が得られる。
【００５１】ここで、この実施例の化合物半導体ヘテロ
エピタキシャル成長方法において、ＭＯＣＶＤによって
Ｓｉ基板の上にＧａＡｓをエピタキシャル成長する実験
例を説明する。
エピタキシャル成長方法において、ＭＯＣＶＤによって
Ｓｉ基板の上にＧａＡｓをエピタキシャル成長する実験
例を説明する。
【００５２】〔第１の実験〕 第１段階 反応管中にＨ2 を１２ｓｌｍ、ＡｓＨ3 を３４ｓｃｃｍ
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ2 の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ3 を３４ｓｃｃｍ
導入した。
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ2 の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ3 を３４ｓｃｃｍ
導入した。
【００５３】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ3 を２
６６ｓｃｃｍ、トリメチルガリウム（ｔｒｉｍｅｔｈｙ
ｌｇａｌｌｉｕｍ ＴＭＧ）を１８ｓｃｃｍ導入してＧ
ａＡｓ低温成長層を１０ｎｍ程度堆積させた。
６６ｓｃｃｍ、トリメチルガリウム（ｔｒｉｍｅｔｈｙ
ｌｇａｌｌｉｕｍ ＴＭＧ）を１８ｓｃｃｍ導入してＧ
ａＡｓ低温成長層を１０ｎｍ程度堆積させた。
【００５４】第３段階 次に、Ｓｉ基板を昇温し、この上に６５０℃でＡｓＨ3
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。
【００５５】第４段階 第１のＧａＡｓエピタキシャル層の成長を中断し、Ｓｉ
基板を９００℃まで昇温し１５分間アニールを行った。
この際、反応管内圧力を７６Ｔｏｒｒとし、ＡｓＨ3 分
圧を０．１〜１．６Ｔｏｒｒの範囲で変化した。この反
応管内圧力とＡｓＨ3 分圧の範囲は、図９において直線
Ａ−Ｄで示されている。
基板を９００℃まで昇温し１５分間アニールを行った。
この際、反応管内圧力を７６Ｔｏｒｒとし、ＡｓＨ3 分
圧を０．１〜１．６Ｔｏｒｒの範囲で変化した。この反
応管内圧力とＡｓＨ3 分圧の範囲は、図９において直線
Ａ−Ｄで示されている。
【００５６】第５段階 このあと、Ｓｉ基板を再び降温し、６５０℃でＡｓＨ3
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。
【００５７】図１０は、アルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（１）である。この図
の横軸はアルシン分圧、縦軸は第２のＧａＡｓエピタキ
シャル層の表面凹凸標準偏差を示している。そしてこの
表面凹凸標準偏差は、ＧａＡｓエピタキシャル層の表面
を原子間力顕微鏡で観察して定量化しており、この数値
が小さいほど表面は平坦である。
キシャル層の表面平坦性の関係図（１）である。この図
の横軸はアルシン分圧、縦軸は第２のＧａＡｓエピタキ
シャル層の表面凹凸標準偏差を示している。そしてこの
表面凹凸標準偏差は、ＧａＡｓエピタキシャル層の表面
を原子間力顕微鏡で観察して定量化しており、この数値
が小さいほど表面は平坦である。
【００５８】Ｓｉ基板上に成長したＧａＡｓ低温成長層
の上に成長した第１のＧａＡｓエピタキシャル層をアニ
ールしなかった場合の、最上層の第２のＧａＡｓエピタ
キシャル層を観察すると、この図に示されているよう
に、ＲＭＳは４．０ｎｍであった。ＲＭＳが４．０ｎｍ
以下となり、アニールによる表面平坦性の改善がみられ
るのは、ＡｓＨ3 分圧が０．３５〜１．３Ｔｏｒｒの条
件であることがわかる。
の上に成長した第１のＧａＡｓエピタキシャル層をアニ
ールしなかった場合の、最上層の第２のＧａＡｓエピタ
キシャル層を観察すると、この図に示されているよう
に、ＲＭＳは４．０ｎｍであった。ＲＭＳが４．０ｎｍ
以下となり、アニールによる表面平坦性の改善がみられ
るのは、ＡｓＨ3 分圧が０．３５〜１．３Ｔｏｒｒの条
件であることがわかる。
【００５９】〔第２の実験〕 第１段階 反応管中にＨ2 を１２ｓｌｍ、ＡｓＨ3 を３４ｓｃｃｍ
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ2 の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ3 を３４ｓｃｃｍ
導入した。
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ2 の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ3 を３４ｓｃｃｍ
導入した。
【００６０】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ3 を２
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度堆積させた。
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度堆積させた。
【００６１】第３段階 次に、Ｓｉ基板を昇温し、この上に６５０℃でＡｓＨ3
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。
【００６２】第４段階 第１のＧａＡｓエピタキシャル層の成長を中断し、Ｓｉ
基板を９００℃まで昇温し１５分間アニールを行った。
この際、反応管内圧力を７６０Ｔｏｒｒとし、ＡｓＨ3
分圧を０〜１０Ｔｏｒｒの範囲で変化した。この反応管
内圧力とＡｓＨ3 分圧の範囲は、図９において直線Ｂ−
Ｃで示されている。
基板を９００℃まで昇温し１５分間アニールを行った。
この際、反応管内圧力を７６０Ｔｏｒｒとし、ＡｓＨ3
分圧を０〜１０Ｔｏｒｒの範囲で変化した。この反応管
内圧力とＡｓＨ3 分圧の範囲は、図９において直線Ｂ−
Ｃで示されている。
【００６３】第５段階 このあと、Ｓｉ基板を再び降温し、６５０℃でＡｓＨ3
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。
【００６４】図１１は、アルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（２）である。この図
の横軸はアルシン分圧、縦軸はＧａＡｓエピタキシャル
層の表面凹凸標準偏差を示している。ＲＭＳが４．０ｎ
ｍ以下となり、アニールによる表面平坦化の改善がみら
れるのは、ＡｓＨ3 分圧が０．６〜５．７Ｔｏｒｒの条
件であることがわかる。
キシャル層の表面平坦性の関係図（２）である。この図
の横軸はアルシン分圧、縦軸はＧａＡｓエピタキシャル
層の表面凹凸標準偏差を示している。ＲＭＳが４．０ｎ
ｍ以下となり、アニールによる表面平坦化の改善がみら
れるのは、ＡｓＨ3 分圧が０．６〜５．７Ｔｏｒｒの条
件であることがわかる。
【００６５】〔第３の実験〕 第１段階 反応管中にＨ2 を１２ｓｌｍ、ＡｓＨ3 を３４ｓｃｃｍ
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ2 の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ3 を３４ｓｃｃｍ
導入した。
導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を
１０００℃で１０分間加熱して自然酸化膜を除去した。
以後の工程において、Ｈ2 の流量は変わらない。反応管
内圧力もアニール工程以外では変わらない。また、Ｇａ
Ａｓを成長する工程以外は反応管の内部に付着したＧａ
Ａｓが分解するのを防ぐためにＡｓＨ3 を３４ｓｃｃｍ
導入した。
【００６６】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ3 を２
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度堆積させた。
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度堆積させた。
【００６７】第３段階 次に、Ｓｉ基板を昇温し、この上に６５０℃でＡｓＨ3
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
０．５μｍの第１のＧａＡｓエピタキシャル層を成長し
た。
【００６８】第４段階 第１のＧａＡｓエピタキシャル層の成長を中断し、Ｓｉ
基板を９００℃まで昇温し１５分間アニールを行った。
この際、ＡｓＨ3 流量を３４ｓｃｃｍとし、反応管内圧
力を５０〜７６０Ｔｏｒｒの範囲で変化した。このと
き、ＡｓＨ3 分圧は０．１４〜２．１Ｔｏｒｒの範囲で
あった。
基板を９００℃まで昇温し１５分間アニールを行った。
この際、ＡｓＨ3 流量を３４ｓｃｃｍとし、反応管内圧
力を５０〜７６０Ｔｏｒｒの範囲で変化した。このと
き、ＡｓＨ3 分圧は０．１４〜２．１Ｔｏｒｒの範囲で
あった。
【００６９】第５段階 このあと、Ｓｉ基板を再び降温し、６５０℃でＡｓＨ3
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。
を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍ導入して厚さ
２．５μｍの上層の第２のＧａＡｓエピタキシャル層を
成長した。
【００７０】図１２は、反応管内圧力とＧａＡｓエピタ
キシャル層の表面平坦性の関係図である。この図の横軸
は反応管内圧力、縦軸はＧａＡｓエピタキシャル層の表
面凹凸標準偏差を示している。ＲＭＳが４．０ｎｍ以下
となり、アニールによる表面平坦化の改善がみられるの
は、反応管内圧力が２２０Ｔｏｒｒ以上の条件、ＡｓＨ
3 分圧が０．６２以上の条件であることがわかる。これ
は図９の領域ＡＢＣＤに含まれる。
キシャル層の表面平坦性の関係図である。この図の横軸
は反応管内圧力、縦軸はＧａＡｓエピタキシャル層の表
面凹凸標準偏差を示している。ＲＭＳが４．０ｎｍ以下
となり、アニールによる表面平坦化の改善がみられるの
は、反応管内圧力が２２０Ｔｏｒｒ以上の条件、ＡｓＨ
3 分圧が０．６２以上の条件であることがわかる。これ
は図９の領域ＡＢＣＤに含まれる。
【００７１】上記の実施例においては、ＧａＡｓ低温成
長層、第１のＧａＡｓエピタキシャル層、上層の第２の
ＧａＡｓエピタキシャル層を成長する際の管内圧力を７
６Ｔｏｒｒとしたが、１１０Ｔｏｒｒ以下であれば上記
と同様の平坦な表面を有する上層の第２のＧａＡｓエピ
タキシャル層を得ることができた。この実施例において
は、化合物半導体としてＧａＡｓ，ＡｌＡｓ，ＩｎＡ
ｓ，ＧａＰ，ＡｌＰ，ＩｎＰまたはこれらの混晶を用い
ることができる。
長層、第１のＧａＡｓエピタキシャル層、上層の第２の
ＧａＡｓエピタキシャル層を成長する際の管内圧力を７
６Ｔｏｒｒとしたが、１１０Ｔｏｒｒ以下であれば上記
と同様の平坦な表面を有する上層の第２のＧａＡｓエピ
タキシャル層を得ることができた。この実施例において
は、化合物半導体としてＧａＡｓ，ＡｌＡｓ，ＩｎＡ
ｓ，ＧａＰ，ＡｌＰ，ＩｎＰまたはこれらの混晶を用い
ることができる。
【００７２】（第４実施例）前記のように従来から、Ｓ
ｉ基板の上に４００〜５００℃程度の低温で化合物半導
体低温成長層を成長し、その上に６００〜７５０℃程度
の高温で所望の化合物半導体エピタキシャル層を成長す
る２段階成長法、または、この化合物半導体低温成長層
の上にそれよりやや高い温度でバッファーとなる化合物
半導体層を成長し、その上にさらに高い温度で所望の化
合物半導体エピタキシャル層を成長する３段階成長法が
知られている。
ｉ基板の上に４００〜５００℃程度の低温で化合物半導
体低温成長層を成長し、その上に６００〜７５０℃程度
の高温で所望の化合物半導体エピタキシャル層を成長す
る２段階成長法、または、この化合物半導体低温成長層
の上にそれよりやや高い温度でバッファーとなる化合物
半導体層を成長し、その上にさらに高い温度で所望の化
合物半導体エピタキシャル層を成長する３段階成長法が
知られている。
【００７３】ところが、前記の２段階成長法において
は、化合物半導体低温成長層を成長した後に所望の化合
物半導体エピタキシャル成長層の成長温度まで昇温する
際、化合物半導体低温成長層の表面が荒れ、その上に成
長するエピタキシャル成長層の表面の平坦性が悪くなる
という問題があった。
は、化合物半導体低温成長層を成長した後に所望の化合
物半導体エピタキシャル成長層の成長温度まで昇温する
際、化合物半導体低温成長層の表面が荒れ、その上に成
長するエピタキシャル成長層の表面の平坦性が悪くなる
という問題があった。
【００７４】このように低温成長層の表面が荒れる前
に、通常の所望のエピタキシャル成長層の成長温度より
も低温でバッファー層を成長する３段階成長法を用いる
ことによってある程度の改善がみられる。しかし、この
際、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）を用
いると、ＴＭＧの分解温度が高いため、化合物半導体低
温成長層の上に成長するバッファー層の成長温度を充分
に低温化することができない。
に、通常の所望のエピタキシャル成長層の成長温度より
も低温でバッファー層を成長する３段階成長法を用いる
ことによってある程度の改善がみられる。しかし、この
際、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）を用
いると、ＴＭＧの分解温度が高いため、化合物半導体低
温成長層の上に成長するバッファー層の成長温度を充分
に低温化することができない。
【００７５】この実施例のヘテロエピタキシャル成長方
法は、Ｇａの原料として、前記のトリメチルガリウム
（ＴＭＧ）より分解温度が低く、低温で成長することが
できるトリエチルガリウム（ＴＥＧ）を用いて化合物半
導体低温成長層の上に化合物半導体のバッファー層を成
長する点を特徴とする。
法は、Ｇａの原料として、前記のトリメチルガリウム
（ＴＭＧ）より分解温度が低く、低温で成長することが
できるトリエチルガリウム（ＴＥＧ）を用いて化合物半
導体低温成長層の上に化合物半導体のバッファー層を成
長する点を特徴とする。
【００７６】Ｇａ原料としてＴＭＧを用いる場合より低
温でバッファー層を成長することにより、化合物半導体
低温成長層を成長した後に目的とする化合物半導体エピ
タキシャル成長層を成長する温度まで昇温する際に生じ
ていた低温成長層の表面の荒れを防ぐことができ、この
上に成長する目的とする化合物半導体エピタキシャル層
の表面の平坦性を改善することができる。また、バッフ
ァー層を成長する際のＧａの原料として成長速度の遅い
トリエチルガリウム（ＴＥＧ）を用い、化合物半導体低
温成長層や目的とする化合物半導体エピタキシャル層等
の他の層を成長する際には、成長速度の速いトリメチル
ガリウム（ＴＭＧ）を用いることによって工程全体が長
時間化するのを防ぐことができる。
温でバッファー層を成長することにより、化合物半導体
低温成長層を成長した後に目的とする化合物半導体エピ
タキシャル成長層を成長する温度まで昇温する際に生じ
ていた低温成長層の表面の荒れを防ぐことができ、この
上に成長する目的とする化合物半導体エピタキシャル層
の表面の平坦性を改善することができる。また、バッフ
ァー層を成長する際のＧａの原料として成長速度の遅い
トリエチルガリウム（ＴＥＧ）を用い、化合物半導体低
温成長層や目的とする化合物半導体エピタキシャル層等
の他の層を成長する際には、成長速度の速いトリメチル
ガリウム（ＴＭＧ）を用いることによって工程全体が長
時間化するのを防ぐことができる。
【００７７】この実施例においては、ＭＯＣＶＤによっ
てＳｉ基板上にＧａＡｓエピタキシャル層を成長する工
程を説明する。
てＳｉ基板上にＧａＡｓエピタキシャル層を成長する工
程を説明する。
【００７８】第１段階 反応管中にＨ2 を１２ｓｌｍ、ＡｓＨ3 を３４ｓｃｃｍ
の流量で導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓ
ｉ基板を１０００℃に加熱して１０分間維持して自然酸
化膜を除去する。以後の工程において、Ｈ2 の流量は変
わらず、反応管内圧力はアニール工程以外では変わらな
い。また、成長以外のときは反応管の内部に付着したＧ
ａＡｓが分解するのを防ぐため、ＡｓＨ3 を３４ｓｃｃ
ｍ導入する。
の流量で導入し、反応管内圧力を７６Ｔｏｒｒとし、Ｓ
ｉ基板を１０００℃に加熱して１０分間維持して自然酸
化膜を除去する。以後の工程において、Ｈ2 の流量は変
わらず、反応管内圧力はアニール工程以外では変わらな
い。また、成長以外のときは反応管の内部に付着したＧ
ａＡｓが分解するのを防ぐため、ＡｓＨ3 を３４ｓｃｃ
ｍ導入する。
【００７９】第２段階 Ｓｉ基板の温度を４００℃程度に降温し、ＡｓＨ3 を２
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度成長する。
６６ｓｃｃｍ、ＴＭＧを１８ｓｃｃｍ導入してＧａＡｓ
低温成長層を１０ｎｍ程度成長する。
【００８０】第３段階 次に、Ｓｉ基板を昇温し、次の条件でバッファー層を成
長する。 ＡｓＨ3 流量 ６７ｓｃｃｍ ＴＭＧ流量 ２．５ｓｃｃｍ ＴＥＧ流量 ２．６ｓｃｃｍ バッファー層の成長温度（℃）およびＧａ原料 ４５０℃ ＴＥＧ ５００℃ ＴＥＧ ５２０℃ ＴＥＧ ５５０℃ ＴＭＧ，ＴＥＧ ５７０℃ ＴＭＧ，ＴＥＧ ６００℃ ＴＭＧ ６５０℃ ＴＭＧ，ＴＥＧ 膜圧 ５０００Å
長する。 ＡｓＨ3 流量 ６７ｓｃｃｍ ＴＭＧ流量 ２．５ｓｃｃｍ ＴＥＧ流量 ２．６ｓｃｃｍ バッファー層の成長温度（℃）およびＧａ原料 ４５０℃ ＴＥＧ ５００℃ ＴＥＧ ５２０℃ ＴＥＧ ５５０℃ ＴＭＧ，ＴＥＧ ５７０℃ ＴＭＧ，ＴＥＧ ６００℃ ＴＭＧ ６５０℃ ＴＭＧ，ＴＥＧ 膜圧 ５０００Å
【００８１】第４段階 Ｓｉ基板の温度を６５０℃に昇温し、反応管内にＡｓＨ
3 を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍの流量で導
入して厚さ２．５μｍのＧａＡｓエピタキシャル層を成
長する。
3 を６７ｓｃｃｍ、ＴＭＧを２．５ｓｃｃｍの流量で導
入して厚さ２．５μｍのＧａＡｓエピタキシャル層を成
長する。
【００８２】図１３は、第４実施例のＧａＡｓエピタキ
シャル層の平坦性とバッファー層成長温度関係図で、
（Ａ）はピット密度、（Ｂ）は平坦性を示している。こ
の図１３（Ａ），（Ｂ）にみられるように、Ｇａ原料と
してＴＭＧを用いた場合は、５７０℃以下でバッファー
層を成長すると、急激に低温成長層表面のピット密度と
平坦性の劣化する。しかし、Ｇａ原料としてＴＥＧを用
いた場合は、５７０℃以下でバッファー層を成長しても
５００℃程度まではバッファー層の表面のピット密度と
平坦性の劣化は生じない。
シャル層の平坦性とバッファー層成長温度関係図で、
（Ａ）はピット密度、（Ｂ）は平坦性を示している。こ
の図１３（Ａ），（Ｂ）にみられるように、Ｇａ原料と
してＴＭＧを用いた場合は、５７０℃以下でバッファー
層を成長すると、急激に低温成長層表面のピット密度と
平坦性の劣化する。しかし、Ｇａ原料としてＴＥＧを用
いた場合は、５７０℃以下でバッファー層を成長しても
５００℃程度まではバッファー層の表面のピット密度と
平坦性の劣化は生じない。
【００８３】このように、ＧａＡｓ低温成長層の表面荒
れを抑制することによってより表面が平坦なＧａＡｓエ
ピタキシャル層が得られた。これらの実験結果から、成
長温度は４９０℃から５８０℃程度が適当であることが
わかる。この実施例における化合物半導体は、ＧａＡ
ｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，ＩｎＰおよ
びこれらの混晶等とすることができる。
れを抑制することによってより表面が平坦なＧａＡｓエ
ピタキシャル層が得られた。これらの実験結果から、成
長温度は４９０℃から５８０℃程度が適当であることが
わかる。この実施例における化合物半導体は、ＧａＡ
ｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，ＩｎＰおよ
びこれらの混晶等とすることができる。
【００８４】（第５実施例）従来から、Ｓｉ基板等のＩ
Ｖ族基板上にＧａＡｓ等の化合物半導体エピタキシャル
層を形成する場合、ＩＶ族基板上にまず化合物半導体低
温成長層を成長し、続いて成長した化合物半導体エピタ
キシャル層の表面の凹凸を研磨して平坦化した後に化合
物半導体エピタキシャル層を成長して、この化合物半導
体エピタキシャル層の表面を平坦化することが試みられ
ていた。ところが、この方法によって表面の凹凸の少な
い化合物半導体エピタキシャル層を得ることができる
が、この化合物半導体エピタキシャル層の表面上にピッ
トが多く発生するという問題が生じる。これはピットの
発生原因である積層欠陥を、研磨によって無くすること
ができないためである。
Ｖ族基板上にＧａＡｓ等の化合物半導体エピタキシャル
層を形成する場合、ＩＶ族基板上にまず化合物半導体低
温成長層を成長し、続いて成長した化合物半導体エピタ
キシャル層の表面の凹凸を研磨して平坦化した後に化合
物半導体エピタキシャル層を成長して、この化合物半導
体エピタキシャル層の表面を平坦化することが試みられ
ていた。ところが、この方法によって表面の凹凸の少な
い化合物半導体エピタキシャル層を得ることができる
が、この化合物半導体エピタキシャル層の表面上にピッ
トが多く発生するという問題が生じる。これはピットの
発生原因である積層欠陥を、研磨によって無くすること
ができないためである。
【００８５】この実施例のヘテロエピタキシャル成長方
法は、Ｓｉ基板等のＩＶ族基板の上に化合物半導体低温
成長層を成長し、続いて成長した化合物半導体エピタキ
シャル層の表面の凹凸を研磨して平坦化した後に、後に
成長する化合物半導体エピタキシャル層を成長する温度
よりも高い温度でアニールして積層欠陥を低減し、それ
によって化合物半導体エピタキシャル層の表面のピット
を低減し、結晶性を改善することを特徴とする。この実
施例のヘテロエピタキシャル成長方法によって、Ｓｉ基
板の上にＧａＡｓ層を成長する工程を説明する。
法は、Ｓｉ基板等のＩＶ族基板の上に化合物半導体低温
成長層を成長し、続いて成長した化合物半導体エピタキ
シャル層の表面の凹凸を研磨して平坦化した後に、後に
成長する化合物半導体エピタキシャル層を成長する温度
よりも高い温度でアニールして積層欠陥を低減し、それ
によって化合物半導体エピタキシャル層の表面のピット
を低減し、結晶性を改善することを特徴とする。この実
施例のヘテロエピタキシャル成長方法によって、Ｓｉ基
板の上にＧａＡｓ層を成長する工程を説明する。
【００８６】図１４は、第５実施例のヘテロエピタキシ
ャル成長方法の工程説明図で、（Ａ）〜（Ｃ）は各工程
を示している。この図において、１１はＳｉ基板、１２
はＧａＡｓ低温成長層、１３はＧａＡｓエピタキシャル
層、１４もＧａＡｓエピタキシャル層である。この工程
説明図によってこの実施例のヘテロエピタキシャル成長
方法を説明する。
ャル成長方法の工程説明図で、（Ａ）〜（Ｃ）は各工程
を示している。この図において、１１はＳｉ基板、１２
はＧａＡｓ低温成長層、１３はＧａＡｓエピタキシャル
層、１４もＧａＡｓエピタキシャル層である。この工程
説明図によってこの実施例のヘテロエピタキシャル成長
方法を説明する。
【００８７】第１段階（図１４（Ａ）参照） Ｓｉ基板１１の上にＭＯＣＶＤ等の成長方法によって、
厚さ１００ÅのＧａＡｓ低温成長層１２を成長し、続い
て厚さ３μｍのＧａＡｓエピタキシャル層１３を成長す
る。
厚さ１００ÅのＧａＡｓ低温成長層１２を成長し、続い
て厚さ３μｍのＧａＡｓエピタキシャル層１３を成長す
る。
【００８８】第２段階（図１４（Ｂ）参照） ＧａＡｓエピタキシャル層１３の凹凸を有する表面を約
１μｍ研磨して厚さ２μｍの平坦なＧａＡｓエピタキシ
ャル層１３を残す。
１μｍ研磨して厚さ２μｍの平坦なＧａＡｓエピタキシ
ャル層１３を残す。
【００８９】第３段階（図１４（Ｃ）参照） 平坦化したＧａＡｓエピタキシャル層１３の上に、６５
０℃で再度ＧａＡｓを成長してＧａＡｓエピタキシャル
層１４を形成する。
０℃で再度ＧａＡｓを成長してＧａＡｓエピタキシャル
層１４を形成する。
【００９０】図１５は、第５実施例の従来のヘテロエピ
タキシャル成長方法によって成長したＧａＡｓ層の表面
の結晶構造の原子間力顕微鏡写真であり、（Ａ）は従来
の成長方法で成長した場合、（Ｂ）はこの実施例の成長
方法で成長した場合を示している。図１５（Ａ）は、Ｓ
ｉ基板１１の上にＭＯＣＶＤ等の成長方法によって、厚
さ１００ÅのＧａＡｓ低温成長層１２を成長し、続いて
厚さ３μｍのＧａＡｓエピタキシャル層１３を成長し、
その表面を約１μｍ研磨して平坦化した後に６５０℃で
ＧａＡｓエピタキシャル層を成長した場合の表面を示し
ているが、表面上には多くのピットが存在していること
がわかる。
タキシャル成長方法によって成長したＧａＡｓ層の表面
の結晶構造の原子間力顕微鏡写真であり、（Ａ）は従来
の成長方法で成長した場合、（Ｂ）はこの実施例の成長
方法で成長した場合を示している。図１５（Ａ）は、Ｓ
ｉ基板１１の上にＭＯＣＶＤ等の成長方法によって、厚
さ１００ÅのＧａＡｓ低温成長層１２を成長し、続いて
厚さ３μｍのＧａＡｓエピタキシャル層１３を成長し、
その表面を約１μｍ研磨して平坦化した後に６５０℃で
ＧａＡｓエピタキシャル層を成長した場合の表面を示し
ているが、表面上には多くのピットが存在していること
がわかる。
【００９１】図１５（Ｂ）は、Ｓｉ基板１１の上にＭＯ
ＣＶＤ等の成長方法によって、厚さ１００ÅのＧａＡｓ
低温成長層１２を成長し、続いて厚さ３μｍのＧａＡｓ
エピタキシャル層１３を成長し、その表面を約１μｍ研
磨して平坦化した後に６５０℃でアニールを施し、その
後に６５０℃でＧａＡｓエピタキシャル層を成長した場
合の表面を示しているが、アニールを加えることによっ
てピットが消失していることがわかる。
ＣＶＤ等の成長方法によって、厚さ１００ÅのＧａＡｓ
低温成長層１２を成長し、続いて厚さ３μｍのＧａＡｓ
エピタキシャル層１３を成長し、その表面を約１μｍ研
磨して平坦化した後に６５０℃でアニールを施し、その
後に６５０℃でＧａＡｓエピタキシャル層を成長した場
合の表面を示しているが、アニールを加えることによっ
てピットが消失していることがわかる。
【００９２】また、この実施例のヘテロエピタキシャル
成長方法によるＧａＡｓ層のＸ線回折半値幅は１７０ｓ
ｅｃであり、従来法（Ｘ線回折半値幅２２０ｓｅｃ）に
比べて結晶性が向上していることがわかった。この実施
例のヘテロエピタキシャル成長方法によると、前記のＧ
ａＡｓの他に化合物半導体一般についても同様の効果を
生じることかわかった。また、このＧａＡｓエピタキシ
ャル層１３を研磨した後のアニール温度は、８００℃以
上であると上記と同様の効果を生じることがわかった。
また、化合物半導体エピタキシャル層１３を研磨した後
のアニールを、Ｖ族原料ガス雰囲気中で行うと、蒸気圧
の高いＶ族元素の蒸発を防ぐことができる。上記Ｖ族原
料ガスとしては、Ｖ族のハイドライド系ガス、ハライド
系ガスを用いることができ、また、有機物や固体砒素蒸
気を用いることができる。
成長方法によるＧａＡｓ層のＸ線回折半値幅は１７０ｓ
ｅｃであり、従来法（Ｘ線回折半値幅２２０ｓｅｃ）に
比べて結晶性が向上していることがわかった。この実施
例のヘテロエピタキシャル成長方法によると、前記のＧ
ａＡｓの他に化合物半導体一般についても同様の効果を
生じることかわかった。また、このＧａＡｓエピタキシ
ャル層１３を研磨した後のアニール温度は、８００℃以
上であると上記と同様の効果を生じることがわかった。
また、化合物半導体エピタキシャル層１３を研磨した後
のアニールを、Ｖ族原料ガス雰囲気中で行うと、蒸気圧
の高いＶ族元素の蒸発を防ぐことができる。上記Ｖ族原
料ガスとしては、Ｖ族のハイドライド系ガス、ハライド
系ガスを用いることができ、また、有機物や固体砒素蒸
気を用いることができる。
【００９３】（第６実施例）従来、Ｓｉ基板上にＭＯＣ
ＶＤによってＧａＡｓ等の化合物半導体エピタキシャル
層を成長する場合、（１００）−〔０１１〕２°ｏｆｆ
Ｓｉ基板を用いて二段成長法によって成長していた。
ＶＤによってＧａＡｓ等の化合物半導体エピタキシャル
層を成長する場合、（１００）−〔０１１〕２°ｏｆｆ
Ｓｉ基板を用いて二段成長法によって成長していた。
【００９４】図１６は、従来のアニール工程を有するＧ
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（１）である。この方法においては、Ｓｉ基板を
ＡｓＨ3 雰囲気中で通常１０００℃程度で１０分間プリ
ベークし（イ）、４００℃で厚さ１００Åの成長核を形
成するためのＧａＡｓ低温成長層を成長し（ロ）、最後
に６５０℃で厚さ３．０μｍの単結晶のＧａＡｓエピタ
キシャル層を成長している（ハ）が、この成長方法で、
Ｓｉ基板上のＧａＡｓ低温成長層の上に成長したＧａＡ
ｓエピタキシャル層は、Ｓｉ基板における〔０１１〕方
向にストライプエッチした場合に逆メサになり、〔０１
−１〕方向にストライプエッチした場合に順メサになる
位相を持っている。なお、上記の〔０１−１〕の〔−
１〕は通常は〔１〕の上にバーを付して表記する結晶方
位を示している。
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（１）である。この方法においては、Ｓｉ基板を
ＡｓＨ3 雰囲気中で通常１０００℃程度で１０分間プリ
ベークし（イ）、４００℃で厚さ１００Åの成長核を形
成するためのＧａＡｓ低温成長層を成長し（ロ）、最後
に６５０℃で厚さ３．０μｍの単結晶のＧａＡｓエピタ
キシャル層を成長している（ハ）が、この成長方法で、
Ｓｉ基板上のＧａＡｓ低温成長層の上に成長したＧａＡ
ｓエピタキシャル層は、Ｓｉ基板における〔０１１〕方
向にストライプエッチした場合に逆メサになり、〔０１
−１〕方向にストライプエッチした場合に順メサになる
位相を持っている。なお、上記の〔０１−１〕の〔−
１〕は通常は〔１〕の上にバーを付して表記する結晶方
位を示している。
【００９５】また、Ｓｉ基板をＮＨ4 ＯＨ／Ｈ2 Ｏ2 溶
液で前処理した後、Ｓｉ基板のプリベークを８７５℃以
下のＡｓＨ3 雰囲気で行うことによって、Ｓｉ基板にお
ける〔０１−１〕方向にストライプエッチした場合に逆
メサに、〔０１１〕方向にストライプエッチした場合に
順メサになる位相をもつ単結晶のＧａＡｓエピタキシャ
ル層が得られる。そして、この結晶は、前記の通常のＧ
ａＡｓ結晶に比較して結晶性や表面平坦性が良いことが
わかっている。
液で前処理した後、Ｓｉ基板のプリベークを８７５℃以
下のＡｓＨ3 雰囲気で行うことによって、Ｓｉ基板にお
ける〔０１−１〕方向にストライプエッチした場合に逆
メサに、〔０１１〕方向にストライプエッチした場合に
順メサになる位相をもつ単結晶のＧａＡｓエピタキシャ
ル層が得られる。そして、この結晶は、前記の通常のＧ
ａＡｓ結晶に比較して結晶性や表面平坦性が良いことが
わかっている。
【００９６】この結晶方位の変化は、Ｓｉ基板のプリベ
ーク温度が１０００℃の場合は、Ｓｉ−Ａｓの強いジン
クブレンド結合ができるのに対して、８７５℃以下の場
合にはＳｉ−Ａｓの結合は無く、成長核形成時に第１層
目がＧａ原子層に置き換えられことに起因すると考えら
れる。
ーク温度が１０００℃の場合は、Ｓｉ−Ａｓの強いジン
クブレンド結合ができるのに対して、８７５℃以下の場
合にはＳｉ−Ａｓの結合は無く、成長核形成時に第１層
目がＧａ原子層に置き換えられことに起因すると考えら
れる。
【００９７】また、８７５℃以下でプリベークした方
が、ＧａＡｓの結晶性や表面平坦性において優れている
原因は、Ｓｉ−Ｇａ結合が弱いボンドである上、第２層
目のＡｓ層との化学的ボンドが無いため、Ｓｉ／ＧａＡ
ｓの格子不整合が緩和されることにあると考えられる。
また、一般に、ＧａＡｓ結晶成長中、あるいは成長後に
アニール工程を導入すると、ＧａＡｓ結晶中の欠陥を抑
制でき、表面平坦性を改善できることがわかっている。
が、ＧａＡｓの結晶性や表面平坦性において優れている
原因は、Ｓｉ−Ｇａ結合が弱いボンドである上、第２層
目のＡｓ層との化学的ボンドが無いため、Ｓｉ／ＧａＡ
ｓの格子不整合が緩和されることにあると考えられる。
また、一般に、ＧａＡｓ結晶成長中、あるいは成長後に
アニール工程を導入すると、ＧａＡｓ結晶中の欠陥を抑
制でき、表面平坦性を改善できることがわかっている。
【００９８】図１７は、従来のアニール工程を有するＧ
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（２）である。この方法においては、Ｓｉ基板を
ＡｓＨ3 雰囲気中で１０００℃で１０分間プリベークし
（イ）、４００℃で厚さ１００Åの成長核を形成するた
めのＧａＡｓ低温成長層を成長し（ロ）、５００℃で厚
さ１．５μｍの単結晶のＧａＡｓエピタキシャル層を成
長し（ハ）、９００℃、１０分間のアニールを行い
（ニ）、再び、５００℃で厚さ１．５μｍの単結晶のＧ
ａＡｓエピタキシャル層を成長している。この単結晶Ｇ
ａＡｓ層を成長する途中のアニールによって、欠陥を抑
制し、表面の平坦性を改善することができる。
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（２）である。この方法においては、Ｓｉ基板を
ＡｓＨ3 雰囲気中で１０００℃で１０分間プリベークし
（イ）、４００℃で厚さ１００Åの成長核を形成するた
めのＧａＡｓ低温成長層を成長し（ロ）、５００℃で厚
さ１．５μｍの単結晶のＧａＡｓエピタキシャル層を成
長し（ハ）、９００℃、１０分間のアニールを行い
（ニ）、再び、５００℃で厚さ１．５μｍの単結晶のＧ
ａＡｓエピタキシャル層を成長している。この単結晶Ｇ
ａＡｓ層を成長する途中のアニールによって、欠陥を抑
制し、表面の平坦性を改善することができる。
【００９９】図１８は、従来のアニール工程を有するＧ
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（３）である。この方法においては、Ｓｉ基板を
ＡｓＨ3 雰囲気中で１０００℃で１０分間プリベークし
（イ）、４００℃で厚さ１００Åの成長核を形成するた
めのＧａＡｓ低温成長層を成長し（ロ）、５００℃で厚
さ１．５μｍの単結晶ＧａＡｓエピタキシャル層を成長
し（ハ）、９００℃のアニールを３回繰り返すサーマル
サイクルアニールを行い（ニ）、再び、５００℃で厚さ
１．５μｍの単結晶のＧａＡｓエピタキシャル層を成長
している。この単結晶のＧａＡｓエピタキシャル層を成
長する途中のアニールによって、欠陥を抑制し、表面の
平坦性をさらに改善することができる。
ａＡｓヘテロエピタキシャル成長方法の成長温度プロフ
ァイル（３）である。この方法においては、Ｓｉ基板を
ＡｓＨ3 雰囲気中で１０００℃で１０分間プリベークし
（イ）、４００℃で厚さ１００Åの成長核を形成するた
めのＧａＡｓ低温成長層を成長し（ロ）、５００℃で厚
さ１．５μｍの単結晶ＧａＡｓエピタキシャル層を成長
し（ハ）、９００℃のアニールを３回繰り返すサーマル
サイクルアニールを行い（ニ）、再び、５００℃で厚さ
１．５μｍの単結晶のＧａＡｓエピタキシャル層を成長
している。この単結晶のＧａＡｓエピタキシャル層を成
長する途中のアニールによって、欠陥を抑制し、表面の
平坦性をさらに改善することができる。
【０１００】ところが、Ｓｉ基板をＮＨ4 ＯＨ／Ｈ2 Ｏ
2 溶液で前処理した後、Ｓｉ基板のプリベークを８７５
℃以下のＡｓＨ3 雰囲気中で行った場合、前記の従来の
技術と同様の温度でアニールやサーマルサイクルアニー
ルを行うと、ＧａＡｓ結晶が多結晶化し、Ｓｉ基板上に
平坦性や結晶性のよいＧａＡｓ単結晶層を得ることがで
きず、この単結晶層の上に半導体素子を形成する上で障
害となる。この原因は、８７５℃以上でアニールを行う
と極く初期に形成されるＳｉ−Ｇａのボンドが切れ、Ｓ
ｉ−Ａｓの強いジンクブレンド構造が形成されることに
起因するものと考えられる。
2 溶液で前処理した後、Ｓｉ基板のプリベークを８７５
℃以下のＡｓＨ3 雰囲気中で行った場合、前記の従来の
技術と同様の温度でアニールやサーマルサイクルアニー
ルを行うと、ＧａＡｓ結晶が多結晶化し、Ｓｉ基板上に
平坦性や結晶性のよいＧａＡｓ単結晶層を得ることがで
きず、この単結晶層の上に半導体素子を形成する上で障
害となる。この原因は、８７５℃以上でアニールを行う
と極く初期に形成されるＳｉ−Ｇａのボンドが切れ、Ｓ
ｉ−Ａｓの強いジンクブレンド構造が形成されることに
起因するものと考えられる。
【０１０１】この実施例は、（１００）から〔０１１〕
方向に傾斜させたＳｉ基板上における化合物半導体エピ
タキシャル層の成長において、Ｓｉ基板の加熱による酸
化膜除去をＶ族元素ガス雰囲気中で８７５℃以下で行う
工程を有し、さらに化合物半導体エピタキシャル層を成
長する途中、あるいは成長後のアニールを、Ｓｉ基板の
自然酸化膜を除去する工程の温度以下で行い、Ｓｉ基板
上に、従来技術によって形成したものに比較して平坦性
や結晶性が著しく改善されたＧａＡｓ層を得ることを特
徴とする。
方向に傾斜させたＳｉ基板上における化合物半導体エピ
タキシャル層の成長において、Ｓｉ基板の加熱による酸
化膜除去をＶ族元素ガス雰囲気中で８７５℃以下で行う
工程を有し、さらに化合物半導体エピタキシャル層を成
長する途中、あるいは成長後のアニールを、Ｓｉ基板の
自然酸化膜を除去する工程の温度以下で行い、Ｓｉ基板
上に、従来技術によって形成したものに比較して平坦性
や結晶性が著しく改善されたＧａＡｓ層を得ることを特
徴とする。
【０１０２】以下、Ｓｉ基板上に化合物半導体層を成長
する従来の方法とこの実施例の方法を対比して説明す
る。 〔従来のＳｉ基板上への化合物半導体層の成長方法〕
Ｉ プリベーク工程（成長温度プロファイルは図１６参照） （１００）−〔０１１〕２°ｏｆｆ Ｓｉ基板を用い、 管内圧力 ７６Ｔｏｒｒ 温度 １０００℃、１０分間 Ｈ2 １２ｓｌｍ ＡｓＨ3 ０．０５ｓｌｍ
する従来の方法とこの実施例の方法を対比して説明す
る。 〔従来のＳｉ基板上への化合物半導体層の成長方法〕
Ｉ プリベーク工程（成長温度プロファイルは図１６参照） （１００）−〔０１１〕２°ｏｆｆ Ｓｉ基板を用い、 管内圧力 ７６Ｔｏｒｒ 温度 １０００℃、１０分間 Ｈ2 １２ｓｌｍ ＡｓＨ3 ０．０５ｓｌｍ
【０１０３】成長核形成層形成工程 管内圧力 ７６Ｔｏｒｒ 温度 ４００℃ Ｈ2 １２ｓｌｍ ＴＭＧ （１５℃） Ｈ2 バブリングガス１００
ｓｃｃｍ ＡｓＨ3 ０．４０ｓｌｍ 成長レート ２５Å／分 膜厚 １００Å
ｓｃｃｍ ＡｓＨ3 ０．４０ｓｌｍ 成長レート ２５Å／分 膜厚 １００Å
【０１０４】ＧａＡｓ単結晶層形成工程 管内圧力 ７６Ｔｏｒｒ 温度 ６５０℃ Ｈ2 １２ｓｌｍ ＴＭＧ （１５℃） Ｈ2 バブリングガス１４ｓ
ｃｃｍ ＡｓＨ3 ０．１０ｓｌｍ 成長レート ７１０Å／分 膜厚 ３．０μｍ
ｃｃｍ ＡｓＨ3 ０．１０ｓｌｍ 成長レート ７１０Å／分 膜厚 ３．０μｍ
【０１０５】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＩＩ ＮＨ4 ＯＨ／Ｈ2 Ｏ2 ウェット処理を施したＳｉ基板を
用いて、プリベーク工程を８７５℃、６０分間、０．０
５ｓｌｍの条件で行う。これにより、ＧａＡｓ ｏｎ
ＳｉのＧａＡｓ結晶の位相が〔従来のＳｉ基板上への化
合物半導体層の成長方法〕Ｉのものと比べて９０°ずれ
る。
の成長方法〕ＩＩ ＮＨ4 ＯＨ／Ｈ2 Ｏ2 ウェット処理を施したＳｉ基板を
用いて、プリベーク工程を８７５℃、６０分間、０．０
５ｓｌｍの条件で行う。これにより、ＧａＡｓ ｏｎ
ＳｉのＧａＡｓ結晶の位相が〔従来のＳｉ基板上への化
合物半導体層の成長方法〕Ｉのものと比べて９０°ずれ
る。
【０１０６】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＩＩＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｉの工程において、ＧａＡｓ層を１．５μｍ成長し
た後、９００℃のアニールを２０分間行い、再びＧａＡ
ｓ層を１．５μｍ成長する（成長温度プロファイルは図
１７参照）。
の成長方法〕ＩＩＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｉの工程において、ＧａＡｓ層を１．５μｍ成長し
た後、９００℃のアニールを２０分間行い、再びＧａＡ
ｓ層を１．５μｍ成長する（成長温度プロファイルは図
１７参照）。
【０１０７】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＩＶ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｉの工程において、ＧａＡｓ層を１．５μｍ成長し
た後、サーマルサイクルアニールを３００−９００℃×
３回行い、再びＧａＡｓ層を１．５μｍ成長する。（成
長温度プロファイルは図１８参照）
の成長方法〕ＩＶ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｉの工程において、ＧａＡｓ層を１．５μｍ成長し
た後、サーマルサイクルアニールを３００−９００℃×
３回行い、再びＧａＡｓ層を１．５μｍ成長する。（成
長温度プロファイルは図１８参照）
【０１０８】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕Ｖ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＩＩにおいて、ＧａＡｓ層を１．５μｍ成長した
後、アニールを９００℃２０分間行い、再びＧａＡｓ層
を１．５μｍ成長する。
の成長方法〕Ｖ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＩＩにおいて、ＧａＡｓ層を１．５μｍ成長した
後、アニールを９００℃２０分間行い、再びＧａＡｓ層
を１．５μｍ成長する。
【０１０９】〔従来のＳｉ基板上への化合物半導体層
の成長方法〕ＶＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＩＩの工程において、ＧａＡｓ層を１．５μｍ成長
した後、３００−９００℃の温度を３回かけるサーマル
サイクルアニールを行い、再びＧａＡｓ層を１．５μｍ
成長させる。
の成長方法〕ＶＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＩＩの工程において、ＧａＡｓ層を１．５μｍ成長
した後、３００−９００℃の温度を３回かけるサーマル
サイクルアニールを行い、再びＧａＡｓ層を１．５μｍ
成長させる。
【０１１０】〔この実施例のＳｉ基板上への化合物半
導体層の成長方法〕Ｉ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｖにおいて、アニール温度を８７５℃にする。
導体層の成長方法〕Ｉ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕Ｖにおいて、アニール温度を８７５℃にする。
【０１１１】〔この実施例のＳｉ基板上への化合物半
導体層の成長方法〕ＩＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＶＩにおいて、サーマルサイクルアニールの上限温
度を８７５℃にする。
導体層の成長方法〕ＩＩ 上記の〔従来のＳｉ基板上への化合物半導体層の成長方
法〕ＶＩにおいて、サーマルサイクルアニールの上限温
度を８７５℃にする。
【０１１２】上記の従来による成長法とこの実施例によ
る成長法によって形成されたＳｉ基板の上に形成された
ＧａＡｓエピタシャル層の表面をＡＦＭ（原子間力顕微
鏡）によって観察することによって得られた表面荒れの
標準偏差とＸ線二結晶回折（４００）ピーク半値幅を以
下に示す。
る成長法によって形成されたＳｉ基板の上に形成された
ＧａＡｓエピタシャル層の表面をＡＦＭ（原子間力顕微
鏡）によって観察することによって得られた表面荒れの
標準偏差とＸ線二結晶回折（４００）ピーク半値幅を以
下に示す。
【０１１３】 表面荒れの標準偏差 σ（ｎｍ） 従来 3.90〜4.10 3.30〜3.50 3.40〜3.60 3.20〜3.40 10以上 10以上 本発明 2.50〜2.70 2.30〜2.50
【０１１４】 Ｘ線二結晶回折（４００）ピーク半値幅（″） 従来 240 〜250 220 〜230 200 〜220 180 〜190 300以上 300以上 本発明 180 〜200 160 〜180
【０１１５】以上の結果から、この実施例のヘテロエピ
タキシャル成長方法によりＳｉ基板の上に形成したＧａ
Ａｓ層の結晶性と平坦性がかなり改善されていることが
わかる。これにより、Ｓｉ基板の上に形成したＧａＡｓ
層に形成されたＨＥＭＴ，ＭＥＳＦＥＴなどの諸特性や
歩留りが向上する。
タキシャル成長方法によりＳｉ基板の上に形成したＧａ
Ａｓ層の結晶性と平坦性がかなり改善されていることが
わかる。これにより、Ｓｉ基板の上に形成したＧａＡｓ
層に形成されたＨＥＭＴ，ＭＥＳＦＥＴなどの諸特性や
歩留りが向上する。
【０１１６】なお、この実施例のヘテロエピタキシャル
成長方法において、Ｓｉ基板を加熱して自然酸化膜をＶ
族元素含有雰囲気中で８７５℃以下の温度で行う理由
は、実験的に８７５℃以下のプリヒート温度によって初
めて良質な結晶のシングルドメイン化ができることに由
来する。また、ＧａＡｓ単結晶層のアニール温度をこの
プリヒート温度をより高くするとシングルドメインの状
態が崩れ、ＧａＡｓ単結晶層が白濁してしまうことも実
験的にわかっている。
成長方法において、Ｓｉ基板を加熱して自然酸化膜をＶ
族元素含有雰囲気中で８７５℃以下の温度で行う理由
は、実験的に８７５℃以下のプリヒート温度によって初
めて良質な結晶のシングルドメイン化ができることに由
来する。また、ＧａＡｓ単結晶層のアニール温度をこの
プリヒート温度をより高くするとシングルドメインの状
態が崩れ、ＧａＡｓ単結晶層が白濁してしまうことも実
験的にわかっている。
【０１１７】また、Ｓｉ基板の前処理をＨＦで行っても
プリヒート温度を低温化することは可能であるが、ＳＩ
ＭＳデータによると、ＨＦ処理をしたＳｉ基板の上に形
成したＧａＡｓ層は欠陥が多く不安定な状態であった。
これに比較して、この実施例のようにアンモニア・過酸
化水素水によって処理した場合は長時間安定であった。
この実施例においては、ＭＯＣＶＤ、ＭＢＥ法、または
これらと類似の結晶成長法を採用することができる。
プリヒート温度を低温化することは可能であるが、ＳＩ
ＭＳデータによると、ＨＦ処理をしたＳｉ基板の上に形
成したＧａＡｓ層は欠陥が多く不安定な状態であった。
これに比較して、この実施例のようにアンモニア・過酸
化水素水によって処理した場合は長時間安定であった。
この実施例においては、ＭＯＣＶＤ、ＭＢＥ法、または
これらと類似の結晶成長法を採用することができる。
【０１１８】また、Ｖ族原料ガスとしてハイドライド
系、ハライド系、有機物、および固体砒素蒸気を用いる
ことができる。また、この実施例のヘテロエピタキシャ
ル成長方法を、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，Ｇａ
Ｐ，ＡｌＰ，ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体、あ
るいはこれらの混晶に適用することができる。
系、ハライド系、有機物、および固体砒素蒸気を用いる
ことができる。また、この実施例のヘテロエピタキシャ
ル成長方法を、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，Ｇａ
Ｐ，ＡｌＰ，ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体、あ
るいはこれらの混晶に適用することができる。
【０１１９】（第７実施例）この実施例は、Ｓｉ基板の
上に成長したＧａＡｓ等の化合物半導体エピタキシャル
層の汚染を低減し、このＧａＡｓエピタキシャル成長層
に形成する半導体素子の特性を向上する点を特徴とす
る。
上に成長したＧａＡｓ等の化合物半導体エピタキシャル
層の汚染を低減し、このＧａＡｓエピタキシャル成長層
に形成する半導体素子の特性を向上する点を特徴とす
る。
【０１２０】図１９は、化合物半導体層のＭＯＣＶＤ成
長装置の構成説明図である。この図において、２１はチ
ャンバー、２２はサセプター、２３はＳｉ基板、２４は
ゲートバルブ、２５はガス導入管、２６は排気ポンプ、
２７は高周波コイル、２８は搬送装置である。従来の化
合物半導体層のＭＯＣＶＤ成長装置を用いてＧａＡｓエ
ピタキシャル層を成長する場合、石英製のチャンバー２
１のサセプター２２の上にＳｉ基板２３をセットし、ガ
ス導入管２５からＨ2 ，ＡｓＨ3 ，ＴＭＧを流量制御し
て導入し、排気ポンプ２６によって排気し、高周波コイ
ル２７によってＳｉ基板２３を５００〜７００℃の範囲
の所定の温度に昇温して、Ｓｉ基板２３の上にＧａＡｓ
層を成長する。なお、ゲートバルブ２４を開閉し、搬送
装置２８によってＳｉ基板２３を搬送するようになって
いる。
長装置の構成説明図である。この図において、２１はチ
ャンバー、２２はサセプター、２３はＳｉ基板、２４は
ゲートバルブ、２５はガス導入管、２６は排気ポンプ、
２７は高周波コイル、２８は搬送装置である。従来の化
合物半導体層のＭＯＣＶＤ成長装置を用いてＧａＡｓエ
ピタキシャル層を成長する場合、石英製のチャンバー２
１のサセプター２２の上にＳｉ基板２３をセットし、ガ
ス導入管２５からＨ2 ，ＡｓＨ3 ，ＴＭＧを流量制御し
て導入し、排気ポンプ２６によって排気し、高周波コイ
ル２７によってＳｉ基板２３を５００〜７００℃の範囲
の所定の温度に昇温して、Ｓｉ基板２３の上にＧａＡｓ
層を成長する。なお、ゲートバルブ２４を開閉し、搬送
装置２８によってＳｉ基板２３を搬送するようになって
いる。
【０１２１】ところが、ＧａＡｓ層を成長する過程でサ
セプターおよびチャンバー内壁のＳｉ基板２３の上部に
堆積したＧａＡｓ成分が次のＳｉ基板にＧａＡｓ層を成
長する過程で蒸発して成長するＧａＡｓ層を汚染すると
いう問題が生じた。そのため通常、ＧａＡｓ層を成長す
る前に、水素雰囲気中で８００〜１０００℃程度の温度
で空焼きを行い、サセプター周辺部に堆積したＧａＡｓ
を除去するなどの対策を講じている。
セプターおよびチャンバー内壁のＳｉ基板２３の上部に
堆積したＧａＡｓ成分が次のＳｉ基板にＧａＡｓ層を成
長する過程で蒸発して成長するＧａＡｓ層を汚染すると
いう問題が生じた。そのため通常、ＧａＡｓ層を成長す
る前に、水素雰囲気中で８００〜１０００℃程度の温度
で空焼きを行い、サセプター周辺部に堆積したＧａＡｓ
を除去するなどの対策を講じている。
【０１２２】ところが、水素雰囲気中で空焼きを行って
もＧａＡｓ成分は充分に蒸発せず、ＧａＡｓ層の成長を
重ねるごとにＧａＡｓの堆積物が大きくなってサセプタ
ーおよびチャンバー内壁のＳｉ基板上部に残留し、最終
的にはＧａＡｓ層を成長するＳｉ基板上に落下してＧａ
Ａｓ層を汚染し、その層に半導体素子を形成する上で大
きな障害になることがわかった。この実施例のヘテロエ
ピタキシャル成長方法は、前記の空焼きを、酸素を含む
雰囲気、例えば、アルゴン−酸素雰囲気中で行うことを
特徴とする。この実施例によると、セサプターおよびチ
ャンバー内壁のＳｉ基板上部の残留ＧａＡｓ成分は酸化
ガリウムとなって容易に蒸発し、ＧａＡｓエピタキシャ
ル基板の汚染は著しく改善される。この実施例のヘテロ
エピタキシャル成長方法において、ＧａＡｓ層を成長す
る場合を説明する。
もＧａＡｓ成分は充分に蒸発せず、ＧａＡｓ層の成長を
重ねるごとにＧａＡｓの堆積物が大きくなってサセプタ
ーおよびチャンバー内壁のＳｉ基板上部に残留し、最終
的にはＧａＡｓ層を成長するＳｉ基板上に落下してＧａ
Ａｓ層を汚染し、その層に半導体素子を形成する上で大
きな障害になることがわかった。この実施例のヘテロエ
ピタキシャル成長方法は、前記の空焼きを、酸素を含む
雰囲気、例えば、アルゴン−酸素雰囲気中で行うことを
特徴とする。この実施例によると、セサプターおよびチ
ャンバー内壁のＳｉ基板上部の残留ＧａＡｓ成分は酸化
ガリウムとなって容易に蒸発し、ＧａＡｓエピタキシャ
ル基板の汚染は著しく改善される。この実施例のヘテロ
エピタキシャル成長方法において、ＧａＡｓ層を成長す
る場合を説明する。
【０１２３】図１８に示されたＭＯＣＶＤ装置のサセプ
ター２２の上にＳｉ基板２３をセットしてＧａＡｓ層を
成長する。ＧａＡｓ層の成長条件は下記の通りである。 管内圧力 ７６Ｔｏｒｒ 温度 ６５０℃ Ｈ2 １２ｓｌｍ ＴＭＧ（１５℃）１４ｓｃｃｍ ＡｓＨ3 ０．１０ｓｌｍ 成長レート ７１０Å／ｍｉｎ 膜厚 ３．０μｍ
ター２２の上にＳｉ基板２３をセットしてＧａＡｓ層を
成長する。ＧａＡｓ層の成長条件は下記の通りである。 管内圧力 ７６Ｔｏｒｒ 温度 ６５０℃ Ｈ2 １２ｓｌｍ ＴＭＧ（１５℃）１４ｓｃｃｍ ＡｓＨ3 ０．１０ｓｌｍ 成長レート ７１０Å／ｍｉｎ 膜厚 ３．０μｍ
【０１２４】従来のＧａＡｓ層を成長する場合は、一回
ＧａＡｓ層を成長するごとにアルゴンと水素の雰囲気中
で１０００℃に加熱して１時間程アニールしていた。と
ころが、この実施例では、水素の代わりにアルゴン−酸
素雰囲気を用いてアニールした。
ＧａＡｓ層を成長するごとにアルゴンと水素の雰囲気中
で１０００℃に加熱して１時間程アニールしていた。と
ころが、この実施例では、水素の代わりにアルゴン−酸
素雰囲気を用いてアニールした。
【０１２５】従来の方法とこの実施例のヘテロエピタキ
シャル成長方法を用いた場合の３インチＧａＡｓエピタ
キシャル基板表面を光学顕微鏡で観察して得られたゴミ
の数は次のとおりであるが、Ｓｉ基板周辺部からの汚染
が減少したことがわかる。 従来のもの ２００〜３００（個／３インチ基板） 本発明のもの ３０〜４０（個／３インチ基板） この実施例におけるＧａＡｓ層のエピタキシャル成長方
法は、ＭＯＣＶＤ装置あるいはＭＢＥ装置を用いて行う
ことができる。また、この実施例のエピタキシャル成長
方法は、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，Ａｌ
Ｐ，ＩｎＰおよびこれらの混晶の層にも同様に適用する
ことができる。
シャル成長方法を用いた場合の３インチＧａＡｓエピタ
キシャル基板表面を光学顕微鏡で観察して得られたゴミ
の数は次のとおりであるが、Ｓｉ基板周辺部からの汚染
が減少したことがわかる。 従来のもの ２００〜３００（個／３インチ基板） 本発明のもの ３０〜４０（個／３インチ基板） この実施例におけるＧａＡｓ層のエピタキシャル成長方
法は、ＭＯＣＶＤ装置あるいはＭＢＥ装置を用いて行う
ことができる。また、この実施例のエピタキシャル成長
方法は、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，Ａｌ
Ｐ，ＩｎＰおよびこれらの混晶の層にも同様に適用する
ことができる。
【０１２６】
【発明の効果】以上説明したように、本発明によると、
ピットが少なく、かつ、表面平坦性がよく、キャリア濃
度が低い化合物半導体ヘテロエピタキシャル層を表面に
有する成長用基板を提供することができ、化合物半導体
を用いた高速半導体装置の実用化に寄与するところが大
きい。
ピットが少なく、かつ、表面平坦性がよく、キャリア濃
度が低い化合物半導体ヘテロエピタキシャル層を表面に
有する成長用基板を提供することができ、化合物半導体
を用いた高速半導体装置の実用化に寄与するところが大
きい。
【図１】第１実施例によって成長したＧａＡｓヘテロエ
ピタキシャル層の構成説明図である。
ピタキシャル層の構成説明図である。
【図２】第１実施例のＧａＡｓヘテロエピタキシャル成
長方法の成長温度プロファイルである。
長方法の成長温度プロファイルである。
【図３】従来と第１実施例の成長方法によるＧａＡｓエ
ピタキシャル層の表面の結晶構造の顕微鏡写真で、
（Ａ）は従来のＭＯＣＶＤによって成長した場合、
（Ｂ）はこの実施例の成長方法によって成長した場合の
表面を示している。
ピタキシャル層の表面の結晶構造の顕微鏡写真で、
（Ａ）は従来のＭＯＣＶＤによって成長した場合、
（Ｂ）はこの実施例の成長方法によって成長した場合の
表面を示している。
【図４】従来と第１実施例の成長方法によるＧａＡｓエ
ピタキシャル層の表面のピット数の比較図である。
ピタキシャル層の表面のピット数の比較図である。
【図５】従来と第１実施例の成長方法によるＧａＡｓエ
ピタキシャル層の表面の平坦性の比較図である。
ピタキシャル層の表面の平坦性の比較図である。
【図６】第１実施例の成長方法によるＧａＡｓエピタキ
シャル層の成長温度とピット数の関係図である。
シャル層の成長温度とピット数の関係図である。
【図７】第２実施例のＧａＡｓヘテロエピタキシャル成
長方法の成長温度プロファイルである。
長方法の成長温度プロファイルである。
【図８】従来と第２実施例の成長方法によるＧａＡｓエ
ピタキシャル層の状態の比較図で、（Ａ）は表面粗さ、
（Ｂ）はピット密度を示している。
ピタキシャル層の状態の比較図で、（Ａ）は表面粗さ、
（Ｂ）はピット密度を示している。
【図９】第３実施例の化合物半導体ヘテロエピタキシャ
ル成長方法のアニール条件の説明図である。
ル成長方法のアニール条件の説明図である。
【図１０】第３実施例のアルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（１）である。
キシャル層の表面平坦性の関係図（１）である。
【図１１】第３実施例のアルシン分圧とＧａＡｓエピタ
キシャル層の表面平坦性の関係図（２）である。
キシャル層の表面平坦性の関係図（２）である。
【図１２】反応管内圧力とＧａＡｓエピタキシャル層の
表面平坦性の関係図である。
表面平坦性の関係図である。
【図１３】第４実施例のＧａＡｓエピタキシャル層の平
坦性とバッファー層成長温度関係図で、（Ａ）はピット
密度、（Ｂ）は平坦性を示している。
坦性とバッファー層成長温度関係図で、（Ａ）はピット
密度、（Ｂ）は平坦性を示している。
【図１４】第５実施例のヘテロエピタキシャル成長方法
の工程説明図で、（Ａ）〜（Ｃ）は各工程を示してい
る。
の工程説明図で、（Ａ）〜（Ｃ）は各工程を示してい
る。
【図１５】第５実施例のヘテロエピタキシャル成長方法
によって成長したＧａＡｓ層表面の結晶構造の原子間力
顕微鏡写真であり、（Ａ）は従来の成長方法で成長した
場合、（Ｂ）はこの実施例の成長方法で成長した場合を
示している。
によって成長したＧａＡｓ層表面の結晶構造の原子間力
顕微鏡写真であり、（Ａ）は従来の成長方法で成長した
場合、（Ｂ）はこの実施例の成長方法で成長した場合を
示している。
【図１６】従来のアニール工程を有するＧａＡｓヘテロ
エピタキシャル成長方法の成長温度プロファイル（１）
である。
エピタキシャル成長方法の成長温度プロファイル（１）
である。
【図１７】従来のアニール工程を有するＧａＡｓヘテロ
エピタキシャル成長方法の成長温度プロファイル（２）
である。
エピタキシャル成長方法の成長温度プロファイル（２）
である。
【図１８】従来のアニール工程を有するＧａＡｓヘテロ
エピタキシャル成長方法の成長温度プロファイル（３）
である。
エピタキシャル成長方法の成長温度プロファイル（３）
である。
【図１９】化合物半導体層のＭＯＣＶＤ成長装置の構成
説明図である。
説明図である。
１ Ｓｉ基板 ２ 化合物半導体低温成長層 ３ 第１の化合物半導体エピタキシャル層 ４ 第２の化合物半導体エピタキシャル層 ５ 第３の化合物半導体エピタキシャル層 １１ Ｓｉ基板 １２ ＧａＡｓ低温成長層 １３ ＧａＡｓエピタキシャル層 １４ ＧａＡｓエピタキシャル層 ２１ チャンバー ２２ サセプター ２３ Ｓｉ基板 ２４ ゲートバルブ ２５ ガス導入管 ２６ 排気ポンプ ２７ 高周波コイル ２８ 搬送装置
フロントページの続き (72)発明者 恵下 隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−129721（ＪＰ，Ａ) 特開 平３−74839（ＪＰ，Ａ) 特開 平５−291140（ＪＰ，Ａ) 特開 平６−177037（ＪＰ，Ａ) 特開 昭64−10618（ＪＰ，Ａ) 特許3093904（ＪＰ，Ｂ２) 特表 平３−500947（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205
Claims (8)
- 【請求項１】ＩＶ族基板上に化合物半導体エピタキシャ
ル層を形成するヘテロエピタキシャル成長方法におい
て、ＩＶ族基板上に化合物半導体低温成長層を形成した
後に昇温して第１の化合物半導体エピタキシャル層を形
成し、次いでさらに昇温して第２の化合物半導体エピタ
キシャル層を形成し、ついで降温して第３の化合物半導
体エピタキシャル層を形成することを特徴とするヘテロ
エピタキシャル成長方法。 - 【請求項２】第１の化合物半導体エピタキシャル層を、
６００℃以上７００℃未満で形成し、第２の化合物半導
体エピタキシャル層を７００℃以上で形成し、第３の化
合物半導体エピタキシャル層を７００℃未満で形成する
ことを特徴とする請求項１に記載されたヘテロエピタキ
シャル成長方法。 - 【請求項３】第１の化合物半導体エピタキシャル層を形
成する場合のＶ／ＩＩＩ比を、第２の化合物半導体エピ
タキシャル層を形成する場合のＶ／ＩＩＩ比より低くす
ることを特徴とする請求項１または請求項２に記載され
たヘテロエピタキシャル成長方法。 - 【請求項４】第１の化合物半導体エピタキシャル層の成
長中のＶ／ＩＩＩ比および第２の化合物半導体エピタキ
シャル層を成長する場合のＶ／ＩＩＩ比を、第３の化合
物半導体エピタキシャル層を形成する場合のＶ／ＩＩＩ
比よりも低くすることを特徴とする請求項１記載のヘテ
ロエピタキシャル成長方法。 - 【請求項５】ＩＶ族基板上に化合物半導体低温成長層を
形成した後に昇温して第１の化合物半導体エピタキシャ
ル層を形成し、第１の化合物半導体エピタキシャル層
を、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガス分圧０．
３５Ｔｏｒｒの点Ａと、反応管内圧力７６０Ｔｏｒｒ、
Ｖ族原料ガス分圧０．６Ｔｏｒｒの点Ｂと、反応管内圧
力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧５．７Ｔｏｒｒの
点Ｃと、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガス分圧
１．３Ｔｏｒｒの点Ｄとで囲まれる領域の条件でアニー
ルして、第１の化合物半導体エピタキシャル層の結晶性
および表面平坦性を改善する工程が含まれてなることを
特徴とする請求項１記載のヘテロエピタキシャル成長方
法。 - 【請求項６】ＩＶ族基板上に化合物半導体エピタキシャ
ル層を形成するヘテロエピタキシャル成長方法におい
て、ＩＶ族基板上に化合物半導体低温成長層を成長し、
その上に第１の化合物半導体エピタキシャル層をトリエ
チルガリウムを原料として化合物半導体低温成長層を成
長する場合の温度よりも高温で成長し、その上に第１の
化合物半導体エピタキシャル層を成長する場合の温度よ
り高温で第２の化合物半導体エピタキシャル層を成長す
ることを特徴とするヘテロエピタキシャル成長方法。 - 【請求項７】ＩＶ族基板上に化合物半導体エピタキシャ
ル層を形成するヘテロエピタキシャル成長方法におい
て、ＩＶ族基板上にまず化合物半導体低温成長層を成長
し、次に化合物半導体エピタキシャル層を成長した後に
化合物半導体エピタキシャル層に研磨を加えて平坦化
し、次いで化合物半導体エピタキシャル層を成長する場
合の温度よりも高い温度でアニールを行い、その上に、
アニール温度よりも低い温度で化合物半導体エピタキシ
ャル層を成長することを特徴とするヘテロエピタキシャ
ル成長方法。 - 【請求項８】（１００）から〔０１１〕方向へ傾斜した
ＩＶ族基板上に化合物半導体エピタキシャル層を形成す
るヘテロエピタキシャル成長方法において、ＩＶ族基板
の加熱により自然酸化膜の除去をＶ族原料含有雰囲気中
で８７５℃以下で行い、ＩＶ族基板上に化合物半導体低
温成長層を形成した後に昇温して化合物半導体エピタキ
シャル層を形成する工程を有し、さらに化合物半導体エ
ピタキシャル層の成長中、あるいは、成長後のアニール
をＩＶ族基板の自然酸化膜を除去する工程以下の温度で
行うことを特徴とするヘテロエピタキシャル成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08391393A JP3270945B2 (ja) | 1992-06-04 | 1993-03-19 | ヘテロエピタキシャル成長方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16825792 | 1992-06-04 | ||
| JP4-168257 | 1992-06-04 | ||
| JP08391393A JP3270945B2 (ja) | 1992-06-04 | 1993-03-19 | ヘテロエピタキシャル成長方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177046A JPH06177046A (ja) | 1994-06-24 |
| JP3270945B2 true JP3270945B2 (ja) | 2002-04-02 |
Family
ID=26424946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08391393A Expired - Fee Related JP3270945B2 (ja) | 1992-06-04 | 1993-03-19 | ヘテロエピタキシャル成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270945B2 (ja) |
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|---|---|---|---|---|
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| US20070158684A1 (en) * | 2003-06-13 | 2007-07-12 | Sumitomo Chemical Company, Limited | Compound semiconductor, method of producing the same, and compound semiconductor device |
| CN101897004B (zh) * | 2007-12-28 | 2012-02-15 | 住友化学株式会社 | 半导体基板以及半导体基板的制造方法 |
| CN109524292A (zh) * | 2018-10-30 | 2019-03-26 | 江苏晶曌半导体有限公司 | 一种在硅衬底上生长高质量氮化镓薄膜的方法 |
-
1993
- 1993-03-19 JP JP08391393A patent/JP3270945B2/ja not_active Expired - Fee Related
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|---|---|
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