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JP2691721B2 - 半導体薄膜の製造方法 - Google Patents

半導体薄膜の製造方法

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JP2691721B2
JP2691721B2 JP63049652A JP4965288A JP2691721B2 JP 2691721 B2 JP2691721 B2 JP 2691721B2 JP 63049652 A JP63049652 A JP 63049652A JP 4965288 A JP4965288 A JP 4965288A JP 2691721 B2 JP2691721 B2 JP 2691721B2
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Description

【発明の詳細な説明】 〔概要〕 半導体薄膜の製造方法、詳しくはシリコン基板上に化
合物半導体の薄膜をエピタキシャル成長させる方法に関
し、 シリコン基板上に欠陥の少ない化合物半導体のエピタ
キシャル薄膜の製造方法を提供することを目的とし、 シリコン基板（11）上にアモルファス状態の化合物半
導体を堆積し、このアモルファス状態の化合物半導体上
に、該化合物半導体をエピタキシャル成長させる工程を
少なくとも２回繰り返すことを特徴とする半導体薄膜の
製造方法を含み構成する。
〔産業上の利用分野〕
本発明は、半導体薄膜の製造方法、詳しくはシリコン
基板上に化合物半導体の薄膜をエピタキシャル成長させ
る方法に関する。
〔従来の技術〕
２種以上の元素から成る化合物で半導体の性質を示す
化合物半導体として、例えばガリウムヒ素（GaAs）の基
板は、通常引き上げ法（CZ法）等によりバルク結晶を成
長させ、このバルク結晶から切り出すことにより製造さ
れる。このガリウムヒ素基板は、高価であるとともに割
れやすい欠点があり、これを補うためにシリコン（Si）
基板上に、ガリウムヒ素（GaAs）をエピタキシャル成長
させることにより薄膜を形成し、この薄膜にデバイスを
作ることが提案されている。
〔発明が解決しようとする課題〕
しかし、上記のようにシリコン基板上に成長させたガ
リウムヒ素の薄膜には、シリコン（Si）とガリウムヒ素
（GaAs）の格子定数の相違、熱膨張係数の相違等のた
め、格子欠陥として高密度の転位やクラックが存在し、
このガリウムヒ素の薄膜に形成されるデバイスの動作不
良等の原因となる問題点があった。
そこで本発明は、シリコン基板上に欠陥の少ない化合
物半導体のエピタキシャル薄膜の製造方法を提供するこ
とを目的とする。
〔課題を解決するための手段〕
上記課題は、シリコン基板上にアモルファス状態の化
合物半導体を堆積し、このアモルファス状態の化合物半
導体上に、該化合物半導体をエピタキシャル成長させる
工程を少なくとも２回繰り返すことを特徴とする半導体
薄膜の製造方法によって解決される。
〔作用〕
すなわち、本発明は、シリコン基板上にアモルファス
状態の化合物半導体を堆積し、その上に化合物半導体を
エピタキシャル成長させる工程を少なくとも２回繰り返
すため、シリコン基板と化合物半導体界面で発生した転
位は、アモルファス状態の化合物半導体で止まる。従っ
て、デバイスを形成する表面のエピタキシャル層は、転
位密度が極めて小さくなる。
〔実施例〕
以下、本発明を図示の一実施例により具体的に説明す
る。
第１図（ａ）〜（ｃ）は、化合物半導体薄膜の製造工
程断面図である。
まず、同図（ａ）に示すシリコン基板11表面をフッ酸
（HF）の水溶液で洗浄し、前処理を施す。
次に、同図（ｂ）に示す如く、例えば有機金属化学気
相堆積（MOCVD:Metal Organic Chemical Vapor Deposit
on）法を用いて、２段階成長法により、シリコン基板11
上に、350〜450℃の低温でアモルファス状態のガリウム
ヒ素（GaAs）を堆積してアモルファス層12を形成し、次
に堆積を中断しシリコン基板11を500℃以上に加熱して
アモルファス層12上にガリウムヒ素（GaAs）をエピタキ
シャル成長させエピタキシャル層13を形成し、アモルフ
ァス層12とエピタキシャル層13の全体の厚さを0.1〜1.0
μｍ程度の膜厚にする。
次に、同図（ｃ）に示す如く、上記２段階成長法と同
様の温度条件で、エピタキシャル層13上にアモルファス
状態のガリウムヒ素（GaAs）を５〜50nm堆積してアモル
ファス層14を形成し、このアモルファス層14上にガリウ
ムヒ素（GaAs）をエピタキシャル成長させデバイス形成
に必要な膜厚のエピタキシャル層15を形成する。
上記有機金属化学気相堆積法による化合物半導体薄膜
を製造する条件について説明する。この方法では、ガリ
ウム（Ga）のソースとしてはトリメチル・ガリウム（TM
G:（CH3）3Ga）等の原料が用いられ、この原料はキャリ
アガスとして水素（H2）ガスを用いて反応器中に運ばれ
る。一方、ヒ素（As）のソースはアルシン（AsH3）が用
いられる。
第２図は、温度条件の一例を示す図である。
同図に示す如く、第１のステップ（Ａ）において、ま
ず950℃程度の温度に上昇しH2ガスを１/min、AsH3を2
00cc/min程度流し、次に、第２のステップ（Ｂ）におい
て、430℃程度の温度に下降し、H2ガスを１/min、AsH
3を200cc/min、TMGを0.1〜1.0cc/min程度流す。この条
件によりシリコン基板11上に、GaAsのアモルファス層12
が形成される。
次に、第３のステップ（Ｃ）において、650℃程度の
温度に上昇し、H2ガスを１/min、AsH3を200cc/min、T
MGを１〜3cc/min、程度流す。この条件によりアモルフ
ァス層12上にGaAsのエピタキシャル層13が形成される。
次に、上記第２のステップ（Ｂ）及び第３のステップ
（Ｃ）と同様の条件によりエピタキシャル層13上にアモ
ルファス層14を形成し、このアモルファス層14上にエピ
タキシャル層15を形成する。
上記方法により形成される半導体薄膜では、第３図に
示す如く、例えば電界効果トランジスタ（FET）を形成
する場合には、エピタキシャル層15上にPt/Au−Geから
成るソース及びドレイン電極16,17と、Au/Au−Geから成
るゲート電極18を形成する。
上記化合物半導体薄膜の製造方法によれば、シリコン
基板11上にアモルファス層12とエピタキシャル層13を形
成し、さらに同様の工程でアモルファス層14とエピタキ
シャル層15を形成するため、シリコン基板11と化合物半
導体界面で発生した転位は、アモルファスアモルファス
層14で止まり、デバイスを形成する表面のエピタキシャ
ル層15の転位密度が極めて小さくなる。例えば、エピタ
キシャル層15表面を溶融した水酸化カリウム（KOH）で1
0分間、エッチングして微分干渉顕微鏡による観察の結
果、欠陥の存在を示すエッチピット密度が従来よりも数
分の１にすることができた。
なお、上記実施例ではシリコン基板11上にアモルファ
ス層とエピタキシャル層を２組形成しているが、さらに
その上にアモルファス層とエピタキシャル層を形成すれ
ば転位を少なくすることができる。
また、上記実施例では、ガリウムヒ素（GaAs）を用い
ているが、他の化合物半導体として例えばアルミニュウ
ムガリウムヒ素（AlGaAs）等にも適用できる。
〔発明の効果〕
以上説明したように本発明によれば、シリコン基板上
に化合物半導体のアモルファス層とエピタキシャル層の
形成を少なくとも２回繰り返すため、シリコン基板と化
合物半導体界面で発生した転位は、アモルファス層で止
まり、デバイスを形成する表面のエピタキシャル層は、
転位密度が極めて小さくなり、欠陥の少ない化合物半導
体のエピタキシャル薄膜を製造できる。
【図面の簡単な説明】
第１図（ａ）〜（ｃ）は本発明実施例の製造工程断面
図、 第２図は本発明実施例の温度条件を示す図、 第３図は本発明実施例の電界効果トランジスタの断面図
である。 図において、 11はシリコン基板、 12,14はアモルファス層、 13,15はエピタキシャル層、 を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 卓哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．23 〔11〕 （1984） Ｌ843−Ｌ845

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板（11）上にアモルファス状態
    の化合物半導体を堆積し、このアモルファス状態の化合
    物半導体上に、該化合物半導体をエピタキシャル成長さ
    せる工程を少なくとも２回繰り返すことを特徴とする半
    導体薄膜の製造方法。
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