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JP3188679B2 - スキュー抑制機能を有する出力バッファ回路 - Google Patents

スキュー抑制機能を有する出力バッファ回路

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JP3188679B2
JP3188679B2 JP01185399A JP1185399A JP3188679B2 JP 3188679 B2 JP3188679 B2 JP 3188679B2 JP 01185399 A JP01185399 A JP 01185399A JP 1185399 A JP1185399 A JP 1185399A JP 3188679 B2 JP3188679 B2 JP 3188679B2
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JP
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input signal
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貴士 平田
徹 岩田
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Panasonic Holdings Corp
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Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スキュー抑制機能
を有する出力バッファ回路に関する。
【0002】
【従来の技術】近年、2個のチップ間でデータを送受信
する場合、そのデータの転送レートが高くなるに伴い、
クロック信号と伝送されるデータ間、又は伝送される2
種のデータ相互間でスキューを小さく抑制することが重
要となっている。
【0003】従来では、高速なデータ転送が要求される
場合には、DLLやPLL等を用いて、クロック信号や
データの出力タイミングを同一タイミングに調整するこ
とにより、信号の位相ずれであるスキューを抑制するこ
とが行われる。
【0004】
【発明が解決しようとする課題】しかしながら、本発明
者等は、前記従来のようにクロック信号やデータの出力
タイミングを同一タイミングに調整するだけでは、より
一層高速なデータ転送において、前記データ等の出力タ
イミングの調整後にもスキューが発生し、このスキュー
に起因してデータ受信が適切に行われないことを見出し
た。
【0005】前記出力タイミングの調整後に発生するス
キューの原因の1つとして、本発明者等は、伝送する信
号が同一論理値に確定している期間(以下、確定期間と
いう)の長短がある点を発見し、これに着目した。以
下、この点を図5に基づいて詳細に説明する。
【0006】図5において、CLKはクロック信号、D
out1及びDout2は送信側でドライバからバスに出力され
たデータを示す。また、Vrefは受信装置でデータの論
理値を判定する基準値であって、受信装置は、この基準
値Vref以下の電位を"L"レベル、基準値Vrefを越える
電位を"H"レベルと判定する。前記データDout1は、ク
ロック信号CLKの立下りタイミングT1で"L"レベルか
ら"H"レベルに向かって変化し、前記タイミングT1以前
の期間は"L"レベルに保持されており、確定期間の長い
データである。一方、データDout2は、クロック信号C
LKの立上りタイミングT0で"H"レベルから"L"レベル
に向かって変化すると共に、次の立下りタイミングT1
で"L"レベルから"H"レベルに向かって変化する。従っ
て、データDout2は、タイミングT1以前の期間で"L"レ
ベルである期間が短く、確定期間の短いデータである。
データDout1は、タイミングT1で"L"レベルの電位VL
から電位上昇して"H"レベルの電位VHに到達する。こ
れに対し、データDout2は、タイミングT0で電位VHか
ら電位下降するものの、タイミングT1では"L"レベルの
電位VLには到達せず、この電位VLよりも所定電位dV
だけ高い電位値から電位上昇する。その結果、確定期間
の長いデータDout1は、確定期間の短いデータDout2と
比較して、タイミングT1から前記基準値Vrefに到達す
るまでに長い期間を要し、両データDout1、Dout2間に
は、時間差(スキュー)SKtが発生している。このスキ
ューSKtは、クロック信号CLKの周波数が高くなる
ほど、またデータが乗せられるバスの負荷が大きくなる
ほど、顕著になる。以上の説明から、送信側のドライバ
でのデータ出力タイミングを2種のデータDout1,Dout
2で一致させた場合であっても、データの確定期間の長
短に起因してスキューが発生することが判る。
【0007】本発明の目的は、信号の確定期間に依存し
て発生するデータのスキューを有効に抑制できる出力バ
ッファ回路を提供することにある。
【0008】
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、信号の確定期間を検出し、この検出し
た確定期間の長短に応じてバスの駆動能力を変更するこ
ととする。
【0009】即ち、請求項1記載の発明のスキュー抑制
機能を有する出力バッファ回路は、入力信号の論理値に
応じてバスをドライブするドライブ手段と、前記入力信
号をクロック信号に基いて入力し、この入力信号が同一
論理値に維持されている確定期間を検出し、その検出結
果を示す信号を出力する確定期間検出手段と、前記確定
期間検出手段の出力信号を受け、前記確定期間の長短に
応じて、前記ドライブ手段のドライブ能力を制御するド
ライブ能力制御手段とを備えたことを特徴とする。
【0010】また、請求項2記載の発明は、前記請求項
1記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記ドライブ能力制御手段は、前記確定期間検
出手段で検出された確定期間が長い場合には、短い場合
に比較して、ドライブ手段のドライブ能力を高く制御す
ることを特徴とする。
【0011】更に、請求項3記載の発明は、前記請求項
1記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記確定期間検出手段は、前記クロック信号の
信号取込タイミングで取り込んだ前記入力信号の論理値
を、前記信号取込タイミングよりも1つ前の信号取込タ
イミングで取り込んだ前記入力信号の論理値と比較し、
これにより、前記入力信号の前記確定期間を検出するこ
とを特徴とする。
【0012】加えて、請求項4記載の発明は、前記請求
項3記載のスキュー抑制機能を有する出力バッファ回路
において、前記確定期間検出手段は、クロック信号の所
定のエッジタイミング毎に動作する第1及び第2のラッ
チ回路と、比較回路とを有し、前記第1のラッチ回路
は、前記入力信号の論理値をラッチすると共に、このラ
ッチした論理値を出力し、前記第2のラッチ回路は、前
記第1のラッチ回路が出力した論理値をラッチすると共
に、このラッチした論理値を出力し、前記比較回路は、
前記第1及び第2のラッチ回路が出力した論理値同志を
比較し、この比較結果を前記ドライブ能力制御手段に出
力することを特徴とする。
【0013】また、請求項5記載の発明は、前記請求項
1記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記確定期間検出手段から前記ドライブ能力制
御手段に出力される信号を設定時間遅延する遅延手段を
有し、前記遅延手段が遅延する設定時間は、前記ドライ
ブ手段のドライブ能力が、前記確定期間検出手段による
確定期間の検出後の前記入力信号の最初の論理値変化時
に合わせて変更されるように設定されることを特徴とす
る。
【0014】更に、請求項6記載の発明は、前記請求項
1記載のスキュー抑制機能を有する出力バッファ回路に
おいて、前記ドライブ手段がドライブするバスには、相
互間で信号の送受信を行う複数個の半導体集積回路が接
続されていることを特徴とする。
【0015】以上の構成により、請求項1ないし請求項
6記載の発明では、入力信号の確定期間の長短に応じて
ドライブ手段のバスドライブ能力がドライブ能力制御手
段により変更される。従って、例えば、入力信号の確定
期間が長い場合、即ち、その後に行われる入力信号の論
理値の遷移に長い期間を要する場合には、入力信号の確
定期間が短い場合に比して、ドライブ手段のドライブ能
力が高く変更され、これにより、入力信号の論理値の遷
移は前記長い期間よりも短縮される。その結果、入力信
号の確定期間の長短に拘わらず、入力信号の論理値の遷
移期間が常にほぼ同一期間になって、入力信号の確定期
間に依存したデータのスキューが効果的に抑制されるこ
とになる。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【0017】図1は信号の送受信システムの全体概略構
成を示す。同図において、1は6個の半導体集積回路
(LSI)であって、これ等半導体集積回路1は共用する
複数本(同図では2本)のバス6に接続される。これ等
半導体集積回路1は、相互間で信号の送受信を行う。所
定の2個の半導体集積回路間で信号の送受信を行う場合
には、送信側の半導体集積回路がバス6の電位をドライ
ブし、受信側の半導体集積回路は前記バス6の電位変化
を検知して信号を受信する。送信側の半導体集積回路で
は、バス6の容量及び他の5個の半導体集積回路1の入
力容量をドライブする必要がある。バス6の容量は、接
続される半導体集積回路の個数が多くなるほど、即ちバ
ス長が長くなるほど、大きくなる。
【0018】前記各半導体集積回路1は、図2に示すよ
うに内部に、信号送信用の出力バッファ回路10を備え
る。この出力バッファ回路10は、バス6の本数に等し
い数だけ設けられる。図2では、1本のバス6に対する
出力バッファ回路10のみを記載している。この出力バ
ッファ回路10において、DINは入力信号、14は前
記入力信号DINを受け、この入力信号DINが同一論
理値に維持されている確定期間を検出する確定期間検出
回路(確定期間検出手段)、11は前記確定期間検出回
路14の出力信号SEL1を設定時間遅延して遅延信号
SEL2を出力する遅延回路(遅延手段)、12は前記
確定期間検出回路14に含まれるラッチ回路(後述)2
0の出力信号DL1を受け、この信号DL1を前記バス
6に出力するドライバ(ドライブ手段)である。また、
15は前記確定期間検出回路14で検出された確定期間
の長短に応じて前記ドライバ12のドライブ能力を大小
変更するドライブ能力制御回路(ドライブ能力制御手
段)である。
【0019】前記確定期間検出回路14の内部構成を説
明する。確定期間検出回路14において、20、21は
各々Dラッチより成る第1及び第2のラッチ回路であっ
て、この両ラッチ回路20、21は共にクロック信号C
LKに基づいて動作し、このクロック信号CLKの立上
りエッジを信号取込タイミングとする。前記第1のラッ
チ回路20は、前記入力信号DINの論理値をラッチす
ると共に、このラッチした論理値を出力する。従って、
第1のラッチ回路20の出力DL1は、図4に示すよう
に、入力信号DINをクロック信号CLKの立上りエッ
ジまで遅らせた信号となる。また、前記第2のラッチ回
路21は、前記第1のラッチ回路20の出力DL1をラ
ッチすると共に、このラッチした論理値を出力する。従
って、第2のラッチ回路21の出力DL2は、図4に示
すように、第1のラッチ回路20の出力信号DL1をク
ロック信号CLKの1周期分遅らせた信号となる。
【0020】前記確定期間検出回路14は、更に比較回
路23を備える。この比較回路23は、前記第1及び第
2のラッチ回路20、21の出力DL1、DL2を入力
し、この両入力を比較して、図4からも判るように、こ
の両入力の論理値が一致するときには"H"レベルの選択
信号SEL1を出力し、両入力の論理値が一致しないと
きには"L"レベルの選択信号SEL1を出力する。即
ち、比較回路23は、クロック信号CLKの立上りエッ
ジ(信号取込タイミング)での入力信号DINの論理値
DL1と、その立上りエッジの1つ前の立上りエッジで
の入力信号DINの論理値DL2とを比較して、入力信
号DINの論理値がクロック信号CLKの2周期分続く
状態を検出し、この状態を入力信号DINの確定期間が
長い状態と判断して、"H"レベルの選択信号SEL1を
出力する。
【0021】前記遅延回路11の設定時間、即ち選択信
号SEL1を遅らせる期間は、図4に示す遅延選択信号
SEL2から判るように、前記第1のラッチ回路20の
出力信号DL1の論理値が連続する2周期で同一値とな
った場合に、その次の論理値変化(図4に示すタイミン
グA)が前記"H"レベルの遅延選択信号SEL2の発生
期間内に入るように、本実施の形態ではクロック信号C
LKの約半周期分に設定される。
【0022】次に、前記ドライバ12及び前記ドライブ
能力制御回路15の内部構成を図3に基づいて説明す
る。同図において、ドライバ12は、同一内部構成のメ
インドライバ12a及び補助ドライバ12bから成る。
メインドライバ12aは、前記第1のラッチ回路20の
出力信号DL1を反転した信号を受け、この反転信号に
応じた出力DOUTによりバス6を駆動する。一方、補
助ドライバ12bは、前記ドライブ能力制御回路15の
出力CON1、CON2を受け、この両信号に応じた出
力DOUTによりバス6を駆動する。
【0023】図3のドライブ能力制御回路15は、NA
ND回路15aとNOR回路15bとを有する。前記N
AND回路15aには、前記遅延回路11からの遅延選
択信号SEL2、及び第1のラッチ回路20の出力信号
DL1が入力される。NAND回路15aの出力CON
1は、前記補助ドライバ12bのPMOSトランジスタ
200に出力される。また、前記NOR回路15bに
は、前記遅延回路11からの遅延選択信号SEL2をイ
ンバータ15cで反転した信号、及び前記第1のラッチ
回路20の出力信号DL1が入力される。NOR回路1
5bの出力CON2は、前記補助ドライバ12bのNM
OSトランジスタ210に出力される。尚、ドライブ能
力制御回路15において、15dは、第1のラッチ回路
20の出力信号DL1を反転するインバータであって、
その出力は前記メインドライバ12aに出力されてい
る。
【0024】従って、前記ドライバ12において、メイ
ンドライバ12aは、常時、第1のラッチ回路20の出
力信号DL1に応じて動作する。また、補助ドライバ1
2bは、前記遅延回路11の遅延選択信号SEL2が"
H"レベルの際、即ち入力信号DINの論理値が連続す
る2周期で同一値である際(確定期間が長い場合)に限
り、第1のラッチ回路20の出力信号DL1に応じて動
作して、バス6のドライブ能力を高く変更する。
【0025】尚、ドライバ12の構成は種々変更可能で
ある。例えば、前記2つのドライバ12a、12bを常
時動作させ、遅延回路11の遅延選択信号SEL2が"
L"レベルの際(確定期間が短い場合)に補助ドライバ
12bの動作を停止させて、バス6のドライブ能力を低
く制御してもよい。確定期間が長い場合と短い場合との
何れを基準とするかは任意であり、例えば、入力信号D
INの遷移が頻繁で多い場合には確定期間が短い場合を
基準とすればよい。更に、ドライバ12のドライブ能力
の変更幅は、信号DINの確定期間の長短に起因して発
生するスキューの大きさに対応できるように、例えば、
クロック信号CLKの周波数や、バス6の負荷容量等に
応じて設定すればよい。
【0026】以上の構成から、本実施の形態において
は、入力信号DINの論理値がクロック信号CLKの1
周期毎に変化する場合、即ち入力信号DINの確定期間
が短い場合には、確定期間検出回路14は"L"レベルの
選択信号SEL1を出力し、ドライブ能力制御回路15
はその出力信号CON1、CON2によりドライバ12
の補助ドライバ12bを停止状態に制御する。従って、
ドライバ12では、メインドライバ12aのみが第1の
ラッチ回路20の出力信号DL1に応じて動作して、ド
ライブ能力は通常値となる。
【0027】一方、入力信号DINの論理値がクロック
信号CLKの連続する2周期で同一値である場合、即ち
入力信号DINの確定期間が長い場合には、確定期間検
出回路14は"H"レベルの選択信号SEL1を出力し、
ドライブ能力制御回路15はその出力信号CON1、C
ON2によりドライバ12の補助ドライバ12bを動作
状態に制御する。その結果、ドライバ12のドライブ能
力は、メインドライバ12aの能力に補助ドライバ12
bの能力が加わった高いドライブ能力に変更される。そ
の結果、図4に示すように、第1のラッチ回路20の出
力信号DL1の論理値が2周期で同一値となった後の変
化時(同図に示すA及びB)には、ドライバ12の出力
DOUTの波形は、同図に示す従来の出力DOUT'の
波形に比較して、変化の傾きが大きくなり、基準値Vre
fに達するまでの時間tf1、tr1(電位下降する場合にt
f1、電位上昇する場合にtr1)が従来の出力DOUT'で
の同時間tf2、tr2よりも短くなる。その結果、図4に
示すように、本実施の形態では、信号DINが1周期毎
に変化する場合と同一論理値が2周期続く場合との双方
で、基準値Vrefに達するまでの時間が同一値tf1、tr
1となり、スキューが無くなることになる。
【0028】尚、前記実施の形態では、ドライバ12の
ドライブ能力を2段階に制御したが、必要に応じて3段
階以上に制御しても良いのは勿論である。例えば、信号
の受信側で、信号の"H"、"L"のレベル判定の基準値V
refを複数持つ場合には、これに対応する段階にドライ
ブ能力を制御する。この場合には、確定期間検出回路1
4は、信号DINの確定期間として、信号DINの同一
論理値が何周期続くかを検出し、その確定期間の長さに
応じた選択信号をドライバ12に出力する。
【0029】また、前記実施の形態では、クロック信号
CLKの立上りエッジを信号DINの取込みタイミング
としたが、本発明はこれに限定されず、その他、信号取
込みタイミングとして、クロック信号CLKの立下りエ
ッジのみを用いたり、クロック信号CLKの立上りエッ
ジ及び立下りエッジの双方を用いても良いのは勿論であ
る。
【0030】
【発明の効果】以上説明したように、請求項1ないし請
求項6記載の発明の出力バッファ回路によれは、ドライ
ブ手段のバスドライブ能力を、入力信号の確定期間の長
短に応じて変更したので、入力信号の確定期間の長短に
拘わらず、入力信号の論理値の遷移期間を常にほぼ同一
期間にできて、入力信号の確定期間に依存したデータの
スキューを効果的に抑制できる。
【図面の簡単な説明】
【図1】本発明の実施の形態の出力バッファ回路が備え
られる信号送受信システムの全体構成を示す図である。
【図2】本発明の実施の形態の出力バッファ回路の構成
を示す図である。
【図3】同出力バッファ回路に備えるドライブ能力制御
回路及びドライバの内部構成を示す図である。
【図4】同出力バッファ回路の動作を説明するタイミン
グチャート図である。
【図5】入力信号の確定期間の長短に応じてその入力信
号の論理値の遷移期間が異なる様子を説明した図であ
る。
【符号の説明】
1 半導体集積回路 6 バス 10 出力バッファ回路 11 遅延回路(遅延手段) 12 ドライバ(ドライブ手段) 12a メインドライバ 12b 補助ドライバ 14 確定期間検出回路(確定期間検出手段) 15 ドライブ能力制御回路(ドライブ能力制御手
段) 20 第1のラッチ回路 21 第2のラッチ回路 23 比較回路 DIN 入力信号
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 3/00 H03K 19/0175 特許ファイル(PATOLIS)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力信号の論理値に応じてバスをドライ
    ブするドライブ手段と、 前記入力信号をクロック信号に基いて入力し、この入力
    信号が同一論理値に維持されている確定期間を検出し、
    その検出結果を示す信号を出力する確定期間検出手段
    と、 前記確定期間検出手段の出力信号を受け、前記確定期間
    の長短に応じて、前記ドライブ手段のドライブ能力を制
    御するドライブ能力制御手段とを備えたことを特徴とす
    るスキュー抑制機能を有する出力バッファ回路。
  2. 【請求項2】 前記ドライブ能力制御手段は、 前記確定期間検出手段で検出された確定期間が長い場合
    には、短い場合に比較して、ドライブ手段のドライブ能
    力を高く制御することを特徴とする請求項1記載のスキ
    ュー抑制機能を有する出力バッファ回路。
  3. 【請求項3】 前記確定期間検出手段は、 前記クロック信号の信号取込タイミングで取り込んだ前
    記入力信号の論理値を、前記信号取込タイミングよりも
    1つ前の信号取込タイミングで取り込んだ前記入力信号
    の論理値と比較し、 これにより、前記入力信号の前記確定期間を検出するこ
    とを特徴とする請求項1記載のスキュー抑制機能を有す
    る出力バッファ回路。
  4. 【請求項4】 前記確定期間検出手段は、 クロック信号の所定のエッジタイミング毎に動作する第
    1及び第2のラッチ回路と、比較回路とを有し、 前記第1のラッチ回路は、前記入力信号の論理値をラッ
    チすると共に、このラッチした論理値を出力し、 前記第2のラッチ回路は、前記第1のラッチ回路が出力
    した論理値をラッチすると共に、このラッチした論理値
    を出力し、 前記比較回路は、前記第1及び第2のラッチ回路が出力
    した論理値同志を比較し、この比較結果を前記ドライブ
    能力制御手段に出力することを特徴とする請求項3記載
    のスキュー抑制機能を有する出力バッファ回路。
  5. 【請求項5】 前記確定期間検出手段から前記ドライブ
    能力制御手段に出力される信号を設定時間遅延する遅延
    手段を有し、 前記遅延手段が遅延する設定時間は、 前記ドライブ手段のドライブ能力が、前記確定期間検出
    手段による確定期間の検出後の前記入力信号の最初の論
    理値変化時に合わせて変更されるように設定されること
    を特徴とする請求項1記載のスキュー抑制機能を有する
    出力バッファ回路。
  6. 【請求項6】 前記ドライブ手段がドライブするバスに
    は、 相互間で信号の送受信を行う複数個の半導体集積回路が
    接続されていることを特徴とする請求項1記載のスキュ
    ー抑制機能を有する出力バッファ回路。
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