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JPH10308096A - 動作周期適応型のデータ出力バッファ - Google Patents

動作周期適応型のデータ出力バッファ

Info

Publication number
JPH10308096A
JPH10308096A JP9330580A JP33058097A JPH10308096A JP H10308096 A JPH10308096 A JP H10308096A JP 9330580 A JP9330580 A JP 9330580A JP 33058097 A JP33058097 A JP 33058097A JP H10308096 A JPH10308096 A JP H10308096A
Authority
JP
Japan
Prior art keywords
pull
control signal
output
operation cycle
down transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9330580A
Other languages
English (en)
Inventor
Churuki Ri
▲チュル▼揆 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH10308096A publication Critical patent/JPH10308096A/ja
Pending legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • G—PHYSICS
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors

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Abstract

(57)【要約】 【課題】 半導体の動作周期によって出力バッファの電
流駆動能力を可変させるデータ出力バッファを提供する
こと。 【解決手段】 本発明は、電源電圧(VDD) と出力端子(D
out)との間の第１プルアップトランジスタ(N12) 及び第
２プルアップトランジスタ(N11) と、出力端子(Dout)と
接地(VSS) との間の第１プルダウントランジスタ(N14)
及び第２プルダウントランジスタ(N13) と、動作周期が
短い場合は第１制御信号(fast)を発生し、長い場合は第
２制御信号(slow)を発生する動作周期検出手段(11)と、
第１制御信号(fast)に応答して第１プルアップトランジ
スタ(N12) 及び第１プルダウントランジスタ(N14) を駆
動する第１出力駆動手段(13,17,15,19) と、第２制御信
号(slow)に応答して第２プルアップトランジスタ(N11)
及び第２プルダウントランジスタ(N13) を駆動する第２
出力駆動手段(12,16,14,18) とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のデー
タ出力バッファに係るもので、特に動作周期によって出
力バッファの電流駆動能力が適応的に可変され、長い動
作周期で効果的にノイズマージンを改善させ得る、動作
周期適応型のデータ出力バッファに関する。
【０００２】
【従来の技術】一般的に、システムクロック信号(SC)に
同期されて動作する同期ランダムアクセスメモリ素子(S
DRAM)は、通常のＤＲＡＭより短いアクセス時間を有
し、全体的な動作周波数（例えば、システムクロック信
号(SC)のサイクル周波数：６６MHz、１００MHz、１２０
MHz、１５０MHz....)も速い。
【０００３】このような速い動作周波数の短いアクセス
時間のために、従来のデータ出力バッファ回路では、チ
ップ外部の容量性負荷を駆動するための最終出力ドライ
バーのサイズは、非常に大きいサイズ（例えばチャンネ
ル幅が５００μｍ以上）に実現して最終データ出力のエ
ッジスロープが急傾斜をなすように具現されている。
【０００４】図８は、従来半導体装置のデータ出力バッ
ファ回路を示す。電源電圧と出力端子間に連結されたプ
ルアップドライバー(pull up driver)としてＮＭＯＳト
ランジスタＮ１及び出力端子と接地間に連結されたプル
ダウンドライバー(pull downdriver)としてＮＭＯＳト
ランジスタＮ２から構成され、出力イネーブル信号(φT
RST)に応答し、チップの内部で感知されたデータ信号
Ｄ、ＤＢにより、ナンドゲート(NA1、NA2)とインバータ
ー(INV3、INV4)を通して、プルアップ及びプルダウンド
ライバー(N1、N2)を駆動させるように構成されている。
【０００５】上述したデータ出力バッファ回路は、チッ
プの内部で感知されたデータ信号Ｄ、ＤＢが、出力イネ
ーブル信号(φTRST)のハイ状態でプルアップ及びプルダ
ウンドライバー(N1、N2)のゲートにそれぞれ印加され、
プルアップ及びプルダウンドライバーの駆動により出力
端子に出力される。このようなデータ出力バッファで
は、高い周波数で動作する時に要求される目標速度に応
えるように、低い周波数及び高い周波数動作領域のすべ
てをカバーするためには、高い周波数で必要なプルアッ
プ及びプルダウンドライバーのサイズに固定される。従
って、最も高い周波数に合わせて出力ドライブサイズが
決定され、ＮＭＯＳトランジスタ(N1、N2)のチャンネル
幅が固定される。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来データ出力バッファ回路は、低い周波数で動作する
時、出力ドライブの速度は速いが、大きいサイズのＭＯ
Ｓトランジスタ(N1、N2)によりデータ出力信号(Dout)を
処理する場合、速いスロープ（または遷移）により電源
電圧(VDD)及び接地電圧(VSS)を通して相当な電流が短時
間内に伝達されるので、電源電圧(VDD)と接地電圧(VSS)
のオーバーシューティング(overshooting)またはアンダ
ーシューティング(undershooting)が発生するという問
題点があった。前記の電源電圧(VDD)と接地電圧(VSS)の
オーバーシューティング(overshooting)及びアンダーシ
ューティング(undershooting)は、チップ内の直流ノイ
ズマージン(DC noise margin)に影響を及ぼすようにな
る。またこのような問題点は高い周波数で動作する場合
にも発生された。従って、従来のデータ出力バッファ回
路では、高速動作時に速い速度を満足させるために出力
ドライブのトランジスタのサイズを大きくする場合は、
遅い動作時に電源ノイズマージンがそれほど厳しく制限
されるという問題点があった。
【０００７】本発明の目的は、このような従来の問題点
を解決するために、動作周期に適応的にサイズが可変さ
れる出力ドライバーを備え、低い動作周波数では小さい
サイズの出力ドライバーによりノイズマージンを改善
し、高い動作周波数では大きいサイズの出力ドライバー
により速い動作速度を満足させ得るデータ出力バッファ
を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めの本発明のデータ出力バッファは、電源電圧と出力端
子間に連結された第１及び第２プルアップトランジス
タ；前記の出力端子と接地間に連結された第１及び第２
プルダウントランジスタ；動作クロック信号を入力し、
動作周期が短い場合は第１制御信号を発生し、長い場合
は第２制御信号を発生する動作周期検出手段；前記の第
１制御信号に応答して第１及び第２データ信号により前
記の第１プルアップ及びプルダウントランジスタを駆動
する第１出力駆動手段；及び前記の第２制御信号に応答
して前記の第１及び第２データ信号により前記の第２プ
ルアップ及びプルダウントランジスタを駆動する第２出
力駆動手段を備えることを特徴とする。また、本発明の
他のデータ出力バッファは、電源電圧と出力端子間に連
結された第１及び第２プルアップトランジスタ；前記の
出力端子と接地間に連結された第１及び第２プルダウン
トランジスタ；動作クロック信号を入力し、動作周期が
短い場合は第１制御信号を発生し、長い場合は第２制御
信号を発生する動作周期検出手段；前記の第１制御信号
に応答して第１及び第２データ信号により前記の第１プ
ルアップ及びプルダウントランジスタを駆動する第１出
力駆動手段；及び前記の第１及び第２制御信号に応答し
て前記の第１及び第２データ信号により前記の第２プル
アップ及びプルダウントランジスタを駆動する第２出力
駆動手段を備えることを特徴とする。また、本発明の別
の他のデータ出力バッファは、電源電圧と出力端子間に
連結された第１及び第２プルアップトランジスタ；前記
の出力端子と接地間に連結された第１及び第２プルダウ
ントランジスタ；動作クロック信号を入力し、動作周期
がすでに設定された正常動作周期より短い場合は第１制
御信号を発生する動作周期検出手段；前記の第１制御信
号に応答して第１及び第２データ信号により前記の第１
プルアップ及びプルダウントランジスタを駆動する第１
出力駆動手段；及び前記の第１及び第２データ信号によ
り前記の第２プルアップ及びプルダウントランジスタを
駆動する第２出力駆動手段を備えることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面を参照して、本発
明によるデータ出力バッファをより詳細に説明する。図
１は、本発明による半導体メモリ素子のデータ出力バッ
ファ回路の好ましい一実施形態の構成を示す。すなわ
ち、データ出力バッファは、電源電圧(VDD)と出力端子
(Dout)間に連結された第１及び第２プルアップトランジ
スタ(N11、N12)、前記の出力端子(Dout)と接地(VSS)間
に連結された第１及び第２プルダウントランジスタ(N1
3、N14)、動作クロック信号(SC)を入力し、動作周期が
短い場合は第１制御信号(fast)を発生し、長い場合は第
２制御信号(slow)を発生する動作周期検出手段１１、前
記の第１制御信号(fast)に応答して第１及び第２データ
信号Ｄ、ＤＢにより前記の第１プルアップ及びプルダウ
ントランジスタ(N12、N14)を駆動する第１出力駆動手段
（13、17、15、19）、前記の第２制御信号(slow)に応答
して前記の第１及び第２データ信号Ｄ、ＤＢにより前記
の第２プルアップ及びプルダウントランジスタ(N11、N1
3)を駆動する第２出力駆動手段(12、16、14、18)を含
む。
【００１０】そして、動作周波数が高い場合、出力デー
タの速いスロープのために、前記の第１プルアップ及び
プルダウントランジスタ(N12、N14)のサイズが第２プル
アップ及びプルダウントランジスタ(N11、N13)のサイズ
よりも大きく構成される。第２プルアップ及びプルダウ
ントランジスタ(N11、N13)のサイズも、適当な動作周波
数で所望のアクセスタイムを満足させ得るように、十分
なサイズから構成される。
【００１１】図２を参照すると、前記動作周期検出手段
１１は、動作クロック信号(SC)を所定時間遅延させる遅
延手段１１Ａ、前記の遅延手段１１Ａにより遅延された
信号(SC1)を前記の動作クロック信号(SC)の下降エッジ
でラッチし、該ラッチされた信号状態を前記の第２制御
信号(slow)として出力するラッチ手段１１Ｂ、前記の第
２制御信号(slow)を反転して前記の第１制御信号(fast)
を発生するインバーター１１Ｃを含む。
【００１２】動作周期検出手段１１Ａは、図４に示すよ
うに、動作クロック信号(SC)の上昇エッジから設定され
た遅延時間(td1)よりも動作クロック信号のハイ状態期
間(th)がより長い場合は、動作クロック信号の下降エッ
ジで第２制御信号(slow)がハイ状態に出力され、第１制
御信号(fast)がロー状態に出力される。従って、半導体
装置の動作周期が設定値よりも長いと検出される。
【００１３】また、図５に示すように、動作クロック信
号(SC)の上昇エッジから設定された遅延時間(td1)より
も動作クロック信号のハイ状態期間(th)が短い場合は、
動作クロック信号の下降エッジで第２制御信号(slow)が
ロー状態に出力され、第１制御信号(fast)がハイ状態に
出力される。従って、半導体装置の動作周期が設定値よ
りも短いと検出される。
【００１４】そして、前記遅延手段１１Ａは、図３に示
すように、入力信号(SC)を反転させるインバーターＩＮ
Ｖ１１、前記インバーターＩＮＶ１１の出力信号がゲー
トに印加され、ソースが電源電圧に連結されたＰＭＯＳ
トランジスタＰ１１１、前記インバーターＩＮＶ１１の
出力信号がゲートに印加され、ソースが接地に連結され
たＮＭＯＳトランジスタＮ１１１、ゲートが接地に連結
され、ソースがＰ１１１のドレインに連結され、ドレイ
ンがＮ１１１のドレインに連結されたＰＭＯＳトランジ
スタＰ１１２、前記Ｎ１１１のドレイン出力信号がゲー
トに印加され、ソースが電源電圧に連結されたＰＭＯＳ
トランジスタＰ１１３、前記Ｎ１１１のドレイン出力信
号がゲートに印加され、ソースが接地に連結されたＮＭ
ＯＳトランジスタＮ１１３、Ｎ１１１のドレイン出力信
号がゲートに連結され、ソースがＮ１１３のドレインに
連結され、ドレインがＰ１１３のドレーンに連結された
ＮＭＯＳトランジスタＮ１１２、Ｎ１１２のドレイン出
力信号を反転させるインバーターＩＮＶ１２から構成さ
れる。
【００１５】本発明による遅延手段１１Ａは、Ｐ１１２
とＮ１１２のターンオン抵抗値の設定により遅延時間を
調整することができる。従って、この値を調整して半導
体装置の動作周期の検出値を設定することができる。
【００１６】図１で図面符号Ｄ及びＤＢはチップ内で感
知された内部データ信号であり、このデータ信号はチッ
プの内部で発生される動作周期検出手段１１により発生
される第２、第１制御信号(slow)(fast)及び出力イネー
ブル信号(φTRST)のハイ状態（“Ｈ”）によりナンドゲ
ート(12-15)とインバーター(16-19)を通してプルアップ
トランジスタ(N11、N12)とプルダウントランジスタ(N1
3、N14)のゲートに伝達され、データ値によって出力端
子にハイまたはロー状態に表れるようになる。従って、
全体的に本発明の一実施形態では、半導体装置の動作周
期が設定値より短い場合は、動作周期検出手段１１によ
り第１制御信号(fast)がアクティブされるので、ナンド
ゲート１３、１５及びインバーター１７、１９を通して
データ信号が、大きいサイズの第１プルアップ及びプル
ダウントランジスタ(N12、N14)のゲートにそれぞれ印加
され、これにより出力端子にデータ信号は速く出力され
る。
【００１７】一方、半導体装置の動作周期が前記の設定
値より長い場合は、動作周期検出手段１１により第２制
御信号(slow)がアクティブされるので、ナンドゲート１
２、１４及びインバーター１６、１８を通して、データ
信号が小さいサイズの第２プルアップ及びプルダウント
ランジスタ(N11、N13)のゲートに印加され、これにより
出力端子にデータ信号が出力される。
【００１８】図６は、本発明による他の実施形態の構成
を示す。即ち、電源電圧(VDD)と出力端子(Dout)間に連
結された第１及び第２プルアップトランジスタ(N15、N1
6)、前記の出力端子(Dout)と接地(VSS)間に連結された
第１及び第２プルダウントランジスタ(N17、N18)、動作
クロック信号(SC)を入力し、動作周期が短い場合は第１
制御信号(fast)を発生し、長い場合は第２制御信号(slo
w)を発生する動作周期検出手段１１、前記の第１制御信
号(fast)に応答して第１及び第２データ信号Ｄ、ＤＢに
より前記の第１プルアップ及びプルダウントランジスタ
(N16、N18)を駆動する第１出力駆動手段（13、17、15、
19）、前記の第１及び第２制御信号(fast、slow)に応答
して前記の第１及び第２データ信号Ｄ、ＤＢにより前記
の第２プルアップ及びプルダウントランジスタ(N15、N1
7)を駆動する第２出力駆動手段(12、16、14、18、20)を
含む。この実施形態は、上述した一実施形態と比較する
と、第１及び第２プルアップ及びプルダウントランジス
タのすべてのサイズが同一であり、第２プルアップ及び
プルダウントランジスタは動作周期が長いかまたは短い
場合のすべての場合に動作するという点が異なり、第２
出力駆動手段に第１及び第２制御信号を論理和させるオ
アゲート２０が更に備えられた点が異なり、その他の構
成は同一である。
【００１９】従って、この実施形態は、動作周期が長い
場合は第２プルアップ及びプルダウントランジスタのみ
によりデータ信号が出力され、短い場合は第１及び第２
プルアップ及びプルダウントランジスタによりデータ信
号が出力されるので、短い場合にデータ信号の出力速度
が速くなり、長い場合はノイズマージンが向上される。
【００２０】図７は、本発明による別の他の実施形態の
構成を示す。即ち、電源電圧(VDD)と出力端子(Dout)間
に連結された第１及び第２プルアップトランジスタ(N1
5、N16)、前記出力端子(Dout)と接地(VSS)間に連結され
た第１及び第２プルダウントランジスタ(N17、N18)、動
作クロック信号(SC)を入力し、動作周期が既に設定され
た正常動作周期よりも短い場合は第１制御信号(fast)を
発生する動作周期検出手段１１１、前記の第１制御信号
(fast)に応答して第１及び第２データ信号Ｄ、ＤＢによ
り前記の第１プルアップ及びプルダウントランジスタ(N
16、N18)を駆動する第１出力駆動手段（13、17、15、1
9）、前記の第１及び第２データ信号Ｄ、ＤＢにより前
記の第２プルアップ及びプルダウントランジスタ(N15、
N17)を駆動する第２出力駆動手段(12、16、14、18)を含
む。この実施形態では動作周期検出手段で第１制御信号
のみを出力する点と、第２出力駆動手段がデータ信号と
出力イネーブル信号のみにより出力駆動信号を発生する
という点が上述の実施形態と異なり、その他の部分は同
一な構成である。従って、動作周期が、設定された動作
周期より長い場合は、第２プルアップ及びプルダウント
ランジスタのみによりデータ出力が決定され、短い場合
は第１、第２プルアップ及びプルダウントランジスタに
よりデータ出力が決定されるので、高速動作時に速いデ
ータアクセス動作と、低速動作時にノイズマージン確保
を同時に満足させ得る。
【００２１】
【発明の効果】上述のごとく、本発明では低い周波数で
動作する時は、高い周波数で必要な出力ドライバーのサ
イズより小さいサイズの出力ドライバーを、動作周期検
出手段を通して自動的に選択できるので、動作周波数に
より出力ドライバーの大きさを選択的に決定し、低い周
波数におけるノイズマージン改善の効果と、高い周波数
で高速アクセスとを同時に満足させ得る。
【図面の簡単な説明】
【図１】 本発明による動作周期適応型のデータ出力バ
ッファの好ましい一実施形態の構成を示した回路図であ
る。
【図２】 図１の動作周期検出手段の一例を示した回路
図である。
【図３】 図２の遅延手段の一例を示した回路図であ
る。
【図４】 動作周期が長い場合における動作周期検出手
段の各部の波形を示す波形図である。
【図５】 動作周期が短い場合における動作周期検出手
段の各部の波形を示す波形図である。
【図６】 本発明による動作周期適応型のデータ出力バ
ッファの好ましい他の実施形態の構成を示した回路図で
ある。
【図７】 本発明による動作周期適応型のデータ出力バ
ッファの好ましい別の他の実施形態の構成を示した回路
図である。
【図８】 従来半導体装置のデータ出力バッファの構成
を示した回路図である。
【符号の説明】
１１：動作周期検出手段 １１Ａ：遅延手段 １１Ｂ：ラッチ手段 １１Ｃ：インバーター １２，１４，１６，１８，２０：第２出力駆動手段 １３，１５，１７，１９：第１出力駆動手段 ＳＣ：動作クロック信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧と出力端子間に連結された第１
    及び第２プルアップトランジスタ；前記の出力端子と接
    地間に連結された第１及び第２プルダウントランジス
    タ；動作クロック信号を入力し、動作周期が短い場合は
    第１制御信号を発生し、長い場合は第２制御信号を発生
    する動作周期検出手段；前記の第１制御信号に応答して
    第１及び第２データ信号により前記の第１プルアップ及
    びプルダウントランジスタを駆動する第１出力駆動手
    段；及び前記の第２制御信号に応答して前記の第１及び
    第２データ信号により前記の第２プルアップ及びプルダ
    ウントランジスタを駆動する第２出力駆動手段を備える
    ことを特徴とする動作周期適応型のデータ出力バッフ
    ァ。
  2. 【請求項２】 前記の第１プルアップ及びプルダウント
    ランジスタのサイズが、前記の第２プルアップ及びプル
    ダウントランジスタのサイズよりも更に大きいことを特
    徴とする、請求項１記載の動作周期適応型のデータ出力
    バッファ。
  3. 【請求項３】 前記の動作周期検出手段は、動作クロッ
    ク信号を所定時間の間遅延させる遅延手段；前記の遅延
    手段により遅延された信号を、前記の動作クロック信号
    の下降エッジでラッチし、該ラッチされた信号状態を前
    記の第２制御信号として出力するラッチ手段；及び前記
    の第２制御信号を反転して前記の第１制御信号を発生す
    るインバーターを備えることを特徴とする、請求項１記
    載の動作周期適応型のデータ出力バッファ。
  4. 【請求項４】 前記遅延手段の時間遅延設定により動作
    周期の検出を調整することを特徴とする、請求項３記載
    の動作周期適応型のデータ出力バッファ。
  5. 【請求項５】 電源電圧と出力端子間に連結された第１
    及び第２プルアップトランジスタ；前記の出力端子と接
    地間に連結された第１及び第２プルダウントランジス
    タ；動作クロック信号を入力し、動作周期が短い場合は
    第１制御信号を発生し、長い場合は第２制御信号を発生
    する動作周期検出手段；前記の第１制御信号に応答して
    第１及び第２データ信号により前記の第１プルアップ及
    びプルダウントランジスタを駆動する第１出力駆動手
    段；及び前記の第１及び第２制御信号に応答して前記の
    第１及び第２データ信号により前記の第２プルアップ及
    びプルダウントランジスタを駆動する第２出力駆動手段
    を備えることを特徴とする動作周期適応型のデータ出力
    バッファ。
  6. 【請求項６】 電源電圧と出力端子間に連結された第１
    及び第２プルアップトランジスタ；前記の出力端子と接
    地間に連結された第１及び第２プルダウントランジス
    タ；動作クロック信号を入力し、動作周期がすでに設定
    された正常動作周期よりも短い場合は第１制御信号を発
    生する動作周期検出手段；前記の第１制御信号に応答し
    て第１及び第２データ信号により前記の第１プルアップ
    及びプルダウントランジスタを駆動する第１出力駆動手
    段；及び前記の第１及び第２データ信号により前記の第
    ２プルアップ及びプルダウントランジスタを駆動するこ
    とを特徴とする、第２出力駆動手段を備える動作周期適
    応型のデータ出力バッファ。
JP9330580A 1997-04-30 1997-12-01 動作周期適応型のデータ出力バッファ Pending JPH10308096A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR199716609 1997-04-30
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