JP2905736B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
高い周波数で使用される半導体装置に関する。
高い周波数で使用される半導体装置に関する。
【０００２】
【従来の技術】従来は、半導体基板の片面に微細加工や
多層配線を施すことにより半導体装置の高集積化・高密
度化が図られていた。近年さらに半導体装置の高集積化
・高密度化の要求が強まり、半導体チップが積層されて
構成された半導体装置が提案されている。
多層配線を施すことにより半導体装置の高集積化・高密
度化が図られていた。近年さらに半導体装置の高集積化
・高密度化の要求が強まり、半導体チップが積層されて
構成された半導体装置が提案されている。
【０００３】図６は、特開昭６３−１５６３４８号公報
で開示された従来例の半導体装置の縦断面図である。図
６の半導体装置は、それぞれ半導体デバイス１３−１乃
至１３−４が形成された半導体チップ１１−１乃至１１
−４が積層されてなる。半導体チップ１１−１におい
て、バンプ１５−１１，１５−１２は半導体デバイス１
３−１が形成された半導体基板１４−１の上面１６−１
に形成され、バンプ１５−１１，１５−１２は半導体基
板１４−１上に形成された内部配線電極（図示せず）に
よって半導体デバイス１３−１に接続されている。バン
プ１７−１１，１７−１２は、半導体基板１４−１の下
面１８−１に形成される。そして、バンプ１５−１１と
バンプ１７−１１とは、半導体基板１４−１に形成され
たスルーホールの内部に形成された内部配線電極２０−
１１によって接続される。また、バンプ１５−１２とバ
ンプ１７−１２とは、半導体基板１４−１に形成された
スルーホールの内部に形成された内部配線電極２０−１
２と上面１６−１に形成された内部配線電極２１−１と
によって接続されている。絶縁層２２−１は半導体基板
１４−１の上面１６−１と下面１８−１にそれぞれ形成
される。
で開示された従来例の半導体装置の縦断面図である。図
６の半導体装置は、それぞれ半導体デバイス１３−１乃
至１３−４が形成された半導体チップ１１−１乃至１１
−４が積層されてなる。半導体チップ１１−１におい
て、バンプ１５−１１，１５−１２は半導体デバイス１
３−１が形成された半導体基板１４−１の上面１６−１
に形成され、バンプ１５−１１，１５−１２は半導体基
板１４−１上に形成された内部配線電極（図示せず）に
よって半導体デバイス１３−１に接続されている。バン
プ１７−１１，１７−１２は、半導体基板１４−１の下
面１８−１に形成される。そして、バンプ１５−１１と
バンプ１７−１１とは、半導体基板１４−１に形成され
たスルーホールの内部に形成された内部配線電極２０−
１１によって接続される。また、バンプ１５−１２とバ
ンプ１７−１２とは、半導体基板１４−１に形成された
スルーホールの内部に形成された内部配線電極２０−１
２と上面１６−１に形成された内部配線電極２１−１と
によって接続されている。絶縁層２２−１は半導体基板
１４−１の上面１６−１と下面１８−１にそれぞれ形成
される。
【０００４】半導体チップ１１−２乃至１１−４は、上
述の半導体チップ１１−１と同様に構成され、図６の半
導体チップ１１−２乃至１１−４において、半導体チッ
プ１１−１の各部分に対応する部分にはハイフン（−）
の前の符号を同一にして示している。そして、半導体チ
ップ１１−１乃至１１−４は、積み重ねられて、対向す
るバンプ同志を熱圧着して接続されている。以上のよう
に半導体チップ１１−１乃至１１−４を積層して半導体
装置を構成することにより、当該半導体装置の高集積化
及び高密度化を図っている。
述の半導体チップ１１−１と同様に構成され、図６の半
導体チップ１１−２乃至１１−４において、半導体チッ
プ１１−１の各部分に対応する部分にはハイフン（−）
の前の符号を同一にして示している。そして、半導体チ
ップ１１−１乃至１１−４は、積み重ねられて、対向す
るバンプ同志を熱圧着して接続されている。以上のよう
に半導体チップ１１−１乃至１１−４を積層して半導体
装置を構成することにより、当該半導体装置の高集積化
及び高密度化を図っている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来例
の半導体装置では、半導体チップ１１−１の上面１６−
１に形成された電極と半導体チップ１１−２の下面１８
−２に形成された電極、半導体チップ１１−２の上面１
６−２に形成された電極と半導体チップ１１−３の下面
１８−３に形成された電極及び半導体チップ１１−３の
上面１６−３に形成された電極と半導体チップ１１−４
の下面１８−４に形成された電極とが互いに電磁的に結
合する。これによって、半導体チップ１１−１乃至１１
−４に構成されている回路が互いに干渉して、当該回路
が正常に動作しないという問題点があった。また、上述
の干渉を防ぐために、半導体チップ１１−１乃至１１−
４の間隔を広くすると半導体チップ間の接続に用いたバ
ンプの長さが長くなるので、半導体装置の厚さを薄くで
きなかったり、寄生成分である当該バンプのインダクタ
ンスが大きくなって、より高い周波数で動作する回路が
正常に動作しなくなり、より高い周波数で動作する回路
を高密度に構成できないという問題点があった。
の半導体装置では、半導体チップ１１−１の上面１６−
１に形成された電極と半導体チップ１１−２の下面１８
−２に形成された電極、半導体チップ１１−２の上面１
６−２に形成された電極と半導体チップ１１−３の下面
１８−３に形成された電極及び半導体チップ１１−３の
上面１６−３に形成された電極と半導体チップ１１−４
の下面１８−４に形成された電極とが互いに電磁的に結
合する。これによって、半導体チップ１１−１乃至１１
−４に構成されている回路が互いに干渉して、当該回路
が正常に動作しないという問題点があった。また、上述
の干渉を防ぐために、半導体チップ１１−１乃至１１−
４の間隔を広くすると半導体チップ間の接続に用いたバ
ンプの長さが長くなるので、半導体装置の厚さを薄くで
きなかったり、寄生成分である当該バンプのインダクタ
ンスが大きくなって、より高い周波数で動作する回路が
正常に動作しなくなり、より高い周波数で動作する回路
を高密度に構成できないという問題点があった。
【０００６】本発明の第１の目的は、以上の問題点を解
決して、従来例に比較して、半導体チップに形成された
回路と外部の回路との間の干渉を防止でき、かつ回路を
高密度に構成することができる半導体装置を提供するこ
とにある。
決して、従来例に比較して、半導体チップに形成された
回路と外部の回路との間の干渉を防止でき、かつ回路を
高密度に構成することができる半導体装置を提供するこ
とにある。
【０００７】本発明の第２の目的は、以上の問題点を解
決して、従来例に比較して、積層された半導体チップの
各回路間の干渉を防止でき、かつより高い周波数で動作
する回路を高密度に構成することができ、しかも薄い積
層型の半導体装置を提供することにある。
決して、従来例に比較して、積層された半導体チップの
各回路間の干渉を防止でき、かつより高い周波数で動作
する回路を高密度に構成することができ、しかも薄い積
層型の半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、少なくとも一方の面にトランジスタ
とストリップ導体が形成された半導体基板と、上記半導
体基板の２つの面にそれぞれ形成された絶縁膜と、上記
絶縁膜の表面に形成された接続用電極及び表面接地導体
とを備えた半導体装置であって、上記絶縁膜と上記スト
リップ導体と上記表面接地導体とによって伝送線路が構
成され、かつ上記表面接地導体が上記接続用電極が形成
された部分を除いて上記絶縁膜の表面を覆うように形成
されていることを特徴とする。
載の半導体装置は、少なくとも一方の面にトランジスタ
とストリップ導体が形成された半導体基板と、上記半導
体基板の２つの面にそれぞれ形成された絶縁膜と、上記
絶縁膜の表面に形成された接続用電極及び表面接地導体
とを備えた半導体装置であって、上記絶縁膜と上記スト
リップ導体と上記表面接地導体とによって伝送線路が構
成され、かつ上記表面接地導体が上記接続用電極が形成
された部分を除いて上記絶縁膜の表面を覆うように形成
されていることを特徴とする。
【０００９】また、請求項２記載の半導体装置は、請求
項１記載の半導体装置において、上記半導体基板の上記
トランジスタが形成されている面に、該トランジスタと
近接してかつ該トランジスタの１つの電極に接続された
内部接地導体が形成され、上記内部接地導体と上記表面
接地導体とが、上記絶縁膜に形成されたバイアホールを
介して、該バイアホールに形成されたバイアホール導体
によって接続されていることを特徴とする。
項１記載の半導体装置において、上記半導体基板の上記
トランジスタが形成されている面に、該トランジスタと
近接してかつ該トランジスタの１つの電極に接続された
内部接地導体が形成され、上記内部接地導体と上記表面
接地導体とが、上記絶縁膜に形成されたバイアホールを
介して、該バイアホールに形成されたバイアホール導体
によって接続されていることを特徴とする。
【００１０】さらに、請求項３記載の半導体装置は、請
求項２記載の半導体装置において、上記バイアホール導
体及び上記表面接地導体の各厚さを上記内部接地導体の
厚さより厚くしたことを特徴とする。
求項２記載の半導体装置において、上記バイアホール導
体及び上記表面接地導体の各厚さを上記内部接地導体の
厚さより厚くしたことを特徴とする。
【００１１】またさらに、請求項４記載の半導体装置
は、請求項１記載の半導体装置において、上記絶縁膜に
は、上記トランジスタの少なくとも１つの電極の直上に
バイアホールが形成され、該トランジスタの電極が該バ
イアホールに形成されたバイアホール導体を介して上記
表面接地導体に接続されていることを特徴とする。
は、請求項１記載の半導体装置において、上記絶縁膜に
は、上記トランジスタの少なくとも１つの電極の直上に
バイアホールが形成され、該トランジスタの電極が該バ
イアホールに形成されたバイアホール導体を介して上記
表面接地導体に接続されていることを特徴とする。
【００１２】また、請求項５記載の半導体装置は、請求
項４記載の半導体装置において、上記バイアホール導体
及び上記表面接地導体の各厚さを上記トランジスタの電
極の厚さより厚くしたことを特徴とする。
項４記載の半導体装置において、上記バイアホール導体
及び上記表面接地導体の各厚さを上記トランジスタの電
極の厚さより厚くしたことを特徴とする。
【００１３】また、請求項６記載の半導体装置は、請求
項１〜５のうちのいずれか１つに記載の半導体装置にお
いて、上記絶縁膜は複数の誘電体膜が積層されてなり、
上記複数の誘電体膜の間にさらにストリップ導体が形成
されて該ストリップ導体と上記表面接地導体とによって
伝送線路が構成されていることを特徴とする。
項１〜５のうちのいずれか１つに記載の半導体装置にお
いて、上記絶縁膜は複数の誘電体膜が積層されてなり、
上記複数の誘電体膜の間にさらにストリップ導体が形成
されて該ストリップ導体と上記表面接地導体とによって
伝送線路が構成されていることを特徴とする。
【００１４】また、請求項７記載の半導体装置は、請求
項１〜６のうちのいずれか１つに記載の半導体装置にお
いて、上記半導体基板の他方の面に導体が形成され、上
記トランジスタの電極と上記他方の面に形成された導
体、又は上記ストリップ導体と上記他方の面に形成され
た導体とが、上記半導体基板に形成されたバイアホール
を介して、該バイアホールに形成されたバイアホール導
体によって接続されていることを特徴とする。
項１〜６のうちのいずれか１つに記載の半導体装置にお
いて、上記半導体基板の他方の面に導体が形成され、上
記トランジスタの電極と上記他方の面に形成された導
体、又は上記ストリップ導体と上記他方の面に形成され
た導体とが、上記半導体基板に形成されたバイアホール
を介して、該バイアホールに形成されたバイアホール導
体によって接続されていることを特徴とする。
【００１５】また、請求項８記載の半導体装置は、請求
項７記載の半導体装置において、上記半導体基板の他方
の面にさらに、上記他方の面に形成された上記導体に接
続されたトランジスタが形成されていることを特徴とす
る。
項７記載の半導体装置において、上記半導体基板の他方
の面にさらに、上記他方の面に形成された上記導体に接
続されたトランジスタが形成されていることを特徴とす
る。
【００１６】また、請求項９記載の積層型半導体装置
は、請求項１〜８のうちの１つに記載の半導体装置を複
数個積層し、隣接する半導体装置の各表面接地導体間及
び各接続用電極間を互いに接続したことを特徴とする。
は、請求項１〜８のうちの１つに記載の半導体装置を複
数個積層し、隣接する半導体装置の各表面接地導体間及
び各接続用電極間を互いに接続したことを特徴とする。
【００１７】
＜実施形態＞図１は、マザー基板４０の上に設けられた
本発明に係る一実施形態の半導体装置の縦断面図であ
る。当該半導体装置は、図１に示すように、３つの半導
体チップ１，２，３が積層されてなり、半導体チップ
１，２，３はそれぞれ、絶縁膜１０６，２０６，３０６
の各上面に形成された接地導体１０１，２０１，３０１
と、絶縁膜１０７，２０７，３０７の各下面に形成され
た接地導体１０２，２０２，３０２とを備えたことを特
徴とする。
本発明に係る一実施形態の半導体装置の縦断面図であ
る。当該半導体装置は、図１に示すように、３つの半導
体チップ１，２，３が積層されてなり、半導体チップ
１，２，３はそれぞれ、絶縁膜１０６，２０６，３０６
の各上面に形成された接地導体１０１，２０１，３０１
と、絶縁膜１０７，２０７，３０７の各下面に形成され
た接地導体１０２，２０２，３０２とを備えたことを特
徴とする。
【００１８】以下、図面を参照して実施形態の半導体装
置の構成を詳細に説明する。まず、図２を参照して、半
絶縁性の半導体基板３０５を備えた半導体チップ３につ
いて詳細に説明する。半導体チップ３において、半導体
基板３０５は、例えばＧａＡｓからなり、半導体基板３
０５の上面の所定の部分に活性層３８１が形成される。
そして、活性層３８１上にゲート電極３０８ｇとソース
電極３０８ｓとドレイン電極３０８ｄが形成され、活性
層３８１とゲート電極３０８ｇとソース電極３０８ｓと
ドレイン電極３０８ｄとを備えた電界効果トランジスタ
３０８（以下、トランジスタ３０８という。）が形成さ
れる。ここで、半導体基板３０５としては、Ｓｉなどの
他の材料からなる半導体基板を用いてもよく、トランジ
スタ３０８はバイポーラトランジスタなどの他のトラン
ジスタでもよい。
置の構成を詳細に説明する。まず、図２を参照して、半
絶縁性の半導体基板３０５を備えた半導体チップ３につ
いて詳細に説明する。半導体チップ３において、半導体
基板３０５は、例えばＧａＡｓからなり、半導体基板３
０５の上面の所定の部分に活性層３８１が形成される。
そして、活性層３８１上にゲート電極３０８ｇとソース
電極３０８ｓとドレイン電極３０８ｄが形成され、活性
層３８１とゲート電極３０８ｇとソース電極３０８ｓと
ドレイン電極３０８ｄとを備えた電界効果トランジスタ
３０８（以下、トランジスタ３０８という。）が形成さ
れる。ここで、半導体基板３０５としては、Ｓｉなどの
他の材料からなる半導体基板を用いてもよく、トランジ
スタ３０８はバイポーラトランジスタなどの他のトラン
ジスタでもよい。
【００１９】また、接地導体３０３は、半導体基板３０
５の上面にトランジスタ３０８のソース電極３０８ｓに
接続されて形成され、また、半導体基板３０５の上面に
ＭＩＭ型のキャパシタ３０９がトランジスタ３０８のド
レイン電極３０８ｄに接続されて形成される。ここで、
キャパシタ３０９は図２に示すように、例えば誘電体膜
３９３を挟設する２つの電極３９１，３９２によって構
成される。ここで、キャパシタ３０９の電極３９２はト
ランジスタ３０８のドレイン電極３０８ｄに接続され
る。さらに、半導体基板３０５の上面には、キャパシタ
３０９の上部に形成された電極３９１に接続されてスト
リップ導体３２２が形成され、ストリップ導体３２２に
連結された接続用導体３２２ｔが形成される。また、半
導体基板３０５の上面には、後述するようにトリプレー
ト線路Ｔ２１を外部接続用導体３１２ｂに接続するため
の接続用導体３２４ｔが形成される。
５の上面にトランジスタ３０８のソース電極３０８ｓに
接続されて形成され、また、半導体基板３０５の上面に
ＭＩＭ型のキャパシタ３０９がトランジスタ３０８のド
レイン電極３０８ｄに接続されて形成される。ここで、
キャパシタ３０９は図２に示すように、例えば誘電体膜
３９３を挟設する２つの電極３９１，３９２によって構
成される。ここで、キャパシタ３０９の電極３９２はト
ランジスタ３０８のドレイン電極３０８ｄに接続され
る。さらに、半導体基板３０５の上面には、キャパシタ
３０９の上部に形成された電極３９１に接続されてスト
リップ導体３２２が形成され、ストリップ導体３２２に
連結された接続用導体３２２ｔが形成される。また、半
導体基板３０５の上面には、後述するようにトリプレー
ト線路Ｔ２１を外部接続用導体３１２ｂに接続するため
の接続用導体３２４ｔが形成される。
【００２０】以上のようにトランジスタ３０８と各導体
が形成された半導体基板３０５の上面に誘電体膜３０６
ａが形成され、誘電体膜３０６ａの上面にストリップ導
体３２０とストリップ導体３２０に連結された接続用導
体３２０ｔと、ストリップ導体３２１とストリップ導体
３２１に連結された接続用導体３２１ｔとが形成され
る。また、上述の各導体が形成された誘電体膜３０６ａ
の上面に誘電体膜３０６ｂが形成され、誘電体膜３０６
ｂの上面の全面に接地導体３０１が形成される。ここ
で、誘電体膜３０６ａ，３０６ｂは、例えばポリイミド
などからなる。しかしながら、本発明はこれに限らず、
他の材料からなる誘電体膜を用いてもよい。
が形成された半導体基板３０５の上面に誘電体膜３０６
ａが形成され、誘電体膜３０６ａの上面にストリップ導
体３２０とストリップ導体３２０に連結された接続用導
体３２０ｔと、ストリップ導体３２１とストリップ導体
３２１に連結された接続用導体３２１ｔとが形成され
る。また、上述の各導体が形成された誘電体膜３０６ａ
の上面に誘電体膜３０６ｂが形成され、誘電体膜３０６
ｂの上面の全面に接地導体３０１が形成される。ここ
で、誘電体膜３０６ａ，３０６ｂは、例えばポリイミド
などからなる。しかしながら、本発明はこれに限らず、
他の材料からなる誘電体膜を用いてもよい。
【００２１】これによって、誘電体膜３０６ｂを挟設す
るストリップ導体３２０と接地導体３０１とによって逆
マイクロストリップ線路Ｍ２０が構成され、図５に示す
ように誘電体膜３０６ａと誘電体膜３０６ｂによって構
成される絶縁膜３０６を挟設するストリップ導体３２２
と接地導体３０１とによって逆マイクロストリップ線路
Ｍ２２が構成される。ここで、逆マイクロストリップ線
路Ｍ２０，Ｍ２２は、図２に示すように、接地導体３０
１が半導体基板３０５から最も外側に位置する誘電体膜
３０６ｂの表面に形成され、ストリップ導体３２０，３
２２が内側の誘電体膜３０６ａの上面又は半導体基板３
０５の上面に形成されている伝送線路である。また、図
４に示すように誘電体膜３０６ａ，３０６ｂを介してス
トリップ導体３２１を挟設する接地導体３０１と接地導
体３０３とによってトリプレート線路Ｔ２１が構成され
る。ここで、図１と図２において、逆マイクロストリッ
プ線路Ｍ２０，Ｍ２２とトリプレート線路Ｔ２１の符号
は、それぞれストリップ導体３２０，３２２，３２１の
符号の後ろの括弧内に付して示している。
るストリップ導体３２０と接地導体３０１とによって逆
マイクロストリップ線路Ｍ２０が構成され、図５に示す
ように誘電体膜３０６ａと誘電体膜３０６ｂによって構
成される絶縁膜３０６を挟設するストリップ導体３２２
と接地導体３０１とによって逆マイクロストリップ線路
Ｍ２２が構成される。ここで、逆マイクロストリップ線
路Ｍ２０，Ｍ２２は、図２に示すように、接地導体３０
１が半導体基板３０５から最も外側に位置する誘電体膜
３０６ｂの表面に形成され、ストリップ導体３２０，３
２２が内側の誘電体膜３０６ａの上面又は半導体基板３
０５の上面に形成されている伝送線路である。また、図
４に示すように誘電体膜３０６ａ，３０６ｂを介してス
トリップ導体３２１を挟設する接地導体３０１と接地導
体３０３とによってトリプレート線路Ｔ２１が構成され
る。ここで、図１と図２において、逆マイクロストリッ
プ線路Ｍ２０，Ｍ２２とトリプレート線路Ｔ２１の符号
は、それぞれストリップ導体３２０，３２２，３２１の
符号の後ろの括弧内に付して示している。
【００２２】ここで、図２に示すように、接続用導体３
２０ｔは、誘電体膜３０６ａに設けられたバイアホール
３６２内に形成されたバイアホール導体５６２によって
接続用導体３２２ｔに接続され、これによって、逆マイ
クロストリップ線路Ｍ２０と逆マイクロストリップ線路
Ｍ２２とは接続される。また、接続用導体３２１ｔは誘
電体膜３０６ａに設けられたバイアホール３６３内に形
成されたバイアホール導体５６３によって、半導体基板
３０５の上面に形成された接続用導体３２４ｔに接続さ
れ、当該接続用導体３２４ｔは詳細後述するように外部
接続用導体３１２ｂに接続され、これによって、トリプ
レート線路Ｔ２１は外部接続用導体３１２ｂに接続され
る。また、半導体基板３０５の上面に形成された接地導
体３０３は、絶縁膜３０６に形成されたバイアホール３
６１内に形成されたバイアホール導体５６１によって絶
縁膜３０６の上面に形成された接地導体３０１に接続さ
れる。
２０ｔは、誘電体膜３０６ａに設けられたバイアホール
３６２内に形成されたバイアホール導体５６２によって
接続用導体３２２ｔに接続され、これによって、逆マイ
クロストリップ線路Ｍ２０と逆マイクロストリップ線路
Ｍ２２とは接続される。また、接続用導体３２１ｔは誘
電体膜３０６ａに設けられたバイアホール３６３内に形
成されたバイアホール導体５６３によって、半導体基板
３０５の上面に形成された接続用導体３２４ｔに接続さ
れ、当該接続用導体３２４ｔは詳細後述するように外部
接続用導体３１２ｂに接続され、これによって、トリプ
レート線路Ｔ２１は外部接続用導体３１２ｂに接続され
る。また、半導体基板３０５の上面に形成された接地導
体３０３は、絶縁膜３０６に形成されたバイアホール３
６１内に形成されたバイアホール導体５６１によって絶
縁膜３０６の上面に形成された接地導体３０１に接続さ
れる。
【００２３】以上のようにして、半導体基板３０５の上
面に、トランジスタ３０８とキャパシタ３０９と逆マイ
クロストリップ線路Ｍ２０，Ｍ２２とトリプレート線路
Ｔ２１とからなる回路が構成される。また、同様にし
て、半導体基板３０５の下面にはキャパシタ３１０、接
地導体３０４及び接続用導体３２５ｔなどが形成され、
半導体基板３０５の下面には誘電体膜３０７ａが形成さ
れる。さらに、誘電体膜３０７ａの下面には接地導体及
び接続用導体３１５などが形成され、誘電体膜３０７ａ
の下面に誘電体膜３０７ｂが形成される。そして、誘電
体膜３０７ｂの下面には、図２，図３に示すように、外
部接続用導体３１２ａ，３１２ｂ，３１２ｃ，３１２ｄ
と接地導体３０２が形成される。ここで、接地導体３０
２は、図３に示すように、外部接続用導体３１２ａ，３
１２ｂ，３１２ｃ，３１２ｄを形成する部分を除いて、
誘電体膜３０７ｂの下面を覆うように形成される。
面に、トランジスタ３０８とキャパシタ３０９と逆マイ
クロストリップ線路Ｍ２０，Ｍ２２とトリプレート線路
Ｔ２１とからなる回路が構成される。また、同様にし
て、半導体基板３０５の下面にはキャパシタ３１０、接
地導体３０４及び接続用導体３２５ｔなどが形成され、
半導体基板３０５の下面には誘電体膜３０７ａが形成さ
れる。さらに、誘電体膜３０７ａの下面には接地導体及
び接続用導体３１５などが形成され、誘電体膜３０７ａ
の下面に誘電体膜３０７ｂが形成される。そして、誘電
体膜３０７ｂの下面には、図２，図３に示すように、外
部接続用導体３１２ａ，３１２ｂ，３１２ｃ，３１２ｄ
と接地導体３０２が形成される。ここで、接地導体３０
２は、図３に示すように、外部接続用導体３１２ａ，３
１２ｂ，３１２ｃ，３１２ｄを形成する部分を除いて、
誘電体膜３０７ｂの下面を覆うように形成される。
【００２４】ここで、接続用導体３２４ｔは、図２に示
すように半導体基板３０５に設けられたバイアホール３
５２内に形成されたバイアホール導体５５２によって、
半導体基板３０５の下面に形成された接続用導体３２５
ｔに接続され、当該接続用導体３２５ｔは誘電体膜３０
７ａに設けられたバイアホール３７３内のバイアホール
導体５７３、誘電体膜３０７ａと誘電体膜３０７ｂとの
間に形成された接続用導体３１５及び誘電体膜３０７ｂ
に設けられたバイアホール３７５内に形成されたバイア
ホール導体５７５を介して、外部接続用導体３１２ｂに
接続される。これによって、接続用導体３２４ｔに接続
されたトリプレート線路Ｔ２１は外部接続用導体３１２
ｂに接続される。
すように半導体基板３０５に設けられたバイアホール３
５２内に形成されたバイアホール導体５５２によって、
半導体基板３０５の下面に形成された接続用導体３２５
ｔに接続され、当該接続用導体３２５ｔは誘電体膜３０
７ａに設けられたバイアホール３７３内のバイアホール
導体５７３、誘電体膜３０７ａと誘電体膜３０７ｂとの
間に形成された接続用導体３１５及び誘電体膜３０７ｂ
に設けられたバイアホール３７５内に形成されたバイア
ホール導体５７５を介して、外部接続用導体３１２ｂに
接続される。これによって、接続用導体３２４ｔに接続
されたトリプレート線路Ｔ２１は外部接続用導体３１２
ｂに接続される。
【００２５】半導体基板３０５の上面に形成された接地
導体３０３は、半導体基板３０５に設けられたバイアホ
ール３５１内に形成されたバイアホール導体５５１によ
って半導体基板３０５の下面に形成された接地導体３０
４に接続され、当該接地導体３０４は誘電体膜３０７ａ
と誘電体膜３０７ｂとからなる絶縁膜３０７を貫通する
ように設けられたバイアホール３７１内に形成されたバ
イアホール導体５７１によって接地導体３０２に接続さ
れる。以上のようにして、トランジスタ３０８を含んで
所定の動作をする回路が形成された半導体チップ３が構
成される。
導体３０３は、半導体基板３０５に設けられたバイアホ
ール３５１内に形成されたバイアホール導体５５１によ
って半導体基板３０５の下面に形成された接地導体３０
４に接続され、当該接地導体３０４は誘電体膜３０７ａ
と誘電体膜３０７ｂとからなる絶縁膜３０７を貫通する
ように設けられたバイアホール３７１内に形成されたバ
イアホール導体５７１によって接地導体３０２に接続さ
れる。以上のようにして、トランジスタ３０８を含んで
所定の動作をする回路が形成された半導体チップ３が構
成される。
【００２６】半導体チップ１，２は、半導体チップ３と
同様に構成される。すなわち半導体チップ１は、図１に
示すように、半導体基板１０５の下面に形成されたトラ
ンジスタ１０８、半導体基板１０５の上面及び下面に形
成された導体、それぞれ２つの誘電体膜（図示せず。）
からなる絶縁膜１０６，１０７及び当該絶縁膜１０６，
１０７の２つの誘電体膜の間に形成された導体を備え、
トランジスタ１０８を含む所定の回路が形成されてい
る。そして、絶縁膜１０６の上面には、上述のトランジ
スタ１０８を含む回路に接続された外部接続用導体１１
３ａが形成され、外部接続用導体１１３ａを形成する部
分を除いて、絶縁膜１０６の上面を覆うように接地導体
１０１が形成され、絶縁膜１０７の下面には、上述のト
ランジスタ１０８を含む回路に接続された外部接続用導
体１１２ａ，１１２ｂが形成され、外部接続用導体１１
２ａ，１１２ｂを形成する部分を除いて、絶縁膜１０７
の下面を覆うように接地導体１０２が形成される。
同様に構成される。すなわち半導体チップ１は、図１に
示すように、半導体基板１０５の下面に形成されたトラ
ンジスタ１０８、半導体基板１０５の上面及び下面に形
成された導体、それぞれ２つの誘電体膜（図示せず。）
からなる絶縁膜１０６，１０７及び当該絶縁膜１０６，
１０７の２つの誘電体膜の間に形成された導体を備え、
トランジスタ１０８を含む所定の回路が形成されてい
る。そして、絶縁膜１０６の上面には、上述のトランジ
スタ１０８を含む回路に接続された外部接続用導体１１
３ａが形成され、外部接続用導体１１３ａを形成する部
分を除いて、絶縁膜１０６の上面を覆うように接地導体
１０１が形成され、絶縁膜１０７の下面には、上述のト
ランジスタ１０８を含む回路に接続された外部接続用導
体１１２ａ，１１２ｂが形成され、外部接続用導体１１
２ａ，１１２ｂを形成する部分を除いて、絶縁膜１０７
の下面を覆うように接地導体１０２が形成される。
【００２７】半導体チップ２には、半導体基板２０５の
上面に形成されたトランジスタ２０８、半導体基板２０
５の上面及び下面に形成された導体、それぞれ２つの誘
電体膜からなる絶縁膜２０６，２０７及び絶縁膜２０
６，２０７の２つの誘電体膜（図示せず。）の間に形成
された導体を備え、トランジスタ２０８を含む所定の回
路が形成されている。そして、絶縁膜２０６の上面に
は、上述のトランジスタ２０８を含む回路に接続された
外部接続用導体２１３ａ，２１３ｂが形成され、外部接
続用導体２１３ａ，２１３ｂを形成する部分を除いて、
絶縁膜２０６の上面を覆うように接地導体２０１が形成
される。また、絶縁膜２０７の下面には、外部接続用導
体２１２ａが形成され、外部接続用導体２１２ａを形成
する部分を除いて、絶縁膜２０７の下面を覆うように接
地導体２０２が形成される。
上面に形成されたトランジスタ２０８、半導体基板２０
５の上面及び下面に形成された導体、それぞれ２つの誘
電体膜からなる絶縁膜２０６，２０７及び絶縁膜２０
６，２０７の２つの誘電体膜（図示せず。）の間に形成
された導体を備え、トランジスタ２０８を含む所定の回
路が形成されている。そして、絶縁膜２０６の上面に
は、上述のトランジスタ２０８を含む回路に接続された
外部接続用導体２１３ａ，２１３ｂが形成され、外部接
続用導体２１３ａ，２１３ｂを形成する部分を除いて、
絶縁膜２０６の上面を覆うように接地導体２０１が形成
される。また、絶縁膜２０７の下面には、外部接続用導
体２１２ａが形成され、外部接続用導体２１２ａを形成
する部分を除いて、絶縁膜２０７の下面を覆うように接
地導体２０２が形成される。
【００２８】以上のようにしてそれぞれ構成された半導
体チップ１，２，３は、以下のように互いに接続されて
マザー基板４０の上面に積層される。ここで、マザー基
板４０は、例えばアルミナなどからなり、マザー基板４
０の上面には、引き出し導体４１２ａ，４１２ｂ及び接
地導体４０１が形成され、マザー基板４０の下面には、
接地導体４０２が形成されている。半導体チップ１は、
半導体チップ１の外部接続用導体１１２ａの少なくとも
１部がマザー基板４０の引き出し導体４１２ａに対向す
るように、半導体チップ１の外部接続用導体１１２ｂの
少なくとも１部がマザー基板４０の引き出し導体４１２
ｂに対向するように、かつ半導体チップ１の接地導体１
０２がマザー基板４０の接地導体４０１に対向するよう
に設けられる。そして、半導体チップ１の外部接続用導
体１１２ａは、マザー基板４０の引き出し導体４１２ａ
にバンプ８１ａによって接続され、半導体チップ１の外
部接続用導体１１２ｂはマザー基板４０の引き出し導体
４１２ｂにバンプ８１ｂによって接続される。また、半
導体チップ１の接地導体１０２はマザー基板４０の接地
導体４０１に、バンプ９１ａ乃至９１ｆによって接続さ
れる。
体チップ１，２，３は、以下のように互いに接続されて
マザー基板４０の上面に積層される。ここで、マザー基
板４０は、例えばアルミナなどからなり、マザー基板４
０の上面には、引き出し導体４１２ａ，４１２ｂ及び接
地導体４０１が形成され、マザー基板４０の下面には、
接地導体４０２が形成されている。半導体チップ１は、
半導体チップ１の外部接続用導体１１２ａの少なくとも
１部がマザー基板４０の引き出し導体４１２ａに対向す
るように、半導体チップ１の外部接続用導体１１２ｂの
少なくとも１部がマザー基板４０の引き出し導体４１２
ｂに対向するように、かつ半導体チップ１の接地導体１
０２がマザー基板４０の接地導体４０１に対向するよう
に設けられる。そして、半導体チップ１の外部接続用導
体１１２ａは、マザー基板４０の引き出し導体４１２ａ
にバンプ８１ａによって接続され、半導体チップ１の外
部接続用導体１１２ｂはマザー基板４０の引き出し導体
４１２ｂにバンプ８１ｂによって接続される。また、半
導体チップ１の接地導体１０２はマザー基板４０の接地
導体４０１に、バンプ９１ａ乃至９１ｆによって接続さ
れる。
【００２９】ここで、バンプ８１ａ，８１ｂ，９１ａ乃
至９１ｆは例えばＡｕからなる。そして、例えばバンプ
８１ａは、外部接続用導体１１２ａ上に形成されたバン
プと引き出し導体４１２ａ上に形成されたバンプとが熱
圧着されることによって一体化されてなり、外部接続用
導体１１２ａと引き出し導体４１２ａとを接続するとと
もにマザー基板４０上に半導体チップ１を固定する。バ
ンプ８１ｂ，９１ａ乃至９１ｆ、後述する半導体チップ
２の各導体を半導体チップ１の各導体に接続する場合及
び半導体チップ３の各導体を半導体チップ２の各導体に
接続する場合に用いるバンプについても同様である。こ
の場合、半導体チップ１はマザー基板４０上にバンプ８
１ａ，８１ｂ，９１ａ乃至９１ｆの高さだけ離れて固定
される。
至９１ｆは例えばＡｕからなる。そして、例えばバンプ
８１ａは、外部接続用導体１１２ａ上に形成されたバン
プと引き出し導体４１２ａ上に形成されたバンプとが熱
圧着されることによって一体化されてなり、外部接続用
導体１１２ａと引き出し導体４１２ａとを接続するとと
もにマザー基板４０上に半導体チップ１を固定する。バ
ンプ８１ｂ，９１ａ乃至９１ｆ、後述する半導体チップ
２の各導体を半導体チップ１の各導体に接続する場合及
び半導体チップ３の各導体を半導体チップ２の各導体に
接続する場合に用いるバンプについても同様である。こ
の場合、半導体チップ１はマザー基板４０上にバンプ８
１ａ，８１ｂ，９１ａ乃至９１ｆの高さだけ離れて固定
される。
【００３０】半導体チップ２は、半導体チップ１の外部
接続用導体１１３ａと半導体チップ２の外部接続用導体
２１２ａとが互いに対向するようにかつ接地導体１０１
と接地導体２０２とが互いに対向するように、半導体チ
ップ１の上に重ねられて設けられる。そして、外部接続
用導体１１３ａと外部接続用導体２１２ａとがバンプ８
２ａによって互いに接続され、接地導体１０１と接地導
体２０２とが互いにバンプ９２ａ乃至９２ｇによって接
続されるとともに、半導体チップ２は半導体チップ１上
にバンプ８２ａ，９２ａ乃至９２ｇの高さだけ離れて固
定される。
接続用導体１１３ａと半導体チップ２の外部接続用導体
２１２ａとが互いに対向するようにかつ接地導体１０１
と接地導体２０２とが互いに対向するように、半導体チ
ップ１の上に重ねられて設けられる。そして、外部接続
用導体１１３ａと外部接続用導体２１２ａとがバンプ８
２ａによって互いに接続され、接地導体１０１と接地導
体２０２とが互いにバンプ９２ａ乃至９２ｇによって接
続されるとともに、半導体チップ２は半導体チップ１上
にバンプ８２ａ，９２ａ乃至９２ｇの高さだけ離れて固
定される。
【００３１】半導体チップ３は、半導体チップ２の外部
接続用導体２１３ａと半導体チップ３の外部接続用導体
３１２ａとが互いに対向し、半導体チップ２の外部接続
用導体２１３ｂと半導体チップ３の外部接続用導体３１
２ｂとが互いに対向し、かつ接地導体２０１と接地導体
３０２とが互いに対向するように半導体チップ２の上に
重ねられて設けられる。そして、外部接続用導体２１３
ａと外部接続用導体３１２ａとがバンプ８３ａによって
互いに接続され、外部接続用導体２１３ｂと外部接続用
導体３１２ｂとがバンプ８３ｂによって互いに接続され
る。また、接地導体２０１と接地導体３０２とが互いに
バンプ９３ａ乃至９３ｆによって接続される。このよう
にして、半導体チップ３は、バンプ８３ａ，８３ｂ，９
３ａ乃至９３ｆによって、半導体チップ２上に、バンプ
８３ａ，８３ｂ，９３ａ乃至９３ｆの高さだけ離れて固
定される。以上のようにして、マザー基板４０上に、半
導体チップ１，２，３が積層された実施形態の半導体装
置は構成される。
接続用導体２１３ａと半導体チップ３の外部接続用導体
３１２ａとが互いに対向し、半導体チップ２の外部接続
用導体２１３ｂと半導体チップ３の外部接続用導体３１
２ｂとが互いに対向し、かつ接地導体２０１と接地導体
３０２とが互いに対向するように半導体チップ２の上に
重ねられて設けられる。そして、外部接続用導体２１３
ａと外部接続用導体３１２ａとがバンプ８３ａによって
互いに接続され、外部接続用導体２１３ｂと外部接続用
導体３１２ｂとがバンプ８３ｂによって互いに接続され
る。また、接地導体２０１と接地導体３０２とが互いに
バンプ９３ａ乃至９３ｆによって接続される。このよう
にして、半導体チップ３は、バンプ８３ａ，８３ｂ，９
３ａ乃至９３ｆによって、半導体チップ２上に、バンプ
８３ａ，８３ｂ，９３ａ乃至９３ｆの高さだけ離れて固
定される。以上のようにして、マザー基板４０上に、半
導体チップ１，２，３が積層された実施形態の半導体装
置は構成される。
【００３２】以上のようにして構成された本発明に係る
実施形態の半導体装置において、半導体チップ１，２，
３にはそれぞれ、接地導体１０１，１０２、接地導体２
０１，２０２、接地導体３０１，３０２が形成されてい
る。これによって、半導体チップ１，２，３が積層され
たときに、半導体基板１０５の上面に形成された導体又
は絶縁膜１０６の２つの誘電体膜の間に形成された導体
と、半導体基板２０５の下面に形成された導体又は絶縁
膜２０７の２つの誘電体膜の間に形成された導体とが電
磁的に結合することを防ぐことができ、かつ半導体基板
２０５の上面に形成された導体又は絶縁膜２０６の２つ
の誘電体膜の間に形成された導体と、半導体基板３０５
の下面に形成された導体又は２つの誘電体膜３０７ａ，
３０７ｂの間に形成された導体とが電磁的に結合するこ
とを防ぐことができる。従って、半導体チップ１に形成
された回路と半導体チップ２に形成された回路との間の
干渉及び半導体チップ２に形成された回路と半導体チッ
プ３に形成された回路との間の干渉を防ぐことができ、
当該各回路の正常な動作を損なわないように積層するこ
とができる。
実施形態の半導体装置において、半導体チップ１，２，
３にはそれぞれ、接地導体１０１，１０２、接地導体２
０１，２０２、接地導体３０１，３０２が形成されてい
る。これによって、半導体チップ１，２，３が積層され
たときに、半導体基板１０５の上面に形成された導体又
は絶縁膜１０６の２つの誘電体膜の間に形成された導体
と、半導体基板２０５の下面に形成された導体又は絶縁
膜２０７の２つの誘電体膜の間に形成された導体とが電
磁的に結合することを防ぐことができ、かつ半導体基板
２０５の上面に形成された導体又は絶縁膜２０６の２つ
の誘電体膜の間に形成された導体と、半導体基板３０５
の下面に形成された導体又は２つの誘電体膜３０７ａ，
３０７ｂの間に形成された導体とが電磁的に結合するこ
とを防ぐことができる。従って、半導体チップ１に形成
された回路と半導体チップ２に形成された回路との間の
干渉及び半導体チップ２に形成された回路と半導体チッ
プ３に形成された回路との間の干渉を防ぐことができ、
当該各回路の正常な動作を損なわないように積層するこ
とができる。
【００３３】また、以上のようにして構成された実施形
態の半導体装置において、半導体チップ１，２，３には
それぞれ、接地導体１０１，１０２、接地導体２０１，
２０２、接地導体３０１，３０２を形成することによっ
て、半導体チップ１，２，３に形成された各回路の間の
干渉を防止しているので、各半導体チップ間の間隔を十
分狭くすることができる。これによって、バンプ８２
ａ，８３ａ，８３ｂの高さ方向の長さを十分短くできる
ので、寄生インダクタンスであるバンプ８２ａ，８３
ａ，８３ｂのインダクタンスを非常に小さくでき、回路
の正常な動作を損なわないように積層できるとともに半
導体装置の厚さを薄くできる。
態の半導体装置において、半導体チップ１，２，３には
それぞれ、接地導体１０１，１０２、接地導体２０１，
２０２、接地導体３０１，３０２を形成することによっ
て、半導体チップ１，２，３に形成された各回路の間の
干渉を防止しているので、各半導体チップ間の間隔を十
分狭くすることができる。これによって、バンプ８２
ａ，８３ａ，８３ｂの高さ方向の長さを十分短くできる
ので、寄生インダクタンスであるバンプ８２ａ，８３
ａ，８３ｂのインダクタンスを非常に小さくでき、回路
の正常な動作を損なわないように積層できるとともに半
導体装置の厚さを薄くできる。
【００３４】さらに、以上のようにして構成された実施
形態の半導体装置において、接地導体１０１，１０２，
２０１，２０２，３０１，３０２をそれぞれ、絶縁膜１
０６，１０７，２０６，２０７，３０６，３０７を覆う
ように広く形成している。そして、半導体チップ１の接
地導体１０２とマザー基板４０の接地導体４０１、半導
体チップ１の接地導体１０１と半導体チップ２の接地導
体２０２及び半導体チップ２の接地導体２０１と半導体
チップ３の接地導体３０２との間をそれぞれ、複数のバ
ンプ９１ａ乃至９１ｆ、バンプ９２ａ乃至９２ｇ及びバ
ンプ９３ａ乃至９３ｆによって接続している。これによ
って、半導体チップ１の接地導体１０２とマザー基板４
０の接地導体４０１、半導体チップ１の接地導体１０１
と半導体チップ２の接地導体２０２及び半導体チップ２
の接地導体２０１と半導体チップ３の接地導体３０２と
の間の各接地インピーダンスを小さくできる。従って、
マザー基板４０の接地導体４０１と半導体チップ１，
２，３の各接地導体１０１，１０２，２０１，２０２，
３０１，３０２との間の接地インピーダンスを小さくで
きるので、半導体チップ１，２，３に形成された各回路
の正常な動作を損なわないように半導体チップ１，２，
３を積層できる。
形態の半導体装置において、接地導体１０１，１０２，
２０１，２０２，３０１，３０２をそれぞれ、絶縁膜１
０６，１０７，２０６，２０７，３０６，３０７を覆う
ように広く形成している。そして、半導体チップ１の接
地導体１０２とマザー基板４０の接地導体４０１、半導
体チップ１の接地導体１０１と半導体チップ２の接地導
体２０２及び半導体チップ２の接地導体２０１と半導体
チップ３の接地導体３０２との間をそれぞれ、複数のバ
ンプ９１ａ乃至９１ｆ、バンプ９２ａ乃至９２ｇ及びバ
ンプ９３ａ乃至９３ｆによって接続している。これによ
って、半導体チップ１の接地導体１０２とマザー基板４
０の接地導体４０１、半導体チップ１の接地導体１０１
と半導体チップ２の接地導体２０２及び半導体チップ２
の接地導体２０１と半導体チップ３の接地導体３０２と
の間の各接地インピーダンスを小さくできる。従って、
マザー基板４０の接地導体４０１と半導体チップ１，
２，３の各接地導体１０１，１０２，２０１，２０２，
３０１，３０２との間の接地インピーダンスを小さくで
きるので、半導体チップ１，２，３に形成された各回路
の正常な動作を損なわないように半導体チップ１，２，
３を積層できる。
【００３５】さらにまた、以上のようにして構成された
実施形態の半導体装置によれば、上述したように、寄生
インダクタンスであるバンプ８２ａ，８３ａ，８３ｂの
インダクタンスを非常に小さくでき、かつ接地インピー
ダンスを小さくできるので、より高い周波数で動作をす
るアナログ回路や高速デジタル回路を積層して構成する
ことができ、集積化された当該回路を高い密度で形成す
ることができる。
実施形態の半導体装置によれば、上述したように、寄生
インダクタンスであるバンプ８２ａ，８３ａ，８３ｂの
インダクタンスを非常に小さくでき、かつ接地インピー
ダンスを小さくできるので、より高い周波数で動作をす
るアナログ回路や高速デジタル回路を積層して構成する
ことができ、集積化された当該回路を高い密度で形成す
ることができる。
【００３６】また、実施形態の半導体装置の半導体チッ
プ１，２，３はそれぞれ、接地導体１０１，１０２、接
地導体２０１，２０２、接地導体３０１，３０２を備え
ているので、半導体チップ１，２，３を単独で用いた場
合においても、半導体チップ１，２，３に形成された各
回路と外部回路との間の干渉を防ぐことができる。
プ１，２，３はそれぞれ、接地導体１０１，１０２、接
地導体２０１，２０２、接地導体３０１，３０２を備え
ているので、半導体チップ１，２，３を単独で用いた場
合においても、半導体チップ１，２，３に形成された各
回路と外部回路との間の干渉を防ぐことができる。
【００３７】また、実施形態の半導体装置においては、
半導体チップ１，２，３をそれぞれ、積層される前に、
予め正常に動作をするかどうかを検査して、正常に動作
をするもののみを用いて積層することができる。これに
よって、実施形態の半導体装置は、製造をする際の製造
歩留りをよくすることができる。
半導体チップ１，２，３をそれぞれ、積層される前に、
予め正常に動作をするかどうかを検査して、正常に動作
をするもののみを用いて積層することができる。これに
よって、実施形態の半導体装置は、製造をする際の製造
歩留りをよくすることができる。
【００３８】さらに、実施形態の半導体装置において
は、半導体チップ１，２，３にそれぞれ設けられたトラ
ンジスタ１０８，２０８，３０８によって発生された熱
はそれぞれ、絶縁膜１０７，２０６，３０６を介して各
接地導体１０２，２０１，３０１に伝えられて半導体装
置の外部に放出される。すなわち、接地導体１０２，２
０１，３０１はそれぞれ、放熱板としても動作するの
で、トランジスタ１０８，２０８，３０８の活性層にお
ける温度の上昇を防止できる。これによって、トランジ
スタ１０８，２０８，３０８の電気的特性の劣化を防止
でき、半導体装置の寿命を長くすることができる。
は、半導体チップ１，２，３にそれぞれ設けられたトラ
ンジスタ１０８，２０８，３０８によって発生された熱
はそれぞれ、絶縁膜１０７，２０６，３０６を介して各
接地導体１０２，２０１，３０１に伝えられて半導体装
置の外部に放出される。すなわち、接地導体１０２，２
０１，３０１はそれぞれ、放熱板としても動作するの
で、トランジスタ１０８，２０８，３０８の活性層にお
ける温度の上昇を防止できる。これによって、トランジ
スタ１０８，２０８，３０８の電気的特性の劣化を防止
でき、半導体装置の寿命を長くすることができる。
【００３９】次に、図面を参照して、本発明に係る変形
例について説明する。 ＜第１の変形例＞図７は、本発明に係る第１の変形例の
半導体装置の部分断面図である。図７の第１の変形例の
半導体装置は、図１の実施形態と同様に、半導体チップ
１ａ，２ａを含む複数の半導体チップがマザー基板４０
上に積層されて構成され、図７において、図１と同様の
ものには同様の符号を付して示している。ここで、第１
の変形例の半導体装置は、半導体チップ１ａの半導体基
板１０５に厚さ方向に貫通するバイアホール１５１が形
成され、半導体基板１０５の上面に形成されたトランジ
スタ１８のソース電極１８ｓと、半導体基板１０５の下
面に形成されたトランジスタ２８のソース電極２８ｓと
が、バイアホール１５１に形成されたバイアホール導体
１５２によって接続されて、トランジスタ１８を含む第
１の回路１１と、トランジスタ２８を含む第２の回路１
２とが接続されたことを特徴とする。
例について説明する。 ＜第１の変形例＞図７は、本発明に係る第１の変形例の
半導体装置の部分断面図である。図７の第１の変形例の
半導体装置は、図１の実施形態と同様に、半導体チップ
１ａ，２ａを含む複数の半導体チップがマザー基板４０
上に積層されて構成され、図７において、図１と同様の
ものには同様の符号を付して示している。ここで、第１
の変形例の半導体装置は、半導体チップ１ａの半導体基
板１０５に厚さ方向に貫通するバイアホール１５１が形
成され、半導体基板１０５の上面に形成されたトランジ
スタ１８のソース電極１８ｓと、半導体基板１０５の下
面に形成されたトランジスタ２８のソース電極２８ｓと
が、バイアホール１５１に形成されたバイアホール導体
１５２によって接続されて、トランジスタ１８を含む第
１の回路１１と、トランジスタ２８を含む第２の回路１
２とが接続されたことを特徴とする。
【００４０】以下、図７を参照して、第１の変形例の半
導体装置の構成を詳細に説明する。半導体基板１０５に
は、厚さ方向に貫通するバイアホール１５１が形成さ
れ、半導体基板１０５の上面には、活性層１１８が形成
される。活性層１１８上にゲート電極１８ｇとドレイン
電極１８ｄとソース電極１８ｓとが形成されてトランジ
スタ１８が形成される。さらに半導体基板１０５の上面
には、トランジスタ１８を含んで所定の動作をするよう
に、抵抗（図示せず。）、キャパシタ（図示せず。）等
の各素子及び電極が形成されて第１の回路１１が形成さ
れる。また、半導体基板１０５の下面には活性層１２８
が形成され、活性層１２８上にゲート電極２８ｇとドレ
イン電極２８ｄとソース電極２８ｓとが形成されてトラ
ンジスタ２８が形成される。さらに半導体基板１０５の
下面には、トランジスタ２８を含んで所定の動作をする
ように、抵抗（図示せず。）、キャパシタ（図示せ
ず。）等の各素子及び電極が形成されて第２の回路１２
が形成される。
導体装置の構成を詳細に説明する。半導体基板１０５に
は、厚さ方向に貫通するバイアホール１５１が形成さ
れ、半導体基板１０５の上面には、活性層１１８が形成
される。活性層１１８上にゲート電極１８ｇとドレイン
電極１８ｄとソース電極１８ｓとが形成されてトランジ
スタ１８が形成される。さらに半導体基板１０５の上面
には、トランジスタ１８を含んで所定の動作をするよう
に、抵抗（図示せず。）、キャパシタ（図示せず。）等
の各素子及び電極が形成されて第１の回路１１が形成さ
れる。また、半導体基板１０５の下面には活性層１２８
が形成され、活性層１２８上にゲート電極２８ｇとドレ
イン電極２８ｄとソース電極２８ｓとが形成されてトラ
ンジスタ２８が形成される。さらに半導体基板１０５の
下面には、トランジスタ２８を含んで所定の動作をする
ように、抵抗（図示せず。）、キャパシタ（図示せ
ず。）等の各素子及び電極が形成されて第２の回路１２
が形成される。
【００４１】ここで、第１の変形例では、図７に示すよ
うに、半導体基板１０５の上面には、接地導体１７１が
トランジスタ１８のソース電極１８ｓに接続されて形成
され、半導体基板１０５の下面には、トランジスタ２８
のソース電極２８ｓに接続されて接地導体１７２が形成
される。そして、接地導体１７１と接地導体１７２とが
バイアホール１５１に形成されたバイアホール導体１５
２によって接続されて、第１の回路１１と第２の回路１
２とが接続される。すなわち、トランジスタ１８のソー
ス電極１８ｓとトランジスタ２８のソース電極２８ｓと
は、接地導体１７１とバイアホール導体１５２と接地導
体１７２とを介して接続されている。従って、例えば、
接地導体１７２を後述するバイアホール導体１６２を介
して接地導体１０２に接続し、第１と第２の回路１２と
に所定の素子を接続することによりプッシュプル増幅器
を構成することができる。
うに、半導体基板１０５の上面には、接地導体１７１が
トランジスタ１８のソース電極１８ｓに接続されて形成
され、半導体基板１０５の下面には、トランジスタ２８
のソース電極２８ｓに接続されて接地導体１７２が形成
される。そして、接地導体１７１と接地導体１７２とが
バイアホール１５１に形成されたバイアホール導体１５
２によって接続されて、第１の回路１１と第２の回路１
２とが接続される。すなわち、トランジスタ１８のソー
ス電極１８ｓとトランジスタ２８のソース電極２８ｓと
は、接地導体１７１とバイアホール導体１５２と接地導
体１７２とを介して接続されている。従って、例えば、
接地導体１７２を後述するバイアホール導体１６２を介
して接地導体１０２に接続し、第１と第２の回路１２と
に所定の素子を接続することによりプッシュプル増幅器
を構成することができる。
【００４２】また、第１の回路１１が形成された半導体
基板１０５の上面に、図１の実施形態と同様に絶縁膜１
０６が形成され、絶縁膜１０６の上面には、接地導体１
０１が形成される。さらに、第２の回路１２が形成され
た半導体基板１０５の下面に、図１の実施形態と同様に
絶縁膜１０７が形成され、絶縁膜１０７の下面には、接
地導体１０２が形成される。ここで、接地導体１７２と
接地導体１０２とは、絶縁膜１０７に形成されたバイア
ホール１６１に形成されたバイアホール導体１５２を介
して接続される。
基板１０５の上面に、図１の実施形態と同様に絶縁膜１
０６が形成され、絶縁膜１０６の上面には、接地導体１
０１が形成される。さらに、第２の回路１２が形成され
た半導体基板１０５の下面に、図１の実施形態と同様に
絶縁膜１０７が形成され、絶縁膜１０７の下面には、接
地導体１０２が形成される。ここで、接地導体１７２と
接地導体１０２とは、絶縁膜１０７に形成されたバイア
ホール１６１に形成されたバイアホール導体１５２を介
して接続される。
【００４３】以上のように構成された半導体チップ１ａ
は、上面に接地導体４０１が形成されたマザー基板４０
の上面の所定の位置に載置され、半導体チップ１ａの接
地導体１０２とマザー基板４０の接地導体４０１とがバ
ンプ５９１ａ，５９１ｂ，５９１ｃ，５９１ｄを用いて
接続される。半導体チップ１ａの上面には、半導体チッ
プ１ａと同様に構成され、トランジスタ２０８ａを備え
た半導体チップ２ａが載置され、半導体チップ１ａの接
地導体１０１と半導体チップ２ａの接地導体２０２とが
互いにバンプ５９２ａ，５９２ｂ，５９２ｃ，５９２ｄ
とを用いて接続される。ここで、トランジスタ２０８ａ
は半導体基板２０５の下面に形成された活性層２８１上
にトランジスタ１８，２８と同様に形成される。
は、上面に接地導体４０１が形成されたマザー基板４０
の上面の所定の位置に載置され、半導体チップ１ａの接
地導体１０２とマザー基板４０の接地導体４０１とがバ
ンプ５９１ａ，５９１ｂ，５９１ｃ，５９１ｄを用いて
接続される。半導体チップ１ａの上面には、半導体チッ
プ１ａと同様に構成され、トランジスタ２０８ａを備え
た半導体チップ２ａが載置され、半導体チップ１ａの接
地導体１０１と半導体チップ２ａの接地導体２０２とが
互いにバンプ５９２ａ，５９２ｂ，５９２ｃ，５９２ｄ
とを用いて接続される。ここで、トランジスタ２０８ａ
は半導体基板２０５の下面に形成された活性層２８１上
にトランジスタ１８，２８と同様に形成される。
【００４４】以上のようにして、半導体チップ１ａ，２
ａを含む複数の半導体チップがマザー基板４０上に構成
された第１の変形例の半導体装置は構成される。
ａを含む複数の半導体チップがマザー基板４０上に構成
された第１の変形例の半導体装置は構成される。
【００４５】以上のように構成された第１の変形例の半
導体装置において、半導体チップ１ａは、半導体基板１
０５の下面に形成されたトランジスタ２８を含む第２の
回路１２上に絶縁膜１０７を形成して、絶縁膜１０７の
下面に接地導体１０２を形成して、接地導体１０２をマ
ザー基板４０の接地導体４０１に接続している。これに
よって、第２の回路１２の電極が接地導体４０１に接触
することを防止することができるので、半導体基板１０
５の下面にも第２の回路１２を形成することができ、従
来の片面（上面）にしか回路を形成することができない
半導体チップに比較して、高密度の回路を形成できる。
導体装置において、半導体チップ１ａは、半導体基板１
０５の下面に形成されたトランジスタ２８を含む第２の
回路１２上に絶縁膜１０７を形成して、絶縁膜１０７の
下面に接地導体１０２を形成して、接地導体１０２をマ
ザー基板４０の接地導体４０１に接続している。これに
よって、第２の回路１２の電極が接地導体４０１に接触
することを防止することができるので、半導体基板１０
５の下面にも第２の回路１２を形成することができ、従
来の片面（上面）にしか回路を形成することができない
半導体チップに比較して、高密度の回路を形成できる。
【００４６】以上のように構成された第１の変形例の半
導体装置において、半導体チップ１ａは、半導体基板１
０５の上面に形成された第１の回路１１と半導体基板１
０５の下面に形成された第２の回路１２とを、半導体基
板１０５に形成されたバイアホール１５１に形成された
バイアホール導体１５２によって接続することができる
ので、第１の回路１１と第２の回路１２とを容易にかつ
任意の位置で接続することができる。
導体装置において、半導体チップ１ａは、半導体基板１
０５の上面に形成された第１の回路１１と半導体基板１
０５の下面に形成された第２の回路１２とを、半導体基
板１０５に形成されたバイアホール１５１に形成された
バイアホール導体１５２によって接続することができる
ので、第１の回路１１と第２の回路１２とを容易にかつ
任意の位置で接続することができる。
【００４７】以上の第１の変形例の半導体装置では、半
導体チップ１ａ，２ａを含む半導体チップのすべてにつ
いて、半導体チップ１ａと同様に、半導体基板の両面に
それぞれトランジスタを含む回路を構成してもよいし、
積層される半導体チップのうち、少なくとも１つの半導
体チップの両面にそれぞれ回路を形成するようにしても
よい。
導体チップ１ａ，２ａを含む半導体チップのすべてにつ
いて、半導体チップ１ａと同様に、半導体基板の両面に
それぞれトランジスタを含む回路を構成してもよいし、
積層される半導体チップのうち、少なくとも１つの半導
体チップの両面にそれぞれ回路を形成するようにしても
よい。
【００４８】また、以上の第１の変形例では、接地導体
１７１と接地導体１７２とをバイアホール導体１５２に
よって接続して、第１の回路１１と第２の回路１２とを
接続したが、本発明はこれに限らず、接地導体１７１以
外の第１の回路１１の電極と、接地導体１７２以外の第
２の回路１２の電極とをバイアホール導体１５２によっ
て接続して、第１の回路１１と第２の回路１２とを接続
するようにしてもよい。
１７１と接地導体１７２とをバイアホール導体１５２に
よって接続して、第１の回路１１と第２の回路１２とを
接続したが、本発明はこれに限らず、接地導体１７１以
外の第１の回路１１の電極と、接地導体１７２以外の第
２の回路１２の電極とをバイアホール導体１５２によっ
て接続して、第１の回路１１と第２の回路１２とを接続
するようにしてもよい。
【００４９】＜第２の変形例＞図８は、本発明に係る第
２の変形例の半導体装置の部分断面図であり、マザー基
板４０上に積層された半導体チップのうち最上層に位置
する半導体チップ３ａの一部分の断面を示している。第
２の変形例の半導体装置は、図１の半導体装置の半導体
チップ３に代えて半導体チップ３ａを備えた他は、図１
の半導体装置と同様に構成される。また、図８におい
て、図１及び図２と同様のものには同様の符号を付して
示している。この第２の変形例の半導体装置において、
半導体チップ３ａは、図１の実施形態の半導体チップ３
に比較して以下の（１）乃至（３）が異なる。 （１）図１の接地導体３０１に代えて、接地導体３０１
に比べて十分厚い接地導体３０１ａが形成される。 （２）トランジスタ３０８に近接して、絶縁層３０６を
貫通するバイアホール６１が形成される。 （３）バイアホール６１に、半導体基板３０５上に形成
された接地導体３０３と、絶縁層３０６の上面に形成さ
れた接地導体３０１ａとを接続するための、バイアホー
ル導体７１を形成する。ここで、バイアホール導体７１
は接地導体３０３及び図１の接地導体３０１に比較して
十分厚く形成される。
２の変形例の半導体装置の部分断面図であり、マザー基
板４０上に積層された半導体チップのうち最上層に位置
する半導体チップ３ａの一部分の断面を示している。第
２の変形例の半導体装置は、図１の半導体装置の半導体
チップ３に代えて半導体チップ３ａを備えた他は、図１
の半導体装置と同様に構成される。また、図８におい
て、図１及び図２と同様のものには同様の符号を付して
示している。この第２の変形例の半導体装置において、
半導体チップ３ａは、図１の実施形態の半導体チップ３
に比較して以下の（１）乃至（３）が異なる。 （１）図１の接地導体３０１に代えて、接地導体３０１
に比べて十分厚い接地導体３０１ａが形成される。 （２）トランジスタ３０８に近接して、絶縁層３０６を
貫通するバイアホール６１が形成される。 （３）バイアホール６１に、半導体基板３０５上に形成
された接地導体３０３と、絶縁層３０６の上面に形成さ
れた接地導体３０１ａとを接続するための、バイアホー
ル導体７１を形成する。ここで、バイアホール導体７１
は接地導体３０３及び図１の接地導体３０１に比較して
十分厚く形成される。
【００５０】ここで、第２の変形例の半導体チップ３ａ
において、接地導体３０３の厚さＴ２は、例えば１μｍ
に設定され、接地導体３０１ａの厚さＴ２及びバイアホ
ール導体７１の厚さは、例えば１０μｍに設定される。
また、バイアホール６１は、活性層３８１で発生された
熱を、バイアホール導体７１を介して容易に接地導体３
０１ａに伝達できるように、例えば、トランジスタ３０
８から１００μｍ又は２００μｍ離れた位置にトランジ
スタ３０８に近接して設けられる。
において、接地導体３０３の厚さＴ２は、例えば１μｍ
に設定され、接地導体３０１ａの厚さＴ２及びバイアホ
ール導体７１の厚さは、例えば１０μｍに設定される。
また、バイアホール６１は、活性層３８１で発生された
熱を、バイアホール導体７１を介して容易に接地導体３
０１ａに伝達できるように、例えば、トランジスタ３０
８から１００μｍ又は２００μｍ離れた位置にトランジ
スタ３０８に近接して設けられる。
【００５１】以上のように構成された第２の変形例の半
導体装置の半導体チップ３ａにおいて、トランジスタ３
０８のドレイン電極３０８ｄとソース電極３０８ｓとの
間の活性層３８１で発生した熱は、図８の５０１，５０
２の符号を付した矢印で示すように、半導体基板３０５
の内部及び接地導体３０３と、バイアホール導体７１と
を介して、絶縁層３０６を覆うように広くかつ厚く形成
された接地導体３０１ａに伝達されて放出される。ここ
で、バイアホール導体７１は、トランジスタ３０８に近
接して形成されたバイアホール６１に形成され、かつ厚
く形成されているので、活性層３８１で発生した熱は、
効率よく接地導体３０１ａに伝達され、厚く形成された
接地導体３０１ａによって効率よく放出される。これに
よって、図１の実施形態の半導体装置の半導体チップ３
に比較して、トランジスタ３０８で発生した熱を効率よ
く半導体装置の外部に放出できる。従って、第２の変形
例の半導体装置は、図１の実施形態の半導体装置に比較
して、トランジスタ３０８の動作時の温度上昇を抑える
ことができるので、トランジスタ３０８の特性が熱によ
って変動することを抑えることができ、かつトランジス
タの発熱量が大きい大電力を扱う回路を形成することが
でき、しかもトランジスタの寿命を長くできる。
導体装置の半導体チップ３ａにおいて、トランジスタ３
０８のドレイン電極３０８ｄとソース電極３０８ｓとの
間の活性層３８１で発生した熱は、図８の５０１，５０
２の符号を付した矢印で示すように、半導体基板３０５
の内部及び接地導体３０３と、バイアホール導体７１と
を介して、絶縁層３０６を覆うように広くかつ厚く形成
された接地導体３０１ａに伝達されて放出される。ここ
で、バイアホール導体７１は、トランジスタ３０８に近
接して形成されたバイアホール６１に形成され、かつ厚
く形成されているので、活性層３８１で発生した熱は、
効率よく接地導体３０１ａに伝達され、厚く形成された
接地導体３０１ａによって効率よく放出される。これに
よって、図１の実施形態の半導体装置の半導体チップ３
に比較して、トランジスタ３０８で発生した熱を効率よ
く半導体装置の外部に放出できる。従って、第２の変形
例の半導体装置は、図１の実施形態の半導体装置に比較
して、トランジスタ３０８の動作時の温度上昇を抑える
ことができるので、トランジスタ３０８の特性が熱によ
って変動することを抑えることができ、かつトランジス
タの発熱量が大きい大電力を扱う回路を形成することが
でき、しかもトランジスタの寿命を長くできる。
【００５２】以上の第２の変形例では、他の半導体チッ
プ１，２においても半導体チップ３ａと同様に構成して
もよいし、積層する複数の半導体チップのうちの少なく
とも１つを上述のように構成してもよい。
プ１，２においても半導体チップ３ａと同様に構成して
もよいし、積層する複数の半導体チップのうちの少なく
とも１つを上述のように構成してもよい。
【００５３】＜第３の変形例＞図９は、本発明に係る第
３の変形例の半導体装置の部分断面図であり、マザー基
板４０上に積層された半導体チップのうち最上層に位置
する半導体チップ３ｂの一部分の断面を示している。こ
の第３の変形例の半導体装置は、以下の点を除いては図
８の第２の変形例の半導体装置と同様に構成される。 （１）トランジスタ３０８のソース電極３０８ｓ上に、
絶縁層３０６を貫通するバイアホール６１ａが形成され
る。 （２）バイアホール６１ａに、ソース電極３０８ｓと絶
縁層３０６の上面に形成された接地導体３０１ａとを接
続するための、バイアホール導体７１ａを形成する。こ
こで、バイアホール導体７１ａは、第２の変形例のバイ
アホール導体７１と同様に、接地導体３０３及び図１の
接地導体３０１に比較して十分厚く形成される。
３の変形例の半導体装置の部分断面図であり、マザー基
板４０上に積層された半導体チップのうち最上層に位置
する半導体チップ３ｂの一部分の断面を示している。こ
の第３の変形例の半導体装置は、以下の点を除いては図
８の第２の変形例の半導体装置と同様に構成される。 （１）トランジスタ３０８のソース電極３０８ｓ上に、
絶縁層３０６を貫通するバイアホール６１ａが形成され
る。 （２）バイアホール６１ａに、ソース電極３０８ｓと絶
縁層３０６の上面に形成された接地導体３０１ａとを接
続するための、バイアホール導体７１ａを形成する。こ
こで、バイアホール導体７１ａは、第２の変形例のバイ
アホール導体７１と同様に、接地導体３０３及び図１の
接地導体３０１に比較して十分厚く形成される。
【００５４】以上のように構成された第３の変形例の半
導体装置は、第２の変形例の半導体装置と同様の効果を
有するとともに、トランジスタ３０８のソース電極３０
８ｓを直接、接地導体３０１ａに接続することができる
ので、ソース電極３０８ｓと接地導体３０１ａとの間の
距離を極めて短くでき、接地インピーダンスを小さくで
きる。また、接地導体３０３を広い幅に形成する必要が
ないので、半導体チップ３ｂを実施形態の半導体チップ
３に比較して小さくできる。
導体装置は、第２の変形例の半導体装置と同様の効果を
有するとともに、トランジスタ３０８のソース電極３０
８ｓを直接、接地導体３０１ａに接続することができる
ので、ソース電極３０８ｓと接地導体３０１ａとの間の
距離を極めて短くでき、接地インピーダンスを小さくで
きる。また、接地導体３０３を広い幅に形成する必要が
ないので、半導体チップ３ｂを実施形態の半導体チップ
３に比較して小さくできる。
【００５５】＜他の変形例＞以上の実施形態の半導体装
置は、３つの半導体チップ１，２，３を積層して構成し
たが本発明はこれに限らず、２つの半導体チップ又は４
以上の数の半導体チップを積層して構成してもよい。以
上のように構成しても実施形態と同様の効果を有する。
置は、３つの半導体チップ１，２，３を積層して構成し
たが本発明はこれに限らず、２つの半導体チップ又は４
以上の数の半導体チップを積層して構成してもよい。以
上のように構成しても実施形態と同様の効果を有する。
【００５６】また、以上の実施形態の半導体装置におい
て、各半導体チップ１，２，３の絶縁膜１０６，１０
７，２０６，２０７，３０６，３０７はそれぞれ、２つ
の誘電体膜を積層して構成したが、本発明はこれに限ら
ず、１つの誘電体膜で絶縁膜を構成してもよい。以上の
ように構成することにより各半導体チップの構成を簡単
にできる。
て、各半導体チップ１，２，３の絶縁膜１０６，１０
７，２０６，２０７，３０６，３０７はそれぞれ、２つ
の誘電体膜を積層して構成したが、本発明はこれに限ら
ず、１つの誘電体膜で絶縁膜を構成してもよい。以上の
ように構成することにより各半導体チップの構成を簡単
にできる。
【００５７】さらに、以上の実施形態の半導体装置にお
いて、各半導体チップ１，２，３の絶縁膜１０６，１０
７，２０６，２０７，３０６，３０７はそれぞれ、２つ
の誘電体膜を積層して構成したが、本発明はこれに限ら
ず、３以上の数の誘電体膜を積層することにより絶縁膜
を構成してもよい。以上のように構成して、各誘電体膜
の間に導体からなる回路を形成し、かつ当該積層された
複数の誘電体膜のうち半導体基板から最も外側に位置す
る誘電体膜の表面に接地導体を形成することにより、実
施形態と同様の効果を有するとともに、実施形態の半導
体装置に比較して集積化された高密度の半導体装置を構
成できる。
いて、各半導体チップ１，２，３の絶縁膜１０６，１０
７，２０６，２０７，３０６，３０７はそれぞれ、２つ
の誘電体膜を積層して構成したが、本発明はこれに限ら
ず、３以上の数の誘電体膜を積層することにより絶縁膜
を構成してもよい。以上のように構成して、各誘電体膜
の間に導体からなる回路を形成し、かつ当該積層された
複数の誘電体膜のうち半導体基板から最も外側に位置す
る誘電体膜の表面に接地導体を形成することにより、実
施形態と同様の効果を有するとともに、実施形態の半導
体装置に比較して集積化された高密度の半導体装置を構
成できる。
【００５８】また、実施形態の半導体装置では、Ａｕか
らなるバンプを用いたが、本発明はこれに限らず、はん
だなどからなるバンプを用いて構成してもよい。以上の
ように構成しても、実施形態と同様の効果を有する。
らなるバンプを用いたが、本発明はこれに限らず、はん
だなどからなるバンプを用いて構成してもよい。以上の
ように構成しても、実施形態と同様の効果を有する。
【００５９】また、実施形態の半導体装置では、半導体
基板１０５，２０５，３０５の各上面と各下面にそれぞ
れ回路を形成したが、本発明はこれに限らず、少なくと
も一方の面（上面又は下面）に回路を形成するようにし
てもよい。以上のように構成しても、実施形態と同様の
効果を有する。
基板１０５，２０５，３０５の各上面と各下面にそれぞ
れ回路を形成したが、本発明はこれに限らず、少なくと
も一方の面（上面又は下面）に回路を形成するようにし
てもよい。以上のように構成しても、実施形態と同様の
効果を有する。
【００６０】
【発明の効果】本発明に係る請求項１記載の半導体装置
は、２つの面のうちの少なくとも一方にトランジスタを
含む回路が形成された半導体基板と上記半導体基板の２
つの面にそれぞれ形成された絶縁膜とを備え、上記接続
用電極が形成された部分を除いて上記絶縁膜の表面を覆
うように、上記各絶縁膜の表面に接地導体を形成してい
るので、上記半導体装置に形成された回路と外部の回路
との干渉を防ぐことができる。
は、２つの面のうちの少なくとも一方にトランジスタを
含む回路が形成された半導体基板と上記半導体基板の２
つの面にそれぞれ形成された絶縁膜とを備え、上記接続
用電極が形成された部分を除いて上記絶縁膜の表面を覆
うように、上記各絶縁膜の表面に接地導体を形成してい
るので、上記半導体装置に形成された回路と外部の回路
との干渉を防ぐことができる。
【００６１】また、請求項２記載の半導体装置は、請求
項１記載の半導体装置において、上記絶縁膜には厚さ方
向に貫通するバイアホールが形成され、上記バイアホー
ルにバイアホール導体が形成され、上記トランジスタの
複数の電極のうちの１つの電極は、上記回路が形成され
た面に上記トランジスタに近接するように形成された内
部接地導体と、上記バイアホール導体とを介して上記表
面接地導体に接続されている。これによって、上記トラ
ンジスタで発生された熱は、内部接地導体と上記バイア
ホール導体とを介して上記表面接地導体に伝達されて外
部に放出される。
項１記載の半導体装置において、上記絶縁膜には厚さ方
向に貫通するバイアホールが形成され、上記バイアホー
ルにバイアホール導体が形成され、上記トランジスタの
複数の電極のうちの１つの電極は、上記回路が形成され
た面に上記トランジスタに近接するように形成された内
部接地導体と、上記バイアホール導体とを介して上記表
面接地導体に接続されている。これによって、上記トラ
ンジスタで発生された熱は、内部接地導体と上記バイア
ホール導体とを介して上記表面接地導体に伝達されて外
部に放出される。
【００６２】また、請求項３記載の半導体装置は、請求
項２記載の半導体装置において、上記バイアホール導体
及び上記表面接地導体の各厚さを、上記内部接地導体の
厚さより厚くしているので、上記トランジスタで発生さ
れた熱は、内部接地導体と上記バイアホール導体とを介
して上記表面接地導体に効率よく伝達されて効率よく外
部に放出される。
項２記載の半導体装置において、上記バイアホール導体
及び上記表面接地導体の各厚さを、上記内部接地導体の
厚さより厚くしているので、上記トランジスタで発生さ
れた熱は、内部接地導体と上記バイアホール導体とを介
して上記表面接地導体に効率よく伝達されて効率よく外
部に放出される。
【００６３】さらに、請求項４記載の半導体装置は、上
記絶縁膜には厚さ方向に貫通するバイアホールが形成さ
れ、上記バイアホールにバイアホール導体が形成され、
上記トランジスタの複数の電極のうちの１つの電極は、
上記バイアホール導体を介して上記表面接地導体に接続
されている。これによって、上記トランジスタで発生さ
れた熱を、内部接地導体と上記バイアホール導体とを介
して上記表面接地導体に伝達して外部に放出することが
でき、かつ表面接地導体に接続された上記トランジスタ
の電極の接地インピーダンスを小さくできる。
記絶縁膜には厚さ方向に貫通するバイアホールが形成さ
れ、上記バイアホールにバイアホール導体が形成され、
上記トランジスタの複数の電極のうちの１つの電極は、
上記バイアホール導体を介して上記表面接地導体に接続
されている。これによって、上記トランジスタで発生さ
れた熱を、内部接地導体と上記バイアホール導体とを介
して上記表面接地導体に伝達して外部に放出することが
でき、かつ表面接地導体に接続された上記トランジスタ
の電極の接地インピーダンスを小さくできる。
【００６４】また、請求項５記載の半導体装置は、上記
バイアホール導体及び上記表面接地導体の各厚さを、上
記トランジスタの複数の電極の厚さより厚くしているの
で、上記トランジスタで発生された熱を、内部接地導体
と上記バイアホール導体とを介して上記表面接地導体に
効率良く伝達して効率良く外部に放出することができ、
しかも表面接地導体に接続された上記トランジスタの電
極の接地インピーダンスを小さくできる。
バイアホール導体及び上記表面接地導体の各厚さを、上
記トランジスタの複数の電極の厚さより厚くしているの
で、上記トランジスタで発生された熱を、内部接地導体
と上記バイアホール導体とを介して上記表面接地導体に
効率良く伝達して効率良く外部に放出することができ、
しかも表面接地導体に接続された上記トランジスタの電
極の接地インピーダンスを小さくできる。
【００６５】また、請求項６記載の半導体装置におい
て、上記絶縁膜は複数の誘電体膜が積層されてなり、上
記複数の誘電体膜の間には、上記トランジスタを含む回
路の少なくとも一部を構成する電極が形成される。これ
によって、上記絶縁膜を１つの誘電体膜によって構成し
た場合に比較して、上記トランジスタを含む回路を高密
度に形成することができる。
て、上記絶縁膜は複数の誘電体膜が積層されてなり、上
記複数の誘電体膜の間には、上記トランジスタを含む回
路の少なくとも一部を構成する電極が形成される。これ
によって、上記絶縁膜を１つの誘電体膜によって構成し
た場合に比較して、上記トランジスタを含む回路を高密
度に形成することができる。
【００６６】さらに、請求項７記載の半導体装置におい
て、上記トランジスタを含む回路は、上記半導体基板の
上記２つの面にそれぞれ形成されるので、上記半導体基
板の１つの面にのみ回路を形成した場合に比較して、上
記トランジスタを含む回路を高密度に形成することがで
きる。
て、上記トランジスタを含む回路は、上記半導体基板の
上記２つの面にそれぞれ形成されるので、上記半導体基
板の１つの面にのみ回路を形成した場合に比較して、上
記トランジスタを含む回路を高密度に形成することがで
きる。
【００６７】また、請求項８記載の半導体装置は、請求
項７記載の半導体装置において、上記半導体基板には厚
さ方向に貫通する別のバイアホールが形成され、上記別
のバイアホールに別のバイアホール導体が形成され、上
記半導体基板の両面にそれぞれ形成された上記トランジ
スタを含む２つの回路の各１つの電極は、上記別のバイ
アホール導体を介して接続されている。これによって、
上記トランジスタを含む２つの回路を容易にかつ任意の
位置で接続することができる。
項７記載の半導体装置において、上記半導体基板には厚
さ方向に貫通する別のバイアホールが形成され、上記別
のバイアホールに別のバイアホール導体が形成され、上
記半導体基板の両面にそれぞれ形成された上記トランジ
スタを含む２つの回路の各１つの電極は、上記別のバイ
アホール導体を介して接続されている。これによって、
上記トランジスタを含む２つの回路を容易にかつ任意の
位置で接続することができる。
【００６８】さらに、請求項９記載の積層型半導体装置
は、請求項１乃至８のうちの１つに記載の半導体装置
を、各半導体基板の厚さ方向に複数個積層し、上記各半
導体装置の各接地導体を互いに接続する接続手段を備え
ているので、従来例に比較して、積層された半導体装置
の各回路間の干渉を防止でき、かつ高い周波数で動作す
る回路を高密度に構成することができ、しかも薄い積層
型の半導体装置を提供できる。
は、請求項１乃至８のうちの１つに記載の半導体装置
を、各半導体基板の厚さ方向に複数個積層し、上記各半
導体装置の各接地導体を互いに接続する接続手段を備え
ているので、従来例に比較して、積層された半導体装置
の各回路間の干渉を防止でき、かつ高い周波数で動作す
る回路を高密度に構成することができ、しかも薄い積層
型の半導体装置を提供できる。
【図１】 マザー基板４０上に構成された本発明に係る
一実施形態の半導体装置の縦断面図である。
一実施形態の半導体装置の縦断面図である。
【図２】 図１の半導体チップ３の一部分解斜視図であ
る。
る。
【図３】 図１の半導体チップ３を下から見たときの平
面図である。
面図である。
【図４】 図１の半導体チップ３のトリプレート線路Ｔ
２１の上下面に垂直な面における縦断面図である。
２１の上下面に垂直な面における縦断面図である。
【図５】 図１の半導体チップ３の逆マイクロストリッ
プ線路Ｍ２２の上下面に垂直な面における縦断面図であ
る。
プ線路Ｍ２２の上下面に垂直な面における縦断面図であ
る。
【図６】 従来例の半導体装置の縦断面図である。
【図７】 本発明に係る第１の変形例の半導体装置の部
分縦断面図である。
分縦断面図である。
【図８】 本発明に係る第２の変形例の半導体装置の部
分縦断面図である。
分縦断面図である。
【図９】 本発明に係る第３の変形例の半導体装置の部
分縦断面図である。
分縦断面図である。
１，２，３，１ａ，２ａ，３ａ…半導体チップ、 １１…第１の回路、 １２…第２の回路、 １８，２８，１０８，２０８，２０８ａ，３０８…トラ
ンジスタ、 １８ｄ，２８ｄ，３０８ｄ…ドレイン電極、 １８ｇ，２８ｇ，３０８ｇ…ゲート電極、 １８ｓ，２８ｓ，３０８ｓ…ソース電極、 Ｍ２０，Ｍ２２…逆マイクロストリップ線路、 Ｔ２１…トリプレート線路、 ４０…マザー基板、 ６１，６１ａ，１５１，１６１，３６１，３６２，３６
３，３７１，３７２，３７３，３７４，３７５…バイア
ホール、 ７１，７１ａ，１５２，１６２，５６１，５６２，５６
３，５７１，５７２，５７３，５７４，５７５…バイア
ホール導体、 ８１ａ，８１ｂ，８２ａ，８３ａ，８３ｂ，９１ａ乃至
９１ｆ，９２ａ乃至９２ｇ，９３ａ乃至９３ｆ，５９１
ａ乃至５９１ｄ，５９２ａ乃至５９２ｄ…バンプ、 １０１，１０２，１７１，１７２，２０１，２０２，３
０１，３０１ａ，３０２，３０３，４０１，４０２…接
地導体、 １０５，２０５，３０５…半導体基板、 １０６，１０７，２０６，２０７，３０６，３０７…絶
縁膜、 １１２ａ，１１２ｂ，１１３ａ，２１２ａ，２１３ａ，
２１３ｂ，３１２ａ，３１２ｂ，３１２ｃ，３１２ｄ…
外部接続用導体、 ３０６ａ，３０６ｂ，３０７ａ，３０７ｂ…誘電体膜、 ３０９，３１０…キャパシタ、 ３１５…接続用導体、 ３２０，３２１，３２２…ストリップ導体、 ３２０ｔ，３２１ｔ，３２４ｔ，３２５ｔ…接続用導
体、 ４１２ａ，４１２ｂ…引き出し導体。
ンジスタ、 １８ｄ，２８ｄ，３０８ｄ…ドレイン電極、 １８ｇ，２８ｇ，３０８ｇ…ゲート電極、 １８ｓ，２８ｓ，３０８ｓ…ソース電極、 Ｍ２０，Ｍ２２…逆マイクロストリップ線路、 Ｔ２１…トリプレート線路、 ４０…マザー基板、 ６１，６１ａ，１５１，１６１，３６１，３６２，３６
３，３７１，３７２，３７３，３７４，３７５…バイア
ホール、 ７１，７１ａ，１５２，１６２，５６１，５６２，５６
３，５７１，５７２，５７３，５７４，５７５…バイア
ホール導体、 ８１ａ，８１ｂ，８２ａ，８３ａ，８３ｂ，９１ａ乃至
９１ｆ，９２ａ乃至９２ｇ，９３ａ乃至９３ｆ，５９１
ａ乃至５９１ｄ，５９２ａ乃至５９２ｄ…バンプ、 １０１，１０２，１７１，１７２，２０１，２０２，３
０１，３０１ａ，３０２，３０３，４０１，４０２…接
地導体、 １０５，２０５，３０５…半導体基板、 １０６，１０７，２０６，２０７，３０６，３０７…絶
縁膜、 １１２ａ，１１２ｂ，１１３ａ，２１２ａ，２１３ａ，
２１３ｂ，３１２ａ，３１２ｂ，３１２ｃ，３１２ｄ…
外部接続用導体、 ３０６ａ，３０６ｂ，３０７ａ，３０７ｂ…誘電体膜、 ３０９，３１０…キャパシタ、 ３１５…接続用導体、 ３２０，３２１，３２２…ストリップ導体、 ３２０ｔ，３２１ｔ，３２４ｔ，３２５ｔ…接続用導
体、 ４１２ａ，４１２ｂ…引き出し導体。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｐ 3/08 (56)参考文献 特開 昭61−43463（ＪＰ，Ａ) 特開 昭62−272556（ＪＰ，Ａ) 特開 平６−125208（ＪＰ，Ａ) 特公 昭61−55255（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/00 301 H01L 25/065 H01L 25/07 H01L 25/18 H01P 3/08
Claims (9)
- 【請求項１】 少なくとも一方の面にトランジスタとス
トリップ導体が形成された半導体基板と、上記半導体基
板の２つの面にそれぞれ形成された絶縁膜と、上記絶縁
膜の表面に形成された接続用電極及び表面接地導体とを
備えた半導体装置であって、 上記絶縁膜と上記ストリップ導体と上記表面接地導体と
によって伝送線路が構成され、かつ上記表面接地導体が
上記接続用電極が形成された部分を除いて上記絶縁膜の
表面を覆うように形成されていることを特徴とする半導
体装置。 - 【請求項２】 上記半導体基板の上記トランジスタが形
成されている面に、該トランジスタと近接してかつ該ト
ランジスタの１つの電極に接続された内部接地導体が形
成され、上記内部接地導体と上記表面接地導体とが、上
記絶縁膜に形成されたバイアホールを介して、該バイア
ホールに形成されたバイアホール導体によって接続され
ている請求項１記載の半導体装置。 - 【請求項３】 上記バイアホール導体及び上記表面接地
導体の各厚さを上記内部接地導体の厚さより厚くした請
求項２記載の半導体装置。 - 【請求項４】 上記絶縁膜において、上記トランジスタ
の少なくとも１つの電極の直上にバイアホールが形成さ
れ、該トランジスタの電極が該バイアホールに形成され
たバイアホール導体を介して上記表面接地導体に接続さ
れている請求項１記載の半導体装置。 - 【請求項５】 上記バイアホール導体及び上記表面接地
導体の各厚さを上記トランジスタの電極の厚さより厚く
した請求項４記載の半導体装置。 - 【請求項６】 上記絶縁膜は複数の誘電体膜が積層され
てなり、上記複数の誘電体膜の間にさらにストリップ導
体が形成されて該ストリップ導体と上記表面接地導体と
によって伝送線路が構成されている請求項１〜５のうち
のいずれか１つに記載の半導体装置。 - 【請求項７】 上記半導体基板の他方の面に導体が形成
され、上記トランジスタの電極と上記他方の面に形成さ
れた導体、又は上記ストリップ導体と上記他方の面に形
成された導体とが、上記半導体基板に形成されたバイア
ホールを介して、該バイアホールに形成されたバイアホ
ール導体によって接続されている請求項１〜６のうちの
いずれか１つに記載の半導体装置。 - 【請求項８】 上記半導体基板の他方の面にさらに、上
記他方の面に形成された上記導体に接続されたトランジ
スタが形成されている請求項７記載の半導体装置。 - 【請求項９】 請求項１〜８のうちの１つに記載の半導
体装置を複数個積層し、隣接する半導体装置の各表面接
地導体間及び各接続用電極間を互いに接続したことを特
徴とする積層型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067898A JP2905736B2 (ja) | 1995-12-18 | 1996-03-25 | 半導体装置 |
| US08/769,586 US5825080A (en) | 1995-12-18 | 1996-12-18 | Semiconductor device provided with surface grounding conductor for covering surfaces of electrically insulating films |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-329057 | 1995-12-18 | ||
| JP32905795 | 1995-12-18 | ||
| JP8067898A JP2905736B2 (ja) | 1995-12-18 | 1996-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232513A JPH09232513A (ja) | 1997-09-05 |
| JP2905736B2 true JP2905736B2 (ja) | 1999-06-14 |
Family
ID=26409106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2783259B2 (ja) * | 1996-07-18 | 1998-08-06 | 日本電気株式会社 | 半導体パッケージとその製造方法 |
| KR100214562B1 (ko) * | 1997-03-24 | 1999-08-02 | 구본준 | 적층 반도체 칩 패키지 및 그 제조 방법 |
| JPH10294423A (ja) * | 1997-04-17 | 1998-11-04 | Nec Corp | 半導体装置 |
| DE19743264C2 (de) * | 1997-09-30 | 2002-01-17 | Infineon Technologies Ag | Verfahren zur Herstellung einer Emulationsschaltkreisanordnung sowie Emulationsschaltkreisanordnung mit zwei integrierten Schaltkreisen |
| US6424034B1 (en) * | 1998-08-31 | 2002-07-23 | Micron Technology, Inc. | High performance packaging for microprocessors and DRAM chips which minimizes timing skews |
| US6355950B1 (en) | 1998-09-23 | 2002-03-12 | Intel Corporation | Substrate interconnect for power distribution on integrated circuits |
| DE19853703A1 (de) | 1998-11-20 | 2000-05-25 | Giesecke & Devrient Gmbh | Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises |
| EP1145315A1 (de) | 1998-12-30 | 2001-10-17 | Infineon Technologies AG | Vertikal integrierte halbleiteranordnung |
| US6075712A (en) * | 1999-01-08 | 2000-06-13 | Intel Corporation | Flip-chip having electrical contact pads on the backside of the chip |
| US6143072A (en) * | 1999-04-06 | 2000-11-07 | Ut-Battelle, Llc | Generic process for preparing a crystalline oxide upon a group IV semiconductor substrate |
| FR2792440B1 (fr) * | 1999-04-19 | 2001-06-08 | Schlumberger Systems & Service | Dispositif a circuit integre securise contre des attaques procedant par destruction controlee d'une couche complementaire |
| US6278181B1 (en) * | 1999-06-28 | 2001-08-21 | Advanced Micro Devices, Inc. | Stacked multi-chip modules using C4 interconnect technology having improved thermal management |
| US6249136B1 (en) * | 1999-06-28 | 2001-06-19 | Advanced Micro Devices, Inc. | Bottom side C4 bumps for integrated circuits |
| JP3879816B2 (ja) * | 2000-06-02 | 2007-02-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器 |
| JP4422323B2 (ja) | 2000-12-15 | 2010-02-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6867501B2 (en) * | 2001-11-01 | 2005-03-15 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
| WO2003063242A1 (en) * | 2002-01-16 | 2003-07-31 | Alfred E. Mann Foundation For Scientific Research | Space-saving packaging of electronic circuits |
| US6661085B2 (en) * | 2002-02-06 | 2003-12-09 | Intel Corporation | Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack |
| US6762076B2 (en) * | 2002-02-20 | 2004-07-13 | Intel Corporation | Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices |
| JP2003273231A (ja) * | 2002-03-19 | 2003-09-26 | Fujitsu Ltd | 半導体集積回路のシールド構造 |
| US6800930B2 (en) * | 2002-07-31 | 2004-10-05 | Micron Technology, Inc. | Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies |
| US20040124538A1 (en) * | 2002-12-31 | 2004-07-01 | Rafael Reif | Multi-layer integrated semiconductor structure |
| US7064055B2 (en) * | 2002-12-31 | 2006-06-20 | Massachusetts Institute Of Technology | Method of forming a multi-layer semiconductor structure having a seamless bonding interface |
| US7307003B2 (en) * | 2002-12-31 | 2007-12-11 | Massachusetts Institute Of Technology | Method of forming a multi-layer semiconductor structure incorporating a processing handle member |
| JP3800335B2 (ja) * | 2003-04-16 | 2006-07-26 | セイコーエプソン株式会社 | 光デバイス、光モジュール、半導体装置及び電子機器 |
| KR20050016087A (ko) * | 2003-08-06 | 2005-02-21 | 로무 가부시키가이샤 | 반도체장치 |
| TWI221327B (en) * | 2003-08-08 | 2004-09-21 | Via Tech Inc | Multi-chip package and process for forming the same |
| US7091124B2 (en) | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
| US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
| FR2867609B1 (fr) * | 2004-03-12 | 2006-12-01 | United Monolithic Semiconduct | Boitier miniature hyperfrequence de puissance et procede de fabrication du boitier |
| US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
| TWI331370B (en) * | 2004-06-18 | 2010-10-01 | Megica Corp | Connection between two circuitry components |
| US7232754B2 (en) * | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
| US7087538B2 (en) * | 2004-08-16 | 2006-08-08 | Intel Corporation | Method to fill the gap between coupled wafers |
| US7425499B2 (en) | 2004-08-24 | 2008-09-16 | Micron Technology, Inc. | Methods for forming interconnects in vias and microelectronic workpieces including such interconnects |
| SG120200A1 (en) * | 2004-08-27 | 2006-03-28 | Micron Technology Inc | Slanted vias for electrical circuits on circuit boards and other substrates |
| US7300857B2 (en) * | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
| US7271482B2 (en) | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US7795134B2 (en) | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
| US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7622377B2 (en) * | 2005-09-01 | 2009-11-24 | Micron Technology, Inc. | Microfeature workpiece substrates having through-substrate vias, and associated methods of formation |
| US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
| US7723759B2 (en) * | 2005-10-24 | 2010-05-25 | Intel Corporation | Stacked wafer or die packaging with enhanced thermal and device performance |
| US7749899B2 (en) | 2006-06-01 | 2010-07-06 | Micron Technology, Inc. | Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces |
| US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
| US7902643B2 (en) * | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
| US7605458B1 (en) * | 2007-02-01 | 2009-10-20 | Xilinx, Inc. | Method and apparatus for integrating capacitors in stacked integrated circuits |
| SG150410A1 (en) * | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
| US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
| US8171627B2 (en) * | 2007-12-21 | 2012-05-08 | Spansion Llc | Method of forming an electronic device |
| US8228855B2 (en) | 2008-03-24 | 2012-07-24 | Qualcomm Incorporated | Uplink power headroom definition for E-DCH in CELL—FACH |
| US8502373B2 (en) * | 2008-05-05 | 2013-08-06 | Qualcomm Incorporated | 3-D integrated circuit lateral heat dissipation |
| US8405197B2 (en) * | 2009-03-25 | 2013-03-26 | Stats Chippac Ltd. | Integrated circuit packaging system with stacked configuration and method of manufacture thereof |
| KR101069287B1 (ko) * | 2009-04-29 | 2011-10-04 | 주식회사 하이닉스반도체 | 반도체 패키지 및 이의 제조 방법 |
| US8063654B2 (en) * | 2009-07-17 | 2011-11-22 | Xilinx, Inc. | Apparatus and method for testing of stacked die structure |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3489954A (en) * | 1965-10-22 | 1970-01-13 | Honeywell Inc | Wire-wrap connector assemblies in which connector blocks are loosely held for wire-wrapping and thereafter tightened |
| US3533023A (en) * | 1967-09-19 | 1970-10-06 | Motorola Inc | Multilayered circuitry interconnections with integral shields |
| KR900008647B1 (ko) * | 1986-03-20 | 1990-11-26 | 후지쓰 가부시끼가이샤 | 3차원 집적회로와 그의 제조방법 |
| JPS63156348A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | 半導体装置 |
| US5311059A (en) * | 1992-01-24 | 1994-05-10 | Motorola, Inc. | Backplane grounding for flip-chip integrated circuit |
| JPH06310547A (ja) * | 1993-02-25 | 1994-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5401687A (en) * | 1993-04-15 | 1995-03-28 | Martin Marietta Corporation | Process for high density interconnection of substrates and integrated circuit chips containing sensitive structures |
| US5721454A (en) * | 1995-12-20 | 1998-02-24 | Intel Corporation | Integrated circuit package with a plurality of vias that are electrically connected to an internal ground plane and thermally connected to an external heat slug |
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